JPH09326701A - D / A converter, D / A converter design method, liquid crystal panel substrate, and liquid crystal display device - Google Patents
D / A converter, D / A converter design method, liquid crystal panel substrate, and liquid crystal display deviceInfo
- Publication number
- JPH09326701A JPH09326701A JP16230996A JP16230996A JPH09326701A JP H09326701 A JPH09326701 A JP H09326701A JP 16230996 A JP16230996 A JP 16230996A JP 16230996 A JP16230996 A JP 16230996A JP H09326701 A JPH09326701 A JP H09326701A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- conversion
- capacitance
- liquid crystal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 238000006243 chemical reaction Methods 0.000 claims description 98
- 239000010409 thin film Substances 0.000 claims description 31
- 230000008878 coupling Effects 0.000 claims description 27
- 238000010168 coupling process Methods 0.000 claims description 27
- 238000005859 coupling reaction Methods 0.000 claims description 27
- 239000010408 film Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000000007 visual effect Effects 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 101100459896 Caenorhabditis elegans ncl-1 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 新規なＤ／Ａ変換器，Ｄ／Ａ変換器の形成方
法，液晶パネル用基板および液晶表示装置を提供するこ
とにある。
【解決手段】 ２進荷重（２n）キャパシタを用いたＤ
／Ａ変換器において、実際の容量比を２nからずらして
構成する。このような構成のＤ／Ａ変換器によれば、重
みづけされた複数の容量（Ｃ１〜Ｃ６）の容量比がばら
つき、そのばらつきが最悪の条件となっても、ｊ番目の
容量の容量値は、１番目から（ｊ−１）番目までの全て
の容量の容量値の合計より必ず大きくなり、したがっ
て、Ｄ／Ａ変換器における「出力の逆転現象」は確実に
防止される。また、補正回路等の余分な回路を付加する
必要もなく、低コストであり、製造も容易である。
(57) A new D / A converter, a method of forming the D / A converter, a substrate for a liquid crystal panel, and a liquid crystal display device are provided. SOLUTION: D using a binary load (2 n ) capacitor
In the / A converter, the actual capacity ratio is shifted from 2 n . According to the D / A converter having such a configuration, the capacitance ratio of the plurality of weighted capacitors (C1 to C6) varies, and even if the variation is the worst condition, the capacitance value of the j-th capacitor Always becomes larger than the sum of the capacitance values of all the capacitors from the 1st to (j-1) th, so that the "output reversal phenomenon" in the D / A converter is surely prevented. Further, there is no need to add an extra circuit such as a correction circuit, the cost is low, and the manufacturing is easy.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｄ／Ａ変換器，Ｄ
／Ａ変換器の形成方法，液晶パネル用基板および液晶表
示装置に関し、特に、薄膜技術を用いて容量分割方式の
Ｄ／Ａ変換器を構成する技術に関する。TECHNICAL FIELD The present invention relates to a D / A converter, D
The present invention relates to a method of forming an A / A converter, a substrate for a liquid crystal panel, and a liquid crystal display device, and more particularly to a technique of forming a capacitance division type D / A converter by using a thin film technique.
【０００２】[0002]
【背景技術】容量分割方式のＤ／Ａ変換器は、低消費電
力であり、また、回路構成も簡単であるため、携帯用機
器等に搭載するのに適する。2. Description of the Related Art A capacitance division type D / A converter has low power consumption and a simple circuit configuration, and thus is suitable for mounting on a portable device or the like.
【０００３】容量分割方式のＤ／Ａ変換器の構成は、例
えば、特開昭６４−７８５２７号公報に記載されてい
る。The structure of the capacitance division type D / A converter is described, for example, in Japanese Patent Laid-Open No. 64-78527.
【０００４】この公報に記載されたＤ／Ａ変換器は、通
常の２進荷重キャパシタの他に、補正データに対応した
補正用キャパシタアレイを設け、変換精度を向上させる
ものである。The D / A converter described in this publication is provided with a correction capacitor array corresponding to correction data in addition to a normal binary weighted capacitor to improve conversion accuracy.
【０００５】[0005]
【発明が解決しようとする課題】本願発明の発明者は、
液晶表示装置のデジタルドライバで使用される容量分割
方式のＤ／Ａ変換器を、薄膜技術を用いて構成すること
を検討した。その結果、以下のことがわかった 薄膜技術（ガラス基板等の上にアモルファスシリコン
や多結晶シリコン等を積層形成する技術）を用いて構成
した容量（以下、薄膜容量という）は、ばらつきがかな
り大きい。例えば、最も大きい容量のパターン寸法また
は膜厚が若干ずれた場合には、最も小さい容量の値くら
いの誤差はすぐに生じてしまう。SUMMARY OF THE INVENTION The inventor of the present invention is
It was studied to configure the D / A converter of the capacitance division type used in the digital driver of the liquid crystal display device by using the thin film technology. As a result, the following findings revealed that the capacitance (hereinafter referred to as thin film capacitance) constructed using thin film technology (technology of laminating amorphous silicon or polycrystalline silicon on a glass substrate etc.) has a large variation. . For example, when the pattern dimension or the film thickness of the largest capacitance is slightly deviated, an error about the value of the smallest capacitance will occur immediately.
【０００６】また、Ｄ／Ａ変換器を含む液晶駆動用の
デジタルドライバを、液晶パネル用基板上に形成する場
合、液晶パネルの占有面積が大部分を占めることから、
有効表示面積の確保の観点より、デジタルドライバ用の
スペースが限られており、また、コストの面からみても
複雑な回路構成を採用するのが困難である。Further, when a liquid crystal driving digital driver including a D / A converter is formed on a liquid crystal panel substrate, the occupied area of the liquid crystal panel occupies most of the area.
From the viewpoint of securing an effective display area, the space for the digital driver is limited, and it is difficult to adopt a complicated circuit configuration in terms of cost.
【０００７】薄膜容量のばらつきの一因として膜厚の
不均一が考えられるが、上記の場合、膜厚は基板面内
で不特定な分布を有していることが多い。つまり、基板
上で、膜厚が厚くなる方向（正方向）にばらつきが生じ
た部分が連続した後、逆に、膜厚が薄くなる方向（負方
向）にばらつきが生じた部分が連続する場合もある。つ
まり、ばらつきの方向が逆となる場合もあり、したがっ
て、Ｄ／Ａ変換用の重みづけされた薄膜容量の容量比の
ばらつきも、膜厚分布に応じて変動する。Non-uniformity of the film thickness can be considered as one of the causes of the variation of the thin film capacitance, but in the above case, the film thickness often has an unspecified distribution in the plane of the substrate. In other words, on the substrate, the part where the variation occurs in the direction of increasing the film thickness (positive direction) is continuous, and then the part where the variation occurs in the direction of decreasing the film thickness (negative direction) continues. There is also. That is, the direction of the variation may be opposite, and therefore the variation in the capacitance ratio of the weighted thin film capacitors for D / A conversion also varies according to the film thickness distribution.
【０００８】上述のような薄膜容量のばらつきに起因
して、Ｄ／Ａ変換器の入力に対応して出力が変化せず、
例えば、入力が増えているにもかかわらず出力が低下し
てしまい、「出力の逆転現象」が生じることもある。Due to the variation of the thin film capacitance as described above, the output does not change corresponding to the input of the D / A converter,
For example, even if the number of inputs is increased, the output is decreased, which may cause an "output reversal phenomenon".
【０００９】例えば、液晶パネルに、明るさが徐々に変
化していく背景色（グラジュエーション）を表示してい
る場合に、「出力の逆転現象」が生じると、明るい背景
中の一部が暗くなるなどして、液晶パネルを見ている人
に違和感を感じさせることになる。このような画質の低
下は特に、人の注意を引きやすく、よって表示パネルに
とっては、致命的な欠陥となることがある。For example, when a background color (gradation) in which the brightness gradually changes is displayed on the liquid crystal panel, when the "output reversal phenomenon" occurs, a part of the bright background is partially removed. It becomes dark and makes people who are looking at the LCD panel feel uncomfortable. Such a deterioration in image quality is particularly likely to attract the attention of a person, and thus may be a fatal defect for the display panel.
【００１０】以上のべたような状況下では、特開昭６４
−７８５２７号公報に記載されるような「出力を補正す
る」という技術を適用するのが困難である。Under the above-mentioned circumstances, Japanese Patent Laid-Open No. 64-64
It is difficult to apply the technique of “correcting the output” as described in Japanese Patent Publication No. -78527.
【００１１】例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉ
ｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）のような携帯機器
では、それほどの高精細画像は要求されず、その一方、
上述の「出力の逆転現象」等の致命的な欠陥となり得る
不具合を確実に排除できる、安価でコンパクトな構成が
求められるのである。For example, PDA (Personal Di)
A mobile device such as a digital assistant does not require such a high definition image, while
There is a demand for an inexpensive and compact configuration that can surely eliminate the above-mentioned "output reversal phenomenon" or other inconvenience that may be a fatal defect.
【００１２】本発明はこのような考察に基づきなされた
ものであり、その目的は、新規なＤ／Ａ変換器，Ｄ／Ａ
変換器の形成方法，液晶パネル用基板および液晶表示装
置を提供することにある。The present invention has been made on the basis of the above consideration, and its object is to provide a novel D / A converter and D / A.
An object of the present invention is to provide a converter forming method, a liquid crystal panel substrate, and a liquid crystal display device.
【００１３】[0013]
（１）請求項１に記載の本発明は、入力ビットに応じて
重みづけされた容量値をもち、かつ一端が所定電位とな
っている複数の変換容量と、一端が所定電位となってい
る結合容量と、前記変換容量のそれぞれの他端と前記結
合容量の他端との間に設けられ、前記入力ビットに応じ
て開閉が制御されるスイッチと、を具備し、前記結合容
量の他端と前記スイッチの共通接続点から、デジタル入
力値に対応したアナログ電圧を得るＤ／Ａ変換器であっ
て、前記複数の変換容量の設計値が、下記第（１）式に
示す関係を満たしていることを特徴とする。(1) The present invention according to claim 1 has a plurality of conversion capacitors each having a capacitance value weighted according to an input bit and having one end having a predetermined potential, and one end having a predetermined potential. And a switch provided between the other end of each of the conversion capacitors and the other end of the coupling capacitor, the opening and closing of which is controlled according to the input bit, the other end of the coupling capacitor. A D / A converter that obtains an analog voltage corresponding to a digital input value from a common connection point of the switch and the switch, wherein design values of the plurality of conversion capacitors satisfy the relationship shown in the following formula (1). It is characterized by being
【００１４】 第（１）式 Ｃｏｊ−ｄＣｊ＞Σ(i<j)（Ｃｏｉ＋ｄＣｉ） (for all j) 但し、上式における記号等の意味は以下のとおりであ
る。Formula (1) Coj−dCj> Σ (i <j) (Coi + dCi) (for all j) However, the meanings of the symbols and the like in the above formula are as follows.
【００１５】Ｃｉ ：ｉ番目の変換容量 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｊ ：ｊ番目の変換容量 Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する 本請求項のＤ／Ａ変換器によれば、重みづけされた複数
の容量の容量比がばらつき、そのばらつきが最悪の条件
となっても、ｊ番目の容量の容量値は、１番目から（ｊ
−１）番目までの全ての容量の容量値の合計より必ず大
きくなり、したがって、Ｄ／Ａ変換器における「出力の
逆転現象」は確実に防止される。また、補正回路等の余
分な回路を付加する必要もなく、低コストであり、製造
も容易である。Ci: i-th conversion capacity Coi: Design value of i-th conversion capacity dCi: Variation of i-th conversion capacity Cj: j-th conversion capacity Coj: Design value of j-th conversion capacity dCj: j-th Variation in conversion capacity of Σ (i <j) : Sum of all i smaller than j for all j: Applicable for all j According to the D / A converter of the present claim, a plurality of weighted plural Even if the capacitance ratio of the capacitances varies and the variation becomes the worst condition, the capacitance value of the jth capacitance is from the first to (j
It is always larger than the sum of the capacitance values of all the capacitors up to -1) th, and therefore, the "output reversal phenomenon" in the D / A converter is reliably prevented. Further, there is no need to add an extra circuit such as a correction circuit, the cost is low, and the manufacturing is easy.
【００１６】（２）請求項２に記載の本発明は、請求項
１において、前記変換容量は、アモルファス薄膜または
ポリシリコン薄膜のいずれかで絶縁層を挟むことにより
構成されていることを特徴とする。(2) The present invention according to claim 2 is characterized in that in claim 1, the conversion capacitor is formed by sandwiching an insulating layer between either an amorphous thin film or a polysilicon thin film. To do.
【００１７】アモルファス薄膜またはポリシリコン薄膜
を利用したキャパシタを具備するＤ／Ａ変換器が実現さ
れる。A D / A converter having a capacitor using an amorphous thin film or a polysilicon thin film is realized.
【００１８】（３）請求項３に記載の本発明は、請求項
１において、前記スイッチは、薄膜トランジスタ（ＴＦ
Ｔ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用
いて構成されたアナログスイッチであり、また、前記変
換容量は、アモルファス薄膜またはポリシリコン薄膜の
いずれかで絶縁層を挟むことにより構成されており、前
記アナログスイッチを構成する薄膜トランジスタ（ＴＦ
Ｔ）と、前記変換容量とは、共通の基板上に形成されて
いることを特徴とする。(3) The present invention according to claim 3 provides the switch according to claim 1, wherein the switch is a thin film transistor (TF).
T: Thin Film Transistor), and the conversion capacitor is formed by sandwiching an insulating layer with either an amorphous thin film or a polysilicon thin film to form the analog switch. Thin film transistor (TF
T) and the conversion capacitor are formed on a common substrate.
【００１９】本請求項のＤ／Ａ変換器は、共通の基板上
に形成された、薄膜容量と薄膜トランジスタ（ＴＦＴ）
とを用いて構成されている。つまり、Ｄ／Ａ変換器の全
体を薄膜技術を用いて構築でき、コンパクトであり、か
つ製造が容易である。The D / A converter according to the present invention is a thin film capacitor and a thin film transistor (TFT) formed on a common substrate.
It is constructed using and. That is, the entire D / A converter can be constructed using thin film technology, is compact, and is easy to manufacture.
【００２０】（４）請求項４に記載の本発明は、請求項
１に記載のＤ／Ａ変換器を、下記の各ステップにより設
計することを特徴とする。(4) The present invention according to claim 4 is characterized in that the D / A converter according to claim 1 is designed by the following steps.
【００２１】（ステップ１）Ｃｏｉ，ｄＣｉ（for all
i）を設定する。(Step 1) Coi, dCi (for all
i) is set.
【００２２】（ステップ２）ｊ＝２とする。(Step 2) Let j = 2.
【００２３】（ステップ３）請求項１における第（１）
式が成立するかを判定し、成立しなかった場合にはＣｏ
ｊを変更する。(Step 3) Item (1) in claim 1
It is determined whether the expression is satisfied, and if not satisfied, Co
Change j.
【００２４】（ステップ４）ｊをインクリメントする。(Step 4) Increment j.
【００２５】（ステップ５）すべてのｊについてステッ
プ３およびステップ４を繰り返す。(Step 5) Repeat steps 3 and 4 for all j.
【００２６】本請求項のＤ／Ａ変換器の形成方法によれ
ば、容量のばらつきｄＣｉ（for all i） all i）を所
望の値に設定するため、その設定した範囲内における誤
差が生じても、「出力の逆転現象」は生じない。したが
って、製造条件の変動等を考慮して、容量のばらつき範
囲を適切に設定することにより、所望の信頼度が確実に
確保される。According to the method of forming a D / A converter of the present invention, since the capacitance variation dCi (for all i) all i) is set to a desired value, an error occurs within the set range. However, the "output reversal phenomenon" does not occur. Therefore, the desired reliability can be reliably ensured by appropriately setting the variation range of the capacitance in consideration of the variation in the manufacturing conditions.
【００２７】（５）請求項５に記載の本発明は、請求項
４において、Ｃｏｉの初期設定値が、２進荷重値である
ことを特徴とするＤ／Ａ変換器の設計方法である。(5) The present invention according to claim 5 is the method for designing a D / A converter according to claim 4, wherein the initial setting value of Coi is a binary load value.
【００２８】重みづけされた容量値をもつキャパシタを
用いたＤ／Ａ変換器の逆転現象を確実に防止可能な設計
手法が提供される。A design method capable of reliably preventing the inversion phenomenon of a D / A converter using a capacitor having a weighted capacitance value is provided.
【００２９】（６）請求項６に記載の本発明は、入力ビ
ットに応じて重みづけされた容量値をもち、かつ一端が
所定電位となっている複数の変換容量と、一端が所定電
位となっている結合容量と、前記変換容量のそれぞれの
他端と前記結合容量の他端との間に設けられ、前記入力
ビットに応じて開閉が制御されるスイッチと、を具備
し、前記結合容量の他端と前記スイッチの共通接続点か
ら、デジタル入力値に対応したアナログ電圧を得るＤ／
Ａ変換器であって、前記複数の変換容量の各々の比の値
が、下記第（２）式に示す関係を満たしていることを特
徴とする。(6) The present invention according to claim 6 has a plurality of conversion capacitors each having a capacitance value weighted according to an input bit and having a predetermined potential at one end, and a predetermined potential at one end. And a switch that is provided between the other end of each of the conversion capacitors and the other end of the coupling capacitor and whose opening and closing is controlled according to the input bit. The analog voltage corresponding to the digital input value is obtained from the common connection point of the other end of the switch and the switch D /
The A converter is characterized in that the ratio value of each of the plurality of conversion capacitors satisfies the relationship represented by the following formula (2).
【００３０】[0030]
【数２】 但し、上式における記号等の意味は以下のとおりであ
る。[Equation 2] However, the meanings of the symbols and the like in the above formula are as follows.
【００３１】Ｃｓ：結合容量の容量値 Ｖｃ：スイッチが閉じられる前の結合容量の他端の電位 Ｖｏ：スイッチが閉じられる前の各変換容量の他端の電
位 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Ｖｔｈ ：Ｄ／Ａ変換器の出力を輝度情報として用いて
画像を表示した場合において、人が視覚により認識でき
ない電圧差異の最大値（視認しきい値） Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する 本請求項のＤ／Ａ変換器では、「出力の逆転現象」が生
じても、その逆転の程度が、視認しきい値（Ｖｔｈ）よ
り小さい。ゆえに、Ｄ／Ａ変換器の出力を輝度情報とし
て用いて画像を表示した場合でも、その逆転が生じてい
ることを、人が視覚により認識できず、したがって、画
質が低下しない。視認しきい値（Ｖｔｈ）の値は、２０
ｍＶ程度であると考えられる。Cs: capacitance value of coupling capacitance Vc: potential at the other end of the coupling capacitance before the switch is closed Vo: potential at the other end of each conversion capacitance before the switch is closed Coi: design of the i-th conversion capacitance Value dCi: Variation of i-th conversion capacitance Coj: Design value of j-th conversion capacitance dCj: Variation of j-th conversion capacitance Vth: When an image is displayed using the output of the D / A converter as luminance information , Maximum value of voltage difference that human cannot visually recognize (visual recognition threshold) Σ (i <j) : Sum for all i smaller than j for all j: Applicable for all j In the A converter, the degree of the reversal is smaller than the visual recognition threshold value (Vth) even if the “reversal phenomenon of the output” occurs. Therefore, even when an image is displayed by using the output of the D / A converter as the luminance information, a person cannot visually recognize that the reversal occurs, and therefore the image quality does not deteriorate. The value of the visual recognition threshold value (Vth) is 20
It is considered to be about mV.
【００３２】（７）請求項７に記載の本発明は、請求項
６に記載のＤ／Ａ変換器を、下記の各ステップにより設
計することを特徴とする。(7) The present invention according to claim 7 is characterized in that the D / A converter according to claim 6 is designed by the following steps.
【００３３】（ステップ１）Ｃｏｉ，ｄＣｉ（for all
i）を設定する。(Step 1) Coi, dCi (for all
i) is set.
【００３４】（ステップ２）ｊ＝２とする。(Step 2) Let j = 2.
【００３５】（ステップ３）請求項６における第（２）
式が成立するかを判定し、成立しなかった場合にはＣｏ
ｊを変更する。(Step 3) (2) in claim 6
It is determined whether the expression is satisfied, and if not satisfied, Co
Change j.
【００３６】（ステップ４）ｊをインクリメントする。(Step 4) Increment j.
【００３７】（ステップ５）すべてのｊについてステッ
プ３およびステップ４を繰り返す。(Step 5) Steps 3 and 4 are repeated for all j.
【００３８】本請求項のＤ／Ａ変換器の形成方法によれ
ば、容量のばらつきｄＣｉを所望の値に設定するため、
その設定した範囲内における誤差が生じて「出力の逆転
現象」が仮に発生しても、その逆転の程度は視認しきい
値を決して越えないため、画質が低下することがない。
したがって、製造条件の変動等を考慮して、容量のばら
つき範囲を適切に設定することにより、所望の信頼度が
確実に確保される。According to the D / A converter forming method of the present invention, the capacitance variation dCi is set to a desired value.
Even if an error occurs within the set range and the "output inversion phenomenon" occurs, the degree of the inversion never exceeds the visual recognition threshold value, and therefore the image quality does not deteriorate.
Therefore, the desired reliability can be reliably ensured by appropriately setting the variation range of the capacitance in consideration of the variation in the manufacturing conditions.
【００３９】（８）請求項８に記載の本発明は、複数の
走査線と、複数の信号線と、各走査線と各信号線との交
点に設けられた、液晶と信号線との間の電気的接続を制
御する薄膜素子と、前記複数の信号線を駆動するための
駆動回路とを具備する液晶パネル用基板であって、前記
複数の信号線の駆動回路は、請求項１，請求項２，請求
項３，請求項５，請求項６のいずれかに記載のＤ／Ａ変
換器を具備することを特徴とする。(8) The present invention according to claim 8 provides a plurality of scanning lines, a plurality of signal lines, and between the liquid crystal and the signal lines provided at the intersections of the scanning lines and the signal lines. 2. A substrate for a liquid crystal panel, comprising: a thin film element for controlling electrical connection of the device; and a drive circuit for driving the plurality of signal lines, wherein the drive circuit for the plurality of signal lines comprises: A D / A converter according to any one of claim 2, claim 3, claim 5, and claim 6 is provided.
【００４０】Ｄ／Ａ変換誤差に起因した輝度の逆転が生
じない、あるいはその逆転が認識されないレベルに抑え
る工夫が施されたＤ／Ａ変換器を搭載した液晶パネル用
基板を実現できる。It is possible to realize a liquid crystal panel substrate equipped with a D / A converter in which the inversion of luminance due to the D / A conversion error does not occur or the inversion is not recognized.
【００４１】（９）請求項９に記載の本発明は、請求項
８において、Ｄ／Ａ変換器を構成する前記変換容量およ
び前記スイッチは、液晶と信号線との間の電気的接続を
制御する薄膜素子と共通の製造プロセスによって同一の
基板上に製造されたことを特徴とする。(9) The present invention according to claim 9 provides the display device according to claim 8, wherein the conversion capacitor and the switch forming a D / A converter control electrical connection between the liquid crystal and the signal line. The thin film element is manufactured on the same substrate by the same manufacturing process.
【００４２】製造プロセスを共用するため、製造が容易
である。Since the manufacturing process is shared, the manufacturing is easy.
【００４３】（１０）請求項１０に記載の本発明は、請
求項８または請求項９に記載の液晶パネル用基板を用い
て構成された液晶表示装置である。(10) The present invention according to claim 10 is a liquid crystal display device which is constructed by using the substrate for liquid crystal panel according to claim 8 or claim 9.
【００４４】Ｄ／Ａ変換誤差に起因した輝度の逆転が生
じない、あるいはその逆転が認識されないレベルに抑え
ることができる、高信頼度の液晶表示装置が実現され
る。A high-reliability liquid crystal display device is realized in which the inversion of the luminance due to the D / A conversion error does not occur or can be suppressed to a level at which the inversion is not recognized.
【００４５】[0045]
【発明の実施の形態】本発明の具体的な内容を説明する
前に、「容量分割方式のＤ／Ａ変換器の変換原理」と
「Ｄ／Ａ変換器における出力の逆転現象」について説明
する。BEST MODE FOR CARRYING OUT THE INVENTION Before describing the specific contents of the present invention, the "conversion principle of a capacitance division type D / A converter" and the "inversion phenomenon of output in a D / A converter" will be described. .
【００４６】（１）容量分割方式のＤ／Ａ変換器の変換
原理 図１４（ａ）に示すように、２つの容量２０００，２１
００を考える。容量２００の蓄積電荷（電位ＶX側の電
荷）ＱAおよび容量２１００の蓄積電荷（電位ＶC側の電
荷）ＱBは、図１４（ａ）の右側に記載のとおり、ＱA＝
ＣA（ＶX−ＶO），ＱB＝ＣB（ＶC−ＶCOM）となる。こ
こで、ＣAは容量２０００の容量値であり、ＣBは容量２
１００の容量値である。(1) Conversion Principle of Capacitance Division Type D / A Converter As shown in FIG.
Consider 00. The accumulated charge (electric potential V C of the side charge) Q B of accumulated charge (electric potential V X side of the charge) Q A and the capacity 2100 of the capacitor 200, as described in the right side of FIG. 14 (a), Q A =
C A (V X -V O) , the Q B = C B (V C -V COM). Here, C A is the capacity value of the capacity 2000, and C B is the capacity 2
The capacity value is 100.
【００４７】次に、図１４（ｂ）に示すように、容量２
０００と２１００とを接続すると、ＶCとＶXの大小に応
じた電流（ＶC＜ＶXのときは電流ＩS、ＶC＞ＶXのとき
は電流ＩR）が流れ、共通接続端より出力電圧Ｖが得ら
れる。Next, as shown in FIG.
When 000 and 2100 are connected, a current (current I S when V C <V X , current I R when V C > V X ) according to the magnitude of V C and V X flows, and the common connection end. Thus, the output voltage V can be obtained.
【００４８】このとき、容量２０００の蓄積電荷（電位
Ｖ側の蓄積電荷）ＱA’および容量２１００の蓄積電荷
（電位Ｖ側の蓄積電荷）ＱＢ’は、図１４（ｂ）の右側
に記載のとおり、ＱA’＝ＣA（Ｖ−ＶO），ＱB’＝ＣB
（Ｖ−ＶCOM）となる。At this time, the accumulated charge of the capacitor 2000 (accumulated charge on the potential V side) Q A 'and the accumulated charge of the capacitor 2100 (accumulated charge on the potential V side) QB' are shown on the right side of FIG. 14B. as, Q A '= C A ( V-V O), Q B' = C B
(V-V COM ).
【００４９】総電荷量は変化しないため、ＱA＋ＱB＝Ｑ
A’＋ＱB’が成立する。この関係より、出力電圧Ｖを求
めると、Ｖ＝（ＣAＶX＋ＣBＶC）／（ＣA＋ＣB）とな
る。ここで、容量２０００の容量値「ＣA」が入力デジ
タル信号値によって変化すれば、それに追従してアナロ
グ変換出力電圧（Ｖ）が得られることになる。Since the total charge amount does not change, Q A + Q B = Q
A '+ Q B'is established. From this relationship, when obtaining the output voltage V, V = a (C A V X + C B V C) / (C A + C B). Here, if the change by the capacitance value of the capacitor 2000 "C A" is the input digital signal value, so that the analog conversion output voltage (V) is obtained by following it.
【００５０】本明細書では、容量２０００を「変換容
量」といい、容量２１００を「結合容量」という。In this specification, the capacity 2000 is called "conversion capacity" and the capacity 2100 is called "coupling capacity".
【００５１】そして、ＶC＜ＶXに設定されているとき
は、デジタル入力の増加にしたがって変換容量も増加す
るならば、入出力特性は、図１５の（ア）に示すよう
に、入力値の増加に伴い出力値が増大する特性となり、
ＶC＞ＶXのときは、図１５の（イ）に示すように、入力
値の増加に伴い出力値が減少する特性となる。Then, when V C <V X is set, if the conversion capacitance also increases as the digital input increases, the input / output characteristics are as shown in FIG. As the output value increases,
When V C > V X , the output value decreases as the input value increases, as shown in FIG.
【００５２】（２）Ｄ／Ａ変換器における出力の逆転現
象 図１５（イ）の特性をもつＤ／Ａ変換器を例にとり説
明する。図１６に示すように、デジタル入力が「３１」
から「３２」へと変化した時点で、本来、出力値が減少
するべきところ、逆に増大する現象（出力の逆転現象）
がみられる。(2) Output Reversal Phenomenon in D / A Converter An example of the D / A converter having the characteristics shown in FIG. 15A will be described. As shown in FIG. 16, the digital input is “31”.
Phenomenon where the output value should originally decrease when it changes from "32" to "32", but it increases conversely (reverse output phenomenon)
Can be seen.
【００５３】出力の逆転が発生する理由 図１７（ａ）は、２進荷重キャパシタ（変換容量）Ｃ１
０〜Ｃ１５を用いたＤ／Ａ変換器の基本構成を示す図で
ある。図中、「ＣS」は結合容量を示し、また、「ＳＷ
１〜ＳＷ６」は６ビットのデジタル入力の各ビットの
「１」と「０」に対応して開閉されるスイッチである。Reason why output reversal occurs FIG. 17A shows a binary load capacitor (conversion capacitance) C1.
It is a figure which shows the basic composition of the D / A converter using 0-C15. In the figure, "C S " indicates the coupling capacitance, and "SW"
1 to SW6 ”are switches that are opened / closed corresponding to“ 1 ”and“ 0 ”of each bit of the 6-bit digital input.
【００５４】変換容量Ｃ１０〜Ｃ１５の比の値の設計値
はそれぞれ、「１」，「２」，「４」，「８」，「１
６」，「３２」であるが、実際には、図１８の「実際
値」に示すように、容量値は、かなりのばらつきを有し
ているものとする。The design values of the ratio values of the conversion capacitors C10 to C15 are "1", "2", "4", "8" and "1", respectively.
6 ”and“ 32 ”, but in reality, as shown in the“ actual value ”in FIG. 18, the capacitance value has a considerable variation.
【００５５】図１８では、誤差の割合を「０．１」、つ
まり、ばらつきの最大幅を設計値の１０％とし、かつ、
Ｃ１０〜Ｃ１５については、容量値が増大する方向（正
（＋）方向）に１０％の誤差が生じており、一方、容量
Ｃ１５については、容量値が減少する方向（負（−）方
向）に１０％の誤差が生じていると仮定している。した
がって、変換容量Ｃ１０〜Ｃ１５の比の値の実際値は、
「１．１」，「２．２」，「４．４」，「８．８」，
「１７．６」，「２８．８」となっている。In FIG. 18, the error rate is "0.1", that is, the maximum width of the variation is 10% of the design value, and
For C10 to C15, a 10% error occurs in the direction in which the capacitance value increases (positive (+) direction), while for the capacitance C15, in the direction in which the capacitance value decreases (negative (-) direction). It is assumed that there is a 10% error. Therefore, the actual value of the ratio value of the conversion capacitors C10 to C15 is
"1.1", "2.2", "4.4", "8.8",
The values are "17.6" and "28.8".
【００５６】ここで、デジタル入力として「３１」を入
力した場合、図１７（ａ）のようにスイッチＳＷ１〜Ｓ
Ｗ５がオン、ＳＷ６のみオフとなり、電荷Ｑ１〜Ｑ５の
移動（図中、矢印で示される）が生じて、変換容量Ｃ１
１〜Ｃ１５と結合容量ＣSとの共通接続点から、アナロ
グ変換電圧「Ｖ」が得られる。Here, when "31" is input as a digital input, the switches SW1 to SW are switched as shown in FIG.
W5 is turned on and only SW6 is turned off, movement of charges Q1 to Q5 (indicated by arrows in the figure) occurs, and conversion capacitance C1 is generated.
The analog conversion voltage “V” is obtained from the common connection point of 1 to C15 and the coupling capacitance C S.
【００５７】次に、全容量をリセットした後、デジタル
入力として「３２」を入力すると、図１７（ｂ）に示す
ように、スイッチＳＷ１〜ＳＷ５がオフ、スイッチＳＷ
６のみがオンとなり、電荷Ｑ６の移動（図中、矢印で示
される）が生じる。このとき、図１７（ａ）における移
動電荷量（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＋Ｑ５）よりも、１
７（ｂ）に示す移動電荷量Ｑ６の方が小さいため、アナ
ログ変換出力（Ｖ）が逆に増大してしまい、図１６のよ
うな逆転現象が生じる。Next, after resetting the total capacitance, when "32" is input as a digital input, the switches SW1 to SW5 are turned off and the switch SW is turned on as shown in FIG. 17 (b).
Only 6 turns on, causing the movement of charge Q6 (indicated by the arrow in the figure). At this time, 1 is more than the mobile charge amount (Q1 + Q2 + Q3 + Q4 + Q5) in FIG.
Since the mobile charge amount Q6 shown in 7 (b) is smaller, the analog conversion output (V) increases conversely, and the reverse phenomenon as shown in FIG. 16 occurs.
【００５８】キャパシタの電荷量は、容量値と電圧の積
で決まり、電圧が一定の場合には容量値で決定されるた
め、結局、図１８の下側に示すように、あるビット
（ｊ）に対応するキャパシタの容量値が、そのビットよ
り下位のビット（ｉ）に対応するすべてのキャパシタの
容量値よりも小さいと、逆転現象が生じることになる。The charge amount of the capacitor is determined by the product of the capacitance value and the voltage, and is determined by the capacitance value when the voltage is constant. Therefore, as shown in the lower side of FIG. If the capacitance value of the capacitor corresponding to is smaller than the capacitance values of all the capacitors corresponding to the bit (i) lower than that bit, the inversion phenomenon occurs.
【００５９】図１８の場合、変換容量Ｃ１５のみ、ばら
つきの方向が異なってしまったために、変換容量Ｃ１１
〜Ｃ１４の全容量値（＝３４．１）より、変換容量Ｃ１
５の容量値（＝２８．８）が小さくなり（つまり、「容
量値のが逆転」が生じる）、入力値「３２」に対応し
て、図１６のような逆転が発生することになる。In the case of FIG. 18, since only the conversion capacitor C15 has a different direction of variation, the conversion capacitor C11.
From the total capacity value of C14 (= 34.1), the conversion capacity C1
The capacitance value of 5 (= 28.8) becomes small (that is, "reversal of capacitance value" occurs), and the reverse rotation as shown in FIG. 16 occurs corresponding to the input value "32".
【００６０】以上の例では、容量Ｃ１５のみ負（−）方
向にばらつきが生じた場合を想定したが、容量Ｃ１１〜
容量Ｃ１４についても、ばらつきの方向は不定であり、
同様の逆転現象が他のビットについても生じる恐れがあ
る。In the above example, it is assumed that only the capacitance C15 varies in the negative (-) direction.
Also for the capacitor C14, the direction of variation is undefined,
A similar reversal phenomenon may occur for other bits.
【００６１】液晶パネルに、明るさが徐々に変化してい
く背景色（グラジュエーション）を表示している場合
に、「出力の逆転現象」が生じると、明るい背景中の一
部が暗くなるなどして、液晶パネルを見ている人に違和
感を感じさせることになる。このような画質の低下は特
に、人の注意を引きやすく、よって表示パネルにとって
は、致命的な欠陥となることがある。When a "reverse output phenomenon" occurs when a background color (gradation) in which the brightness gradually changes is displayed on the liquid crystal panel, a part of the bright background becomes dark. As a result, people who are looking at the LCD panel will feel uncomfortable. Such a deterioration in image quality is particularly likely to attract the attention of a person, and thus may be a fatal defect for the display panel.
【００６２】（３）第１の実施の形態 （ａ）本実施の形態の特徴 上述のような考察に基づき、第１の実施の形態では、Ｄ
／Ａ変換器の「出力の逆転現象」を完全に防止する構造
とする。(3) First Embodiment (a) Features of the Present Embodiment Based on the above consideration, in the first embodiment, D
The structure is to completely prevent the "output reversal phenomenon" of the / A converter.
【００６３】つまり、あるビット（ｊ）よりも下位ビッ
ト（ｉ）のすべてについて同一方向の容量値のばらつき
が生じ、そのビット（ｊ）についてのみ、逆の方向に容
量値のばらつきが生じた場合（つまり、最悪の場合）で
も、決して「容量値の逆転」が生じないように、あらか
じめキャパシタの容量値を設計することが、本実施の形
態の特徴である。That is, when the lower-order bit (i) than a certain bit (j) has a variation in the capacitance value in the same direction, and only the bit (j) has a variation in the capacitance value in the opposite direction. It is a feature of this embodiment that the capacitance value of the capacitor is designed in advance so that “reversal of capacitance value” never occurs (that is, in the worst case).
【００６４】図１は、本実施の形態にかかるＤ／Ａ変換
器２０の構成を示す図である。このＤ／Ａ変換器２０の
特徴は、図１の下側に示すように、変換容量Ｃ１〜Ｃ６
の容量比の「設計値」を最初から、Ｃ１：Ｃ２：Ｃ３：
Ｃ４：Ｃ５：Ｃ６＝１：２：４：８．５６：１９．０
２：４２．２７としていることである。FIG. 1 is a diagram showing the configuration of the D / A converter 20 according to the present embodiment. This D / A converter 20 is characterized by the conversion capacitors C1 to C6 as shown in the lower side of FIG.
From the beginning, the "design value" of the capacity ratio of C1: C2: C3:
C4: C5: C6 = 1: 2: 4: 8.56: 19.0
2: 42.27.
【００６５】なお、図１において、参照番号１０〜１５
は入力端子を示し、参照番号１６は出力端子を示し、Ｃ
Sは結合容量である。In FIG. 1, reference numerals 10 to 15 are used.
Indicates an input terminal, reference numeral 16 indicates an output terminal, and C
S is the coupling capacity.
【００６６】図２は先に説明した図１８に対応する図で
ある。図２の下側に、本実施の形態にかかるＤ／Ａ変換
器２０について、あるビット（ｊ）に対応するキャパシ
タの容量値と、そのビットより下位のビット（ｉ）に対
応するすべてのキャパシタの容量値の総和とを比較した
結果が示されている。FIG. 2 is a diagram corresponding to FIG. 18 described above. In the lower part of FIG. 2, in the D / A converter 20 according to the present embodiment, the capacitance value of the capacitor corresponding to a certain bit (j) and all capacitors corresponding to the lower bit (i) than the certain bit (j). The result of comparison with the sum of the capacitance values of is shown.
【００６７】明らかなように、本実施の形態では、入力
値が「３１」から「３２」に変化しても、図１８に見ら
れた「容量値の逆転」は発生しない。したがって、図３
に示すように、Ｄ／Ａ変換器における「出力の逆転」が
生じない。さらに、本実施の形態では、各ビットの容量
値がどのようにばらついても（つまり、上述した最悪の
ばらつきの状態がどのビットについて発生しても）、
「出力の逆転」が生じないように設計されている。As is apparent, in the present embodiment, even when the input value changes from "31" to "32", the "reversal of the capacity value" shown in FIG. 18 does not occur. Therefore, FIG.
As shown in, the "inversion of output" in the D / A converter does not occur. Further, in this embodiment, no matter how the capacitance value of each bit varies (that is, no matter which bit the worst variation state described above occurs),
It is designed so that "output reversal" does not occur.
【００６８】（ｂ）設計手法 次に、変換容量の容量値をいかに設計するかについて説
明する。(B) Design Method Next, how to design the capacitance value of the conversion capacitor will be described.
【００６９】上述した、容量値の「最悪のばらつき」が
生じた場合を考慮して、隣り合う容量間で、常に以下の
（１）式の関係が成立するように、容量値を設計してい
く。In consideration of the case where the "worst case variation" of the capacitance value occurs, the capacitance value is designed so that the following formula (1) is always established between the adjacent capacitances. Go.
【００７０】 Ｃｏｊ−ｄＣｊ＞Σ(i<j)（Ｃｏｉ＋ｄＣｉ） (for all j)・・・（１） 但し、（１）式における記号等の意味は以下のとおりで
ある。Coj−dCj> Σ (i <j) (Coi + dCi) (for all j) (1) However, the meanings of the symbols and the like in the formula (1) are as follows.
【００７１】Ｃｉ ：ｉ番目の変換容量 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｊ ：ｊ番目の変換容量 Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する ここで、注意すべき点は、「ｄＣｉ」の符号が正（＋）
であるに対し、「ｄＣｊ」の符号が負（−）となってい
る点である。Ci: i-th conversion capacity Coi: Design value of i-th conversion capacity dCi: Variation of i-th conversion capacity Cj: j-th conversion capacity Coj: Design value of j-th conversion capacity dCj: j-th Variation in conversion capacity Σ (i <j) : Sum of all i smaller than j for all j: Applicable for all j Here, it should be noted that the sign of “dCi” is positive (+)
However, the sign of “dCj” is negative (−).
【００７２】各変換容量が（１）式の関係を満たせば、
重みづけされた複数の容量の容量比がばらつき、そのば
らつきが最悪の条件となっても、ｊ番目の容量の容量値
は、１番目から（ｊ−１）番目までの全ての容量の容量
値の合計より必ず大きくなり、重みが逆転することがな
い。ゆえに、Ｄ／Ａ変換器における「出力の逆転現象」
は確実に防止される。また、補正回路等の余分な回路を
付加する必要もなく、低コストであり、製造も容易であ
る。If each conversion capacity satisfies the relation of the expression (1),
Even if the capacity ratios of a plurality of weighted capacities vary, and the fluctuation is the worst condition, the capacity values of the j-th capacity are the capacity values of all capacities from the 1st to (j-1) th. Will always be greater than the sum of, and the weight will never be reversed. Therefore, the "output reversal phenomenon" in the D / A converter
Is reliably prevented. Further, there is no need to add an extra circuit such as a correction circuit, the cost is low, and the manufacturing is easy.
【００７３】但し、上述のような設計を行うと、現実の
重みづけが理論値（２進荷重）からずれているために、
Ｄ／Ａ変換器の変換誤差は増大する。しかし、Ｄ／Ａ変
換器を画像表示のための駆動回路として使用する場合、
各ビットの重みが理論値（２進荷重）からずれていて
も、人間の視覚ではそのずれ量をはっきりと認識するこ
とは困難であり、特に違和感が生じない。これに対し、
上述のように、「出力の逆転現象」が生じると、明るい
背景中の一部が暗くなるなどして、はっきりと認識され
てしまう。つまり、画質の低下が目立つことになる。However, when the above design is performed, the actual weighting deviates from the theoretical value (binary load).
The conversion error of the D / A converter increases. However, when using the D / A converter as a drive circuit for image display,
Even if the weight of each bit deviates from the theoretical value (binary weight), it is difficult for human vision to clearly recognize the amount of deviation, and there is no particular discomfort. In contrast,
As described above, when the "output reversal phenomenon" occurs, a part of the bright background becomes dark and is clearly recognized. That is, the deterioration of the image quality becomes conspicuous.
【００７４】本実施の形態は、このような画像表示の際
の人間の目の特性を考慮し、変換精度よりも「出力の逆
転の防止」を重視するという新規な知見に基づいた構成
となっている。The present embodiment has a structure based on a new finding that the "prevention of output reversal" is more important than the conversion accuracy in consideration of the characteristics of the human eye at the time of displaying such an image. ing.
【００７５】容量値の決定の手順を具体的に示すと、図
４のようになる。The procedure for determining the capacitance value is specifically shown in FIG.
【００７６】すなわち、まず、「変換容量の設計値（Ｃ
ｉ）および予想されるばらつき（ｄＣｉ）」を設定する
（ステップ１００）。予想されるばらつき（ｄＣｉ）
は、容量値のパターン精度や、製造ラインの能力等を検
討して、所望の信頼度を確保できるような値とする。That is, first, "the design value (C
i) and the expected variation (dCi) "(step 100). Expected variation (dCi)
Is a value that can ensure the desired reliability by considering the pattern accuracy of the capacitance value, the capacity of the manufacturing line, and the like.
【００７７】次に、ｊ＝２として（ステップ１１０）、
上述の（１）式が成立するかを判定し（ステップ１２
０）、成立しなかった場合にはＣｏｊを変更する（ステ
ップ１３０）。この変更に際しては、変換誤差を抑制す
るため、上述の（１）式を満たす最小のＣｏｊを選択す
るのが望ましい。Then, j = 2 (step 110),
It is determined whether the above equation (1) is satisfied (step 12
0), if not satisfied, change Coj (step 130). At the time of this change, in order to suppress the conversion error, it is desirable to select the smallest Coj that satisfies the above equation (1).
【００７８】ステップ１２０において、（１）式が成立
した場合、ｊがＭＳＢ（最上位ビット）かどうかを判定
し（ステップ１４０）、そうでなければ、ｊの値をイン
クリメントし（ステップ１５０）、以下同様に、すべて
のｊについて、ステップ１２０，１３０，１４０を繰り
返す。In step 120, if the expression (1) is satisfied, it is determined whether j is the MSB (most significant bit) (step 140). If not, the value of j is incremented (step 150), Similarly, steps 120, 130, and 140 are repeated for all j.
【００７９】（４）第２の実施の形態 第１の実施の形態では、「Ｄ／Ａ変換器の出力の逆転」
を防止することを前提としていたが、用途によっては、
もう少し緩やかな規格で設計してもよい場合がある。(4) Second Embodiment In the first embodiment, "inversion of output of D / A converter"
Was supposed to prevent, but depending on the application,
It may be possible to design with a slightly looser standard.
【００８０】そのような場合は、設計の基準を緩和し、
図５に示すように、仮に逆転が生じても、その逆転電圧
（△Ｖ）がしきい値（Ｖｔｈ）以下ならばよいとして設
計することも可能である。In such a case, relax the design criteria,
As shown in FIG. 5, even if reverse rotation occurs, it can be designed so that the reverse rotation voltage (ΔV) is equal to or lower than the threshold value (Vth).
【００８１】ここでは、視認しきい値という基準を導入
し、逆転電圧（△Ｖ）が、視認しきい値を越えないよう
に、変換容量の容量値を設計する。「視認しきい値」と
は、Ｄ／Ａ変換器の出力を輝度情報として用いて画像を
表示した場合において、人が視覚により認識できない差
異の最大値をいい、２０ｍＶ程度である。Here, the criterion of the visual recognition threshold value is introduced, and the capacitance value of the conversion capacitance is designed so that the reverse voltage (ΔV) does not exceed the visual recognition threshold value. The "visual recognition threshold value" means the maximum value of the difference that cannot be visually recognized by a person when an image is displayed by using the output of the D / A converter as luminance information, and is about 20 mV.
【００８２】図１に示される容量分割方式のＤ／Ａ変換
器の出力（Ｖ）は、先に、図１４（ａ），（ｂ）を用い
て、Ｄ／Ａ変換器の原理の欄で説明したように、｛（変
換容量の他端の電位・変換容量の容量値）＋（結合容量
の他端の電位・変換容量の容量値）｝／（変換容量と結
合容量の和）で表される。The output (V) of the capacitance division type D / A converter shown in FIG. 1 is first described in the section of the principle of the D / A converter using FIGS. 14 (a) and 14 (b). As described, it is represented by {(potential at the other end of the conversion capacitor / capacitance value of the conversion capacitor) + (potential at the other end of the coupling capacitor / capacitance value of the conversion capacitor)} / (sum of the conversion capacitor and the coupling capacitance) To be done.
【００８３】したがって、上述の容量値の最悪のばらつ
きの場合を考慮すると、以下の（２）式を満たすよう
に、各容量の容量値を決定すればよいことになる。Therefore, considering the worst case of the capacitance value described above, the capacitance value of each capacitance may be determined so as to satisfy the following expression (2).
【００８４】[0084]
【数３】 但し、上式における記号等の意味は以下のとおりであ
る。(Equation 3) However, the meanings of the symbols and the like in the above formula are as follows.
【００８５】Ｃｓ：結合容量の容量値 Ｖｃ：スイッチが閉じられる前の結合容量の他端の電位 Ｖｏ：スイッチが閉じられる前の各変換容量の他端の電
位 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Ｖｔｈ ：Ｄ／Ａ変換器の出力を輝度情報として用いて
画像を表示した場合において、人が視覚により認識でき
ない差異の最大値（視認しきい値） Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する そして、設計手順としては、図６に示す、各ステップ２
００〜２５０を実行すればよい。この手順は、図４の場
合と同様である。Cs: Capacitance value of coupling capacitance Vc: Potential at the other end of coupling capacitance before the switch is closed Vo: Potential at the other end of each conversion capacitance before the switch is closed Coi: Design of i-th conversion capacitance Value dCi: Variation of i-th conversion capacitance Coj: Design value of j-th conversion capacitance dCj: Variation of j-th conversion capacitance Vth: When an image is displayed using the output of the D / A converter as luminance information , Maximum value of difference that human cannot visually recognize (visual recognition threshold) Σ (i <j) : Sum for all i smaller than j: for all j: Applicable for all j And, as a design procedure, Steps 2 shown in FIG.
It is sufficient to execute 00 to 250. This procedure is the same as in the case of FIG.
【００８６】（５）第３の実施の形態 以下、上述のＤ／Ａ変換器を、液晶パネル用基板上に搭
載した液晶表示装置について説明する。(5) Third Embodiment A liquid crystal display device in which the D / A converter described above is mounted on a liquid crystal panel substrate will be described below.
【００８７】（ａ）液晶表示装置の概要 液晶表示装置は、例えば、図１１に示すように、バック
ライト１０００，偏光板１２００，ＴＦＴ基板１３００
と、液晶１４００と、対向基板（カラーフィルタ基板）
１５００と、偏光板１６００とからなる。本実施の形態
では、ＴＦＴ基板１３００上に駆動回路１３１０を形成
している。(A) Outline of Liquid Crystal Display Device The liquid crystal display device is, for example, as shown in FIG. 11, a backlight 1000, a polarizing plate 1200, a TFT substrate 1300.
, Liquid crystal 1400, and counter substrate (color filter substrate)
It includes 1500 and a polarizing plate 1600. In this embodiment mode, the driver circuit 1310 is formed over the TFT substrate 1300.
【００８８】ＴＦＴ基板１３００上には、図１２に示す
ように、走査線Ｗ１〜Ｗｎと、信号線Ｄ１〜Ｄｎと、画
素部のＴＦＴと、走査線駆動回路１３２０と、信号線駆
動回路１３３０が形成されている。そして、図１３に示
すように、液晶１４００は、ＴＦＴ基板１３００と対向
基板１５００との間に封入されている。なお、参照番号
１５２０，１５２２は配向膜である。As shown in FIG. 12, on the TFT substrate 1300, scanning lines W1 to Wn, signal lines D1 to Dn, a pixel portion TFT, a scanning line driving circuit 1320, and a signal line driving circuit 1330 are provided. Has been formed. Then, as shown in FIG. 13, the liquid crystal 1400 is sealed between the TFT substrate 1300 and the counter substrate 1500. Reference numerals 1520 and 1522 are alignment films.
【００８９】（ｂ）信号線駆動回路の構成 図７（の右側）に示されるように、信号線駆動回路１３
３０は、シフトレジスタ１３００と、ラッチ４００と、
ラッチ５００と、ゲート回路６００と、Ｄ／Ａ変換回路
７００とを具備する。(B) Configuration of Signal Line Driving Circuit As shown in (right side of) FIG. 7, the signal line driving circuit 13
30 is a shift register 1300, a latch 400,
It includes a latch 500, a gate circuit 600, and a D / A conversion circuit 700.
【００９０】シフトレジスタ３００は、液晶パネル８０
０におけるデータ線（Ｄ１等）の本数に相当する段数の
レジスタ（３１０，３１１）をもち、６ビットの入力デ
ジタル信号Ｄ１〜Ｄ６をサンプリングするためのサンプ
リングパルス（ＳＲ１，ＳＲ２等）を出力する。このサ
ンプリングパルス（ＳＲ１，ＳＲ２等）は、ラッチ４０
０における、動作クロック（ＣＬ１等）となる。The shift register 300 includes a liquid crystal panel 80.
It has registers (310, 311) with the number of stages corresponding to the number of data lines (D1 etc.) at 0, and outputs sampling pulses (SR1, SR2 etc.) for sampling 6-bit input digital signals D1 to D6. This sampling pulse (SR1, SR2, etc.)
It becomes the operation clock (CL1 etc.) at 0.
【００９１】ラッチ４００は、図７の左側に示すよう
に、クロックドインバータを用いて構成された一時記憶
回路Ａ１〜Ａ６と、反転クロック（ｎＣＬ１）を生成す
るためのインバータ２４とを有する。一時記憶回路Ａ１
は、３つのインバータ２１，２２，２３からなる。As shown on the left side of FIG. 7, the latch 400 has temporary memory circuits A1 to A6 formed by using clocked inverters, and an inverter 24 for generating an inverted clock (nCL1). Temporary storage circuit A1
Consists of three inverters 21, 22, 23.
【００９２】ラッチ５００も同様に、クロックドインバ
ータを用いて構成された一時記憶回路Ｂ１〜Ｂ６と、反
転クロック（ｎＣＬ２）を生成するためのインバータ２
８とを有する。一時記憶回路Ｂ１は、３つのインバータ
２５，２６，２７からなる。このラッチ５００には、外
部よりラッチパルス（ＬＰ）が入力される。Similarly, the latch 500 similarly includes temporary storage circuits B1 to B6 formed by using clocked inverters and an inverter 2 for generating an inverted clock (nCL2).
8 is provided. The temporary storage circuit B1 includes three inverters 25, 26 and 27. A latch pulse (LP) is input to the latch 500 from the outside.
【００９３】ゲート回路６００は２入力ナンドゲート３
０〜３５からなり、各ゲートには、結合パルス（ＣＰ）
が共通に入力される。The gate circuit 600 has a 2-input NAND gate 3
0-35, each gate has a combined pulse (CP)
Is commonly input.
【００９４】Ｄ／Ａ変換器７００は、前掲の実施の形態
で説明した手法に基づき設計されている。つまり、変換
容量Ｃ１〜Ｃ６の容量値は、通常の２進荷重とは異なる
設計がなされており、Ｄ／Ａ変換誤差に起因した輝度の
逆転が生じない、あるいはその逆転が認識されないレベ
ルに抑える工夫が施されている。The D / A converter 700 is designed based on the method described in the above embodiment. That is, the capacitance values of the conversion capacitors C1 to C6 are designed to be different from the normal binary load, and the inversion of the luminance due to the D / A conversion error does not occur or is suppressed to a level at which the inversion is not recognized. It has been devised.
【００９５】ｎ型ＭＯＳトランジスタ（Ｍ１，Ｍ２）か
らなるスイッチＥ１は、変換容量Ｃ１をリセットする機
能をもつ。そのオン／オフは、リセット信号（ＲＳ）に
より制御される。なお、スイッチＥ２〜Ｅ６も同様の構
成を有する。 アナログスイッチＦ１は、変換容量Ｃ１
と結合容量ＣSとの接続／非接続を制御するものであ
り、ｐＭＯＳトランジスタＰ１，ｎＭＯＳトランジスタ
Ｍ３，インバータ４０とからなる。アナログスイッチＦ
２〜Ｆ６も同様の構成を有する。The switch E1 composed of the n-type MOS transistors (M1, M2) has a function of resetting the conversion capacitor C1. Its on / off is controlled by a reset signal (RS). The switches E2 to E6 also have the same configuration. The analog switch F1 has a conversion capacitance C1.
And a coupling capacitance C S are controlled, and are composed of a pMOS transistor P1, an nMOS transistor M3, and an inverter 40. Analog switch F
2 to F6 have the same configuration.
【００９６】また、ｎＭＯＳトランジスタＭ４およびＭ
５からなるスイッチ５０は、結合容量ＣSをリセットす
る機能をもち、リセット信号（ＲＳ）によりオン／オフ
される。In addition, nMOS transistors M4 and M
The switch 50 composed of 5 has a function of resetting the coupling capacitance C S and is turned on / off by a reset signal (RS).
【００９７】また、Ｄ／Ａ変換器７００における動作電
位ＶO，ＶC，ＶCOMはそれぞれ、図８（ａ）または
（ｂ）に示すような関係にある。図８（ａ）のような関
係にある場合、ＶC＞ＶOであり、よって、図１５の
（イ）のような特性をもつ減算型のＤ／Ａ変換器とな
る。なお、液晶セルを反転駆動するために、電位ＶO，
ＶCは周期的に反転するようになっている。また、図８
（ａ）中、「ＲA1」，「ＲA2」は、Ｄ／Ａ変換器の出力
のダイナミックレンジを示す。The operating potentials V O , V C , and V COM in the D / A converter 700 have the relationships shown in FIG. 8A or 8B, respectively. In the case of the relationship as shown in FIG. 8A, V C > V O , so that the subtraction type D / A converter has the characteristic as shown in FIG. In order to drive the liquid crystal cell in reverse, the potential V O ,
V C is adapted to be periodically inverted. Also, FIG.
In (a), “R A1 ” and “R A2 ” indicate the dynamic range of the output of the D / A converter.
【００９８】一方、図８（ｂ）の場合、ＶC＜ＶOであ
り、図１５の（ア）のような特性をもつ加算型のＤ／Ａ
変換器となる。「ＲB1」，「ＲB2」は、Ｄ／Ａ変換器の
出力のダイナミックレンジを示す。On the other hand, in the case of FIG. 8B, V C <V O , and the addition type D / A having the characteristics as shown in FIG.
Become a converter. " RB1 " and " RB2 " indicate the dynamic range of the output of the D / A converter.
【００９９】（ｃ）信号線駆動回路の動作 図７の信号線駆動回路の動作タイミングの一例を図９に
示す。液晶パネル８００における１水平期間（ＴH）
は、選択期間（ＴS）と、ブランキング期間（ＴB）とか
らなる。(C) Operation of Signal Line Drive Circuit FIG. 9 shows an example of operation timing of the signal line drive circuit of FIG. One horizontal period (T H ) in the liquid crystal panel 800
Is composed of a selection period (T S ) and a blanking period (T B ).
【０１００】時刻ｔ０〜ｔ１の間に、シフトレジスタ３
００から出力されるサンプリングパルスＳＲ１〜ＳＲｎ
により１行分の画像データがラッチ４００に取り込まれ
る。この間、リセット信号ＲＳは「Ｈ」状態であり、各
変換容量および結合容量はリセットされている。時刻ｔ
２にリセット信号ＲＳが「Ｌ」となってリセットが終了
し、続いて、時刻ｔ３にラッチパルスＬＰが「Ｈ」とな
って、ラッチ４００に蓄えられた画像データがラッチ５
００へと移される。During time t0 to t1, the shift register 3
00 output sampling pulses SR1 to SRn
Thus, the image data for one line is fetched in the latch 400. During this period, the reset signal RS is in the “H” state, and the conversion capacitors and the coupling capacitors are reset. Time t
2, the reset signal RS becomes “L” to complete the reset, and subsequently, at time t3, the latch pulse LP becomes “H”, and the image data stored in the latch 400 is latched by the latch 5
It is moved to 00.
【０１０１】続いて、時刻ｔ４に、結合パルスｔ４が
「Ｈ」となって各変換容量Ｃ１〜Ｃ６と結合容量ＣSと
が結合され、時刻ｔ４〜ｔ５の間にＤ／Ａ変換がなされ
る。そして、時刻ｔ６にリセット信号ＲＳが再び「Ｈ」
となって、各容量のリセットが行われる。Subsequently, at time t4, the combined pulse t4 becomes "H", the conversion capacitors C1 to C6 and the coupling capacitor C S are combined, and D / A conversion is performed between times t4 and t5. . Then, at time t6, the reset signal RS is again "H".
Then, each capacity is reset.
【０１０２】なお、図１０に示すように、Ｄ／Ａ変換を
行う期間を時刻ｔ４〜ｔ７と延長し、十分なＤ／Ａ変換
期間を確保することも可能である。これにより、より正
確なＤ／Ａ変換が可能となる。Note that, as shown in FIG. 10, it is possible to extend the period for performing D / A conversion from time t4 to t7 to secure a sufficient D / A conversion period. This enables more accurate D / A conversion.
【０１０３】以上の構成を有する駆動回路を使用した液
晶表示装置は、Ｄ／Ａ変換誤差に起因した輝度の逆転が
生じない、あるいはその逆転が認識されないレベルに抑
えることができる、高信頼度の液晶表示装置となる。The liquid crystal display device using the drive circuit having the above-described structure has a high reliability in which the inversion of the luminance due to the D / A conversion error does not occur or the inversion is not recognized. It becomes a liquid crystal display device.
【０１０４】（ｄ）容量とＴＦＴの製造プロセス Ｄ／Ａ変換器を構成するＴＦＴ，画素部のＴＦＴおよび
Ｄ／Ａ変換器を構成する変換容量の製造プロセス（低温
多結晶シリコンプロセス）を図１９〜図２５を用いて説
明する。以下の製造プロセスでは、製造工程を簡略化す
るために、Ｄ／Ａ変換器を構成するＴＦＴ，画素部のＴ
ＦＴおよびＤ／Ａ変換器を構成する変換容量のそれぞれ
を共通の工程で形成する。(D) Capacitance and TFT manufacturing process FIG. 19 shows the manufacturing process (low temperature polycrystal silicon process) of the TFT which constitutes the D / A converter, the TFT of the pixel portion and the conversion capacitor which constitutes the D / A converter. ~ It demonstrates using FIG. In the following manufacturing process, in order to simplify the manufacturing process, the TFT that constitutes the D / A converter and the T of the pixel portion are
Each of the conversion capacitors forming the FT and the D / A converter is formed in a common process.
【０１０５】なお、Ｄ／Ａ変換器の結合容量（ＣS）
は、積極的にＤ／Ａ変換器内に作り込むのではなく、液
晶セル内でのソースバス配線と対向基板との寄生容量に
よって形成するので、ここでは説明を省く。The coupling capacitance (C S ) of the D / A converter
Is not formed in the D / A converter positively, but is formed by the parasitic capacitance between the source bus line and the counter substrate in the liquid crystal cell, and therefore the description is omitted here.
【０１０６】まず、図１９に示すように基板４０００上
にバッファ層４１００を設け、そのバッファ層４１００
上にアモルファスシリコン層４２００を形成する。First, as shown in FIG. 19, a buffer layer 4100 is provided on a substrate 4000, and the buffer layer 4100 is provided.
An amorphous silicon layer 4200 is formed thereover.
【０１０７】次に、図２０に示すように、アモルファス
シリコン層４２００の全面にレーザー光を照射してアニ
ールを施すことによりアモルファスシリコンを多結晶化
し、多結晶シリコン層４２２０を形成する。Next, as shown in FIG. 20, the entire surface of the amorphous silicon layer 4200 is irradiated with laser light and annealed to polycrystallize the amorphous silicon to form a polycrystalline silicon layer 4220.
【０１０８】次に、図２１に示すように多結晶シリコン
層４２２０をパターニングして、アイランド領域４２３
０，４２４０，４２５０を形成する。アイランド領域４
２３０，４２４０は、ＭＯＳトランジスタの能動領域
（ソース，ドレイン）が形成される層である。また、ア
イランド領域４２５０は、薄膜容量の一極となる層であ
る。Next, as shown in FIG. 21, the polycrystalline silicon layer 4220 is patterned to form island regions 423.
0, 4240, 4250 are formed. Island area 4
230 and 4240 are layers in which active regions (source and drain) of the MOS transistor are formed. The island region 4250 is a layer that becomes one pole of the thin film capacitor.
【０１０９】次に、図２２に示すように、マスク層４３
００を形成し、アイランド領域４２５０のみにリン
（Ｐ）イオンを打ち込み、低抵抗化する。Next, as shown in FIG. 22, the mask layer 43
00 is formed and phosphorus (P) ions are implanted only in the island region 4250 to reduce the resistance.
【０１１０】次に、図２３に示すように、ゲート絶縁膜
４４００を形成し、そのゲート絶縁膜上にＴａＮ層４５
００，４５１０，４５２０を形成する。ＴａＮ層４５０
０，４５１０はＭＯＳトランジスタのゲートとなる層で
あり、ＴａＮ層４５２０は薄膜容量の他極となる層であ
る。その後、マスク層４６００を形成し、ゲートＴａＮ
層４５００をマスクとして、セルフアラインでリン
（Ｐ）をイオン打ち込みし、ｎ型のソース層４２３１，
ドレイン層４２３２を形成する。Next, as shown in FIG. 23, a gate insulating film 4400 is formed, and the TaN layer 45 is formed on the gate insulating film.
00, 4510, 4520 are formed. TaN layer 450
Reference numerals 0 and 4510 are layers serving as the gates of the MOS transistors, and the TaN layer 4520 is a layer serving as the other pole of the thin film capacitor. After that, a mask layer 4600 is formed and the gate TaN is formed.
Using the layer 4500 as a mask, phosphorus (P) is ion-implanted by self-alignment to form an n-type source layer 4231,
A drain layer 4232 is formed.
【０１１１】次に、図２４に示すように、マスク層４７
００ａ，４７００ｂを形成し、ゲートＴａＮ層４５１０
をマスクとして、セルフアラインでボロン（Ｂ）をイオ
ン打ち込みし、ｐ型のソース層４２４１，ドレイン層４
２４２を形成する。Next, as shown in FIG. 24, a mask layer 47 is formed.
00a, 4700b to form a gate TaN layer 4510
Using boron as a mask, boron (B) is ion-implanted by self-alignment, and p-type source layer 4241 and drain layer 4 are formed.
242 is formed.
【０１１２】その後、図２５に示すように、層間絶縁膜
４８００を形成し、その層間絶縁膜にコンタクトホール
を形成した後、ＩＴＯやＡｌからなる電極層４９００，
４９１０，４９２０，４９３０を形成する。なお、図２
５では図示されないが、ＴａＮ層４５００，４５１０，
４５２０や多結晶シリコン層４２５０にもコンタクトホ
ールを介して電極が接続される。これにより、ｎチャネ
ルＴＦＴ，ｐチャネルＴＦＴおよびＭＯＳ容量が完成す
る。After that, as shown in FIG. 25, an interlayer insulating film 4800 is formed, contact holes are formed in the interlayer insulating film, and then an electrode layer 4900 made of ITO or Al,
4910, 4920, and 4930 are formed. Note that FIG.
Although not shown in FIG. 5, TaN layers 4500, 4510,
Electrodes are also connected to 4520 and the polycrystalline silicon layer 4250 through contact holes. As a result, the n-channel TFT, the p-channel TFT and the MOS capacitor are completed.
【０１１３】以上のべたような、工程を共通化した製造
プロセスを用いることにより製造が容易化され、コスト
面でも有利となる。すなわち、図７におけるアナログス
イッチＥ１〜ＥｎやＦ１〜Ｆｎと、変換容量Ｃ１〜Ｃ６
と、画素部のＴＦＴ（Ｍ１００，Ｍ２００）とを共通の
プロセスにより製造できる。By using the manufacturing process in which the steps are standardized as described above, the manufacturing is facilitated and the cost is also advantageous. That is, the analog switches E1 to En and F1 to Fn and the conversion capacitors C1 to C6 in FIG.
And the TFTs (M100, M200) of the pixel portion can be manufactured by a common process.
【０１１４】そして、上述の実施の形態で述べたような
工夫されたＤ／Ａ変換器を用いることにより、簡略化さ
れたプロセスを用いた場合でも、液晶表示装置の所望の
信頼性（表示品質）を確保できるようになる。By using the devised D / A converter as described in the above embodiment, the desired reliability (display quality) of the liquid crystal display device can be obtained even when a simplified process is used. ) Will be secured.
【０１１５】[0115]
【図１】本発明のＤ／Ａ変換器の要部の構成例を示す図
である。FIG. 1 is a diagram showing a configuration example of a main part of a D / A converter of the present invention.
【図２】図１における変換容量Ｃ１〜Ｃ６の、実際の容
量値を決定する方法の原理を説明するための図である。FIG. 2 is a diagram for explaining the principle of a method for determining the actual capacitance value of the conversion capacitors C1 to C6 in FIG.
【図３】図１のＤ／Ａ変換器の入出力特性の一例を示す
図である。3 is a diagram showing an example of input / output characteristics of the D / A converter of FIG.
【図４】図１における変換容量Ｃ１〜Ｃ６の、実際の容
量値を決定するための手順を説明するためのフローチャ
ートである。4 is a flowchart for explaining a procedure for determining an actual capacitance value of the conversion capacitors C1 to C6 in FIG.
【図５】本発明のＤ／Ａ変換器の一例の入出力特性を示
す図である。FIG. 5 is a diagram showing input / output characteristics of an example of a D / A converter of the present invention.
【図６】図５に示す入出力特性をもつＤ／Ａ変換器の作
成手順を説明するためのフローチャートである。FIG. 6 is a flowchart for explaining a procedure for creating a D / A converter having the input / output characteristics shown in FIG.
【図７】本発明のＤ／Ａ変換器を用いた液晶表示装置の
具体的構成例を示す図である。FIG. 7 is a diagram showing a specific configuration example of a liquid crystal display device using the D / A converter of the present invention.
【図８】（ａ），（ｂ）はそれぞれ、図７の液晶表示装
置の「ＶO」，「ＶC」，「ＶCOM」の相互の関係を示す
図である。8 (a), a diagram showing the mutual relationship of (b) "V O" of each liquid crystal display device of FIG. 7, "V C", "V COM".
【図９】図７の液晶表示装置の動作の一例を説明するた
めのタイミングチャートである。9 is a timing chart for explaining an example of the operation of the liquid crystal display device of FIG.
【図１０】図７の液晶表示装置の動作の他の例を説明す
るためのタイミングチャートである。10 is a timing chart for explaining another example of the operation of the liquid crystal display device of FIG.
【図１１】本発明の液晶表示装置の構成を説明するため
の図である。FIG. 11 is a diagram for explaining the configuration of the liquid crystal display device of the present invention.
【図１２】本発明の液晶パネル用基板の構成例を示す図
である。FIG. 12 is a diagram showing a configuration example of a liquid crystal panel substrate of the present invention.
【図１３】図１２の液晶パネル用基板の要部の断面構造
を示す図である。13 is a diagram showing a cross-sectional structure of a main part of the liquid crystal panel substrate of FIG.
【図１４】（ａ），（ｂ）はそれぞれ、容量分割方式の
Ｄ／Ａ変換器の原理を説明するための図である。14A and 14B are diagrams for explaining the principle of a D / A converter of a capacitance division type.
【図１５】容量分割方式のＤ／Ａ変換器の入出力特性の
例を示す図である。FIG. 15 is a diagram showing an example of input / output characteristics of a capacitance division type D / A converter.
【図１６】本発明者によって明らかとされた、容量分割
方式のＤ／Ａ変換器の問題点を説明するための図であ
る。FIG. 16 is a diagram for explaining a problem of the capacitance division type D / A converter that has been clarified by the present inventor.
【図１７】（ａ），（ｂ）はそれぞれ、図１６に示され
る問題点が生じる理由を定性的に説明するための図であ
る。17A and 17B are diagrams for qualitatively explaining the reason why the problem shown in FIG. 16 occurs.
【図１８】図１６に示される問題点が生じる理由を定量
的に説明するための図である。FIG. 18 is a diagram for quantitatively explaining the reason why the problem shown in FIG. 16 occurs.
【図１９】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第１の工程
を示す、デバイスの断面図である。FIG. 19 is a cross-sectional view of the device showing a first step of a manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２０】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第２の工程
を示す、デバイスの断面図である。FIG. 20 is a sectional view of a device showing a second step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２１】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第３の工程
を示す、デバイスの断面図である。FIG. 21 is a sectional view of a device showing a third step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２２】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第４の工程
を示す、デバイスの断面図である。FIG. 22 is a cross-sectional view of a device showing a fourth step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２３】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第５の工程
を示す、デバイスの断面図である。FIG. 23 is a sectional view of a device showing a fifth step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２４】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第６の工程
を示す、デバイスの断面図である。FIG. 24 is a sectional view of a device showing a sixth step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
【図２５】本発明で使用されるＴＦＴおよびＭＯＳ容量
を共通の基板上に作成するための製造方法の第７の工程
を示す、デバイスの断面図である。FIG. 25 is a sectional view of the device, showing the seventh step of the manufacturing method for forming the TFT and the MOS capacitor used in the present invention on a common substrate.
１０〜１５ デジタル入力端子 １６ アナログ出力端子 ２０ Ｄ／Ａ変換器 ＣS 結合容量 Ｃ１〜Ｃ６ 変換容量 ＳＷ１〜ＳＷ６ スイッチ10 to 15 Digital input terminal 16 Analog output terminal 20 D / A converter C S coupling capacity C1 to C6 conversion capacity SW1 to SW6 switch
Claims (10)
値をもち、かつ一端が所定電位となっている複数の変換
容量と、 一端が所定電位となっている結合容量と、 前記変換容量のそれぞれの他端と前記結合容量の他端と
の間に設けられ、前記入力ビットに応じて開閉が制御さ
れるスイッチと、を具備し、前記結合容量の他端と前記
スイッチの共通接続点から、デジタル入力値に対応した
アナログ電圧を得るＤ／Ａ変換器であって、 前記複数の変換容量の設計値が、下記第（１）式に示す
関係を満たしていることを特徴とするＤ／Ａ変換器。 第（１）式 Ｃｏｊ−ｄＣｊ＞Σ(i<j)（Ｃｏｉ＋ｄＣｉ） (for all j) 但し、上式における記号等の意味は以下のとおりであ
る。 Ｃｉ ：ｉ番目の変換容量 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｊ ：ｊ番目の変換容量 Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する1. A plurality of conversion capacitors each having a capacitance value weighted according to an input bit and having one end at a predetermined potential; a coupling capacitor having one end at a predetermined potential; A switch provided between each other end and the other end of the coupling capacitor, the opening / closing of which is controlled according to the input bit, and the common connection point of the other end of the coupling capacitor and the switch. , A D / A converter for obtaining an analog voltage corresponding to a digital input value, wherein the design values of the plurality of conversion capacitors satisfy the relationship shown in the following formula (1): A converter. Formula (1) Coj−dCj> Σ (i <j) (Coi + dCi) (for all j) However, the meanings of the symbols and the like in the above formula are as follows. Ci: i-th conversion capacity Coi: Design value of i-th conversion capacity dCi: Variation of i-th conversion capacity Cj: j-th conversion capacity Coj: Design value of j-th conversion capacity dCj: j-th conversion capacity Variation Σ (i <j) : Sum for all i smaller than j for all j: Applies to all j
薄膜のいずれかで絶縁膜を挟むことにより構成されてい
ることを特徴とするＤ／Ａ変換器。2. The D / A converter according to claim 1, wherein the conversion capacitor is formed by sandwiching an insulating film with either an amorphous thin film or a polysilicon thin film.
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いて構成され
たアナログスイッチであり、 また、前記変換容量は、アモルファス薄膜またはポリシ
リコン薄膜のいずれかで絶縁膜を挟むことにより構成さ
れており、 前記アナログスイッチを構成する薄膜トランジスタ（Ｔ
ＦＴ）と、前記変換容量とは、共通の基板上に形成され
ていることを特徴とするＤ／Ａ変換器。3. The thin film transistor according to claim 1, wherein the switch is a thin film transistor (TFT).
An analog switch configured by using a film transistor, and the conversion capacitor is configured by sandwiching an insulating film with either an amorphous thin film or a polysilicon thin film. T
The FT) and the conversion capacitor are formed on a common substrate, which is a D / A converter.
の各ステップにより形成することを特徴とするＤ／Ａ変
換器の設計方法。 （ステップ１）Ｃｏｉ，ｄＣｉ（for all i）を設定す
る。 （ステップ２）ｊ＝２とする。 （ステップ３）請求項１における第（１）式が成立する
かを判定し、成立しなかった場合にはＣｏｊを変更す
る。 （ステップ４）ｊをインクリメントする。 （ステップ５）すべてのｊについてステップ３およびス
テップ４を繰り返す。4. A method for designing a D / A converter, which comprises forming the D / A converter according to claim 1 by the following steps. (Step 1) Set Coi and dCi (for all i). (Step 2) Set j = 2. (Step 3) It is determined whether the equation (1) in claim 1 is satisfied, and if it is not satisfied, Coj is changed. (Step 4) Increment j. (Step 5) Repeat steps 3 and 4 for all j.
するＤ／Ａ変換器の設計方法。5. The method for designing a D / A converter according to claim 4, wherein the initial setting value of Coi is a binary load value.
値をもち、かつ一端が所定電位となっている複数の変換
容量と、 一端が所定電位となっている結合容量と、 前記変換容量のそれぞれの他端と前記結合容量の他端と
の間に設けられ、前記入力ビットに応じて開閉が制御さ
れるスイッチと、を具備し、前記結合容量の他端と前記
スイッチの共通接続点から、デジタル入力値に対応した
アナログ電圧を得るＤ／Ａ変換器であって、 前記複数の変換容量の各々の比の値が、下記第（２）式
に示す関係を満たしていることを特徴とするＤ／Ａ変換
器。 【数１】 但し、上式における記号等の意味は以下のとおりであ
る。 Ｃｓ：結合容量の容量値 Ｖｃ：スイッチが閉じられる前の結合容量の他端の電位 Ｖｏ：スイッチが閉じられる前の各変換容量の他端の電
位 Ｃｏｉ ：ｉ番目の変換容量の設計値 ｄＣｉ ：ｉ番目の変換容量のばらつき Ｃｏｊ ：ｊ番目の変換容量の設計値 ｄＣｊ ：ｊ番目の変換容量のばらつき Ｖｔｈ ：Ｄ／Ａ変換器の出力を輝度情報として用いて
画像を表示した場合において、人が視覚により認識でき
ない電圧差異の最大値（視認しきい値） Σ(i<j) ：ｊより小さいすべてのｉについての総和 for all j ：すべてのｊについて成立する6. A plurality of conversion capacitors each having a capacitance value weighted according to an input bit and having one end at a predetermined potential; a coupling capacitor having one end at a predetermined potential; A switch provided between each other end and the other end of the coupling capacitor, the opening / closing of which is controlled according to the input bit, and the common connection point of the other end of the coupling capacitor and the switch. A D / A converter for obtaining an analog voltage corresponding to a digital input value, wherein a value of a ratio of each of the plurality of conversion capacitors satisfies a relationship represented by the following formula (2): D / A converter. [Equation 1] However, the meanings of the symbols and the like in the above formula are as follows. Cs: Capacitance value of coupling capacitance Vc: Potential at the other end of the coupling capacitance before the switch is closed Vo: Potential at the other end of each conversion capacitance before the switch is closed Coi: Design value of the i-th conversion capacitance dCi: i-th variation of conversion capacitance Coj: Design value of j-th conversion capacitance dCj: Variation of j-th conversion capacitance Vth: When an image is displayed using the output of the D / A converter as luminance information, Maximum value of voltage difference that cannot be visually recognized (visual recognition threshold) Σ (i <j) : Sum for all i smaller than j for all j: Applicable for all j
の各ステップにより形成することを特徴とするＤ／Ａ変
換器の設計方法。 （ステップ１）Ｃｏｉ，ｄＣｉ（for all i）を設定す
る。 （ステップ２）ｊ＝２とする。 （ステップ３）請求項６における第（２）式が成立する
かを判定し、成立しなかった場合にはＣｏｊを変更す
る。 （ステップ４）ｊをインクリメントする。 （ステップ５）すべてのｊについてステップ３およびス
テップ４を繰り返す。7. A method of designing a D / A converter, characterized in that the D / A converter according to claim 6 is formed by the following steps. (Step 1) Set Coi and dCi (for all i). (Step 2) Set j = 2. (Step 3) It is determined whether the equation (2) in claim 6 is satisfied, and if it is not satisfied, Coj is changed. (Step 4) Increment j. (Step 5) Repeat steps 3 and 4 for all j.
査線と各信号線との交点に設けられた、液晶と信号線と
の間の電気的接続を制御する薄膜素子と、前記複数の信
号線を駆動するための駆動回路とを具備する液晶パネル
用基板であって、 前記複数の信号線の駆動回路は、請求項１，請求項２，
請求項３，請求項５，請求項６のいずれかに記載のＤ／
Ａ変換器を具備することを特徴とする液晶パネル用基
板。8. A plurality of scanning lines, a plurality of signal lines, and a thin film element which is provided at an intersection of each scanning line and each signal line and which controls an electrical connection between the liquid crystal and the signal line, A substrate for a liquid crystal panel, comprising a drive circuit for driving the plurality of signal lines, wherein the drive circuit for the plurality of signal lines comprises:
D / according to any one of claims 3, 5, and 6
A liquid crystal panel substrate comprising an A converter.
チは、液晶と信号線との間の電気的接続を制御する薄膜
素子と共通の製造プロセスによって同一の基板上に製造
されたことを特徴とする液晶パネル用基板。9. The D / A converter according to claim 8, wherein the conversion capacitor and the switch are the same as a thin film element controlling an electrical connection between a liquid crystal and a signal line by a common manufacturing process. A substrate for a liquid crystal panel, which is manufactured on the substrate.
パネル用基板を用いて構成された液晶表示装置。10. A liquid crystal display device comprising the liquid crystal panel substrate according to claim 8 or 9.
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230996A JP3580030B2 (en) | 1996-06-03 | 1996-06-03 | D / A converter, design method of D / A converter, substrate for liquid crystal panel, and liquid crystal display device |
| KR1019970707129A KR100462917B1 (en) | 1996-02-09 | 1997-01-30 | D / A converter, design method of D / A converter, liquid crystal panel substrate and liquid crystal display device |
| EP05076284A EP1601106B1 (en) | 1996-02-09 | 1997-01-30 | Voltage generating apparatus |
| EP07075431A EP1826907A1 (en) | 1996-02-09 | 1997-01-30 | Voltage generating apparatus |
| DE69734491T DE69734491T2 (en) | 1996-02-09 | 1997-01-30 | POTENTIAL GENERATION DEVICE |
| US08/930,284 US5903234A (en) | 1996-02-09 | 1997-01-30 | Voltage generating apparatus |
| CNB031041817A CN1316747C (en) | 1996-02-09 | 1997-01-30 | D/A converter, D/C conversion method, substrate for liquid crystal display panel and liquid crystal display device |
| CNB97190068XA CN1166068C (en) | 1996-02-09 | 1997-01-30 | D/A converter, design method thereof, substrate for liquid crystal panel, and liquid crystal display device |
| CNB031060013A CN1297951C (en) | 1996-02-09 | 1997-01-30 | Signal wire precharging method, precharging circuit,chip of liquid crystal screen and liquid crystal display device |
| PCT/JP1997/000212 WO1997029548A1 (en) | 1996-02-09 | 1997-01-30 | Potential generating device |
| EP97901779A EP0821490B1 (en) | 1996-02-09 | 1997-01-30 | Potential generating device |
| DE69738726T DE69738726D1 (en) | 1996-02-09 | 1997-01-30 | Voltage generation circuit |
| TW086101625A TW354865B (en) | 1996-02-09 | 1997-02-13 | D/A converter, D/A conversion method, substrate for liquid crystal display panel |
| US09/226,061 US6281826B1 (en) | 1996-02-09 | 1999-01-06 | Voltage generating apparatus |
| KR1020040030231A KR100506580B1 (en) | 1996-02-09 | 2004-04-29 | Potential generating device |
| KR1020040030230A KR100490465B1 (en) | 1996-02-09 | 2004-04-29 | Potential generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16230996A JP3580030B2 (en) | 1996-06-03 | 1996-06-03 | D / A converter, design method of D / A converter, substrate for liquid crystal panel, and liquid crystal display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326701A true JPH09326701A (en) | 1997-12-16 |
| JP3580030B2 JP3580030B2 (en) | 2004-10-20 |
Family
ID=15752072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16230996A Expired - Fee Related JP3580030B2 (en) | 1996-02-09 | 1996-06-03 | D / A converter, design method of D / A converter, substrate for liquid crystal panel, and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580030B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089736A (en) * | 1998-07-16 | 2000-03-31 | Sanyo Electric Co Ltd | Display device and its driving circuit |
| JP2001051661A (en) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | D-a conversion circuit and semiconductor device |
| US6424331B1 (en) | 1998-10-16 | 2002-07-23 | Seiko Epson Corporation | Driving circuit for electro-optical device, driving method therefor, DA converter, signal line driving circuit, electro-optical panel, projection type display device, and electronic equipment |
| US6577068B2 (en) | 1998-05-20 | 2003-06-10 | Seiko Epson Corporation | Electro-optical element driving circuit, electro-optical device, and electronic device |
| JP2007293353A (en) * | 2007-05-25 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Liquid crystal display, d/a conversion circuit, and semiconductor device |
-
1996
- 1996-06-03 JP JP16230996A patent/JP3580030B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577068B2 (en) | 1998-05-20 | 2003-06-10 | Seiko Epson Corporation | Electro-optical element driving circuit, electro-optical device, and electronic device |
| JP2000089736A (en) * | 1998-07-16 | 2000-03-31 | Sanyo Electric Co Ltd | Display device and its driving circuit |
| US6424331B1 (en) | 1998-10-16 | 2002-07-23 | Seiko Epson Corporation | Driving circuit for electro-optical device, driving method therefor, DA converter, signal line driving circuit, electro-optical panel, projection type display device, and electronic equipment |
| JP2001051661A (en) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | D-a conversion circuit and semiconductor device |
| US7750833B2 (en) | 1999-08-16 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8089385B2 (en) | 1999-08-16 | 2012-01-03 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| US8754796B2 (en) | 1999-08-16 | 2014-06-17 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| JP2007293353A (en) * | 2007-05-25 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | Liquid crystal display, d/a conversion circuit, and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3580030B2 (en) | 2004-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11151953B2 (en) | Liquid crystal display device and electronic device including the same | |
| US20210233485A1 (en) | Liquid crystal display device, driving method of the same, and electronic device including the same | |
| US10304399B2 (en) | Pulse output circuit, shift register, and display device | |
| US11114054B2 (en) | Semiconductor device | |
| KR100490465B1 (en) | Potential generating device | |
| US8284151B2 (en) | Semiconductor device | |
| US8248348B2 (en) | Level shifter circuit and display device provided therewith | |
| US20020075219A1 (en) | Electro-optical device, method of driving the same and electronic instrument | |
| US20070085586A1 (en) | Data Latch Circuit and Electronic Device | |
| US7940083B2 (en) | Semiconductor integrated circuit | |
| CN1996444B (en) | circuit device | |
| US7283116B2 (en) | Scan driver and scan driving system with low input voltage, and their level shift voltage circuit | |
| JP3580030B2 (en) | D / A converter, design method of D / A converter, substrate for liquid crystal panel, and liquid crystal display device | |
| US20050206640A1 (en) | Image display panel and level shifter | |
| US20040246214A1 (en) | Liquid crystal display and sampling circuit therefor | |
| JPH11220380A (en) | Level shift circuit | |
| JP2006163222A (en) | Electro-optical device and electronic apparatus | |
| JP2004064528A6 (en) | Semiconductor device | |
| JP2004064528A (en) | Semiconductor device | |
| JPH11272240A (en) | Array substrate and liquid crystal display device | |
| US20050140414A1 (en) | Delay circuit and display including the same | |
| Bruce et al. | Polysilicon and amorphous silicon technology comparison for active-matrix liquid-crystal displays | |
| JP2005227798A (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |