JPH09319594A - 割り込み処理回路 - Google Patents

Abstract

(57)【要約】 【解決手段】 割り込み制御回路１０と各割り込み要因
部Ｙ０〜Ｙ６には、それぞれ同一のタイミングでカウン
トするカウンタ１１とカウンタ６が設けられている。各
割り込み要因部Ｙ０〜Ｙ６は、自己に割り当てられたカ
ウント値をカウンタ６が示したタイムスロットで割り込
み要求信号の出力を許される。割り込み制御回路１０は
タイムスロットから割り込み要因部とその優先順位を認
識し、優先度を考慮して上位装置１に対し割り込み通知
４を出力する。 【効果】 比較的少ない接続線数で多数の割り込み要求
の競合調整を行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータで広
く採用されている割り込み制御において、複数の割り込
み要求が競合した場合の適切な調整を行う割り込み処理
回路に関する。

【０００２】

【従来の技術】コンピュータを用いたリアルタイム処理
システムにおいて、中央演算装置（ＣＰＵ）が動作をす
るきっかけになるのは外部からの要因による場合が大き
い。システムの規模が大きくなるにつれて、これらの要
因から出力される割り込み要求信号が競合した場合に、
その調整を行う制御が複雑になる。このような割り込み
制御のための回路を組み込んだ割り込み処理回路は、従
来、並列方式あるいは分散方式といった構成によって実
現されていた。並列方式は、全ての要因から出力される
割り込み要求信号を並列に割り込み制御回路に接続し、
複数の割り込み要求が競合した場合には、予め定めた優
先順位の高いものから順に割り込みを認め、中央演算装
置に通知する。

【０００３】一方、分散方式では、割り込み要求信号を
１本にまとめて中央演算装置に入力する。この場合、割
り込み要求が競合すると、どの要因部から割り込み要求
が出力されたのか中央演算装置の側で識別が不可能なた
め、各割り込み要求を発する要因部側で互いに他の割り
込み要求発生を検知し、優先順位の高い要因部のみが割
り込み要求を発することができる構成にしている。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な従来の割り込み処理回路には次のような解決すべき課
題があった。従来の並列方式は、全ての割り込み要求信
号を伝える線が並列に接続され、割り込み要因部の認識
が容易で構成が簡単になるという利点を備えるが、割り
込み要因部の数が増大すると線の接続本数が増加し、結
線が煩雑になるという問題がある。一方、分散方式で
は、割り込み要因部と中央演算装置との間の線の接続は
単純化されるが、各割り込み要因部の側で他の要因部の
割り込み要求を検出したり、優先順位を認識して各自が
割り込み要求の競合を調整する回路を備える必要がある
ことから、割り込み要因部の回路規模が大きくなるとい
う欠点があった。

【０００５】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉上位装置に対して割り込みにより処理を要求
する複数の割り込み要因部と、これらの割り込み要因部
から出力される割り込み要求信号を受け付けて、割り込
み要因部の割り込みを上位装置に通知する制御を行う割
り込み制御部とを備え、この割り込み制御部と各割り込
み要因部には、それぞれ同一のタイミングでカウント値
を単位ステップずつ切り換えてカウントするカウンタが
設けられ、このカウンタは、少なくとも割り込み要因部
の数以上カウント値を切り換えてからリセットされて同
様のカウントを繰り返し、各割り込み要因部にはそれぞ
れいずれかのカウント値が重複しないように割り当てら
れ、各割り込み要因部は、それぞれ自己のカウンタのカ
ウント値が自己に割り当てられたカウント値を示したタ
イムスロットで割り込み要求信号を出力し、割り込み制
御部は、割り込み要求信号と、その割り込み要求信号が
出力されたときのカウンタのカウント値とを読み取っ
て、割り込み要求信号を出力した割り込み要因部を認識
することを特徴とする割り込み処理回路。

【０００６】〈説明〉各割り込み要因部は、任意のタイ
ミングで上位装置に対して割り込み要求信号を出力す
る。上位装置は、複数の割り込みがあったときは、優先
順位の高いものからその要求を受け付けて処理する。割
り込み制御部はこのために、割り込み要求信号の競合調
整を図り、上位装置に対して、最も優先順位の高い割り
込み要因部を選択して、該当する割り込み通知を上位装
置に通知する。カウント値を単位ステップずつ切り換え
るというのは、「１」とか「２」とか適当な単位でカウ
ント値を増加させたり減少させたりすることをいう。こ
の各カウント値を各割り込み要因部に重複しないように
割り当てる。重複させないのは、カウンタが各カウント
値をカウントしたタイムスロットで、１つの割り込み要
因部にだけ割り込み要求信号の出力を許すためである。
カウンタが、少なくとも割り込み要因部の数以上カウン
ト値を切り換えるのは、全ての割り込み要因部に異なる
タイムスロットを割り当てるためである。無駄なタイム
スロットを生じさせないためには、割り込み要因部の数
だけカウント値を切り換えてからただちにカウント値を
リセットするのがよい。

【０００７】全てのカウンタの歩調を合わせるためのカ
ウント値のリセット制御は、割り込み制御部が行っても
よいし、各割り込み要因部側で行ってもよい。割り込み
制御部側で割り込み要求信号を出力した割り込み要因部
を認識すると、上位装置に割り込み要求の通知を行う。
割り込みが競合した場合には、優先度の高い割り込み要
因部を選別する。その選別方法は任意である。

【０００８】〈構成２〉構成１において、割り込み制御
部は、予めカウンタの各カウント値を優先順位に対応付
けておき、割り込みが競合した場合には、各割り込み要
因部に割り当てられたカウント値を比較して優先度の高
い割り込み要因部を選別することを特徴とする割り込み
処理回路。

【０００９】〈説明〉例えばカウント値が１から３まで
あれば、そのうちの任意のカウント値を優先度の最も高
いものとし、残りのカウント値にも任意に優先度を設定
する。例えば、カウント値２，１，３という順に優先順
位を定めてもよい。この対応関係は別にリストとして記
憶しておけばよい。カウント値は１から３までの数値を
繰り返す。直前の割り込み処理が終了する前に別のタイ
ムスロットで割り込み要求信号が出力されたときは、割
り込み要求が競合したという。ここで、割り込み制御部
はそのタイムスロットに対応するカウント値を比較し
て、優先度の高い方を選択してその出力を上位装置に送
る。これにより、時分割による競合調整のみならず適切
な優先度を含めた割り込み制御が可能になる。

【００１０】〈構成３〉構成１において、カウンタの初
期値を最も高い優先順位とし、カウンタがカウントアッ
プする順に次第に優先順位が低くなるようにカウント値
と優先順位との関係を設定したことを特徴とする割り込
み処理回路。

【００１１】〈説明〉各割り込み要因部のためのタイム
スロットは、カウンタのカウント順に周期的に到来す
る。もし、丁度カウンタの初期値からカウントが開始さ
れるとすれば、その初期値のカウント値を優先度が最も
高くなるように設定しておくと、割り込み要求信号とカ
ウント値とを記憶してカウント値の大小比較をすればよ
い。これにより優先制御が容易になる。そこで、優先度
とカウント値とを順番に対応させた。なおカウンタはゼ
ロから１ずつカウントアップするものでも、所定の数値
から順にカウントダウンするものでもよい。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例〉図１は、本発明の割り込み処理回路具体例を
示すブロック図である。この回路は、上位装置１に対
し、複数の割り込み要因部Ｙ０〜Ｙ６の割り込み要求を
調整して通知するために、割り込み制御回路１０を備え
ている。この図の例では、割り込み要因部を６個図示し
た。この数は任意である。各割り込み要因部Ｙ０〜Ｙ６
はいずれも、割り込み要求信号３を割り込み制御回路１
０に向けて出力する信号線に並列接続されている。ま
た、割り込み制御回路１０は、いずれかの割り込み要因
部からの割り込み要求信号を受け付け、これを上位装置
１に伝えるための割り込み通知４を出力する端子と、上
位装置１からその割り込みを受け付ける受け付け信号５
を受け入れる端子とを備えている。このための端子に
は、それぞれＩＮＴとＩＮＴＡ−Ｎという表示をした。
上位装置１と割り込み制御回路１０との間の結線は、従
来の並列方式と同様のものである。

【００１３】一方、本発明においては、図に示すように
各割り込み要因部Ｙ０〜Ｙ６に、いずれも割り込み要求
を調整するためのカウンタ６と割り当てカウント値メモ
リ７とが設けられている。このカウンタ６は割り込み制
御回路１０から出力されるクロック信号８によって順に
カウントアップされ、リセット信号９によって一斉に初
期値にリセットされる。なお、割り込み制御回路１０に
は割り込み要因部に設けられたカウンタ６と全く同一の
タイミングで同一のカウント値をカウントするカウンタ
１１が設けられている。

【００１４】図２には、この割り込み制御回路の具体的
なブロック図を示す。割り込み制御回路１０は、この図
に示すように、上記カウンタ１１の他に、カウント値割
り当て部１２と、内部バス１９に接続された競合調整部
１３、コマンドレジスタ１４、割り込み要求レジスタ１
５、カウンタ制御回路１６、バスインタフェース回路１
７、制御ロジック回路２０等が設けられている。割り込
み要求レジスタ１５は、割り込み要求信号３を受け入れ
たとき対応するカウント値を記憶するメモリから構成さ
れる。カウント値割り当て部１２の内容は、図３を用い
て説明する。

【００１５】図３は、カウント値割り当て部の内容説明
図である。図に示すように、この表には、優先順位とカ
ウンタによるカウンタ値と、割り込み要因部が割り込み
要求信号を出力することを許されたタイムスロットと、
割り込み要因部を区別する符号とが示されている。この
図に示すように、例えばカウンタのカウント値が０〜６
までの７種類とすると、その優先順位をこの順に１〜７
というように設定する。そして、カウンタのカウント値
が“０”の場合はタイムスロットがＴＳ０、カウント値
が“１”の場合はＴＳ１というようにタイムスロットを
設定する。これらのタイムスロットでそれぞれ１個の割
り込み要因部が割り込み要求信号の出力を許される。そ
の割り込み要因部に対応する符号を図１と対応させてＹ
０〜Ｙ６というように記入した。

【００１６】なお、このような対応表自体は必ずしもカ
ウント値割り当て部１２に格納しておく必要はない。図
１に示す割り込み制御回路１０が優先度の高い割り込み
要因部の割り込み要求信号を他の割り込み要求信号と区
別してその割り込みを許可し、上位装置に割り込み通知
を出力できればよいから、実際にはカウント値と優先順
位との対応関係のみが認識できればよい。そして、例え
ばこの図に示すように、カウント値が少ないものほど優
先順位が高いという設定にしておけば、カウント値と優
先順位との対応関係の記憶も不要で、カウント値を比較
しカウント値が少ないものが優先順位が高いと判断すれ
ばよくなる。従って、このカウント値割り当て部１２
は、実施の形態により不要にすることもできる。

【００１７】図２に示した競合調整部１３は、後で説明
するような要領で競合した割り込み要求信号をそのタイ
ムスロットを認識しながら調整し、制御ロジック回路２
０に対しその結果を通知する部分である。制御ロジック
回路２０は、上位装置に対し割り込み通知４を出力し、
上位装置から受け付け信号５を受け入れるインタフェー
ス回路である。カウンタ制御回路１６は、各割り込み要
因部に対しクロック信号８とリセット信号９を出力する
回路である。バスインタフェース回路１７は、データバ
ス１８に接続されており、上位装置との間の通信や割り
込み要因部との間の通信を制御する。コマンドレジスタ
１４には、上位装置から受け入れられた命令が一時格納
される。このバスインタフェース回路１７を介して、上
位装置から割り込み要因部の数等を受け入れて、その内
容は、初期設定の際に各割り込み要因部に対して、この
バスインタフェース回路１７を通じて通知される。

【００１８】図４には、割り込み要因部のブロック図を
示す。本発明には、例えばこのような構成の割り込み要
因部が採用される。ここには、割り込み制御回路１０か
ら入力するクロック信号８を受け入れてカウント値を順
に切り換えるカウンタ６と、そのカウント値によって割
り込み要求信号を制御するためのラッチ２１、オアゲー
ト２２、コンパレータ２３，２４、アンドゲート２５、
割り込み要因制御部２６及び割り込み発生回路２７が設
けられている。

【００１９】カウンタ６のリセット端子（ＲＳＴ）に
は、割り込み制御回路１０から出力されるリセット信号
９がオアゲート２２を通じて入力する。また、データバ
ス１８を介して割り込み要因部総数が入力し、これを格
納するラッチ２１の出力はコンパレータ２３のＡ端子に
入力している。コンパレータ２３のＢ端子にはカウンタ
６の出力が受け入れられ、Ａ端子とＢ端子の入力信号が
一致した場合に、コンパレータ２３から１クロックの間
ロウレベルの信号が出力される構成になっている。これ
によってオアゲート２２を通じてリセット信号がカウン
タ６のリセット端子に入力する。カウンタ６はこのリセ
ット信号によってゼロクリアされ、その後、クロック信
号８のカウント動作を行う構成となっている。

【００２０】また、カウンタ６の出力は、別のコンパレ
ータ２４のＡ端子に入力する。このコンパレータ２４の
Ｂ端子には割り当てカウント値メモリ７の出力が入力す
る。そして、Ａ端子とＢ端子の入力が一致した場合には
アンドゲート２５に対し所定のタイミングで１クロック
の間ハイレベルの信号が入力する。割り込み要因制御部
２６は、リアルタイム処理システムにおいて各種の割り
込み要因を発生するハードウェアやソフトウェア等から
構成される。割り込み発生回路２７は、割り込み要求信
号を出力する回路である。この割り込み要求信号はアン
ドゲート２５に入力する。そして、コンパレータ２４の
出力がハイレベルになったタイミングで、割り込み制御
回路１０に対して割り込み要求信号が出力される構成と
なっている。このタイミングは、割り当てカウント値メ
モリ７に格納されたカウント値とカウンタ６の出力が一
致した場合のタイムスロットである。多数の割り込み要
因部が存在する場合に、割り当てカウント値メモリ７の
値をそれぞれ異ならせておけば、いずれの割り込み要因
部もそれぞれ別々のタイムスロットで割り込み要求信号
を出力することになる。

【００２１】図５には、割り込み要因部のカウンタの動
作タイムチャートを示す。上記図４に示したカウンタ６
のカウント値は、ラッチ２１に格納された割り込み要因
部総数を最大値として周期的に変化する。その変化の模
様は、この図に示すような内容となる。なお、図の
（ａ）はカウンタ６のカウント値、（ｂ）はクロック信
号８、（ｃ）はリセット信号９、（ｄ）はコンパレータ
２３の出力、（ｅ）はカウンタ６の入力である。

【００２２】図に示すように、カウンタ６のカウント値
は（ａ）の通り、クロック信号８によって“０”から順
に“１”ずつカウントアップするものとする。ここで、
割り込み制御回路１０から（ｃ）のリセット信号９が出
力されると、そのタイミングでオアゲート２２を通じて
カウンタ６に（ｅ）のリセット信号が入力し、カウンタ
が“０”にリセットされる。そして、順にカウントアッ
プするが、ここで例えばラッチ２１に割り込み要因部総
数として６がセットされているとする。この場合に、コ
ンパレータ２３のＡ端子とＢ端子の入力信号はカウンタ
６の出力が「６」となった場合に一致する。そして、そ
のタイミングでコンパレータ２３から、図５（ｄ）に示
すように１クロック分だけロウレベルの信号が出力され
る。これによって、カウンタ６が“０”にリセットさ
れ、再びゼロからカウントが開始される。こうして、カ
ウンタ６は割り込み要因部総数を最大値として、周期的
にそのカウント値を切り換える。

【００２３】なお、割り込み要因部総数の実際の値は、
カウント値が“０”から“６”までカウントされる際の
カウント値の種類の数であって、この例では“７”であ
る。しかし、カウント値をリセットするタイミングは
“６”となるため、ラッチ２１には“６”という数値が
格納されている。このように、ラッチ２１には実質的に
割り込み要因部総数に対応する値が格納されればよい。
また、割り込み制御回路から各割り込み要因部に対して
１回リセット信号９を出力すると、各割り込み要因部
は、いずれもその後自動的に周期的にカウンタのカウン
ト値をカウントアップしていく。割り込み制御回路１０
の側にも同一の内容でカウントを実行するカウンタ１１
が設けられている。従って、このカウンタによって互い
に各割り込み要因部に割り当てられたタイムスロットを
認識できる。

【００２４】図６には、初期動作タイムチャートを示
す。この発明の割り込み処理回路は、上記のようにして
予め各割り込み要因部に対しそれぞれ所定のカウント値
を割り当て、更に割り込み要因部の数等を通知する。こ
の図６に示したタイムチャートは、その初期動作を示し
ている。なお、図の（ａ）は図２に示したデータバス１
８に出力されるデータの内容を示し、（ｂ）は各カウン
タのカウント値、（ｃ）は割り込み制御回路から出力さ
れるクロック信号８の内容、（ｄ）は同じくリセット信
号９の内容を示す。

【００２５】まず、時刻ｔ１に、中央演算装置１が割り
込み制御回路１０や割り込み要因部Ｙ０〜Ｙ６に対し割
り込み総数をセットする。このデータの内容をＤ１と示
した。また、時刻ｔ２に、中央演算装置１は各割り込み
要因部Ｙ０〜Ｙ６に対し割り当てカウント値を通知す
る。このデータの内容をＤ２と示した。また、時刻ｔ３
において、中央演算装置１は割り込み制御回路１０に対
しスタートコマンドをセットする。

【００２６】これによって、割り込み制御回路１０は時
刻ｔ４にリセット信号９を出力し、直ちにクロック信号
８の出力を開始する。これによって、割り込み制御回路
１０と割り込み要因部Ｙ０〜Ｙ６のカウンタ１１，６が
一斉にカウントアップを開始する。そのカウント値が
“０”の場合はタイムスロットがＴＳ０で、割り込み要
因部Ｙ０が割り込み要求信号の出力を認められるタイミ
ングである。以下、各カウント値にそれぞれの割り込み
要因部Ｙ０〜Ｙ６が割り当てられている。この内容は、
既に図３を用いて説明した通りである。

【００２７】図７には、単一割り込みが発生した場合の
動作タイムチャートを示す。この図を用いて、具体的に
本発明による割り込み処理回路の動作を説明する。
（ａ）はデータバス１８上のデータの内容、（ｂ）はカ
ウンタのカウント値、（ｃ）はクロック信号８、（ｄ）
は割り込み要求信号３、（ｅ）は割り込み通知４、
（ｆ）は受け付け信号５を示している。まず、この図の
（ｂ）、（ｃ）に示すように、クロック信号が割り込み
制御回路１０から出力されると、割り込み制御回路１０
と割り込み要因部Ｙ０〜Ｙ６のカウンタ１１及びカウン
タ６が、いずれも（ｂ）に示すようなカウント値を出力
する。そして、例えばタイムスロットＴＳ２において割
り込み要因部Ｙ２が割り込み要求信号を出力したものと
する。この場合には、割り込み制御回路１０がその信号
を受け入れて、時刻ｔ１に上位装置１に対し割り込み通
知４を出力する。これに対して上位装置１は（ｆ）に示
すように、時刻ｔ２に受け付け信号を１クロックの周期
だけ出力する。このタイミングで、割り込み制御回路１
０から該当する割り込み要因部に割り当てられたカウン
ト値、即ちこの例では“２”という値が読み出される。
これによって、上位装置はどの割り込み要因部からの要
求かを認識して処理を実行する。

【００２８】図８には、今度は複数の割り込みが競合し
て発生した場合の動作タイムチャートを示す。図に示す
（ａ）〜（ｆ）に示す信号の内容は、図７に示すものと
同様である。ここで、例えば図８に示すように、タイム
スロットＴＳ２とＴＳ４において、割り込み要因部Ｙ２
とＹ４からそれぞれ割り込み要求信号が出力されたもの
とする。この場合に、割り込み制御部は両方の割り込み
を認識して対応するカウント値を割り込み要求レジスタ
１５に格納する。そして、カウント値がより小さい、即
ち優先度の高いタイムスロットの割り込み要求を優先し
て、（ｅ）に示すように、時刻ｔ１に割り込み通知を出
力する。そして、バスインタフェース回路１７に対しそ
の割り込み要因部Ｙ２の割り当てカウント値Ｄ５を出力
する。上位装置１は、受け付け信号を時刻ｔ２に出力
し、このタイミングでその割り当てカウント値を読み取
る。

【００２９】その後、時刻ｔ３に上位装置１は、その割
り込み処理が終了した旨のコマンドをデータバスに出力
する。この内容をＤ６というように表示した。割り込み
制御回路１０はこの通知を受けて、既に記憶している割
り込み要因部Ｙ４の割り込み要求信号に対する割り込み
通知を時刻ｔ４に出力する。そして、上位装置１からの
受け付け信号を時刻ｔ５に受け入れ、同時に割り当てカ
ウント値を上位装置に返す。このようにして、複数の割
り込みが発生した場合の競合調整をカウント値を比較す
ることにより行い、最優先のタイムスロットで出力され
た割り込み要求信号を処理する。

【図面の簡単な説明】

【図１】本発明の割り込み処理回路具体例を示すブロッ
ク図である。

【図２】割り込み制御回路のブロック図である。

【図３】カウント値割り当て内容説明図である。

【図４】割り込み要因部のブロック図である。

【図５】割り込み要因部のカウントの動作タイムチャー
トである。

【図６】初期動作タイムチャートである。

【図７】単一割り込み要因が発生した場合の動作タイム
チャートである。

【図８】複数の割り込みが発生した場合の動作タイムチ
ャートである。

【符号の説明】

１ 上位装置（ＣＰＵ） ４ 割り込み通知 ５ 受け付け信号 ６，１１ カウンタ ７ 割り当てカウント値メモリ ８ クロック信号 ９ リセット信号 １０ 割り込み制御回路 Ｙ０〜Ｙ６ 割り込み要因部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 上位装置に対して割り込みにより処理を
   要求する複数の割り込み要因部と、 これらの割り込み要因部から出力される割り込み要求信
   号を受け付けて、割り込み要因部の割り込みを上位装置
   に通知する制御を行う割り込み制御部とを備え、 この割り込み制御部と各割り込み要因部には、それぞれ
   同一のタイミングでカウント値を単位ステップずつ切り
   換えてカウントするカウンタが設けられ、 このカウンタは、少なくとも割り込み要因部の数以上カ
   ウント値を切り換えてからリセットされて同様のカウン
   トを繰り返し、 各割り込み要因部にはそれぞれいずれかのカウント値が
   重複しないように割り当てられ、各割り込み要因部は、
   それぞれ自己のカウンタのカウント値が自己に割り当て
   られたカウント値を示したタイムスロットで割り込み要
   求信号を出力し、 割り込み制御部は、 割り込み要求信号と、その割り込み要求信号が出力され
   たときのカウンタのカウント値とを読み取って、割り込
   み要求信号を出力した割り込み要因部を認識することを
   特徴とする割り込み処理回路。
2. 【請求項２】 請求項１において、 割り込み制御部は、 予めカウンタの各カウント値を優先順位に対応付けてお
   き、 割り込みが競合した場合には、各割り込み要因部に割り
   当てられたカウント値を比較して優先度の高い割り込み
   要因部を選別することを特徴とする割り込み処理回路。
3. 【請求項３】 請求項１において、 カウンタの初期値を最も高い優先順位とし、カウンタが
   カウントアップする順に次第に優先順位が低くなるよう
   にカウント値と優先順位との関係を設定したことを特徴
   とする割り込み処理回路。