JPH09297707A - Driving method for storage device, and same device - Google Patents

Driving method for storage device, and same device

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JPH09297707A
JPH09297707A JP8113683A JP11368396A JPH09297707A JP H09297707 A JPH09297707 A JP H09297707A JP 8113683 A JP8113683 A JP 8113683A JP 11368396 A JP11368396 A JP 11368396A JP H09297707 A JPH09297707 A JP H09297707A
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Japan
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address
storage device
address input
step
data
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Application number
JP8113683A
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Japanese (ja)
Inventor
Masayoshi Suzuki
政義 鈴木
Original Assignee
Canon Inc
キヤノン株式会社
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide the driving method which properly drives a storage device with different access specifications.
SOLUTION: This storage device driving method properly drives the storage devices with different address input specifications and supplies addresses, based upon 1st address input specifications to the storage device to write 1st pattern data (S1, S2). Then an address based upon 2nd address input specifications is supplied to the storage device to write the 2nd pattern data (S3, S4). Then the address based upon the 1st address input specifications is supplied to the storage device to read in the corresponding data (S5, S6). When the read-in data are equal to the 1st pattern data, the storage device is set to the driving circuit constitution, which follows the 1st address input specifications (S7, S8, and S10).
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、記憶装置の駆動方法とその装置、特に、増設用メモリを駆動する記憶装置の駆動方法とその装置に関する。 The present invention relates to a driving method and apparatus of the storage device, in particular, the driving method of a storage device for driving the expansion memory and its device.

【0002】 [0002]

【従来の技術】コンピュータ、プリンタ等の装置の増設用メモリとして、S. A computer, as additional memory for the device such as a printer, S. O. O. DIMMが広く普及している。 DIMM have been widely used. これは、装置に予め備えられたS. S. This is provided in advance in the apparatus O. O. DIMM用ソケットにS. S. to the DIMM socket O. O. DIMMをセットすることで、一般のユーザーが容易にメモリを増設することができるためである。 By setting a DIMM, because the general users can easily add more memory.

【0003】S. [0003] S. O. O. DIMMは、メモリの容量、構成、アクセス速度の異なる種々のものが市販されており、それらの違いは、S. DIMM, memory capacity, configuration, those access speed different various are commercially available, their difference, S. O. O. DIMMに設けられたプレゼンスディテクト端子(PD0〜PD6)を装置側がセンスすることで、装置に認識され、使い分けがなされている。 By sensing the device side presence Detect pin (PD0~PD6) provided on the DIMM, known to the device, selectively used it has been made. 尚、プレゼンスディテクト端子(以後、PD端子と略す)において、PD0〜3が容量及び構成を、またPD4〜6がアクセス速度を示している。 Incidentally, presence Detect terminal (hereinafter, abbreviated as PD terminal) in, PD0~3 the capacity and configuration, also PD4~6 indicates an access speed.

【0004】一方、容量構成、アクセス速度が同じであるため、PD端子の仕様が同様であるにもかかわらず、 On the other hand, capacity configuration, since the access speed is the same, despite the specification of the PD terminal is at same,
インターフェース信号の異なるS. Different interface signals S. O. O. DIMMがある。 There is a DIMM. 例えば、東芝製容量4MBのS. For example, S. of Toshiba capacity 4MB O. O. DIMMで、 In DIMM,
THL321050ATS−6と、THL321070 And THL321050ATS-6, THL321070
ATS−6であり、そのブロック図及びピン配置を図1 An ATS-6, FIG. 1 the block diagram and pin arrangement
A、図1B、及び、図2A、図2Bに示す。 A, 1B and, FIG. 2A, FIG. 2B. これらの図より明らかなように、両者の違いは実装されているDR As apparent from these figures, difference between the two is implemented DR
AMのタイプが異なるものである。 Type of AM is different.

【0005】図1A、図1Bの方は、マルチプレックスされたアドレス入力がロウアドレス入力及びカラムアドレス入力ともに10本(A0〜A9)であるのに対して、図2A、2Bの方は、ロウアドレス入力12本(A [0005] Figure 1A, direction of Figure 1B, whereas the multiplex address input is a row address input and a column address input are ten to (A0-A9), who in FIG. 2A, 2B, the row address input 12 (A
0〜A7,A8R〜A11R)とカラムアドレス入力8 0~A7, A8R~A11R) and column address input 8
本(A0〜A7)となっている。 And it has a book (A0~A7). 一般に、前者は1Kリフレッシュタイプ、後者は4Kリフレッシュタイプと呼ばれており、以後、この呼び方で説明する。 In general, the former 1K refresh type, the latter is called 4K refresh type, hereinafter, be described in this call it.

【0006】 [0006]

【発明が解決しようとする課題】このように、インターフェース信号が異なるタイプのS. THE INVENTION Problems to be Solved] Thus, the type of S. the interface signals are different O. O. DIMMがあるにもかかわらず、従来の装置では、どちらかのタイプのインターフェースしか具備しておらず、また、装置のインターフェースと異なるタイプのS. Despite DIMM, in the conventional apparatus, either type of interface only not not be provided, also, different interfaces with device type S. O. O. DIMMを装着されても、プレゼンスディテクト端子の設定が同じであるため、装置側で判別ができず、正しいアクセスができないという欠点があった。 Be mounted a DIMM, for setting the presence Detect terminal are the same, can not determine the device side, there is a drawback that can not be correct access.

【0007】本発明は、上記従来例に鑑みてなされたもので、異なるアクセス仕様の記憶装置を適正に駆動する記憶装置の駆動方法とその装置を提供することを目的とする。 [0007] The present invention has been made in consideration of the above situation, and an object thereof is to provide a method of driving a storage device to properly drive the storage devices of different access specification and its device.

【0008】 [0008]

【課題を解決するための手段】上記目的を達成するため、本発明の記憶装置の駆動方法とその装置は以下の構成を備える。 Means for Solving the Problems] To achieve the above object, a driving method and apparatus of the storage device of the present invention comprises the following arrangement. 即ち、異なるアドレス入力仕様を有する記憶装置を適正に駆動する記憶装置の駆動方法であって、 That is, a driving method of a storage device to properly drive the memory device with an address input specification,
第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、第1のパターンデータを書き込む第1書込み工程と、第2のアドレス入力仕様に従うアドレスを前記記憶装置に供給して、第2のパターンデータを書き込む第2書込み工程と、第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、対応するデータを読み込む読込み工程と、前記読込み工程で読み込まれたデータと前記第1のパターンデータが等しいならば、前記第1のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成工程とを備える。 Supplying an address in accordance with a first address input specifications in the storage device, a first write step of writing a first pattern data, and the address corresponding to the second address input specification supplied to the memory device, the second pattern a second write step of writing data, and supplies the address corresponding to the first address input specifications in the memory device, a read step of reading the corresponding data, said read the the read data in step the first pattern data if equal, and a drive circuit configuration step of setting the drive circuit configuration according the first address input specifications.

【0009】また、別の発明は、異なるアドレス入力仕様を有する記憶装置を適正に駆動する記憶装置の駆動装置であって、第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、第1のパターンデータを書き込む第1書込み手段と、第2のアドレス入力仕様に従うアドレスを前記記憶装置に供給して、第2のパターンデータを書き込む第2書込み手段と、第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、対応するデータを読み込む読込み手段と、前記読込み手段で読み込まれたデータと前記第1のパターンデータが等しいならば、 [0009] Another invention is a drive device of the storage device to properly drive the memory device with an address input specifications, and supplies the address corresponding to the first address input specifications to the storage device, first of a first writing means for writing the pattern data, the address corresponding to the second address input specification is supplied to the storage device, and a second writing means for writing the second pattern data, the address corresponding to the first address input specifications is supplied to the storage device, and reading means for reading the corresponding data, if the the read data first pattern data are equal said reading means,
前記第1のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成手段とを備える。 And a driving circuit configuration means for setting the driving circuit configuration according the first address input specifications.

【0010】 [0010]

【発明の実施の形態】本実施の形態では、1Kリフレッシュタイプ及び4Kリフレッシュタイプの両方のS. In DETAILED DESCRIPTION The present embodiment, both the 1K refresh type and 4K refresh type S.
O. O. DIMMに対してアクセス可能なインターフェース構成を提供する。 Providing an accessible interface configured for DIMM. [第1の実施の形態]図3は本発明の一実施の形態を示すS. [First Embodiment] FIG. 3 is S. illustrating one embodiment of the present invention O. O. DIMMインターフェース回路の構成を説明するブロック図である。 Is a block diagram illustrating the configuration of a DIMM interface circuit.

【0011】図3において、1はアドレス入力のラッチ、2は制御ロジック回路であり、また4〜6はマルチプレクサである。 [0011] In FIG. 3, 1 latches address input, 2 is a control logic circuit, also 4-6 are multiplexers. 信号11〜17は、図示されていないCPU及びその周辺回路の出力信号である。 Signals 11 to 17 is the output signal of the CPU and its peripheral circuits not shown. また、信号20〜26は、S. In addition, it signals 20 to 26, S. O. O. DIMMに対して出力される信号である。 A signal is output to the DIMM. 以下詳細にその構成について説明する。 It will be described in detail in the following configurations. 尚、 still,
各回路図中の信号名の最後の文字が"*"である信号は、 The last of the signal, which is the character "*" of the signal names in each circuit diagram,
負論理であることを示す。 It indicates a negative logic.

【0012】CPUから出力されるアドレス信号であるA2〜A21(11)は、信号ADS*(12)のアドレスストローブ信号により、アドレスラッチ(1)にラッチされる。 [0012] an address signal outputted from the CPU A2~A21 (11) is the address strobe signal of the signal ADS * (12), is latched in the address latch (1). アドレスラッチ1の出力信号であるLA2 Which is the output signal of the address latch 1 LA2
〜LA21は、マルチプレクサ3、4、5、6の入力となる。 ~LA21 becomes the input of the multiplexer 3, 4, 5, 6. 信号CS*(13)は、CPUのアドレス信号の上位ビットをデコードした信号であり、S. Signal CS * (13) is a signal obtained by decoding the upper bits of the CPU address signal, S. O. O. DIM DIM
Mヘのアクセスを示すものであり、制御ロジック回路(2)に入力される。 Is indicative access M f is input to the control logic circuit (2).

【0013】信号W/R*(14)は、CPUのアクセスの種類であるライトまたはリードを示す。 [0013] signal W / R * (14) shows a write or read is a type of access of the CPU. また、信号BE0*〜BE3*(15)は、S. In addition, it signals BE0 * ~BE3 * (15) is, S. O. O. DIMMのデータバス32bit(4バイト)のうちのどのバイトに対するアクセスかを示すバイトイネーブル信号である。 A byte enable signal indicating whether access to any byte within the DIMM data bus 32bit (4 bytes).

【0014】また、信号CLK(17)は、制御ロジック回路(2)に動作タイミングを与えるクロック信号である。 Further, the signal CLK (17) is a clock signal providing operation timing to the control logic circuit (2). 信号REFREQ(16)は、リフレッシュカウンタの出力であり、本信号が真になることで制御ロジック回路(2)はS. Signal REFREQ (16) is an output of the refresh counter, the control logic circuit by the signal is true (2) is S. O. O. DIMMに対して公知のリフレッシュ動作を実行する。 To run the well-known refresh operation on the DIMM.

【0015】尚、リフレッシュ動作についての説明は省略する。 [0015] It should be noted that the description of the refresh operation will be omitted. 上記入力信号により、制御ロジック回路(2) By the input signal, the control logic circuit (2)
は以下の信号を出力する。 It outputs the following signal. 信号RAS0*,RAS2* Signal RAS0 *, RAS2 *
(24)は、ロウアドレスストローブ信号であり、信号CAS0*〜/CAS3*(25)は、カラムアドレスストローブ信号である。 (24) is a row address strobe signal, signal CAS0 * ~ / CAS3 * (25) is a column address strobe signal. また、信号WE*(26)は、 In addition, signal WE * (26) is,
ライトイネーブル信号である。 A write enable signal.

【0016】BE0*〜BE3*(15)のバイトイネーブル信号に応じて、ロウアドレスストローブ信号RA [0016] Depending on the BE0 * ~BE3 * byte enable signal (15), the row address strobe signal RA
S0*,RAS2*(24)及びカラムアドレスストローブ信号CAS0*〜CAS3*が出力される。 S0 *, RAS2 * (24) and a column address strobe signal CAS0 * ~CAS3 * is output. 信号2 Signal 2
7は、ロウアドレス・カラムアドレス切換信号R/C* 7, row address, column address switching signal R / C *
であり、マルチプレクサ3、4のセレクト入力となる。 , And the the select input of the multiplexer 3 and 4.

【0017】信号18、19は、制御信号であり、各々マルチプレクサ6及び5のセレクト入力となる。 The signals 18 and 19 is a control signal, a respective select input of multiplexer 6 and 5. マルチプレクサ(3〜6)は、セレクト入力が論理"L"の場合、A入力が出力され、また、論理"H"の場合、B入力が出力される。 Multiplexer (3-6), when the select input is a logic "L", A input is output, and if the logical "H", B input is output. アドレスラッチ1の各出力は、マルチプレクサ(3〜6)の入力に接続される。 Each output of the address latch 1 is connected to the input of the multiplexer (3-6). また、そのうちLA20は、そのままS. In addition, of which LA20 is, as it is S. O. O. DIMMのアドレス信号MA10となっている。 It has become a DIMM of the address signal MA10.

【0018】マルチプレクサ(5)の出力は、マルチプレクサ(3)のB入力に接続されており、マルチプレクサ(3)の出力は、S. The output of the multiplexer output (5) is connected to the B input of multiplexer (3), a multiplexer (3), S. O. O. DIMMのアドレス信号M Address signal M of the DIMM
A8、9となる。 The A8,9. マルチプレクサ(6)のB入力は、V B input of the multiplexer (6), V
ccにプルアップされており、論理"H"固定となっている。 cc has been pulled up to, and has a logic "H" fixed. また、その出力はアドレス信号MA11となる。 Further, the output is an address signal MA11.

【0019】更に、マルチプレクサ(4)の出力は、アドレス信号MA0〜7となる。 Furthermore, the output of the multiplexer (4) becomes an address signal MA0~7. 図4は、本実施の形態の動作を示すタイミングチャートである。 Figure 4 is a timing chart showing the operation of the present embodiment. 同図に従い動作を説明する。 Explaining the operation in accordance with the figure. まず、タイミングT1にて、CPU(図示されていない)はアドレス信号、アドレスストローブ信号ADS*、ライト/リード信号W/R*、バイトイネーブル信号BE0*〜BE3*が出力される。 First, at timing T1, CPU (not shown) the address signal, address strobe signal ADS *, a write / read signal W / R *, byte enable signals BE0 * ~BE3 * is output.

【0020】また、タイミングT2では、アドレスストローブ信号ADS*が偽となる。 [0020] In addition, in the timing T2, the address strobe signal ADS * is false. これにより、アドレスラッチ(1)にアドレス信号がラッチされ、MA0〜1 Thus, the address signal to the address latch (1) is latched, MA0~1
1にロウアドレスが出力される。 Row address is output to the 1. 次に、タイミングT3 Then, the timing T3
では、ロウアドレスストローブRAS0*,RAS2* In the row address strobe RAS0 *, RAS2 *
が出力され、引き続き、タイミングT4では、ロウアドレスカラムアドレス切換信号R/C*が論理"L"となり、アドレス信号MA0〜9にカラムアドレスが出力される。 There is output, subsequently, the timing T4, the row address column address switching signal R / C * is a logic "L", and the column address is output to the address signal MA0~9.

【0021】また、ライトイネーブル信号WE*も出力される。 [0021] In addition, the write enable signal WE * is also output. 次に、タイミングT5において、カラムストローブ信号CAS0*〜CAS3*が出力される。 Next, at a timing T5, the column strobe signal CAS0 * ~CAS3 * is output. タイミングT6では、ロウアドレスストローブ信号RAS0 At the timing T6, the row address strobe signal RAS0
*,RAS2*、カラムアドレスストローブ信号CAS *, RAS2 *, column address strobe signal CAS
0*〜CAS3*、ライトイネーブル信号WE*を偽とするとともに、ロウ・カラムアドレス切換信号R/C* 0 * ~CAS3 *, as well as a write enable signal WE * false, the row column address switching signal R / C *
は論理"H"とする。 And the logic "H".

【0022】以上により、S. [0022] Thus, S. O. O. DIMMヘのアクセス(ライト)は終了する。 DIMM f of access (write) is completed. リードの場合も、ライトイネーブル信号WE*が真とならないこと以外は上記と同様のサイクルでアクセスされる。 In the case of lead, except that the write enable signal WE * is not a true be accessed by the same cycle. 図5は、本実施の形態におけるCPUのアドレス信号A2〜A21とS. 5, CPU address signal A2~A21 in this embodiment and S. O. O. D
IMMに出力されるアドレス信号MA0〜MA11の対応を示した図である。 It is a diagram showing the correspondence of the address signal MA0~MA11 output to IMM.

【0023】図5からわかるように、下位のアドレス信号MA0〜7はロウアドレスとしてA12〜19、カラムアドレスとしてA2〜9が共通に出力される。 [0023] As can be seen from FIG. 5, lower-order address signal MA0~7 is A12~19 as a row address, A2~9 as a column address are commonly output. また、 Also,
MA10は、常にA20が出力される。 MA10 is always A20 is output. 一方、MA8, On the other hand, MA8,
9は、制御信号Aを変更することで、また、MA11は制御信号Bを変更することで変化する。 9, by changing the control signal A, also, MA11 changes by changing the control signal B. 即ち、制御信号Aを論理"L"に設定した場合、MA8,9はロウアドレスとしてA20,21が、また、カラムアドレスとしてA10,11が出力される。 That is, when the control signal A is set to a logic "L", MA8,9 the A20,21 as a row address, also, A10,11 is outputted as the column address.

【0024】一方、論理"H"に設定した場合は、ロウ、 [0024] On the other hand, if it is set to a logic "H", wax,
カラムアドレス共にA10、11が出力される。 A10,11 the column address both is output. また、 Also,
制御信号Bが論理"L"の場合には、MA11にA21が出力され、論理"H"の場合には論理"H"が必ず出力される。 When the control signal B is logic "L" is, MA11 to A21 is output, the logic "H" is always output when the logic "H". 以上のように、制御信号Aを論理"L"に設定することで、1Kリフレッシュタイプに、また、論理"H"に設定することで4Kリフレッシュタイプに適応したアドレスが出力されることになる。 As described above, the control signal A by setting a logic "L", the 1K refresh type, also so that the address adapted to the 4K refresh type by setting a logic "H" is outputted. また、制御信号Bを論理" Further, the control signal B logic "
H"に設定することで、MA11を論理"H"固定とすることになる。 "By setting the logic to MA11" H will H "fixed.

【0025】尚、1KリフレッシュタイプのS. [0025] It should be noted, 1K refresh type of S. O. O. D
IMMのMA10,11に対応する入力ピンは図2BにあるようにN. Input pins corresponding to MA10,11 the IMM is N. As in Figure 2B C(ノーコネクション)となっているため、上記の信号が入力されても影響されないことは明らかである。 Since that is the C (no connection), it is clear that not affected by the above signal is input. 図6は装着されたS. Figure 6 is mounted S. O. O. DIMMのタイプを判別する手順を示したフローチャートである。 It is a flowchart showing a procedure to determine the type of DIMM.

【0026】まず、ステップS1において、制御信号A [0026] First, in step S1, the control signal A
及びBを論理"L"に設定する。 And B is set to a logic "L". 次に、ステップS2では、アドレス"0H"番地にデータ”55555555H” Next, in step S2, the address "0H" data address "55555555H"
をライトする。 The write. ここで示すアドレスはS. Address shown here is S. O. O. DIMM DIMM
がマッピングされた相対アドレスである。 There is a mapped relative address. 尚、"H"は1 In addition, "H" is 1
6進数を意味する。 It means 6 binary number. 図7は装着されているS. 7 S. that is mounted O. O. DI DI
MMのタイプによるステップS2の処理を実行した後のS. S. after performing the process of step S2 on the type of MM O. O. DIMM上のデータを示す図である。 Is a diagram showing the data on the DIMM. 図7の(a)は1Kリフレッシュタイプが、(b)は4Kリフレッシュタイプが装着された場合のものである。 (A) in FIG. 7 1K refresh type, but in the case of 4K refresh type is mounted (b).

【0027】ステップS2の実行により、どちらも"0H [0027] by the execution of the step S2, both "0H
〜3H"番地に"55H"がライトされたことになる。次に、ステップS3では、制御信号Aは論理"L"に、制御信号Bを論理"H"に設定する。引き続き、ステップS4 ~3H 55H "to the address" "is that which is light. Next, in step S3, the control signal A is logic" "to the control signal B logic" L is set to H ". Subsequently, step S4
では、アドレス"0H"番地にステップS2とは異なるデータ"AAAAAAAAH"をライトする。 So to write different data "AAAAAAAAh" the step S2 to the address "0H" address.

【0028】もし、装着されているS. [0028] If, S. that is mounted O. O. DIMMが1Kリフレッシュタイプであれば、有効なMA0〜9 If the DIMM is a 1K refresh type, valid MA0~9
は、ロウ、カラムアドレス共に論理"L"であるため、図8の(a)のように"0H〜3H"番に"AAH"がライトされたことになる。 The row, since a logic "L" to the column address both, "AAH" in the "0H~3H" number as in (a) of FIG. 8 will have been written. 一方、4Kリフレッシュタイプであれば、ロウアドレスとして有効なMA0〜11において、 On the other hand, if the 4K refresh type, in effective MA0~11 as a row address,
MA11が論理"H"、その他は論理"L"となり、カラムアドレスとしてMA0〜7は全て論理"L"となるため、 MA11 logical "H", since others becomes the logic "L" becomes, MA0~7 all logic "L" as a column address,
図8の(b)に示すようにアドレス"200000H〜2 It addressed as shown in (b) of FIG. 8 "200000H~2
00003H"番地にデータ"AAH"がライトされる。 00003H "data to address" AAH "is written.

【0029】図8からも明らかなように、上記の処理により、装着されているS. [0029] As is clear from FIG. 8, S. where the above process is mounted O. O. DIMMのタイプにより、メモリマップ上データが異なることとなる。 Depending on the type of DIMM, so that the memory map on the data is different. 次に、 next,
ステップS5において、ステップS1と同様に制御信号A及びBを論理"L"に設定する。 In step S5, it sets the control signals A and B in the same manner as the step S1 to a logic "L". ステップS6では、アドレス"0H"番地をリードする。 In step S6, to lead the address "0H" address.

【0030】ステップS7では、リードデータがステップS4でライトしたデータ"AAAAAAAAH"かどうかを判断する。 [0030] In step S7, the read data to determine if written data "AAAAAAAAH" or in step S4. リードしたデータが"AAAAAAAA Read data is "AAAAAAAA
H"である場合は、ステップS9に進む。ステップS9では、装着されたS.O.DIMMが1Kリフレッシュタイプと判断し、制御信号A及びBを”論理"L"”に保持する。 H "If it is, the proceeds to step S9. Step S9, loaded S.O.DIMM is determined to 1K refresh type, the control signals A and B" is held at a logic "L" ".

【0031】一方、ステップS7でノーと判定した場合は、ステップS8に進み、ステップS6でリードしたデータがステップS1においてライトしたデータ”555 On the other hand, when it is determined that no in step S7, the process proceeds to step S8, the write data "555 read is in step S1 in step S6
55555H”かどうかを判断する。ここで、そうであるならば、装着されているS.O.DIMMが4Kリフレッシュタイプと判断し、ステップS10に進む。ステップS10では、制御信号Aを論理"H"”に、制御信号Bを論理"L"にセットする。 "To determine whether. Here, if so, S.O.DIMM being mounted is determined to 4K refresh type, the process proceeds to step S10. In step S10, the logic control signal A" 55555H H ", the control signal B logic" "is set to L".

【0032】尚、ステップS8において、ノーと判定された場合は、S. [0032] In step S8, if it is determined that no, S. O. O. DIMMヘのアクセスが正しく実行できないエラーと判断されるためエラー処理ルーチンに移行する。 Shifts to error processing routine for DIMM access line is determined that an error that can not be executed correctly. 以上の処理により、各々タイプに適応するアドレスの出力が設定されたこととなる。 By the above processing, so that the output of the address to accommodate each type is set.

【0033】なお、本発明は、複数の機器から構成されるシステムに適用しても、一つの機器からなる装置に適用してもよい。 [0033] The present invention can be applied to a system constituted by a plurality of devices or to an apparatus comprising a single device. 以上説明したように、本発明によれば、 As described above, according to the present invention,
プレゼンスディテクト端子の設定が同じであるにもかかわらず、アドレス信号の異なるタイプのS. Despite Configuring Presence Detect terminal are the same, the different types of address signal S. O. O. DIM DIM
Mに対しても、そのタイプを判別することで、各々のタイプに適応したアドレス信号の出力が可能となる。 Also for M, by determining the type, it is possible to output the address signals adapted to each type of.

【0034】 [0034]

【発明の効果】以上説明したように本発明によれば、異なるアクセス仕様の記憶装置を適正に駆動することができる。 According to the present invention as described in the foregoing, it is possible to properly drive the storage devices of different access specification.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1A】1KリフレッシュタイプのS. [Figure 1A] 1K refresh type S. O. O. DIMM DIMM
の構成を説明する図である。 It is a diagram illustrating a configuration.

【図1B】1KリフレッシュタイプのS. [Figure 1B] 1K refresh type S. O. O. DIMM DIMM
の信号の端子割当を説明する図である。 It is a diagram illustrating a terminal assignment of the signal.

【図2A】4KリフレッシュタイプのS. [Figure 2A] 4K refresh type of S. O. O. DIMM DIMM
の構成を説明する図である。 It is a diagram illustrating a configuration.

【図2B】4KリフレッシュタイプのS. FIG. 2B 4K refresh type of S. O. O. DIMM DIMM
の信号の端子割当を説明する図である。 It is a diagram illustrating a terminal assignment of the signal.

【図3】本発明の実施の形態に係るS. S. according to the embodiment of the present invention; FIG O. O. DIMMインターフェース回路の構成を説明するブロック図である。 Is a block diagram illustrating the configuration of a DIMM interface circuit.

【図4】本発明の実施の形態に係るS. S. according to the embodiment of the present invention; FIG O. O. DIMMインターフェース回路の動作を説明するタイミングチャートである。 Is a timing chart for explaining the operation of the DIMM interface circuit.

【図5】本発明の実施の形態に係るS. According to an embodiment of the present invention; FIG S. O. O. DIMMインターフェース回路のアドレス出力を説明する図である。 Is a diagram illustrating an address output of the DIMM interface circuit.

【図6】本発明の実施の形態に係るS. S. according to the embodiment of the invention; FIG O. O. DIMMインターフェース回路の動作を説明するフローチャートである。 It is a flowchart for explaining the operation of the DIMM interface circuit.

【図7】本発明の実施の形態に係るS. According to an embodiment of the present invention; FIG S. O. O. DIMMインターフェース回路の動作を説明するメモリマップの図である。 It is a diagram of a memory map illustrating the operation of the DIMM interface circuit.

【図8】本発明の実施の形態に係るS. According to an embodiment of the invention; FIG S. O. O. DIMMインターフェース回路の動作を説明するメモリマップの図である。 It is a diagram of a memory map illustrating the operation of the DIMM interface circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 アドレスラッチ 2 制御回路 3〜6 マルチプレクサ 1 address latch 2 control circuit 3-6 multiplexer

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 異なるアドレス入力仕様を有する記憶装置を適正に駆動する記憶装置の駆動方法であって、 第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、第1のパターンデータを書き込む第1書込み工程と、 第2のアドレス入力仕様に従うアドレスを前記記憶装置に供給して、第2のパターンデータを書き込む第2書込み工程と、 第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、対応するデータを読み込む読込み工程と、 前記読込み工程で読み込まれたデータと前記第1のパターンデータが等しいならば、前記第1のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成工程とを備えることを特徴とする記憶装置の駆動方法。 1. A driving method of a storage device to properly drive the memory device with an address input specifications, and supplies the address corresponding to the first address input specifications in the memory device, writes the first pattern data a first write step, the address corresponding to the second address input specification is supplied to the storage device, a second write step of writing the second pattern data, and supplies the address corresponding to the first address input specifications in the memory device Te, a reading step of reading the corresponding data, if the said and read data in the read step first pattern data are equal, a drive circuit configured step of setting the drive circuit configuration according the first address input specifications the driving method of a storage device, characterized in that it comprises a.
  2. 【請求項2】 前記読込み工程で読み込まれたデータと前記第2のパターンデータが等しいならば、前記第2のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成工程をさらに備えることを特徴とする請求項1に記載の記憶装置の駆動方法。 If wherein said reading step data and the second pattern data read in it is equal, and further comprising a drive circuit arrangement step of setting the drive circuit configuration according the second address input specifications the driving method of a storage device according to claim 1.
  3. 【請求項3】 前記第1のアドレスは、ロウアドレスとカラムアドレスを有し、前記第2のアドレスは、前記第1のアドレス仕様と異なるロウアドレスとカラムアドレスを有することを特徴とする請求項1に記載の記憶装置の駆動方法。 Wherein said first address includes a row address and a column address, the second address, the claims and having the first address specifications different row address and a column address the driving method of a storage device according to 1.
  4. 【請求項4】 前記記憶装置は、ダイナミックメモリであることを特徴とする請求項1に記載の記憶装置の駆動方法。 Wherein said storage device, a driving method of a storage device according to claim 1, characterized in that the dynamic memory.
  5. 【請求項5】 前記駆動回路構成工程で構成された駆動回路を用いて、前記記憶装置をアクセスするアクセス工程をさらに備えることを特徴とする請求項1に記載の記憶装置の駆動方法。 5. Using the drive circuit composed of the driver circuit arrangement step, a driving method of a storage device according to claim 1, further comprising an access step of accessing the memory device.
  6. 【請求項6】 異なるアドレス入力仕様を有する記憶装置を適正に駆動する記憶装置の駆動装置であって、 第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、第1のパターンデータを書き込む第1書込み手段と、 第2のアドレス入力仕様に従うアドレスを前記記憶装置に供給して、第2のパターンデータを書き込む第2書込み手段と、 第1のアドレス入力仕様に従うアドレスを記憶装置に供給して、対応するデータを読み込む読込み手段と、 前記読込み手段で読み込まれたデータと前記第1のパターンデータが等しいならば、前記第1のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成手段とを備えることを特徴とする記憶装置の駆動装置。 6. A driving device of a storage device to properly drive the memory device with an address input specifications, and supplies the address corresponding to the first address input specifications in the memory device, writes the first pattern data a first writing means, the address corresponding to the second address input specification is supplied to the storage device, and a second writing means for writing the second pattern data, and supplies the address corresponding to the first address input specifications in the memory device Te, a reading means for reading the corresponding data, if the the read data first pattern data are equal said reading means, and a drive circuit configuration means for setting the driving circuit configuration according the first address input specifications drive of the storage device, characterized in that it comprises a.
  7. 【請求項7】 前記読込み手段で読み込まれたデータと前記第2のパターンデータが等しいならば、前記第2のアドレス入力仕様に従う駆動回路構成に設定する駆動回路構成手段をさらに備えることを特徴とする請求項6に記載の記憶装置の駆動装置。 If wherein said second pattern data with the read data by said reading means is equal, and further comprising a driving circuitry means for setting the driving circuit configuration according the second address input specifications drive of the storage device according to claim 6.
  8. 【請求項8】 前記第1のアドレスは、ロウアドレスとカラムアドレスを有し、前記第2のアドレスは、前記第1のアドレス仕様と異なるロウアドレスとカラムアドレスを有することを特徴とする請求項6に記載の記憶装置の駆動装置。 Wherein said first address includes a row address and a column address, the second address, the claims and having the first address specifications different row address and a column address drive of the storage device according to 6.
  9. 【請求項9】 前記記憶装置は、ダイナミックメモリであることを特徴とする請求項6に記載の記憶装置の駆動装置。 Wherein said storage device, a driving device of a storage device according to claim 6, characterized in that the dynamic memory.
  10. 【請求項10】 前記駆動回路構成手段で構成された駆動回路を用いて、前記記憶装置をアクセスするアクセス手段をさらに備えることを特徴とする請求項6に記載の記憶装置の駆動装置。 10. A use of a drive circuit composed of the driving circuitry unit, drive of the storage device according to claim 6, further comprising an access means for accessing said storage device.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015528608A (en) * 2012-09-19 2015-09-28 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドConversant Intellectual Property Management Inc. Flash memory controller having a dual mode pin array

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