JPH09293879A - Display device and manufacture thereof - Google Patents

Display device and manufacture thereof

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JPH09293879A
JPH09293879A JP13091196A JP13091196A JPH09293879A JP H09293879 A JPH09293879 A JP H09293879A JP 13091196 A JP13091196 A JP 13091196A JP 13091196 A JP13091196 A JP 13091196A JP H09293879 A JPH09293879 A JP H09293879A
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tft
gate electrode
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Kouyuu Chiyou
Shunpei Yamazaki
舜平 山崎
宏勇 張
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To realize high precision and improvement in reliability by using TFTs having different structures and/or different operating principles in response to the necessity as TFTs constituting each circuit in a display device unified with peripheral driving circuits. SOLUTION: An active matrix circuit 100 is constituted of a plurality of pixel TFTs arranged in a matrix form, and has no LDD. In peripheral driving circuits 101, 102, at least two types of circuit TFTs having essentially different structures and/or different operating principles are arranged. For buffer circuits 105, 109 required to have high durability, high-speed operation and a large ON-state current characteristic, among the two types of TFTs, a TFT having an active layer composed of a source region 201, island regions 203-205, a base region 206 and a drain region 202 is used. This TFT enables high-speed operation based on different operations of a path through which an ON-state current flows at the time of ON-operation and a path through which the ON-state current flows at the time of OFF-operation.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本明細書で開示する発明は、 It disclosed THE INVENTION TECHNICAL FIELD] herein invention,
結晶性を有する薄膜半導体を用いた半導体装置を有する表示装置およびその作製方法に関する。 A display device and a manufacturing method thereof having a semiconductor device using a thin film semiconductor having crystallinity. 特に、アクティブマトリクス型液晶表示装置に関する。 In particular, an active matrix type liquid crystal display device.

【0002】 [0002]

【従来の技術】液晶表示装置とは一対のガラス基板間に液晶層を挟持した構造を有してなり、その液晶層に電界を加えてその光学特性を変化させることにより、液晶層を透過する可視光を変調する機能を有した画像表示装置である。 BACKGROUND OF THE INVENTION A liquid crystal display device will have a sandwich structure of the liquid crystal layer between a pair of glass substrates, by changing its optical properties in addition an electric field to the liquid crystal layer, transmitted through the liquid crystal layer an image display device having a function of modulating the visible light.

【0003】この液晶層の光学特性を変化させる電界は画素電極およびコモン電極との間に形成され、画像信号に応じて画素電極に出入りする電荷量を制御することで所望の階調表示を行うことができる。 [0003] electric field to alter the optical characteristics of the liquid crystal layer is formed between the pixel electrode and the common electrode, performing desired gradation display by controlling the amount of charge into and out of the pixel electrode in accordance with an image signal be able to.

【0004】そのため、最近ではアクティブマトリクス型表示装置が次世代ディスプレイの代表となって、さかんに研究開発が進められている。 [0004] Therefore, recently become a representative active matrix type display device is a next-generation display are actively research and development is underway.

【0005】アクティブマトリクス型表示装置とは、マトリクス状に配置された数百万個もの各画素のそれぞれに薄膜トランジスタ(TFT)を配置し、各画素電極に出入りする電荷をTFTのスイッチング機能により制御するものである。 [0005] The active matrix display device, arranged thin film transistors (TFT) in each of the pixels of even millions arranged in matrix, it is controlled by switching the function of the charge into and out of each pixel electrode TFT it is intended.

【0006】そして、各画素TFT(これら複数の画素TFTを総称してアクティブマトリクス回路と呼ぶ)は画素領域の周辺に形成された周辺駆動回路領域に配置される回路TFTによって制御される。 [0006] Then, each pixel TFT (referred to as an active matrix circuit are collectively the plurality of pixels TFT) is controlled by a circuit TFT arranged in a peripheral driver circuit region formed in the periphery of the pixel region. また、回路TFT In addition, circuit TFT
はその組み合わせによってバッファ回路やシフトレジスタ回路などの各種回路を構成している。 Constitute various circuits such as a buffer circuit and a shift register circuit by a combination thereof.

【0007】即ち、アクティブマトリクス型表示装置とは、画素領域にマトリクス状に配置される画素TFT Namely, the active matrix display device, a pixel TFT arranged in matrix in the pixel region
と、周辺駆動回路領域に配置される回路TFTとを全て同一基板上に集積化した構成でなる。 When made in integrated with the structure of all the circuit TFT disposed in the peripheral driver circuit region on the same substrate.

【0008】しかしながら、現在アクティブマトリクス型の液晶表示装置において表示にムラが生じたり、縞模様が出てしまうということが問題となっている。 [0008] However, unevenness in the display or occur in the current active matrix liquid crystal display device, is that the stripes will come out has become a problem. 特に、 Especially,
この縞模様は画像表示の際に視覚的な外観を極めて害するものである。 The stripes are prejudice very visual appearance when displayed image.

【0009】そして、本発明者らは表示装置を駆動させた際に発生する縞模様の様に見える表示不良(表示欠陥)についての研究を重ねた結果、その原因が画素TF [0009] Then, the present inventors have result of extensive research on display defect (displaying defect) that looks like a fringe pattern generated when driving the display device, the cause pixel TF
Tの活性層に形成されるLDD領域にあることを見出した。 Found that in the LDD region formed in the active layer of the T. その理由は以下に示すような理由による。 The reason for this is due to reasons such as that shown below.

【0010】アクティブマトリクス型液晶表示装置を構成する際、薄膜トランジスタの活性層には一般的に結晶性珪素膜が用いられる。 [0010] When constructing an active matrix type liquid crystal display device, generally crystalline silicon film is used for the active layer of the thin film transistor. 結晶性珪素膜は非晶質珪素膜を結晶化して得るのが一般的である。 Crystalline silicon film of obtained by crystallizing an amorphous silicon film is common.

【0011】結晶化手段としては低温で結晶化できる利点を持つエキシマレーザーアニールが多用されている。 [0011] Excimer laser annealing with the advantage of crystallization at a low temperature have been widely used as a crystallization unit.
レーザーアニールによる結晶化は線状や矩形状にビーム加工したレーザーを照射して行われる。 Crystallization by laser annealing is performed by irradiating a laser that beam processed into a linear or rectangular shape. 一般的にレーザーアニールによって結晶化した結晶性珪素膜は均一な結晶性を得るのが困難であることが知られている。 Generally crystalline silicon film crystallized by laser annealing to obtain a uniform crystalline known to be difficult.

【0012】また、瞬間的に結晶成長する結晶粒間に押し寄せられた溶融状態の珪素膜はちょうど波のように盛り上がった状態で固相となってしまう。 Further, the silicon film instantaneously melted while being swept between crystal grains the crystal growth becomes a solid phase in a state of raised just like a wave. すると、このような部分は得られた結晶性珪素膜表面において丘状の突起(以下、この突起をリッジと呼ぶ)として確認される。 Then, the mound-like protrusion (hereinafter, this projection is referred to as a ridge) in such a portion obtained crystalline silicon film surface is identified as a.

【0013】このように、レーザーアニールにより得られた結晶性珪素膜は基板面内において結晶性や表面状態が様々に異なる状態となっている。 [0013] Thus, the crystalline silicon film obtained by the laser annealing is made crystallinity and surface state and different states vary in the substrate surface.

【0014】LDD領域を形成する際、結晶性珪素膜は不純物イオンを注入されるため結晶性が乱されて一旦非晶質化する。 [0014] When forming the LDD region, the crystalline silicon film is once amorphized disturbed crystalline to be implanted impurity ions. この時、上記結晶性の違いやリッジの存在確率の違い等の影響で、不純物イオン濃度にバラツキが生じている。 At this time, the influence such as a difference of the existence probability of the crystalline differences or ridges, variation is caused in the impurity ion concentration.

【0015】その結果、レーザーアニールによる不純物イオンの活性化と珪素膜の再結晶化を行った際に、上記結晶性のバラツキやリッジの存在による不純物イオン濃度のバラツキ等を反映してLDD領域のシート抵抗にバラツキが生じる。 [0015] As a result, when performing a re-crystallization of the activation and the silicon film of the impurity ions by laser annealing, the LDD region to reflect the variations in the impurity ion concentration due to the presence of the crystalline variations and ridges variations in sheet resistance.

【0016】即ち、レーザーアニールに起因するバラツキがそのままLDD領域のシート抵抗のバラツキに大きな影響を与えるのである。 [0016] That is, the variation caused by the laser annealing is as it is to have a major impact on the variation of the sheet resistance of the LDD region. このLDD領域のシート抵抗のバラツキがTFT動作時のオン電流のバラツキに対応する。 Variations in the sheet resistance of the LDD region corresponds to the variation in the ON current when the TFT operation.

【0017】そして、そのオン電流のバラツキが大きい場合には画素電極への電荷の蓄積が不十分となり所望の画像表示が不可能となる。 [0017] Then, becomes impossible desired image display charge accumulation is insufficient to the pixel electrode in the case variations in the on-current is large. また、オン電流のバラツキは画素電極への蓄積電荷量に影響するため画素電極の保持電圧レベルがオン電流のバラツキに応じて変化し、所望の階調表示が得られないといった問題も発生する。 Further, variation in the ON current holding voltage level of the pixel electrode to affect the accumulated charge amount to the pixel electrode is changed depending on the variation of on-current is also generated desired problem gradation display can not be obtained.

【0018】一方で、高速動作および高出力を要求される回路TFTは発熱やホットキャリアによる劣化が重要な問題となるので、必然的にLDD領域は必要不可欠な構成であった。 [0018] On the other hand, since the circuit TFT which require high-speed operation and high output deterioration due to heat generation and the hot carrier becomes a critical issue, it was inevitably LDD region essential configuration.

【0019】従って、特開平1-289917号公報に記載される様に画素TFTおよび回路TFTとを同一構造のTF [0019] Thus, TF the same structure and a pixel TFT and a circuit TFT as described in JP-A-1-289917
Tでもって構成すると、必ず画素TFTにもLDD領域が設けられていた。 When configured with at T, it had LDD region is provided also always pixel TFT.

【0020】即ち、同一構造を有するTFTを全ての回路(アクティブマトリクス回路および周辺駆動回路)に適用する場合、周辺駆動回路を念頭におくと必然的に耐劣化性を重視してLDD領域を構成することになり、その事が逆に画素TFTのオン電流のバラツキを招き、縞模様の様な表示欠陥を発生させる原因となってしまっていたのである。 [0020] That is, constituting the LDD region when applied to all the circuits of TFT (active matrix circuit and peripheral driving circuits), emphasizes inevitably deterioration resistance when placing a peripheral drive circuit in mind having the same structure It will be, that it is leading to a variation in the on-current of the pixel TFT to the contrary, it is had to have become a cause of display defects, such as a striped pattern.

【0021】また一方で、16V 程度の高耐圧を要求するバッファ回路を構成する回路TFTにLDD領域を配置すると、動作速度が遅くなり回路特性が低下するといったことが問題となっている。 [0021] On the other hand, placing an LDD region to the circuit TFT constituting the buffer circuit requiring high breakdown voltage of about 16V, slows down circuit characteristic operating speed that such drops in question.

【0022】 [0022]

【発明が解決しようとする課題】本明細書で開示する発明は、上記問題点を解決して高精細かつ高い信頼性を有する周辺駆動回路一体型のアクティブマトリクス型表示装置およびそれを実現する技術を提供することを課題とする。 Disclosed herein [0008] invention, the problem of working out high definition and high reliability active matrix type display device of the peripheral driver circuits integrated with and techniques for implementing them it is an object of the present invention to provide a.

【0023】 [0023]

【課題を解決するための手段】本明細書で開示する発明の構成は、アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有し、前記周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2種類の薄膜トランジスタが配置されており、前記2種類の薄膜トランジスタはどちらも前記アクティブマトリクス回路に配置された薄膜トランジスタと本質的に異なる構造を有することを特徴とする。 Configuration of disclosed SUMMARY OF to the present specification invention has a configuration in which the active matrix circuit and peripheral driving circuits are integrated on the same substrate, essentially in the peripheral drive circuit characterized in that it has at least two thin film transistors are arranged, the two kinds of TFTs are both different from the thin film transistor essentially arranged in the active matrix circuit structure having different structures and / or different operating principle to.

【0024】即ち、同一基板上に形成されたアクティブマトリクス回路と周辺駆動回路とを集積化した構成において、各回路を構成するTFTを必要に応じて異なる構造および/または異なる動作原理とする。 [0024] That is, in the configuration which integrates the active matrix circuit and a peripheral driving circuit formed on the same substrate, and different structures and / or different operating principles as required the TFT constituting the respective circuits.

【0025】また、他の発明の構成は、アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有し、前記周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2 Further, another structure of the invention has a structure in which an active matrix circuit and peripheral driving circuits are integrated on the same substrate, disparate structures and / or different operations in the peripheral drive circuit at least 2 with the principles
種類の薄膜トランジスタが配置されており、前記少なくとも2種類の薄膜トランジスタの内、バッファ回路を構成する薄膜トランジスタの活性層はソース領域、浮島領域、ベース領域およびドレイン領域からなり、他の回路を構成する薄膜トランジスタはNチャネル型の薄膜トランジスタとPチャネル型の薄膜トランジスタとを相補的に組み合わせたCMOS構造を構成しており、前記Nチャネル型の薄膜トランジスタにはLDD領域が配置され、前記Pチャネル型の薄膜トランジスタおよび前記アクティブマトリクス回路に配置された薄膜トランジスタにはLDD領域が配置されないことを特徴とする。 Type and the thin film transistor is arranged, said the at least two thin film transistors, the active layer is the source region of the thin film transistors forming the buffer circuit, floating island region, made from the base region and the drain region, the thin film transistors forming the other circuit an N-channel type thin film transistor and a P-channel type thin film transistor constitutes a complementary combination CMOS structure, LDD region is disposed in the N-channel type thin film transistor, the P-channel type thin film transistor and the active matrix the arranged thin film transistors in a circuit, characterized in that not arranged LDD region.

【0026】本発明の第1の主旨は、アクティブマトリクス回路を構成する画素TFTにはLDD領域の様な緩衝領域を設けないことにある。 The first gist of the present invention, the pixel TFT constituting the active matrix circuit is to not providing the buffer region such as an LDD region. 従来例で述べた様に、縞模様に見える表示不良への対策としてLDD領域の様な緩衝領域を形成しない構成とすることが効果的だからである。 As mentioned in the conventional example, be configured not to form a buffer area, such as the LDD region as a countermeasure to the defective display visible stripes is because effective it.

【0027】また、画素TFTは必要とする移動度が小さく、大電流が流れることがないので耐劣化性に厳しい条件がない。 Further, the pixel TFT has a small mobility in need, there is no strict condition deterioration resistance since no large current flows. また、等価的に複数のTFTを直列に接続したと見なせるマルチゲイト型TFT構造を採用して個々のチャネル/ドレイン接合部にかかる電界を緩和させることで耐圧性を向上させることが可能である。 Further, it is possible to improve the pressure resistance by A multi-gate TFT structure that can be regarded as the equivalent connecting a plurality of TFT in series to relax the electric field applied to each channel / drain junction.

【0028】本発明の第2の主旨は、周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2種類の回路TFTが配置されていることにある。 The second gist of the present invention, the peripheral driving circuit is that is located at least two circuit TFT with a different structure and / or a different operating principle essentially.

【0029】ここでアクティブマトリクス型液晶表示装置の集積化回路を構成する側の基板(アクティブマトリクス基板と呼ぶ)の簡略化した回路構成を図1に示す。 [0029] Here shows the simplified circuit configuration of the side of a substrate constituting an integrated circuit of an active matrix liquid crystal display device (referred to as an active matrix substrate) in FIG.

【0030】図1において100はアクティブマトリクス回路であり、マトリクス状に配置された複数の画素T [0030] 100 in FIG. 1 is an active matrix circuit, a plurality of pixels arranged in a matrix T
FTで構成されている。 It is configured with FT. この画素TFTは上述の様にL The pixel TFT as described above L
DD領域を設けない様に形成されている。 It is formed so as not providing the DD region.

【0031】また、101の点線で囲まれた領域は垂直走査駆動回路領域、102の点線で囲まれた領域は水平走査駆動回路領域である。 Further, a region surrounded by a dotted line 101 is the vertical scanning driver circuit region, the region surrounded by 102 dashed a horizontal scanning drive circuit region. 垂直走査駆動回路領域101 Vertical scanning drive circuit region 101
および水平走査駆動回路領域102は機能毎に以下に示す様な回路に区別される。 And horizontal scanning driver circuit region 102 is divided into circuit as shown below for each function.

【0032】まず、垂直走査駆動回路はシフトレジスタ回路103、レベルシフタ回路104、バッファ回路1 Firstly, the vertical scanning driver circuit a shift register circuit 103, a level shifter circuit 104, a buffer circuit 1
05、サンプリング回路106とで構成される。 05, and a sampling circuit 106. なお、 It should be noted that,
シフトレジスタ回路103はカウンタ回路とデコーダ回路を組み合わせて代用する場合もある。 Shift register circuit 103 is sometimes substitute a combination of a counter circuit and a decoder circuit.

【0033】ここでレベルシフタ回路104とは、駆動電圧の増幅を行う回路のことである。 [0033] Here in the level shifter circuit 104 is that the circuit for amplifying the drive voltage. 例えば、現状ではシフトレジスタ回路が10V で駆動されるので、バッファ回路105を16V で駆動するにはレベルシフタ回路10 For example, since at present the shift register circuit is driven at 10V, to drive the buffer circuit 105 in 16V level shifter circuit 10
4で10V から16V への電圧変換を行う必要がある。 4 it is necessary to perform the voltage conversion to 16V from 10V at.

【0034】また、水平走査駆動回路はシフトレジスタ回路107、レベルシフタ回路108、バッファ回路1 Further, the shift register circuit 107 horizontal scanning drive circuit, a level shifter circuit 108, a buffer circuit 1
09とで構成される。 09 to be composed of. 勿論、シフトレジスタ回路107 Of course, the shift register circuit 107
はカウンタ回路とデコーダ回路を組み合わせて代用することができる。 It may be substituted by a combination of the counter circuit and a decoder circuit.

【0035】また近年、同一基板上に全てのシステムを構築するシステム・オン・グラスの研究が急速に進められており、近い将来には上記回路以外にメモリ回路11 [0035] In recent years, the memory circuit 11 and research system-on-glass to build all system proceeded rapidly on the same substrate, in addition to the circuit in the near future
0、CPU回路111、デジタル/アナログ変換回路1 0, CPU circuit 111, a digital / analog converter circuit 1
12等で構成されるコントロール回路領域113が形成されることも予想される。 Control circuit region 113 constituted by 12 or the like is also expected to be formed.

【0036】これら各種回路は大抵の場合は低電力化が求められるため、3 〜10V 程度の駆動電圧で動作する。 [0036] These various circuits because in most cases the low power consumption is required to operate at a driving voltage of about 3 to 10V.
この程度の駆動電圧であるならば、その回路を構成するTFTに対して特に高耐圧を要求する必要はない。 If a driving voltage of this degree is not particularly necessary to request a high breakdown voltage with respect to TFT constituting the circuit.

【0037】しかしながら、バッファ回路105、10 [0037] However, the buffer circuit 105,10
9はその機能上、前述の回路よりも5V以上またはそれ以上の高電圧(例えば16V)で駆動する必要がある。 9 on its function, it is necessary to drive at least 5V than the circuit described above or more high voltage (e.g., 16V). 従って、その場合は耐圧の高いTFTでバッファ回路10 Therefore, the buffer circuit 10 with high TFT breakdown voltage if the
5、109を構成しなければならない。 5,109 must be configured.

【0038】ところが、バッファ回路105、109は高耐圧と同時に高速動作が要求されるため、LDD領域やオフセットゲイト領域のような緩衝領域を配置することによる耐圧の向上には限界がある。 [0038] However, since the buffer circuit 105 and 109 are simultaneously high-speed operation and high withstand voltage is required, the improvement of the breakdown voltage by placing the buffer region such as an LDD region or an offset gate region is limited.

【0039】なぜならば、LDD領域やオフセットゲイト領域を配置するとソース/ドレイン領域間の抵抗が高くなり、オン電流や移動度を高めることが出来ず高速動作には不利な構造となるからである。 [0039] This is because, by placing an LDD region or an offset gate region increases the resistance between the source / drain regions, because the disadvantageous structure for high-speed operation can not be increased on current and mobility.

【0040】この様に高い耐圧と高速動作、さらに大オン電流特性が要求されるバッファー回路105、109 The buffer circuit 105, 109 such high breakdown voltage and high speed operation, the further large ON current characteristic is required
には、本発明者らが発明したソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するT The source region of the present invention we have invented, T having an active layer made of a floating island region, base region and the drain region
FTを使用する。 Using the FT.

【0041】このソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有するTFTとは、 [0041] The TFT having an active layer comprising a source region, a floating island region, base region and the drain region,
概略的に以下に説明するような特徴を有する薄膜トランジスタのことである。 Is that of a thin film transistor having the characteristics as described below schematically. この説明は図2〜図4を用いて行う。 This description is made with reference to FIGS.

【0042】このTFTは基本的に絶縁ゲイト型電界効果トランジスタの構成を有している。 [0042] The TFT has a structure basically insulated gate field effect transistor. そして、オン動作時のオン電流の流れる経路と、オフ動作時のオフ電流の流れる経路とが異なる動作をするものである。 Then, is to a path of flow of the on-current at the time of on operation, the path is different from the operation of the flow of the off current of the OFF operation.

【0043】即ち、オン動作時におけるキャリア(Nチャネル型であれば電子)の移動経路とオフ動作時のキャリア(Nチャネル型であればホール)の移動経路とを異ならせた構成を有している。 [0043] That is, a structure having different and movement path of the carrier (if N-channel type hole) carrier moving path and off operation of the (N if channel electron) at the time of on-operation there.

【0044】このような構成とすることにより、低オフ電流特性、高耐圧、高信頼性を有した構成とすることができる。 [0044] With such a configuration, it is possible to lower the off current characteristics, high breakdown voltage, and configured to have a high reliability is. そして、高速動作させることができ、さらに大きなオン電流を流すことができる。 Then, it is possible to operate at high speed, it is possible to further supply a large on-current.

【0045】上記構成を有するTFTの具体的な構成例を図2〜図4を用いて説明する。 [0045] will be described with reference to FIGS a specific configuration example of a TFT having the above structure. 図2(A)に示すのは薄膜トランジスタの活性層となる島状半導体層である。 Shown in FIG. 2 (A) is an island-shaped semiconductor layer to be the active layer of the thin film transistor.
この島状半導体層のソースとなる領域201およびドレインとなる領域202で挟まれた領域200は、選択的にイオン注入が行なわれ、一導電性を付与した領域(この領域を特に浮島領域とよぶ)203〜205が形成されている。 Region 200 sandwiched by the regions 202 to be a source and a region 201 and a drain of the island-shaped semiconductor layer is selectively ion-implantation is carried out, referred to as the imparting one conductivity region (particularly floating island region this region ) 203 to 205 are formed.

【0046】この浮島領域203〜205の導電性はソースとなる領域201およびドレインとなる領域202 The conductivity of the floating island regions 203 to 205 becomes a region 201 and a drain serving as a source region 202
の導電性と等しく、例えばNチャネル型TFTを作製する場合、P+イオンを1×10 12 〜1×10 14原子/c Equal to the conductivity, for example, the case of manufacturing an N-channel type TFT, P + ions 1 × 10 12 ~1 × 10 14 atoms / c
2 、好ましくは3×10 12 〜3×10 13原子/cm 2 m 2, preferably 3 × 10 12 ~3 × 10 13 atoms / cm 2
のドーズ量でイオン注入する。 It is in a dose of ion implantation.

【0047】この際、浮島領域203〜205は必ずしも図2(A)の様に島状半導体層の外縁に接してなくても構わない。 [0047] At this time, floating island region 203 to 205 may be omitted necessarily in contact with the outer edge of the island-like semiconductor layers as in FIG. 2 (A). 即ち、領域200内に島状に点在するような状態であっても良い。 That may be a state as scattered like islands in the region 200.

【0048】また、領域200内においてイオン注入が行われなかった領域206は実質的に真性であり、チャネルを形成する領域(この領域を特にベース領域とよぶ)となる。 [0048] The region 206 where ion implantation is not performed in the region 200 is substantially intrinsic, a region for forming a channel (referred to as the region, especially the base region).

【0049】このようなイオン注入が施された島状半導体層を用いて作製した薄膜トランジスタの電気特性の概略を以下に説明する。 [0049] an outline of electric characteristics of the thin film transistor manufactured using the island-like semiconductor layers such ion implantation is performed as follows. なお、以下の記載は断らない限りNチャネル型TFTを例にとって行う。 Incidentally, it performed by taking as an example the N-channel type TFT Unless otherwise specified the following description.

【0050】図2(A)に示すような構成でなる島状半導体層において、薄膜トランジスタがオフ状態の時は、 [0050] In the island-shaped semiconductor layer formed in the configuration shown in FIG. 2 (A), when the thin film transistor is in the OFF state,
ベース領域206と浮島領域203〜205との境界はポテンシャルバリア(エネルギー障壁)が高く、キャリアの移動は殆ど行われない。 The boundary between the base region 206 and the floating island region 203 to 205 potential barrier (energy barrier) is high, the movement of the carrier is not performed hardly. そのため、キャリアはベース領域206のみを経路として移動し、矢印に沿ってキャリアの移動による電流(オフ電流)が観測される。 Therefore, the carrier will move only the base region 206 as the route, current due to the movement of the carrier (off current) is observed along the arrow.

【0051】ところが、薄膜トランジスタがオン状態の時は、ベース領域206が反転して浮島領域203〜2 [0051] However, when the thin film transistor is in the ON state, floating island area 203-2 base region 206 is inverted
05との境界はポテンシャルバリアが極めて小さい状態となる。 Boundary 05 is extremely small state potential barrier. その結果、キャリアはベース領域206と浮島領域203〜205との間を容易に移動するようになり、図2(B)の矢印で示すような経路でキャリアの移動による電流(オン電流)が観測される。 As a result, the carrier comes to easily move between the base region 206 and the floating island region 203-205, the current due to the movement of the carrier in the path indicated by the arrows in FIG. 2 (B) (on-current) is observed It is.

【0052】このように薄膜トランジスタのオフ状態とオン状態とでポテンシャルバリアが変化する様子を図3 [0052] Figure 3 how the potential barrier varies with the off state and the on state of the thin film transistors
を用いて概略説明する。 It is schematically described with reference to. なお、図3においてVgはゲイト電圧(Vg>0)、Ecは伝導帯、Evは価電子帯、 Incidentally, Vg denotes a gate voltage (Vg> 0) in FIG. 3, Ec is the conduction band, Ev is the valence band,
Efはフェルミレベルを表している。 Ef represents the Fermi level.

【0053】まず、薄膜トランジスタがオフ状態(ゲイトに負電圧が印加された状態)の時、ベース領域206 [0053] First, when the thin film transistor is in the off state (state where a negative voltage to the gate is applied), the base region 206
においては図3(A)のようなバンド状態となっている。 And it has a band state shown in FIG. 3 (A) in the. 即ち、少数キャリアである正孔が半導体表面に集まり、電子が払われた状態にあるため、ソース/ドレイン間では正孔が若干移動する。 That is, holes which are minority carriers gather on the semiconductor surface, since a state in which electrons have been paid, the hole is moved slightly between the source / drain. これがオフ電流として観測される。 This is observed as an off-current.

【0054】一方、浮島領域203〜205はP+イオンを注入してあるため、フェルミレベルEfは伝導帯E On the other hand, since the floating island region 203 to 205 are then implanted P + ions, the Fermi level Ef is the conduction band E
cの近くへと押し上げられている。 It has been pushed up to the nearby c. この時、浮島領域2 At this time, the floating island region 2
03〜205においては図3(B)のようなバンド状態となっている。 And it has a band state shown in FIG. 3 (B) at 03-205.

【0055】図3(B)のように、N型を示す半導体層である浮島領域203〜205においてはゲイトに負電圧を印加しても、エネルギーバンドは僅かにしか曲がらない。 [0055] As shown in FIG. 3 (B), the even by applying a negative voltage to the gate in the floating island regions 203 to 205 is a semiconductor layer showing the N-type, the energy band is not bent only slightly.

【0056】従って、図3(A)における半導体表面の価電子帯のエネルギーと図3(B)における半導体表面の価電子帯のエネルギーとのエネルギー差がポテンシャルバリアに相当する。 [0056] Thus, the energy difference between the energy of the valence band of the semiconductor surface in the energy and Figure of the valence band of the semiconductor surface in FIG. 3 (A) 3 (B) corresponds to the potential barrier. そのため、正孔がベース領域20 Therefore, holes base region 20
6と浮島領域203〜205を往復することはない。 It does not reciprocate 6 and floating island region 203-205.

【0057】次に、薄膜トランジスタがオン状態(ゲイトに正電圧が印加された状態)の時、ベース領域206 Next, when the thin film transistor is turned on in the (state positive voltage to the gate is applied), the base region 206
においては図3(C)のようなバンド状態となっている。 And it has a band state shown in FIG. 3 (C) in. 即ち、多数キャリアである電子が半導体表面に蓄積されるため、ソース/ドレイン間には電子の移動が生じる。 That is, since the electron is majority carriers are accumulated in the semiconductor surface, the electron transfer occurs between the source / drain.

【0058】この時、浮島領域203〜205においては図3(D)のようなバンド状態となっている。 [0058] has this time, the band state shown in FIG. 3 (D) is in the floating island region 203-205. 図3 Figure 3
(D)に示す様に、前述のゲイトに負電圧を印加した時同様、N型を示す半導体層である浮島領域203〜20 As shown in (D), similarly when applying a negative voltage to the gate of the above, a semiconductor layer showing the N-type island region 203-20
5においてはゲイトに正電圧を印加してもエネルギーバンドは殆ど曲がらない。 Energy band hardly bent even by applying a positive voltage to the gate in 5.

【0059】しかしながら、図3(D)において元々フェルミレベルEfは伝導帯Ecの近くに押し上げられているため、伝導帯には多数の電子が常に存在している。 [0059] However, in the original Fermi level Ef FIG 3 (D) because it is pushed up close to the conduction band Ec, many electrons in the conduction band is always present.

【0060】従って、ゲイトに正電圧を印加した場合、 [0060] Therefore, when a positive voltage is applied to the gate,
ベース領域206および浮島領域203〜205は共に電子が移動し易いバンド状態となっているため、ベース領域206および浮島領域203〜205の境界のポテンシャルバリアは無視することが出来る。 Since the base region 206 and the floating island regions 203 to 205 are both the prone band state electrons move, the potential of the boundary of the base region 206 and the floating island region 203-205 barrier can be ignored.

【0061】以上の様に、オフ状態ではベース領域20 [0061] As described above, in the off-state base region 20
6のみがキャリアの移動経路となり、オン状態ではベース領域206および浮島領域203〜205がキャリアの移動経路となる。 Only 6 is a moving path of the carrier, the base region 206 and the floating island region 203-205 is moving path of the carrier in the on state. この様子を簡略化したモデルを用いて以下にまとめる。 Summarized below with reference to the state simplified model.

【0062】図4(A)に示すのは図2(A)と同じ半導体層である。 [0062] Shown in FIG. 4 (A) is the same semiconductor layer as in FIG. 2 (A). なお、ベース領域の上方にはゲイト絶縁膜を介してゲイト電極400が示されている。 Incidentally, above the base region is the gate electrode 400 through the gate insulating film is shown.

【0063】薄膜トランジスタがオン状態にある時、即ち、ゲイト電極に正電圧が印加されると図4(A)中に記載されたA−A'で示される実線方向にオン電流が流れる。 [0063] When the thin film transistor is in the ON state, i.e., on-current flows in the solid line direction indicated by a positive voltage is applied to the gate electrode FIG. 4 (A) A-A 'as described in the. この時、A−A'における断面は図4(B)の構造であり、回路図は図4(C)のようになる。 In this case, cross-section at A-A 'is a structure of FIG. 4 (B), the circuit diagram is as shown in FIG. 4 (C). なお、図4(B)のゲイト電極401下のベース領域は反転層4 The base region under the gate electrode 401 in FIG. 4 (B) inversion layer 4
02が形成されている。 02 is formed.

【0064】また、薄膜トランジスタがオフ状態にある時、即ち、ゲイト電極に負電圧が印加されると図4 [0064] Further, when the thin film transistor is in the off state, i.e., when a negative voltage is applied to the gate electrode 4
(A)中に記載されたB−B'で示される破線に沿ってオフ電流が流れる。 (A) flows off current along the broken line indicated by have been B-B 'described in. この時、B−B'における断面は図4(D)の構造であり、回路図は図4(E)のようになる。 At this time, the cross-section at B-B 'is a structure of FIG. 4 (D), the circuit diagram is as shown in FIG. 4 (E). 即ち、1つの長いゲイト電極403下に長いベース領域が存在し、実質的にチャネル長が極端に長いトランジスタを構成していると見なせる。 That is, the long base region is present beneath one long gate electrode 403, can be regarded as substantially channel length constitute an extremely long transistor.

【0065】従って、薄膜トランジスタがオン状態の時はキャリアが最短距離を通って移動し、実質的にチャネル長が短く、かつ、チャネル幅が広くなるため、観測されるオン電流は大きな値となる。 [0065] Accordingly, the thin film transistor is a carrier when the ON state is moved through the shortest distance, substantially channel length is short, and, since the channel width increases, the on current observed is a large value.

【0066】一方、薄膜トランジスタがオフ状態の時は、キャリアがベース領域のみを移動し、実質的にチャネル長が長く、かつ、チャネル幅が狭くなると見なせる。 [0066] On the other hand, when the thin film transistor is off, the carrier moves only the base region, substantially channel length is long, and can be regarded as the channel width decreases. 即ち、チャネル領域の抵抗成分が実質的に増加した構成となり、観測されるオフ電流は小さな値となる。 That is, the resistance component of the channel region is substantially increased structure, off-current observed is a small value.

【0067】以上説明したような構造とすると、島状半導体層の占有面積をさほど変えずに大幅なオフ電流の低減およびオン電流の増加、即ち、オン/オフ比を向上する効果を得られ、従来以上の性能を有する活性層を形成することができる。 [0067] With such a structure as described above, an increase in the reduction and on-current of significant off-current area occupied without changing much of the island-like semiconductor layer, i.e., to obtain the effect of improving the ON / OFF ratio, it is possible to form the active layer having improved paint.

【0068】またオフ動作時において、図2(A)における領域200の側面を経由して伝導するキャリアの経路を無くす構成とできることも耐圧や信頼性を向上させる上で重要となる。 [0068] In the OFF operation, the important also for improving the breakdown voltage and reliability can be configured to eliminate the path of the carrier which conducts through the side surface of the region 200 in FIG. 2 (A).

【0069】活性層の側面には、パターニングの際に形成された高密度のトラップが存在しており、そこを経由してのキャリアの移動経路が形成されやすい。 [0069] On a side surface of the active layer, and a high density of traps is present which is formed during the patterning, the movement path is easily formed in the carrier via therethrough. 特にオフ動作時におけるオフ電流の原因は、この活性層の側面を経由したキャリアの移動によるものが大きい。 In particular cause of the off current in the off operation, a large one by the movement of carriers through the sides of the active layer. また、この活性層の側面におけるキャリア移動経路は、不安定なものでTFTの信頼性の低下を招く要因ともなる。 The carrier moving path on the side of the active layer, also becomes a factor of lowering the reliability of the TFT in unstable.

【0070】よって、オフ動作におけるキャリアの移動経路を図2(A)の矢印で示されるようなものとすることはオフ動作時の耐圧を高め、また高い信頼性を与えることに有用なものとなる。 [0070] Thus, be as shown the movement path of the carrier in the off operation by the arrows in FIG. 2 (A) increases the breakdown voltage in the OFF operation, also high reliability that useful to give the Become.

【0071】また、以上説明した様な薄膜トランジスタはそれ自体が高い耐圧性と耐劣化性を有するものであるので、特にLDD領域の如き緩衝領域を設けなくても十分な信頼性を得ることができる。 [0071] Further, since the thin film transistor as described above are those which themselves have a high pressure resistance and resistance to deterioration, it can be obtained sufficient reliability without providing a such buffer area of ​​the LDD region .

【0072】以上の要件をまとめると、課題を解決するための手段としては次に挙げる様な構成の表示装置を作製する必要がある。 [0072] Summarizing the above requirements, it is necessary to manufacture a display device listed below such a structure as a means for solving the problems. (1) アクティブマトリクス回路を構成する画素TF (1) pixel TF constituting the active matrix circuit
TにはLDD領域の様な緩衝領域を設けない。 Not provided with the buffer area, such as the LDD region is in T. (2) 周辺駆動回路には本質的に異なる構造および/ (2) substantially different structure in the peripheral driving circuits and /
または異なる動作原理を有する少なくとも2種類の回路TFTが配置されている。 Or at least two kinds of circuit TFT has a different operating principle are arranged.

【0073】なお、(2)において少なくとも2種類の回路TFTの内、高耐圧を要求するバッファ回路を構成する回路TFTは、図2〜図4を用いて説明した様なソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有する薄膜トランジスタである。 [0073] Incidentally, the at least two circuit TFT (2), circuit TFT constituting the buffer circuit requiring high breakdown voltage, the source region such as described with reference to FIGS. 2 to 4, a floating island region, a thin film transistor having an active layer made of the base region and the drain region.

【0074】上記(1)の構成を満たす表示装置を作製するためには、選択的にLDD領域を形成する技術が必要である。 [0074] For manufacturing a display device that satisfies the above-described configuration (1) is a need for a technique for selectively forming the LDD region. そこで、本発明者らはLDD領域を形成するにあたって、以下に示す様な手段を採用することを提案している。 Accordingly, the present inventors order to form an LDD region, it is proposed to employ a means such as shown below.

【0075】即ち、他の発明の構成は、アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有する表示装置の作製にあたって、ゲイト電極および該ゲイト電極と電気的に接続する陽極酸化用配線を形成する工程と、前記陽極酸化用配線の一部を分断して、選択的に一部のゲイト電極との電気的な接続を切り離すことを目的とする工程と、前記分断工程の後に、前記陽極酸化用配線と電気的に接続したゲイト電極のみを陽極酸化して側面に多孔質状の陽極酸化膜を形成する工程と、を少なくとも有することを特徴とする。 [0075] That is, another structure of the present invention is, and the active matrix circuit and a peripheral driving circuit when manufacturing a display device having the integrated structure on the same substrate, electrically connected to the gate electrode and the gate electrode forming a for anodic oxidation wiring, and cutting the portion of the for anodic oxidation wiring, a step for the purpose of disconnecting the selective electrical connection with a portion of the gate electrode, the dividing step after, and having a step of forming a porous anodic oxide film on the side surface only gate electrode connected the anodized wire and electrically by anodizing at least.

【0076】本発明者らが採用するLDD領域形成技術は、例えば特開平7-169974号公報に記載されている。 [0076] LDD region formation techniques the present inventors have adopted are described in Japanese Unexamined Patent Publication No. 7-169974. この公報ではゲイト電極側面に形成した多孔質状の陽極酸化膜をイオン注入時のマスクとして活用して、チャネル領域とソースおよびドレイン領域との間にLDD領域を形成する技術を提供している。 This publication leverages the porous anodic oxide film formed on the gate electrode side wall as a mask during ion implantation, provides a technique for forming an LDD region between a channel region and source and drain regions.

【0077】そこで本発明は、この多孔質状の陽極酸化膜を形成するための陽極酸化用配線を一部で分断し、選択的に一部のゲイト電極と切り離すことによって当該ゲイト電極の側面に多孔質状の陽極酸化膜を形成しないことを特徴としている。 [0077] The present invention is to divide the for anodic oxidation wiring for forming the porous anodic oxide film at a portion, on the side surfaces of the gate electrodes by separating the selective part of the gate electrode It is characterized by not forming a porous anodic oxide film.

【0078】即ち、ゲイト電極側面に多孔質状の陽極酸化膜が形成されないTFTにはLDD領域が配置されないのである。 [0078] That is, the TFT which is not porous anodic oxide film is formed on the gate electrode side wall is not disposed an LDD region.

【0079】また、他の発明の構成は、アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有する表示装置の作製にあたって、ゲイト電極および該ゲイト電極と電気的に接続する陽極酸化用配線を形成する工程と、前記ゲイト電極を陽極酸化して側面に多孔質状の陽極酸化膜を形成する工程と、前記陽極酸化膜の内、一部のゲイト電極に形成された陽極酸化膜のみを選択的に除去する工程と、を少なくとも有することを特徴とする。 [0079] Further, another structure of the invention, the active matrix circuit and a peripheral driving circuit when manufacturing a display device having the integrated structure on the same substrate, is electrically connected to the gate electrode and the gate electrode forming a for anodic oxidation wiring, said gate electrode and forming a porous anodic oxide film on the side surface by anodizing, among the anodic oxide film, a portion of the anode formed on the gate electrode and having a step of selectively removing only the oxide film, at least.

【0080】この場合は、一度全てのゲイト電極に多孔質の陽極酸化膜を形成した後に、一部のゲイト電極に形成された多孔質の陽極酸化膜のみを選択的に除去することを特徴としている。 [0080] In this case, once all of the gate electrode after forming the anodic oxide film of porous, as characterized by selectively removing only the anodized film formed on a part of the gate electrode porous there.

【0081】また、上述の2通りの方法のどちらにおいても、多孔質の陽極酸化膜を形成しない、もしくは除去してLDD領域を配置しない薄膜トランジスタは、画素TFTおよび図2〜図4を用いて説明したTFTである。 [0081] Further, in either of two ways described above also does not form an anodic oxide film of porous, or removed without placing an LDD region thin film transistor, using the pixel TFT and 2-4 described it is the TFT.

【0082】 [0082]

【発明の実施の形態】図1において、アクティブマトリクス回路100内に配置される画素TFTはLDD領域を設けない構成とする。 DETAILED DESCRIPTION OF THE INVENTION In Figure 1, a pixel TFT arranged in the active matrix circuit 100 a structure without an LDD region.

【0083】また、周辺駆動回路101、102を構成する各種回路の内、高耐圧特性と速い動作速度を要求するバッファ回路105、109は、従来のTFTよりも高耐圧、高信頼性を有する図2〜図4を用いて説明したTFTを用いる。 [0083] Also, among the various circuits constituting the peripheral driving circuits 101 and 102, buffer circuits 105 and 109 that require a high breakdown voltage characteristic and a fast operating speed, drawing a high breakdown voltage, high reliability than the conventional TFT 2-4 using a TFT described with reference to.

【0084】従って、周辺駆動回路においてはLDD領域を配置した通常の薄膜トランジスタと、図2〜図4を用いて説明したTFTとが配置される。 [0084] Thus, in the peripheral drive circuit and the conventional thin film transistor arranged an LDD region, is an arrangement and a TFT described with reference to FIGS. この2種類の薄膜トランジスタは、その構造も動作原理も異なる。 The two thin film transistors, differs its structure also operating principle.

【0085】また、アクティブマトリクス回路においてはLDD領域を配置しない通常の薄膜トランジスタが配置される。 [0085] Also, conventional thin film transistor is not disposed an LDD region is arranged in an active matrix circuit. この薄膜トランジスタ(画素TFT)は、L The thin film transistor (pixel TFT) is, L
DD領域の有無または動作原理の違いから、周辺駆動回路に配置される2種類のTFTのどちらとも異なるものである。 The difference in whether or operating principle of the DD region, in which also different from the one of the two TFT disposed around the drive circuit.

【0086】 [0086]

【作用】画素TFTにLDD領域を配置しない構成とすることにより、縞模様として認識される画像表示不良を発生しない表示装置を作製することができる。 With the structure that does not place the LDD region to the working pixel TFT, it is possible to manufacturing a display device that does not generate an image display defect to be recognized as stripes.

【0087】また、バッファ回路を図2〜図4を用いて説明したTFTでもって構成することにより、高速動作を行うことができ、かつ高い耐圧性を有するバッファ回路を形成できる。 [0087] Further, by constituting with a buffer circuit TFT described with reference to FIGS. 2 to 4, it is possible to perform high-speed operation, and can form a buffer circuit having a high pressure resistance.

【0088】即ち、本発明に従えば高精細で高い信頼性を有する表示装置を作製することが可能である。 [0088] That is, it is possible to produce a display device having high reliability in accordance if high definition to the present invention.

【0089】上記構成でなる本発明の詳細について、以下に記載する実施例でもって説明を行うこととする。 [0089] Details of the present invention having the above structure will be a description with in the examples described below.

【0090】 [0090]

【実施例】 【Example】

〔実施例1〕本実施例では、Nチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS構造と、バッファ回路を構成するTFTと、複数のゲイト電極を有するマルチゲイト型TFTとを同一基板上に形成する場合のそれぞれの作製工程を示す。 Example 1 In this example, a CMOS structure which is a combination of an N-channel TFT and a P-channel type TFT complementary to a TFT that constitutes a buffer circuit, and a multi-gate TFT having a plurality of gate electrodes showing the respective manufacturing steps in the case of forming on the same substrate.

【0091】その際に、本実施例は陽極酸化用配線の一部を分断して、選択的に一部のゲイト電極との電気的な接続を切り離し、陽極酸化用配線と電気的に接続したゲイト電極のみを陽極酸化する例を示す。 [0091] In this case, the present embodiment by dividing the portion for anodic oxidation wiring, selectively disconnecting the electrical connection between the part of the gate electrode, and electrically connected to the anode for oxidation wire only the gate electrode illustrating an example of anodizing. 説明は図5を用いて行う。 Description will be given with reference to FIG.

【0092】まず、図5(A)において絶縁性を有する基板、代表的にはガラス基板上に酸化珪素膜等の絶縁膜を成膜した基板501を準備する。 [0092] First, a substrate, a substrate 501 typically forming an insulating film such as silicon oxide film on a glass substrate having an insulating property in FIG. 5 (A). そして、その上に図示しない非晶質珪素膜をプラズマCVD法や減圧熱CV Then, an amorphous silicon film (not shown) thereon a plasma CVD method or a low pressure thermal CV
D法により200 〜1000Åの厚さに成膜する。 Deposited to a thickness of 200 ~1000A by D method.

【0093】この図示しない非晶質珪素膜を適当な結晶化方法により結晶化して図示しない結晶性珪素膜を得る。 [0093] obtaining a crystalline silicon film (not shown) and crystallized by the amorphous silicon film not this shown suitable crystallization methods. 結晶化方法としては、500 〜700 ℃、代表的には60 The crystallization method, 500 to 700 ° C., typically 60
0 ℃の温度で1 〜24hr程度の加熱処理を施したり、Kr Or subjected to heat treatment at about 1 ~24Hr at a temperature of 0 ° C., Kr
FやXeClのエキシマレーザーによるアニールを行えば良い。 By F or excimer laser of XeCl it may be carried out annealing. また、両手段を併用することも効果的である。 It is also effective to use both means.

【0094】また、結晶化に際して結晶化を助長する金属元素を導入すると低温、短時間で優れた結晶性を得ることが可能であるので好ましい。 [0094] Also, the low temperature when introducing a metal element which promotes crystallization during the crystallization, preferred since it is possible to obtain an excellent crystallinity in a short time.

【0095】次に、得られた図示しない結晶性珪素膜をパターニングして活性層502〜505を形成する。 Next, by patterning the crystalline silicon film (not shown) obtained to form the active layer 502 to 505.

【0096】なお、502はCMOS構造においてPチャネル型TFTを、503はNチャネル型TFTを形成する活性層であり、シフトレジスタ回路等の周辺駆動回路を形成する。 [0096] Incidentally, 502 a P-channel type TFT in the CMOS structure, 503 is an active layer for forming the N-channel type TFT, forming the peripheral driving circuits such as shift register circuit.

【0097】また、504は図2〜図4を用いて説明したTFTを形成する活性層であり、バッファ回路を形成する。 [0097] Further, 504 is an active layer that forms the TFT described with reference to FIGS 4 to form a buffer circuit.

【0098】また、505はマルチゲイト型TFTを形成するための活性層であり、アクティブマトリクス回路に配置される画素TFTを形成する。 [0098] Further, 505 is an active layer for forming a multi-gate type TFT, forming a pixel TFT arranged in the active matrix circuit.

【0099】各活性層502〜505を形成したら、それを覆う様に酸化珪素膜でなるゲイト絶縁膜506を12 [0099] After forming the respective active layers 502 to 505, a gate insulating film 506 made of a silicon oxide film to cover it 12
00Åの厚さに成膜する。 It is formed to a thickness of 00Å. ゲイト絶縁膜506としては、 The gate insulating film 506,
他にも窒化珪素膜やSiO X N Yで示される酸化窒化珪素膜等の絶縁膜を用いることができる。 It is possible to use an insulating film such as a silicon oxynitride film represented by the other nitride also silicon film or SiO X N Y.

【0100】次に、0.2wt%のスカンジウムを含有したアルミニウム膜を2500〜4000Åの厚さに成膜する(図示せず)。 Next, forming an aluminum film containing 0.2 wt% of scandium thickness of 2500~4000A (not shown). スカンジウムは後の熱処理工程でヒロックやウィスカーといった刺状に突起物の発生を抑制する効果がある。 Scandium has the effect of suppressing the generation of protrusions on the barbs such as hillocks and whiskers in the heat treatment step performed later.

【0101】次に、このアルミニウム膜の表面に図示しない極薄い陽極酸化膜を形成する。 [0102] Next, a very thin anodic oxide film (not shown) on the surface of the aluminum film. この陽極酸化膜は、 The anodic oxide film,
3%の酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを電解溶液として行う。 Ethylene glycol solution containing 3% of tartaric acid do what was neutralized with ammonia water as an electrolyte solution. 即ち、この電解溶液中において、アルミニウム膜を陽極、白金を陰極として陽極酸化を行う。 That is, in the electrolytic solution, anodic oxidation of the aluminum film as the anode and platinum as the cathode.

【0102】この工程で形成される陽極酸化膜は緻密な膜質を有し、アルミニウム膜のパターニングを行う際に形成されるレジストマスクとの密着性を向上させるために機能する。 [0102] anodic oxide film formed in this process has a dense film quality, and functions to improve the adhesion between the resist mask is formed when patterning the aluminum film. なお、この図示しない陽極酸化膜の膜厚は It is noted that the thickness of the not-shown anodic oxidation film
100 Å程度とする。 And about 100 Å. またこの膜厚は印加電圧によって制御することができる。 The film thickness can be controlled by the applied voltage.

【0103】次に、レジストマスク507を利用して図示しないアルミニウム膜をパターニングし、ゲイト電極の基となるアルミニウム膜のパターン508〜511を形成する。 [0103] Next, using the resist mask 507 is patterned aluminum film (not shown), to form a pattern 508 to 511 of the aluminum film underlying the gate electrode.

【0104】なお、510で示されるパターンを上面から見ると図4(A)のゲイト電極400の様に、1つのゲイト電極の一部をくり抜いたような形状となっている。 [0104] Incidentally, as the gate electrode 400 of Looking at the pattern indicated by 510 from the top FIG. 4 (A), the has a shape such as hollowed out part of one of the gate electrodes. 従って、断面図では3つのゲイト電極に分断されている様に見えるが、全て1つのゲイト電極の一部である。 Accordingly, the cross section looks like being divided into three gate electrodes, which is part of every one of the gate electrode.

【0105】また、511で示されるアルミニウムのパターンの断面図が図5(A)の様に分断されている様に見えるのは、一般的にマルチゲイト型TFTはジグザグに曲がりくねった活性層を1本のゲイト線(実質的にはゲイト電極)が横切る様な構成でなるからである。 [0105] Also, look As cross-sectional view of a pattern of aluminum represented by 511 is partitioned as in FIG. 5 (A), is typically a multi-gate type TFT of the active layer tortuous zig-zag 1 book gate line (substantially the gate electrode) because made in like crosses configuration.

【0106】なお、図5、図6で示すマルチゲイト型T [0106] Incidentally, FIG. 5, a multi-gate type shown in Figure 6 T
FTの図面は、このTFTが等価的に複数のTFTを直列に接続した構成と見なせることを表現している。 FT drawings, expresses that the TFT can be regarded as constituting connecting a plurality of TFT in series equivalently.

【0107】なお、512は後にゲイト絶縁膜506を介して活性層505との間に補助容量を形成する容量線の基となるパターンである。 [0107] Incidentally, 512 is a pattern underlying the capacitor lines to form a storage capacitance between the active layer 505 through the gate insulating film 506 later.

【0108】また、図示されないが上記アルミニウムのパターン以外にも、同一材料で陽極酸化用配線が形成される。 [0108] Although not shown in addition to the pattern of the aluminum, for anodic oxidation wiring are formed of the same material. この陽極酸化用配線容量は、電気的に全てのゲイト電極、ゲイト線および容量線と電気的に接続している。 The wiring capacitance for anodic oxidation is electrically all of the gate electrode, and electrically gate line and the capacitor line connection.

【0109】以上の様に図示しないアルミニウム膜をパターニングしてパターン形成を行うのであるが、本発明ではこの時に陽極酸化用配線の一部をパターン形成と同時に分断することが重要である。 [0109] The above is by patterning the aluminum film (not shown) to form a pattern which is as, but in the present invention it is important to divide the same time as part of the pattern formation for the anodic oxidation wire at this time.

【0110】即ち、陽極酸化用配線の一部を分断して特定のアルミニウムのパターンのみを電気的に切り離した状態とする。 [0110] That is, a state in which only the electrically disconnected pattern of certain aluminum was divided part for anodic oxidation wire. 本実施例では、アルミニウムのパターン5 In this embodiment, the pattern of aluminum 5
09、510、511を図示しない陽極酸化用配線から切り離す。 Separated from for anodic oxidation wiring not shown 09,510,511.

【0111】こうして図5(A)に示す状態を得る。 [0111] Thus, the state shown in FIG. 5 (A). 図5(A)に示す状態では、陽極酸化用配線と接続しているのはアルミニウム膜のパターン508、509のみとなっている。 In the state shown in FIG. 5 (A), the connecting and for anodic oxidation wire has a only the pattern of the aluminum film 508 and 509.

【0112】次に、再びアルミニウム膜のパターン50 [0112] Then, the pattern 50 of the aluminum film again
8、509を陽極とした陽極酸化を行う。 The 8,509 anodic oxidation was an anode. なお、ここでは陽極酸化の電解溶液として3%のシュウ酸水溶液を用いる。 Here, using 3% aqueous solution of oxalic acid as the electrolytic solution of the anodic oxidation.

【0113】この陽極酸化工程においては、レジストマスク507が存在するために陽極酸化がアルミニウムのパターン508、509の側面のみにおいて進行する。 [0113] In this anodic oxidation process, anodized to resist mask 507 exists progresses only in the side surface of the pattern 508, 509 of aluminum.
従って、図5(B)の513、514で示されるように陽極酸化膜が形成される。 Therefore, the anodic oxide film is formed as indicated by 513 and 514 in FIG. 5 (B).

【0114】また、この工程で形成される陽極酸化膜5 [0114] Further, the anodic oxide film 5 formed in this process
13、514は、多孔質状を有しており、その成長距離も数μmまで行わせることができる。 13,514 has a porous, thereby the growth distance also takes place up to several [mu] m. 本実施例では上記の多孔質状の陽極酸化膜513、514の膜厚を7000Å 7000Å thickness of the porous anodic oxide films 513 and 514 in this embodiment
とする。 To. またこの陽極酸化膜513、514の膜厚は陽極酸化時間によって制御することができる。 The thickness of the anodic oxide film 513 and 514 can be controlled by the anodization time.

【0115】この時、前述の分断工程によりアルミニウムのパターン509、510、511は陽極酸化用配線から切り離されているので陽極酸化は行われない。 [0115] At this time, the anodized not performed since the pattern 509,510,511 aluminum is disconnected from a anodized wire by the aforementioned dividing step. 即ち、図5(B)に示す様に多孔質状の陽極酸化膜は形成されない。 That is, the porous anodic oxide film as shown in FIG. 5 (B) is not formed.

【0116】次に、図5(B)に示す多孔質状の陽極酸化膜513、514を形成したら、レジストマスク50 [0116] Next, when forming a porous anodic oxide film 513 and 514 shown in FIG. 5 (B), a resist mask 50
7を取り除く。 Remove the 7. そして、再度の陽極酸化を行うことにより、緻密な陽極酸化膜515、516を形成する。 By performing the anodic oxidation again to form a dense anodic oxide film 515 and 516. この陽極酸化工程は、前述の緻密な陽極酸化膜を形成したのと同じ条件で行う。 The anodic oxidation process is carried out under the same conditions to form a dense anodic oxide film described above.

【0117】ただし、形成する膜厚を500 〜2000Åとする。 [0117] However, the film thickness to form a 500 ~2000Å. この工程においては、多孔質状の陽極酸化膜51 In this step, the porous anodic oxide films 51
3、514の内部に電解溶液が進入するために図5 Figure 5 inside a 3,514 to electrolytic solution enters
(C)に示すように緻密で強固な陽極酸化膜515、5 Dense and strong anodic oxide film as shown in (C) 515,5
16が形成される。 16 is formed.

【0118】この陽極酸化膜の膜厚を1500Å以上というように厚くすると、後の不純物イオンの注入工程において、オフセットゲイト領域を形成することができる。 [0118] When increasing the thickness of the anodic oxide film and so above 1500 Å, the implantation step of the impurity ions after, it is possible to form the offset gate region.

【0119】また、この緻密な陽極酸化膜515、51 [0119] In addition, the dense anodic oxide film 515,51
6は、後の工程においてゲイト電極517、518の表面にヒロックが発生することを抑制するために機能する。 6, hillock in a later step on the surface of the gate electrode 517 functions to suppress the occurrence.

【0120】なお、陽極酸化用配線と切り離した他のアルミニウム膜にパターン510〜512は、この工程においても当然陽極酸化膜を形成されない。 [0120] The pattern 510 to 512 in addition to the aluminum film separated from the for anodic oxidation wires are not naturally form an anodic oxide film in this step. 従って、アルミニウムのパターン510、511が後にそのままゲイト電極となり、512が容量線となる。 Therefore, it becomes a gate electrode after the aluminum pattern 510, 511, 512 serves as a capacitance line.

【0121】次に、この状態においてソース/ドレイン領域を形成するための不純物イオンの注入を行う。 [0121] Next, impurity ions are implanted to form the source / drain regions in this state. まず始めにNチャネル型の薄膜トランジスタを作製するためにP(リン)イオンの注入を行う。 Performing implantation of P (phosphorus) ions to produce an N-channel type thin film transistor first.

【0122】このイオン注入は0.2 〜5 ×10 15 /cm 2 、好ましくは1 〜2 ×10 15 /cm 2という高いドーズ量でイオン注入法(イオンドーピング法)により行う。 [0122] carried out by the ion implantation is 0.2 ~5 × 10 15 / cm 2 , preferably ion implantation with a high dose of 1 ~2 × 10 15 / cm 2 ( ion doping). この工程において、高濃度に不純物が添加された領域519〜53 In this step, regions impurity at a high concentration was added 519-53
1が形成される。 1 is formed.

【0123】この時、519、520は後にコンタクトパッドと呼ばれる領域であり、521、522はそれぞれCMOS構造を構成するNチャネル型TFTのドレイン領域、ソース領域である。 [0123] At this time, 519 and 520 after the an area called contact pads 521 and 522 drain region of the N-channel TFT constituting the CMOS structure, respectively, for the source region.

【0124】また、523、526はそれぞれ図2〜図4を用いて説明したTFTのソース領域、ドレイン領域であり、524および525は浮島領域である。 [0124] In addition, 523,526 the source region of the TFT described with reference to respective FIGS. 2 4, a drain region, 524 and 525 are floating island region.

【0125】また、527、531はそれぞれマルチゲイト型TFTのソース領域、ドレイン領域であり、52 [0125] In addition, 527,531 is a source region, a drain region of the multi-gate type TFT, respectively, 52
8、529、530は活性層のチャネル同士を繋ぐ配線の様な役目を果たす導電領域となる。 8,529,530 becomes conductive region serves like a wire connecting channel between the active layer.

【0126】こうして図5(C)に示す様に高濃度不純物領域519〜531が形成された状態が得られる。 [0126] Thus the state of the high concentration impurity regions 519 to 531 are formed as shown in FIG. 5 (C) is obtained. 次に、酢酸とリン酸と硝酸とを混合した混酸を用いて、多孔質状の陽極酸化膜513、514を選択的に除去した後に、Pチャネル型TFTを構成する素子上にレジストマスク532を設けて再度Pイオンのイオン注入を行なう。 Next, using a mixed acid of acetic acid and phosphoric acid and nitric acid, after the porous anodic oxide film 513, 514 is selectively removed, the resist mask 532 on the element constituting the P-channel type TFT provided again ion implantation of P ions.

【0127】このイオン注入は、先のソース/ドレイン領域を形成する際よりも低ドーズ量でもって行なわれる。 [0127] The ion implantation is performed with a small dose than when forming a preceding source / drain regions. 本実施例では、0.1 〜5 ×10 14 /cm 2 、好ましくは0. In this embodiment, 0.1 ~5 × 10 14 / cm 2, preferably 0.
3 〜1×10 14 /cm 2という低いドーズ量でイオン注入法により行う。 3 carried out by ion implantation at a lower dose of ~1 × 10 14 / cm 2.

【0128】すると、前記高濃度不純物領域519〜5 [0128] Then, the high concentration impurity region 519-5
31と比較して不純物濃度の低い、低濃度不純物領域5 31 a low impurity concentration as compared with the low concentration impurity regions 5
33、534がCMOS構造を構成するNチャネル型T N-channel type 33,534 constitute a CMOS structure T
FTに形成される。 It is formed in the FT. さらに、自己整合的にチャネル領域535が形成される。 Furthermore, a self-aligned manner channel region 535 is formed. なお、チャネル領域535とドレイン領域521との間に配置された低濃度不純物領域5 The low concentration impurity regions disposed between the channel region 535 and drain region 521 5
33が通常LDD領域と呼ばれる領域である。 33 is a region commonly referred to as LDD regions. (図5 (Figure 5
(D)) (D))

【0129】次に、図6(A)に示す様に、Nチャネル型TFTを構成する素子(本実施例では、CMOS構造を構成する片方のTFTのみをP型とする)上にレジストマスク536を設け、P型導電性を付与する不純物イオンの注入を行う。 [0129] Next, as shown in FIGS. 6 (A), (in this embodiment, only one of the TFT constituting the CMOS structure and a P-type) element constituting the N-channel type TFT resist mask 536 on the the provided, impurity ions are implanted for imparting P-type conductivity. この際、図5(C)の高濃度不純物領域519、520をN型からP型へ反転させる必要があるため、1度目のPイオン注入よりも高いドーズ量でイオン注入を行う。 In this case, it is necessary to invert the high concentration impurity regions 519 and 520 shown in FIG. 5 (C) from N-type to P-type ion implantation is performed at a higher dose than the first time of P ion implantation.

【0130】本実施例では、このP型導電性を付与する不純物イオンとしてB(ボロン)イオンの注入を0.1 〜 [0130] In the present embodiment, as the impurity ions for imparting P-type conductivity B (boron) implantation of 0.1 ~ ion
2.5 ×10 16 /cm 2 、好ましくは0.5 〜1 ×10 16 /cm 2という高いドーズ量でイオン注入法により行う。 2.5 × 10 16 / cm 2, preferably carried out by ion implantation with a high dose of 0.5 ~1 × 10 16 / cm 2 .

【0131】上記不純物イオン(Bイオン)の注入工程により、Pチャネル型TFTを構成する活性層にはP型を示す領域537、538と、これより強いP型を示す領域539、540およびチャネル領域541が形成される。 [0131] The injection process of the impurity ions (B ions), an area 537 and 538 showing the P-type active layer constituting the P-channel TFT, and regions 539 and 540 and a channel region indicating the stronger P type which 541 is formed.

【0132】なお、本発明者らは領域537、538を実質的に後に形成するソース/ドレイン電極との電気的接触をとるためのパッド(コンタクトパッドと呼ぶ)として定義している。 [0132] The present inventors have defined regions 537 and 538 as a pad for establishing electrical contact with the source / drain electrodes to be formed later substantially (referred to as contact pads). また、領域539をソース領域、5 In addition, the region 539 a source region, 5
40をドレイン領域として定義する。 40 is defined as the drain region.

【0133】このようにソース領域539およびドレイン領域540は実質的に真性であった領域にBイオンのみを注入して形成されている。 [0133] The source region 539 and drain region 540 as being formed by injecting the region were substantially intrinsic B ions only. そのため、他のイオンが混在しないので不純物濃度の制御が用意なものとなり、 Therefore, control of the impurity concentration becomes ones prepared since other ions are not mixed,
整合性の良いPI接合を実現できる。 It can be realized consistent good PI junction. しかもイオン注入による結晶性の乱れも比較的小さなもので済む。 Moreover crystallinity disturbed by ion implantation also requires only relatively small.

【0134】従って、本実施例の構造ではPチャネル型TFTに対してはLDD領域は配置されない。 [0134] Thus, LDD regions for the P-channel type TFT in the structure of this embodiment is not arranged. ただし、 However,
Pチャネル型TFTはそれ自体で耐劣化性に優れるため、LDD領域を配置しなくても問題とはならない。 Since the P channel type TFT having excellent deterioration resistance itself, without placing an LDD region not a problem.

【0135】また、例えば図5(C)のイオン注入の段階でPチャネルTFT側の素子をレジストマスクで隠して図5(C)および図5(D)で説明した工程に従ってNチャネル型TFTを完成し、その後で今度はNチャネル型TFT側の素子をレジストマスクで隠して同様の工程でPチャネル型TFTを形成することもできる。 [0135] In addition, the N-channel type TFT according to the steps described in FIG. 5 concealed with a resist mask elements of the P channel TFT side in the ion implantation step, for example FIG. 5 (C) (C) and FIG. 5 (D) completed, then turn it is possible to form the P-channel type TFT in the same process hiding elements of N-channel type TFT side with the resist mask.

【0136】すると、多少工程数が増えるがNチャネル型TFTとPチャネル型TFTの両方にLDD領域を形成することができる。 [0136] Then, it is possible to somewhat number of steps is increased to form the LDD regions at both the N-channel type TFT and the P-channel type TFT.

【0137】次に、542の領域は図2〜図4を用いて説明したTFTのベース領域であり、実質的にはチャネル領域として機能する。 [0137] Then, the region of 542 is a base region of the TFT described with reference to FIGS. 2-4, in effect functions as a channel region. このベース領域542は浮島領域524、525によって分断されている様に見えるが、ゲイト電極510下に自己整合的に形成されるため図2(A)のベース領域206のように全て繋がっている。 The base region 542 looks like being separated by floating island regions 524 and 525 are all connected to the base region 206 shown in FIG. 2 (A) to be self-aligned manner under the gate electrode 510.

【0138】また、543〜545で示される領域はマルチゲイト型TFTのチャネル領域であり、ゲイト電極511によって自己整合的に形成される。 [0138] Also, the area indicated by 543 to 545 is the channel region of the multi-gate type TFT, and is formed in a self-aligned manner by the gate electrode 511.

【0139】なお、546で示される領域は実質的に真性な領域であるが、実際にTFTを駆動する際には容量線512に対して常に固定電圧が印加されるので常時オン状態、即ちチャネルを形成した導電性を有する状態となる。 [0139] Although the area indicated by 546 is a substantially intrinsic region, is always fixed voltage is applied to the capacitor line 512 when actually driving the TFT always on, or channel a state having the formed conductivity.

【0140】さらに、上記の不純物イオンの注入工程の後、レーザー光または赤外光または紫外光の照射を行うことによって、イオンの注入が行われた領域のアニールを行う。 [0140] Further, conducted after the implantation step of the impurity ions, by performing irradiation of laser light or infrared light or ultraviolet light, the annealing of the implanted is performed region of the ion. このアニールによって注入された不純物イオンの活性化と同時に活性層受けた損傷の回復を行うことができる。 Can be performed simultaneously active layer received restoration of damaged and activation of the implanted impurity ions by this annealing.

【0141】以上の様にして図6(A)に示す状態が得られたら、第1の層間絶縁膜547を3000Åの厚さに成膜する。 [0141] Once obtained the state shown in FIG. 6 (A) in the above manner, forming the first interlayer insulating film 547 to a thickness of 3000 Å. 第1の層間絶縁膜547としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。 As the first interlayer insulating film 547, it is possible to use a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.

【0142】次に、第1の層間絶縁膜547にコンタクトホールを形成して、ソース電極548〜551およびドレイン電極552〜554を形成する。 [0142] Next, contact holes are formed in the first interlayer insulating film 547, a source electrode 548 to 551 and the drain electrode 552 to 554. なお、552 In addition, 552
で示される様に、CMOS構造を構成するNチャネル型TFTおよびPチャネル型TFTのドレイン電極は接続した構造とする。 In As shown, the drain electrodes of N-channel type TFT and P-channel type TFT constituting the CMOS structure and the connected structure.

【0143】次に、第2の層間絶縁膜555を0.3 〜5 [0143] Next, a second interlayer insulating film 555 from 0.3 to 5
μmの厚さに成膜する。 It is formed to a thickness of μm. 第2の層間絶縁膜555としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂材料等を用いることができる。 As the second interlayer insulating film 555 may be used silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin material. (図6(B)) (FIG. 6 (B))

【0144】特に、ポリイミドなどに代表される有機性樹脂材料を用いると、容易に膜厚を稼ぐことができる上、比誘電率が低いため第2の層間絶縁膜555を介した寄生容量の形成を問題のないレベルとすることができる。 [0144] In particular, the use of organic resin materials typified by polyimide, easily on can earn thickness, formation of parasitic capacitance relative permittivity over a second interlayer insulating film 555 for low it is possible to make a no-level issues.

【0145】また、有機性樹脂材料は膜厚を容易に稼ぐことができるため、平坦化膜としての効果が大きいばかりでなく、製造工程のスループットが向上するといった利点を持っている。 [0145] Further, since the organic resin material which can earn easily thickness, not only a large effect as a planarizing film, the throughput of the manufacturing process has the advantage to improve.

【0146】次に、第2の層間絶縁膜555にコンタクトホールを形成し、その上に透明導電膜でなる画素電極556を形成する。 [0146] Next, the second interlayer insulating film 555 to form a contact hole, forming a pixel electrode 556 made of a transparent conductive film thereon. 本実施例では、画素電極556として1000Å厚のITO(Indium Tin Oxide) 膜を用いる。 In this embodiment, a 1000Å thick ITO (Indium Tin Oxide) film as the pixel electrode 556.

【0147】なお、この画素電極556はマルチゲイト型TFTのドレイン電極554と電気的に接続する様に形成する。 [0147] Incidentally, the pixel electrode 556 is formed so as to be electrically connected to the drain electrode 554 of the multi-gate type TFT. 画素電極(ITO膜)556とドレイン領域(珪素膜)531との接触抵抗は非線形であるので、直接接触するとコンタクト不良を起こしやすくなる。 The contact resistance between the pixel electrode (ITO film) 556 and the drain region (silicon film) 531 is nonlinear, it becomes easy to cause a contact failure when in direct contact.

【0148】従って、本実施例の様にドレイン電極55 [0148] Therefore, the drain electrode 55 as in this embodiment
4を介してドレイン領域531と電気的に接続する構造とすると、コンタクト不良のない良好なオーミックコンタクトが得られる。 When the drain region 531 and electrically connected to the structure via a 4, good ohmic contact without contact failure can be obtained.

【0149】また、コンタクトホールを形成する際に第2の層間絶縁膜555のみをエッチング除去すれば良いのも利点である。 [0149] Further, a second advantage of only the interlayer insulating film 555 may be etched away when forming the contact hole. すると、直接ドレイン領域531と接続するよりも製造工程を容易なものとし、形状を崩さずにコンタクトホールを形成できる。 Then, rather than directly connected to the drain region 531 and shall facilitate the manufacturing process, it can form a contact hole without destroying the shape.

【0150】以上の様にして、図6(C)に示す様なN [0150] In the above manner, such as shown in FIG. 6 (C) N
チャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS構造と、バッファ回路を構成する図2〜図4を用いて説明したTFTと、複数のゲイト電極を有するマルチゲイト型TFT(本実施例では、画素T A CMOS structure combining a channel type TFT and P-channel type TFT complementary, the TFT described with reference to FIGS constituting the buffer circuit, a multi-gate TFT having a plurality of gate electrodes (present in the example, pixel T
FT)とを同一基板上に形成することができる。 FT) and it can be formed on the same substrate.

【0151】図6(C)に示した様なCMOS構造は、 [0151] CMOS structure as shown in FIG. 6 (C),
主にシフトレジスタ回路、レベルシフタ回路、サンプリング回路、メモリ回路、CPU回路およびデジタル/アナログ変換回路等の低電圧駆動回路に専ら使用する。 Mainly shift register circuits, level shifter circuit, a sampling circuit, a memory circuit, exclusively used for low-voltage drive circuit such as a CPU circuit and a digital / analog converter circuit.

【0152】また、図2〜図4を用いて説明したTFT [0152] Further, TFT described with reference to FIGS
はバッファ回路等の様に高い耐圧性能を要求する高電圧駆動回路に専ら使用する。 Exclusively used for the high-voltage circuit requiring high pressure resistance as such a buffer circuit. なお、図6(C)ではNチャネル型TFTのみを記載しているが、実際に回路を構成する際は、Pチャネル型TFTを同時に形成して、CM Although described only N-channel type TFT in FIG. 6 (C), the time of actually constitute the circuit, to form a P-channel type TFT simultaneously, CM
OS構造を構成することも可能であることは言うまでもない。 It goes without saying that it is also possible to configure the OS structure.

【0153】また、LDD領域を配置しないマルチゲイト型TFTはアクティブマトリクス回路を構成する画素TFTとして専ら使用する。 [0153] The multi-gate TFT that does not place the LDD region exclusively used as a pixel TFT constituting the active matrix circuit. LDD領域を配置しない事は縞模様に見える表示欠陥を防ぐための対策となり、マルチゲイト型TFTの採用は耐圧を高めるための対策となる。 Do not place the LDD region is a measure to prevent the display defects that appear in stripes, the adoption of multi-gate type TFT will be measures to increase the breakdown voltage.

【0154】〔実施例2〕本実施例では、LDD領域を選択的に形成する手段について実施例1とは異なる手段を用いる場合の例を示す。 [0154] Example 2 In this embodiment, an example of a case of using a different means from the first embodiment the means for selectively forming an LDD region. 具体的には、多孔質の陽極酸化膜を一旦全てのアルミニウム膜側面に形成し、後に選択的に除去する場合の例である。 Specifically, to form once all the aluminum film side of the anodic oxide film is porous, an example when the selective removal later.

【0155】基本的な説明は実施例1と同様であるので、ここでは変更点のみを図7を用いて説明する。 [0155] Since the basic explanation is the same as the first embodiment, it will now be described with reference to FIG. 7 only change is.

【0156】まず、実施例1の工程に従って図5(A) [0156] First, FIG. 5 according to step Example 1 (A)
と同じ状態を得る。 You get the same state as. この際、全てのアルミニウムのパターンは、後に多孔質の陽極酸化膜の膜厚分だけ内側に細くなることを考慮して、ゲイト電極の設計寸法よりも若干太めにパターン形成しておくことが望ましい。 At this time, the pattern of all aluminum, after taking into account the fact that tapers only inside the film thickness of the anodic oxide film is porous, it is desirable to patterned slightly thicker than the design dimension of the gate electrode .

【0157】次に、実施例1の2度目の陽極酸化と同じ条件で陽極酸化を行い、全てのアルミニウムのパターンの側面に多孔質の陽極酸化膜701〜705を形成する。 [0157] Next, the anodic oxidation under the same conditions as his second anodization of Example 1, to form an anodic oxide film 701 to 705 of the porous side of the patterns of all of the aluminum. (図7(A)) (FIG. 7 (A))

【0158】次に、アルミニウムのパターン上に配置されていたレジストマスク507を除去し、再度、緻密な陽極酸化膜の形成を行う。 [0158] Next, a resist mask 507 which has been placed on the aluminum pattern is removed, again, performing a dense anodic oxide film is formed. 本実施例では、実施例1と異なり陽極酸化用配線の分断を行っていないので、全てのアルミニウムのパターンに緻密な陽極酸化膜706〜7 In this embodiment, since not performed dividing the wiring for anodic oxidation unlike the first embodiment, a dense anodic oxide film to the pattern of all aluminum 706-7
10が形成される。 10 is formed. (図7(B)) (FIG. 7 (B))

【0159】次に、CMOS構造を構成するNチャネル型TFTおよびPチャネル型TFTを覆って再びレジストマスク711を形成する。 [0159] Next, a resist mask 711 again covers the N-channel type TFT and P-channel type TFT constituting the CMOS structure. (図7(C)) (FIG. 7 (C))

【0160】この状態で酢酸、リン酸、硝酸を混合した混酸を用いて多孔質の陽極酸化膜708〜710の除去を行う。 [0160] acetic acid, phosphoric acid, a porous removal of the anodized film from 708 to 710 of using a mixed acid of nitric acid carried out in this state.

【0161】以上の過程を経て図7(D)に示す様な構造が得られる。 [0161] such as shown in FIG. 7 (D) through the above process structure. この構造は基本的に図5(C)に示す構造と同一のものとなる(緻密な陽極酸化膜708〜71 This structure becomes essentially 5 to the structure identical to that shown (C) (dense anodic oxide film 708 to 71
0が形成されている点のみ異なる)。 Only in that 0 is formed differently).

【0162】従って、以降の工程は実施例1に従えば基本的には図6(C)に示す様な状態が得られる。 [0162] Thus, subsequent steps are the state such as shown in FIG. 6 (C) is obtained essentially according to Example 1. ただし、本実施例では、全てのゲイト電極、ゲイト配線および容量線に緻密な陽極酸化膜706〜710が形成される点が実施例1とは異なる。 However, in this embodiment, the point that all of the gate electrode, the dense anodic oxide film 706 to 710 to the gate line and the capacitor line are formed is different from the first embodiment.

【0163】即ち、本実施例によればゲイト電極やゲイト配線等に発生するヒロックやウィスカーを効果的に抑制することが可能であり、これら突起物に起因する配線間ショート(短絡)などを防止することができる。 [0163] That is, according to this embodiment it is possible to effectively suppress hillocks or whiskers generated in the gate electrode and the gate wiring line or the like, prevent a short circuit between the conductive wiring layers caused by these projections (short) can do.

【0164】〔実施例3〕実施例1では、アクティブマトリクス回路、即ち画素TFTの全てをNチャネル型T [0164] Example 3 In Example 1, the active matrix circuit, i.e. every pixel TFT N-channel type T
FTで構成する例を示したが、画素TFTをPチャネル型TFTで構成しても良い。 It shows an example of configuring in FT, but may constitute a pixel TFT of a P-channel type TFT.

【0165】画素TFTをPチャネル型TFTとするには、図6(A)に示す工程において画素TFTとなる領域にはレジストマスク536を配置しない構成とし、B [0165] To the pixel TFT P-channel TFT, a structure that does not place a resist mask 536 is a region to be a pixel TFT in the step shown in FIG. 6 (A), B
イオンの注入を行えば良い。 It may be performed the implantation of ions.

【0166】画素TFTをPチャネル型TFTとすると、画素TFTの耐劣化性が向上するため、信頼性の高い画像表示領域を構成することができる。 [0166] When the pixel TFT and P-channel type TFT, for improving deterioration resistance of the pixel TFT, it is possible to constitute a highly reliable image display area.

【0167】〔実施例4〕実施例1では、バッファ回路を構成する図2〜図4を用いて説明したTFTをNチャネル型TFTで構成する例を示したが、Pチャネル型T [0167] [Example 4] In Example 1, an example of constituting the TFT described with reference to FIGS constituting the buffer circuit in N-channel type TFT, P-channel type T
FTで構成しても良い。 It may be constituted by FT. また、Nチャネル型とPチャネル型の両方を形成してCMOS構造を構成することも可能である。 It is also possible to configure a CMOS structure to form both N-channel and P-channel type.

【0168】バッファ回路をPチャネル型TFTで構成するには、図6(A)に示す工程においてバッファ回路を構成するTFTとなる領域にはレジストマスク536 [0168] The buffer circuit composed of a P-channel TFT, resist masks 536 in a region to be a TFT constituting the buffer circuit in the step shown in FIG. 6 (A)
を配置しない構成とし、Bイオンの注入を行えば良い。 And not to arrange for, may be performed implantation of B ions.

【0169】バッファ回路をPチャネル型TFTで構成すると、従来の高い耐圧性に加えてさらに耐劣化性も向上するため、信頼性の高い画像表示領域を構成することが可能である。 [0169] When the buffer circuit is composed of a P-channel TFT, and to further improved degradation resistance in addition to the conventional high pressure resistance, it is possible to construct a highly reliable image display area.

【0170】〔実施例5〕本発明においてアクティブマトリクス回路を構成する画素TFTに対してLDD領域を設けない理由として、LDD領域に起因するオン電流のバラツキが、縞模様に見える表示欠陥の原因となっていることは既に述べた。 [0170] The reason for not providing the LDD region for the pixel TFT constituting the active matrix circuit in Example 5 present invention, the variation of the ON current caused by the LDD region, and causes a display defect appears streaked that it is has already been described.

【0171】しかし、本発明により画素TFTにLDD [0171] However, LDD to the pixel TFT in accordance with the present invention
領域を配置しない構成としても、例えばソース領域やドレイン領域の導電性がバラツキを持ってしまえば、その影響を受けてオン電流にもバラツキが発生してしまう。 Be configured to not disposed region, for example, once conductive source region and a drain region with a variation, thus variations also occur on current affected.

【0172】従って、ソース領域およびドレイン領域を形成するN型もしくはP型の導電層のシート抵抗は、そのバラツキの影響が階調表示に悪影響を及ぼさない程度にまで十分小さくなくてはならない。 [0172] Accordingly, the sheet resistance of the N type or P type conductive layer to form source and drain regions must be sufficiently small to such an extent that the influence of the variation does not adversely affect the gradation display.

【0173】本発明者らの解析結果によれば、ソース領域およびドレイン領域のシート抵抗が1×10 3 Ω/□以下、好ましくは0.5 ×10 3 Ω/□以下であれば、上記問題を生じない表示装置を構成することが可能である。 According to [0173] The present inventors' analysis result, the sheet resistance of the source region and the drain region 1 × 10 3 Ω / □ or less, if preferably 0.5 × 10 3 Ω / □ or less, resulting the problem it is possible to configure the display device without.

【0174】なお、実施例1に示した条件による不純物イオン注入を行った場合、N型とP型のどちらのソース領域およびドレイン領域のシート抵抗も、300 〜500 Ω [0174] Incidentally, in the case of performing the impurity ion implantation according to conditions described in Example 1, also the sheet resistance of both N-type and P-type source and drain regions, 300 to 500 Omega
/□の範囲に納まるものであった。 / □ was intended to fall within the range of.

【0175】〔実施例6〕実施例1または実施例2において、図6(C)に示される様に図2〜図4を用いて説明したTFTは低濃度不純物領域を配置しない構成であったが、低濃度不純物領域を配置した構成とすることも可能である。 [0175] In Example 6 Example 1 or Example 2, TFT described with reference to FIGS As shown in FIG. 6 (C) is a configuration that does not place a low concentration impurity region but it is also possible to adopt a configuration of arranging the low-concentration impurity regions.

【0176】実施例1に記載した方法に従って選択的に低濃度不純物領域を設ける場合、多孔質の陽極酸化膜を形成しないアルミニウムのパターンを陽極酸化用配線と切り離す際に、図2〜図4を用いて説明したTFTのゲイト電極となるアルミニウムのパターンを切り離さなければ良い。 [0176] When providing a selective low-concentration impurity regions according to the method described in Example 1, when disconnecting the pattern of aluminum that does not form an anodic oxide film of the porous and for anodic oxidation wire, 2 to 4 aluminum pattern as a TFT of the gate electrode described with reference should be disconnected to.

【0177】こうすることで、2度目の陽極酸化の際に多孔質の陽極酸化膜が形成されるので、実施例1と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。 [0177] By so doing, the porous anodic oxide film during the second time anodization is formed, it can be arranged low concentration impurity region by performing the same ion implantation step as in Example 1 it is.

【0178】また、実施例2に記載した方法に従って選択的に低濃度不純物領域を設ける場合、図7(C)の工程において、図2〜図4を用いて説明したTFTをレジストマスク712で覆ってしまえば良い。 [0178] When selectively providing the low concentration impurity regions according to the method described in Example 2, in the step of FIG. 7 (C), the covering TFT described with reference to FIGS resist mask 712 and may once.

【0179】こうすることで、多孔質の陽極酸化膜70 [0179] In this way, the porous anodic oxide film 70 of
3を残すことができるので実施例1と同様のイオン注入工程を行えば低濃度不純物領域を配置することが可能である。 Since 3 can be left it is possible to arrange the low-concentration impurity region by performing the same ion implantation step as in Example 1.

【0180】以上の様にして、図2〜図4を用いて説明したTFTに低濃度不純物領域を配置した場合の活性層の構成を図8に示す。 [0180] In the above manner, Figure 8 shows the structure of the active layer in the case where a low-concentration impurity regions of the TFT described with reference to FIGS.

【0181】図8において、活性層801にはソース領域802、浮島領域803〜805、ドレイン領域80 [0181] In FIG. 8, the source region 802 in the active layer 801, floating island region 803 to 805, the drain region 80
6が同じ濃度の不純物イオンを注入して形成されている。 6 is formed by implanting impurity ions of the same concentration. また、図示しないゲイト電極で遮蔽されて不純物イオンの注入されなかった領域はベース領域807を形成する。 Further, unimplanted regions of shielded by the gate electrode (not shown) impurity ions to form a base region 807.

【0182】そして、上記2通りの方法により低濃度に不純物イオンを注入することにより浮島領域803〜8 [0182] Then, floating island region 803-8 by implanting impurity ions at a low concentration by the method of the above two
05の周辺にはそれぞれ低濃度不純物領域808〜81 Each of the periphery of the 05 low-concentration impurity regions 808 to 81
2が形成される。 2 is formed.

【0183】この図2〜図4を用いて説明したTFTはオフ動作時において、浮島領域803〜805とベース領域(この時、浮島領域とは逆の導電型を示している) [0183] In FIG. 2 to FIG. 4 TFT is OFF operation described with reference to, floating island region 803 to 805 and the base region (at this time, shows a conductivity type opposite to that of the floating island region)
との間にはPN接合が形成される。 PN junction is formed between the. 半導体膜が多結晶状態や微結晶状態にある時は、この接合部分で強電界による劣化や接合状態の変化は生じやすい。 When the semiconductor film is in a polycrystalline state and microcrystalline state is likely to occur variation of the degradation or bonding state by a strong electric field in the junction.

【0184】この様な時、図8に示す低濃度不純物領域808〜812は、上記PN接合部分に形成される強電界を緩和することができる点で有意である。 [0184] When such a low concentration impurity regions 808 to 812 shown in FIG. 8 is a significant in that it can alleviate the strong electric field formed in the PN junction.

【0185】また、低濃度不純物領域812はオン動作時において導電領域813とドレイン806との間に形成される強電界を緩和するLDD領域となる。 [0185] The low concentration impurity regions 812 is an LDD region to alleviate the strong electric field formed between the conductive region 813 and the drain 806 during ON operation. なお、ここで導電領域812とは、浮島領域803〜805と反転したベース領域807とで構成される領域を意味する。 Here, the conductive region 812 refers to a region composed of the base region 807 which is inverted floating island region 803 to 805.

【0186】また、上記方法以外に別の手段によりLD [0186] In addition, LD by other means in addition to the above-mentioned method
D領域を形成することもできる。 It is also possible to form the D region. 例えば、活性層を構成する島状の半導体層を形成した後、必要箇所以外をレジストマスク等で隠して、所望の位置に選択的に不純物イオンを注入する。 For example, after forming the island-like semiconductor layers constituting the active layer, hiding than necessary portions with a resist mask or the like, selectively implanting impurity ions in the desired position. ただし、不純物イオンのドーズ量は、 However, the dose of the impurity ions,
後に形成するソース/ドレイン領域よりも低濃度とする。 The lower concentration than the source / drain regions to be formed later.

【0187】以上の様に、本実施例に従い図8に示す様な活性層を有する薄膜トランジスタを形成し、それを用いてバッファ回路を構成すると高い信頼性を有する回路を構成することができる。 [0187] As described above, it is possible according to the present embodiment forms a thin film transistor having an active layer, such as shown in FIG. 8, in a circuit having a high reliability to constitute a buffer circuit using it.

【0188】〔実施例7〕実施例1において、非晶質珪素膜を結晶化する際に結晶化を助長する触媒として利用する金属元素は、結晶化後の珪素膜中に残留することで何らかの悪影響を与える可能性があり好ましいものではない。 [0188] In Example 7 Example 1, the metal element used as a catalyst for promoting crystallization during the crystallization of the amorphous silicon film, some by remaining in the silicon film after crystallization There are not preferred can adversely affect.

【0189】本発明者らの研究によれば、金属元素が偏析した場合にそこが電流の流れる経路となってオフ電流が増加する可能性が示唆されている。 According to [0189] The present inventors' study, possibly off-current increases a flowing path there a current when the metal element is segregated have been suggested.

【0190】特に、低オフ電流を要求する画素TFTにとってはオフ電流の増加は致命的な問題であり、画素電極の電荷保持時間、延いては液晶表示装置の画像表示能力に影響を与える。 [0190] In particular, an increase in off current for the pixel TFT that require low off-current is a fatal problem, the charge retention time of the pixel electrodes, by extension affect the image display capability of the liquid crystal display device.

【0191】そこで、本実施例では非晶質珪素膜に結晶化を助長する金属元素を導入する結晶化方法を採用するにあたって、アクティブマトリクス回路には金属元素を導入せず、周辺駆動回路には金属元素を導入する場合の例を示す。 [0191] Therefore, when the present embodiment employs a crystallization method of introducing a metal element which promotes crystallization in the amorphous silicon film, the active matrix circuit without introducing a metal element, the peripheral drive circuit an example of a case of introducing a metal element.

【0192】結晶化を助長する金属元素を用いた結晶性珪素膜の形成方法についての詳細は本発明者らによる特開平6-232509号公報、特開平7-321339号公報に記載されているので、ここでは説明を省略することとする。 [0192] JP-A 6-232509 discloses according detail the present inventors of a method for forming a crystalline silicon film using a metal element for promoting crystallization, since they are described in JP-A-7-321339 , where the description is omitted. 当該公報によれば、金属元素としてはNi(ニッケル)元素を用いるのが好ましい。 According to the publication, it is preferable to use Ni (nickel) element as the metal element.

【0193】本実施例では、実施例1と同様の工程に従って非晶質珪素膜まで成膜したら、酸化珪素膜を500 〜 [0193] In the present embodiment, after depositing to the amorphous silicon film according to the same process as in Example 1, a silicon oxide film 500 to
1000Åの厚さに堆積する。 Deposited to a thickness of 1000Å. この酸化珪素膜は金属元素(本実施例ではニッケルを例にとる)を選択的に導入するためのマスク材として機能するものである。 This silicon oxide film functions as a mask material for selectively introducing a metal element (taken as an example of nickel in this example).

【0194】酸化珪素膜を堆積したら、周辺駆動回路を構成する領域のみに選択的に窓を設け、その上にニッケル元素の導入を行う。 [0194] After depositing a silicon oxide film, only regions constituting a peripheral driving circuit selectively a window, the introduction of the nickel element thereon. ニッケル元素の導入はニッケル塩溶液をスピンコートして、ニッケル元素を含んだ水膜を非晶質珪素膜表面に形成することにより行われる。 The introduction of nickel element nickel salt solution was spin-coated, is carried out by forming a water film containing nickel element amorphous silicon film surface.

【0195】この状態で600 ℃4hr 程度の加熱処理を施すと、窓を開けた領域にのみニッケル元素が導入されているので、その領域のみで結晶化が進行する。 [0195] When subjected to a heat treatment at about 600 ° C. 4hr In this state, since the nickel element has been introduced only in the region opened the window, crystallization proceeds only in that area. 即ち、周辺駆動回路となる領域は結晶性珪素膜となり、アクティブマトリクス回路となる領域は非晶質珪素膜のままとなる。 That is, the region where the peripheral drive circuit becomes a crystalline silicon film, region serving as an active matrix circuit remains in the amorphous silicon film.

【0196】その後、酸化珪素膜でなるマスク材を除去して、基板全体に対してエキシマレーザーによるレーザーアニール処理を施すことにより、結晶性珪素膜の結晶化向上および非晶質珪素膜の結晶化を同時に行う。 [0196] Thereafter, by removing the mask material made of a silicon oxide film, by performing laser annealing process by the excimer laser for the entire substrate, a crystallized crystallization enhancing and amorphous silicon film of the crystalline silicon film carried out at the same time.

【0197】以上の過程を経ると、周辺駆動回路はニッケル元素を含有した結晶性珪素膜で構成され、アクティブマトリクス回路はニッケル元素を含有しない結晶性珪素膜で構成することができる。 [0197] When going through the above process, the peripheral driver circuits are formed of the crystal silicon film containing nickel, the active matrix circuit may comprise a crystalline silicon film containing no nickel.

【0198】本実施例に示す構成とすると、アクティブマトリクス回路を構成する画素TFTの活性層にはニッケルのような金属元素が含まれない。 [0198] With the structure shown in this embodiment, the active layer of the pixel TFT constituting the active matrix circuit does not contain a metal element such as nickel. 従って、低オフ電流特性を有する画素TFTを形成できるので、高い画像表示能力を有する表示装置を作製することが可能となる。 Accordingly, it is possible to form a pixel TFT having a low off current characteristics, it is possible to produce a display device having a high image display capability.

【0199】〔実施例8〕本実施例ではゲイト電極として導電性を付与した結晶性珪素膜を用いるシリコンゲイト型TFTを用いる場合の例を示す。 [0199] In Example 8 This example shows a case of using a silicon-gate TFT using a crystalline silicon film having conductivity as the gate electrode. シリコンゲイト型TFTでは、LDD領域の形成方法が実施例1や実施例2とは異なるので、そこに注目して説明することとする。 In the silicon gate type TFT, and therefore the method of forming the LDD region is different from the first and second embodiments, and it will be described focusing on it. 説明は図9を用いて行う。 Description will be given with reference to FIG.

【0200】まず、図9においてガラス基板901上には酸化珪素膜でなるバッファ層902が2000Åの厚さに成膜され、その上に周辺駆動回路を構成するTFTの活性層903と、アクティブマトリクス回路を構成するT [0200] First, in FIG. 9 on the glass substrate 901 is formed to a thickness of a buffer layer 902 made of a silicon oxide film 2000 Å, an active layer 903 of the TFT constituting the peripheral drive circuit thereon, an active matrix T that make up the circuit
FTの活性層904とを形成する。 Forming an active layer 904 of the FT. (図9(A)) (FIG. 9 (A))

【0201】活性層を構成する手段については実施例1 [0201] For the means constituting the active layer Example 1
で既に説明したので、ここでの説明は省略する。 In has already been described, the description thereof is omitted here.

【0202】次に、活性層903、904を覆って酸化珪素膜でなるゲイト絶縁膜905を1200Åの厚さに成膜する。 [0202] Next, the formation of the gate insulating film 905 made of a silicon oxide film covering the active layers 903 and 904 to a thickness of 1200 Å.

【0203】そして、ゲイト絶縁膜905上に図示しない導電性を付与した結晶性珪素膜を成膜し、パターニングしてゲイト電極906、907を形成する。 [0203] Then, the crystalline silicon film having conductivity (not shown) on the gate insulating film 905 is deposited, and patterned to form gate electrodes 906 and 907. 図示しない導電性を付与した結晶性珪素膜は、真性の結晶性珪素膜を成膜した後に一導電性を付与する不純物イオンを注入して形成する方法をとっても良い。 Crystalline silicon film having conductivity (not shown) may take the method of forming by implanting impurity ions which imparts one conductivity after forming the crystalline silicon film of intrinsic.

【0204】こうして、ゲイト電極906、907が得られたら、不純物イオンの注入を行い、ソース領域90 [0204] Thus, when the gate electrode 906 and 907 is obtained, is implanted impurity ions, the source region 90
8、911およびドレイン領域910、913を形成する。 Forming a 8,911 and drain regions 910,913. 例えば、Nチャネル型TFTを作製する場合、不純物イオンとしてPイオンを用いれば良い。 For example, the case of manufacturing an N-channel type TFT, and may be used P ions as impurity ions.

【0205】また、ゲイト電極906、907の直下は不純物イオンが注入されず、実質的に真性な領域90 [0205] Further, directly under the gate electrode 906, 907 is not implanted impurity ions, substantially intrinsic region 90
9、912が自己整合的に形成される。 9,912 is formed in a self-aligned manner. なお、領域90 It should be noted that the area 90
9の一部および領域912は後にチャネル形成領域となる。 And part regions 912 of 9 serves as a channel formation region after.

【0206】こうして、図6(B)の状態が得られる。 [0206] Thus, the state shown in FIG. 6 (B) is obtained.
図6(B)の状態が得られたら、ゲイト電極906、9 When is obtained the state of FIG. 6 (B), the gate electrode 906,9
07の形成に利用した図示しないレジストマスクを除去し、再びレジストマスク914、915を形成する。 The resist mask (not shown) was used to form 07 is removed, and a resist mask 914 and 915 again. 本実施例の特徴は、レジストマスク914はゲイト電極9 This embodiment is characterized in the resist mask 914 is a gate electrode 9
06のみを覆う様に形成し、レジストマスク915はアクティブマトリクス回路側の素子全体を覆う様に形成する点にある。 06 only was formed to cover the resist mask 915 is in the point of forming to cover the whole device of an active matrix circuit side.

【0207】このような状態で、フッ素系ガスを用いたドライエッチング法によりゲイト電極906の等方的なエッチングを行う。 [0207] In such a state, the isotropic etching of the gate electrode 906 by a dry etching method using a fluorine-based gas. この時、ゲイト電極906の上面にはレジストマスク914が存在するので図6(C)の矢印が示す様な方向にエッチングが進行する。 At this time, since the resist mask 914 is present on the upper surface of the gate electrode 906 is etched in the direction as indicated by the arrow shown in FIG. 6 (C) proceeds.

【0208】次に、ゲイト電極906のエッチングが終了したら、レジストマスク914、915を除去して再度不純物イオンの注入を行う。 [0208] Next, when etching the gate electrode 906 is completed, the injection again impurity ions by removing the resist mask 914 and 915. この不純物イオンの注入工程は前の不純物イオン注入工程と同じ不純物イオンを、前回よりも低いドーズ量で行う。 The implantation process is the same impurity ions in the previous impurity ion implantation process of the impurity ions is carried out at a lower dose than the previous. (図6(D)) (FIG. 6 (D))

【0209】こうして、916、917で示される領域にはソース領域908やドレイン領域910と比較して低濃度に不純物イオンの注入された低濃度不純物領域が形成される。 [0209] Thus, the implanted lightly doped regions of the impurity ions at a low concentration compared to the source region 908 and drain region 910 in the area indicated by 916, 917 are formed. なお、低濃度不純物領域916、917で挟まれた領域918はチャネル形成領域となる。 The region 918 sandwiched between the low-concentration impurity regions 916 and 917 serves as a channel formation region.

【0210】この時、チャネル形成領域918とドレイン領域910との間に配置される低濃度不純物領域91 [0210] At this time, the low concentration impurity regions 91 disposed between the channel forming region 918 and drain region 910
7はLDD領域と一般的に呼ばれている。 7 is called an LDD region and general. LDD領域9 LDD region 9
17はチャネル/ドレイン接合部にかかる強電界を緩和する効果を有する。 17 has the effect of alleviating the strong electric field applied to the channel / drain junction.

【0211】また、2度目の不純物イオン注入工程を行わなければ、領域916、917は実質的に真性のまま残り、ゲイト電極906により電圧を印加されないオフセットゲイト領域とすることができる。 [0211] Also, to be carried out for the second time the impurity ion implantation process, regions 916 and 917 may be substantially remains rest, offset gate area which is not energized by the gate electrode 906 of the intrinsic.

【0212】領域916、917をオフセットゲイト領域とした場合においても、領域916、917は単なる抵抗成分として機能し、チャネル/ドレイン接合部にかかる強電界を緩和する効果を有する。 [0212] Also in the case where the region 916, 917 was offset gate regions, regions 916 and 917 functions as a mere resistive component has an effect of alleviating the strong electric field applied to the channel / drain junction.

【0213】以上の様にして図6(D)に示す状態が得られる。 [0213] In the above manner the state shown in FIG. 6 (D) is obtained. これ以降の工程は実施例1と同様であるので説明は行わない。 The subsequent steps are not performed and therefore description is the same as the first embodiment. 本実施例によれば、シリコンゲイト型T According to this embodiment, the silicon-gate type T
FTを作製する場合において選択的にLDD領域を配置することが可能となり、本発明を実施することができる。 Selectively it is possible to arrange the LDD regions in the case of manufacturing the FT, it is possible to implement the present invention.

【0214】〔実施例9〕実施例1および実施例2では、薄膜トランジスタとしてプレーナ型TFTを形成する例を示したが、他のタイプのTFT、例えば逆スタガ型TFTを用いて本発明を実施することも可能である。 [0214] [Example 9] In Example 1 and Example 2, an example of forming a planar type TFT as a thin film transistor, to implement the invention using other types of TFT, for example, the inverted stagger type TFT it is also possible.

【0215】例えば、図6(C)に示す様なCMOS構造を構成するTFTを形成する場合でも、図2〜図4を用いて説明したTFTを形成する場合でも基本的には同一手段により逆スタガ型TFTを構成することが可能である。 [0215] For example, even in the case of forming the TFT constituting the CMOS structure as shown in FIG. 6 (C), the inverse of the same unit is basically even when forming the TFT described with reference to FIGS it is possible to configure a staggered TFT.

【0216】そこで、本実施例では一般的な構造を有する逆スタガ型TFTの作製工程例について、アクティブマトリクス回路と周辺駆動回路とに区別して説明する。 [0216] Therefore, a manufacturing process example of a reverse stagger TFT having a general structure in this embodiment will be described with distinction the active matrix circuit and a peripheral driving circuit.
説明は図10を用いて行う。 Description will be given with reference to FIG. 10. なお、逆スタガ型TFTの作製工程についての詳細は特開平5-275452号公報に記載されているので参照すると良い。 The details of a manufacturing process of a reverse stagger type TFT may Referring since they are described in JP-A-5-275452.

【0217】まず、図10(A)において11は絶縁表面を有する基板(例えば、バッファ層を設けたガラス基板や石英基板)である。 [0217] First, 11 in FIG. 10 (A) is a substrate (e.g., a glass substrate, a quartz substrate provided with a buffer layer) having an insulating surface. その上には導電性材料でなるゲイト電極12、13が形成される。 Its gate electrodes 12 and 13 made of a conductive material is formed on.

【0218】このゲイト電極12、13は後の珪素膜の結晶化を考慮して耐熱性に優れた材料であることが望ましい。 [0218] It is desirable the gate electrodes 12 and 13 is a material excellent in heat resistance in consideration of the crystallization of silicon film after. また、ゲイト電極12は周辺駆動回路を構成するTFTに使用され、13はアクティブマトリクス回路を構成するTFTに使用されるものとする。 Further, gate electrode 12 is used for the TFT constituting a peripheral drive circuit, 13 is assumed to be used in the TFT constituting the active matrix circuit.

【0219】また、耐圧を高めるために公知の技術である陽極酸化法によりゲイト電極12、13の表面および側面に陽極酸化膜を形成してもよい。 [0219] It is also possible to form an anodic oxide film on the surface and side surfaces of the gate electrodes 12 and 13 by an anodic oxidation method is a known technique in order to increase the breakdown voltage.

【0220】次に、ゲイト絶縁膜として機能する酸化珪素膜14をプラズマCVD法により形成し、その上に図示しない非晶質珪素膜をプラズマCVD法や減圧熱CV [0220] Then, a silicon oxide film 14 which functions as a gate insulating film formed by plasma CVD method, an amorphous silicon film (not shown) thereon a plasma CVD method or a low pressure thermal CV
D法により形成する。 Formed by the D method. この図示しない非晶質珪素膜は実施例1で示した手段により結晶化され、活性層を構成する結晶性珪素膜15となる。 Amorphous silicon film this is not shown is crystallized by means shown in Example 1, a crystalline silicon film 15 constituting the active layer. (図10(A)) (FIG. 10 (A))

【0221】また、非晶質珪素膜を結晶化するのではなく、直接結晶性珪素膜を成膜することも可能である。 [0221] Further, instead of crystallizing an amorphous silicon film, can be deposited directly crystalline silicon film. 結晶性珪素膜の成膜は減圧熱CVD法を用いれば良い。 Deposition of the crystalline silicon film may be used pressure thermal CVD method.

【0222】次に、結晶性珪素膜15が得られたらパターニングを行い、周辺駆動回路を構成するTFTに用いる活性層16と、アクティブマトリクス回路を構成するTFTに用いる活性層17を形成する。 [0222] Next, patterning is performed When the crystalline silicon film 15 is obtained, an active layer 16 for use in TFT constituting a peripheral driving circuit, an active layer 17 for use in TFT constituting the active matrix circuit.

【0223】活性層の形成方法は上記手段に限ったものではなく、例えばチャネル形成領域上(ゲイト電極上) [0223] forming method of the active layer is not limited to the above means, for example, a channel formation region (the gate electrode)
にレジストマスクを配置して、その上から不純物イオンの注入を行い、レジストの除去、パターニングを施した後にレーザーアニールを行って結晶化とソース領域およびドレイン領域の形成とを同時に行っても良い。 To place the resist mask, impurity ions are implanted from above, removal of the resist, and formation of crystallization by performing the laser annealing source and drain regions may be performed simultaneously after performing patterning.

【0224】また、前記手段において、不純物イオンの注入の代わりにレジストマスクを配置した状態で導電性を付与した非晶質珪素膜を堆積し、それを不純物イオンの供給源としてソース領域およびドレイン領域の形成を行う方法もとれる。 [0224] Further, in the means by depositing an amorphous silicon film conductive in the state in which the resist mask was applied instead of the implantation of impurity ions, a source region and a drain region thereof as a source of impurity ions also a method of performing the formation take.

【0225】次に、活性層16、17に対してUV光の照射を行い、図示しない薄い酸化膜を活性層16、17 [0225] Next, irradiation of UV light to the active layer 16, 17, the active layer of a thin oxide film (not shown) 16, 17
の表面に形成する。 It is formed on the surface of. この図示しない酸化膜は、後に形成するレジストマスクと活性層16、17とが直接触れない様にするための保護膜として機能する。 The not-shown oxidized film, the resist mask and the active layer 16, 17 to be formed later to function as a protective film for the like not touch.

【0226】次に、図示しないレジストマスクを成膜して、それを裏面露光法によりパターニングしてチャネル形成領域上にのみにレジストマスク18、19を残す。 [0226] Next, by forming a resist mask (not shown), leaving the resist mask 18, 19 only is patterned by backside exposure technique over the channel formation region it.
こうして形成されたレジストマスク18、19は後のイオン注入工程においてマスク材として機能することになる。 Resist mask 18, 19 thus formed is made to function as a mask material in the ion implantation process after. (図10(B)) (FIG. 10 (B))

【0227】次に、一導電性を付与する不純物を露出した活性層16、17に対して注入する。 [0227] Next, inject the active layer 16, 17 exposed the impurity imparting one conductivity type. この工程は公知のイオン注入法によればよい。 This step may according to the known ion implantation method.

【0228】こうして、活性層16、17にはソース領域20、22およびドレイン領域21、23が形成される。 [0228] Thus, the source regions 20, 22 and the drain region 21, 23 is formed on the active layer 16, 17. (図10(C)) (FIG. 10 (C))

【0229】次に、一旦レジストマスク18、19を除去して、再度レジストマスク24、25を形成する。 [0229] Then, once the resist mask 19 is removed, a resist mask 24 and 25 again. この際、レジストマスク24は先に形成したレジストマスク18よりも細く形成しておくことが重要である。 At this time, the resist mask 24 is important to keep thinner than the resist mask 18 formed previously. この細くした分が後に形成されるLDD領域の領域幅となる。 The thin the minute a region width of the LDD regions to be formed later.

【0230】また、レジストマスク25はアクティブマトリクス回路を構成する側のTFTの全面を覆うようにして形成する。 [0230] The resist mask 25 is formed so as to cover the entire surface side of the TFT constituting the active matrix circuit. 即ち、LDD領域が形成されないようにマスクを形成する。 That is, a mask so that the LDD region is not formed.

【0231】そして、前回よりも低いドーズ量でもって、同じ導電性を付与する不純物イオンの注入を行い、 [0231] Then, with a low dose than the previous, it is implanted impurity ions for imparting the same conductivity,
低濃度不純物領域26、27を形成する。 Forming a low concentration impurity regions 26, 27. また、この時レジストマスク24によって不純物イオンの注入が行われなかった領域はチャネル形成領域28となる。 A region implantation of impurity ions is not performed by the time the resist mask 24 serves as a channel formation region 28.

【0232】なお、チャネル形成領域28とドレイン領域21との間に配置された低濃度不純物領域を一般的にはLDD領域と呼んでいる。 [0232] Incidentally, in general a low concentration impurity region disposed between the channel forming region 28 and the drain region 21 is referred to as LDD regions.

【0233】こうして、図10(D)に示す状態が得られる。 [0233] Thus, the state shown in FIG. 10 (D) is obtained. この状態において、周辺駆動回路(主としてシフトレジスタ回路やサンプリング回路)を構成するTFT In this state, TFT constituting the peripheral drive circuit (mainly a shift register circuit and the sampling circuit)
にはソース領域20、チャネル形成領域28、ドレイン領域21、濃度不純物領域26、27が配置された構成となっている。 It has a structure in which the source region 20, a channel forming region 28, drain region 21, doped regions 26, 27 are disposed on.

【0234】また、図中右側のアクティブマトリクス回路を構成するTFTにはソース領域22、チャネル形成領域29、ドレイン領域23が配置された構成となっている。 [0234] Further, the TFT constituting the active matrix circuit on the right side of the figure has a configuration in which the source region 22, a channel forming region 29, drain region 23 is disposed.

【0235】次に、レジストマスク24、25を除去した後、レーザーアニール等により不純物イオンの活性化を行う。 [0235] Next, after removing the resist mask 24 and 25, to activate the impurity ions by laser annealing or the like. このレーザーアニールによりイオン注入時に活性層が受けた損傷も回復する。 Damage the active layer is subjected to the ion implantation by the laser annealing is also recovered.

【0236】次に、層間絶縁膜30として酸化珪素膜を成膜し、コンタクトホールを形成する。 [0236] Then, a silicon oxide film is formed as an interlayer insulating film 30 to form a contact hole. そして、導電性材料でなるソース電極31、33およびドレイン電極3 Then, the source electrode 31 and 33 and the drain electrode 3 made of a conductive material
2、34を形成して、図10(E)に示すような逆スタガ型TFTが完成する。 2, 34 to form, reverse stagger type TFT as shown in FIG. 10 (E) is completed.

【0237】以上の様に、逆スタガ型TFTを用いても本発明は十分実施することができる。 [0237] As described above, even using reverse stagger type TFT invention it can be sufficiently performed. 逆スタガ型TFT Reverse stagger type TFT
は活性層の下方にゲイト電極12、13が配置されているため、不純物イオンの活性化等にレーザーアニールを用いる場合、ゲイト電極12、13に遮蔽されることなく活性層全域に渡って均一な処理を行うことができるという利点を持つ。 Since the gate electrodes 12 and 13 below the active layer is arranged, when using a laser annealing the activation of impurities ions, uniform over the active layer throughout without being shielded by the gate electrodes 12 and 13 It has the advantage that processing can be performed.

【0238】また、その構造上に理由から基体11からの汚染等に強く、信頼性の高いトランジスタを構成できる利点がある。 [0238] In addition, strong reasons over the structure to contamination from the substrate 11, there is an advantage of constituting a highly reliable transistor.

【0239】〔実施例10〕実施例1に示した工程でC [0239] C in the step shown in Example 10 Example 1
MOS構造を作製すると、Nチャネル型TFTもしくはPチャネル型TFTのどちらかにはLDD領域が形成されない。 When making the MOS structure, LDD regions on either N-channel type TFT or a P channel-type TFT is not formed.

【0240】そこで、本実施例ではNチャネル型TFT [0240] Therefore, N-channel type TFT in the present embodiment
およびPチャネル型TFTのどちらに対してもLDD領域を配置する作製工程例について図11を用いて説明する。 And it will be described with reference to FIG. 11 manufacturing process example of placing an LDD region for both P-channel type TFT. なお、説明はCMOS構造の部分のみについて行う。 The description will be made only for the portion of the CMOS structure.

【0241】まず、図5(C)に示す状態におけるCM [0241] First, CM in the state shown in FIG. 5 (C)
OS構造を構成する領域を図11(A)に示す。 The region constituting the OS structure shown in Figure 11 (A). なお、 It should be noted that,
各符号は図5、図6で用いてものを引用する。 Each code 5, cite those used in FIG.

【0242】次に、ゲイト電極517、518および多孔質の陽極酸化膜513、514をマスクとしてゲイト絶縁膜506のドライエッチングを行い、島状のゲイト絶縁膜41、42を形成する。 [0242] Next, by dry etching of the gate insulating film 506 the anodic oxide film 513 and 514 of the gate electrodes 517, 518 and porous as a mask to form an island-like gate insulating films 41 and 42.

【0243】次に、多孔質の陽極酸化膜513、514 [0243] Next, the porous anodic oxide film 513 and 514
を混酸を用いて除去し、図11(B)に示す状態を得る。 It was removed using a mixed acid, a state shown in FIG. 11 (B).

【0244】この状態で、まずPイオンの注入を行う。 [0244] In this state, first performed the implantation of P ion.
このイオン注入により高濃度にPイオンが注入された高濃度不純物領域43〜46が形成される。 The high concentration impurity regions 43 to 46 which P ions are implanted at a high concentration is formed by the ion implantation. また、ゲイト絶縁膜41、42を通してPイオンを注入された領域は、領域43〜46より低濃度にPイオンの注入された低濃度不純物領域47〜50が形成される。 The region which is implanted P ions through the gate insulating film 41, the low concentration impurity regions 47 to 50 which is implanted in the P ions in low concentration than the region 43 to 46 is formed. なお、領域51、52はPイオンが注入されず、実質的に真性な領域となる。 Note that regions 51 and 52 are not implanted P ions, a substantially intrinsic region.

【0245】こうして、図11(C)に示す状態が得られる。 [0245] Thus, the state shown in FIG. 11 (C) is obtained. この状態で、Nチャネル型TFT側にはソース領域45、チャネル形成領域52、ドレイン領域46、低濃度不純物領域49、52が形成されている。 In this state, the source region 45 to the N-channel type TFT side, the channel formation region 52, drain region 46, the low concentration impurity regions 49 and 52 are formed.

【0246】この場合、チャネル形成領域52とドレイン領域46との間に形成された低濃度不純物領域50がLDD領域と呼ばれる。 [0246] In this case, the low concentration impurity region 50 formed between the channel forming region 52 and the drain region 46 is referred to as LDD regions.

【0247】次に、Nチャネル型TFT側にレジストマスク53を設け、P型導電性を付与するBイオンの注入を行う。 [0247] Next, a resist mask 53 provided on the N-channel type TFT side, performing implantation of B ions for imparting P-type conductivity. このイオン注入は、Pイオンの注入よりも高いドーズ量でもって行う。 This ion implantation is performed with high dose than implantation of P ions.

【0248】その結果、領域43、44、47、48、 [0248] As a result, the regions 43, 44, 47,
51の導電型はN型からP型へと反転し、Pチャネル型TFTのソース領域54、チャネル形成領域55、ドレイン領域56、低濃度不純物領域57、58が形成される。 51 conductivity type is inverted to P-type N-type source region 54 of the P-channel TFT, and a channel forming region 55, drain region 56, the low concentration impurity regions 57 and 58 are formed.

【0249】この場合、チャネル形成領域55とドレイン領域56との間に形成された低濃度不純物領域58がLDD領域となる。 [0249] In this case, the low concentration impurity region 58 formed between the channel forming region 55 and drain region 56 becomes the LDD region.

【0250】以降の工程は実施例1に従えば良く、レジストマスク53を除去した後に、第1の層間絶縁膜54 [0250] Subsequent steps may follow in Example 1, after removing the resist mask 53, the first interlayer insulating film 54
7、ソース電極548、549、ドレイン電極552を形成すれば図11(E)に示すCMOS構造を構成することができる。 7, it is possible to form a CMOS structure shown in FIG. 11 by forming the source electrode 548 and 549, the drain electrode 552 (E).

【0251】なお、本実施例においてPイオン注入工程とBイオン注入工程の順序を入れ換えても問題はない。 [0251] Incidentally, there is no problem in interchanging the order of the P ion implantation step and the B ion implantation process in the present embodiment.

【0252】本実施例に示すCMOS構造を構成すると、Pチャネル型TFTにもLDD領域を配置することが可能となるため、CMOS構造で構成する回路の信頼性を向上させることができる。 [0252] When forming a CMOS structure shown in this embodiment, since it is possible to place the LDD region in the P-channel TFT, and it is possible to improve the reliability of the circuit constituted by CMOS structure.

【0253】〔装置の説明1〕図12に示すのは、スポット状のレーザー光を照射することにより、アニールを行う装置である。 [0253] Explanation of the device 1] Shown in FIG. 12, by irradiating a spot-shaped laser beam, a device for performing annealing.

【0254】図には、矩形状のレーザービーム70をミラー71で反射し、非晶質珪素膜74に照射する状態が模式的に示されている。 [0254] FIG reflects rectangular laser beam 70 by a mirror 71, a state of irradiating the amorphous silicon film 74 is shown schematically.

【0255】図には、レーザービームを77で示されるような軌跡でもって照射し、非晶質珪素膜74を結晶性珪素膜75に変成する状態が示されている。 [0255] FIG irradiates with a locus as shown the laser beam 77, the state of transforming the amorphous silicon film 74 in the crystalline silicon film 75 is shown.

【0256】珪素膜はガラス基板73上に形成さており、ステージ72を76で示すように2次元X−Y方向に移動させることによって、77で示されるような軌跡でレーザー光が照射される。 [0256] silicon film is formed on a glass substrate 73, by moving the two-dimensional X-Y direction as indicated by stage 72 to 76, the laser beam is irradiated along a trajectory as indicated by 77.

【0257】図12に示すような構成は、大面積への照射には不利であるが、光学系が簡単であり、保守や調整が容易があるという特徴がある。 [0257] as shown in FIG. 12 arrangement is disadvantageous for the irradiation of large area, a simple optical system, is characterized in that maintenance and adjustment is facilitated.

【0258】〔装置の説明2〕以下に線状のレーザー光の照射を行う装置の概要を示す。 [0258] shows an outline of an apparatus for the irradiation of the linear laser beam in the following Explanation 2 of Apparatus]. 図13に示すのは、光学系によって線状に加工されたレーザー光1200を非晶質珪素膜1204に照射して、結晶性珪素膜1205 Shown in FIG. 13, by irradiating a laser beam 1200 which is processed into a linear shape by an optical system on the amorphous silicon film 1204, the crystalline silicon film 1205
に変成する状態を示す模式図面である。 It is a schematic view showing a state in which transformed into.

【0259】図13において、非晶質珪素膜1204はガラス基板1203上に成膜されており、基板1203 [0259] In FIG. 13, the amorphous silicon film 1204 is deposited on the glass substrate 1203, a substrate 1203
を載せたステージ1202が矢印1206の方向に移動することにより、ミラー1201で反射されたレーザー光が走査されて照射される構成を有している。 Stage 1202 carrying the can by moving in the direction of the arrow 1206, and has a configuration in which a laser beam reflected by the mirror 1201 is irradiated is scanned.

【0260】このような構成は、大面積に対してのレーザー光の照射を行うことができるという利点がある。 [0260] Such an arrangement has the advantage that it is possible to perform the irradiation of the laser beam with respect to a large area. しかし、光学系が複雑になり、またその調整が手間がかかるという欠点がある。 However, it complicates the optical system and its adjustment has the disadvantage that it takes time.

【0261】こような装置に利用されるレーザー光としては、KrFエキシマレーザー(波長248nm)やX [0261] As the laser beam used to hire equipment, KrF excimer laser (wavelength 248 nm) and X
eClエキシマレーザー(波長308nm)を利用することができる。 It is possible to use the eCl excimer laser (wavelength 308nm).

【0262】アニールの形態としては、非晶質珪素膜を結晶性珪素膜に変成する工程、結晶性珪素膜の結晶性をさらに助長する工程、不純物イオンの注入後の活性化工程、等々がある。 [0262] The form of the annealing step of transforming the amorphous silicon film into a crystalline silicon film, the step of further promoting the crystallinity of the crystalline silicon film, the activation process after implantation of impurity ions, it is so .

【0263】 [0263]

【発明の効果】本発明によれば、シフトレジスタ回路、 Effects of the Invention According to the present invention, the shift register circuit,
サンプリング回路、メモリ回路等の低電圧駆動の回路をLDD領域を有した回路TFTで構成し、高耐圧性能を要求するバッファ回路は図2〜図4を用いて説明したT Sampling circuit, a circuit of low voltage drive, such as a memory circuit constituted by the circuit TFT having an LDD region, a buffer circuit requiring high pressure resistance has been described with reference to FIGS. 2 4 T
FTで構成し、アクティブマトリクス回路はLDD領域を配置しない画素TFTで構成することができる。 Composed of FT, the active matrix circuit may comprise a pixel TFT that does not place the LDD region.

【0264】即ち、バッファ回路を図2〜図4を用いて説明したTFTで構成することにより、高速動作が可能で、かつ高耐圧性を有する信頼性の高い回路を構成することが可能となる。 [0264] That is, by constituting the buffer circuit TFT described with reference to FIGS. 2 to 4, it is possible to configure a high circuit reliability with high-speed operation is possible, and high pressure resistance .

【0265】また、アクティブマトリクス回路をLDD [0265] In addition, LDD an active matrix circuit
領域を配置しない画素TFTで構成することにより、L By constructing the pixel TFT is not disposed region, L
DD領域に起因すると思われるオン電流のバラツキを低減することができる。 It is possible to reduce variations in on current that might be caused by the DD region. 従って、縞模様の様な表示欠陥を発生しない液晶表示装置を構成することが可能である。 Therefore, it is possible to configure the liquid crystal display device which does not generate display defects, such as stripes.

【0266】以上の様に、本発明を利用することで高精細で、かつ高い信頼性を有した高性能な液晶表示装置を実現することができる。 [0266] As described above, it is possible to realize a high-performance liquid crystal display device having a high definition and high reliability by utilizing the present invention. 従って、本発明は工業上、非常に有益なものである。 Accordingly, the present invention is industrially is very useful.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 アクティブマトリクス基板の回路構成の概略を示す図。 FIG. 1 shows a schematic of a circuit configuration of an active matrix substrate.

【図2】 活性層の構成を示す図。 FIG. 2 shows the structure of the active layer.

【図3】 活性層のエネルギー状態を示す図。 FIG. 3 shows the energy state of the active layer.

【図4】 活性層の動作原理の概略を示す図。 4 is a diagram showing an outline of the operation principle of the active layer.

【図5】 薄膜トランジスタの作製工程を示す図。 5 is a diagram showing a manufacturing process of a thin film transistor.

【図6】 薄膜トランジスタの作製工程を示す図。 6 shows a manufacturing process of a thin film transistor.

【図7】 薄膜トランジスタの作製工程を示す図。 7 is a diagram showing a manufacturing process of a thin film transistor.

【図8】 活性層の構成を示す図。 8 shows the structure of the active layer.

【図9】 薄膜トランジスタの作製工程を示す図。 9 is a diagram showing a manufacturing process of a thin film transistor.

【図10】薄膜トランジスタの作製工程を示す図。 10 is a diagram showing a manufacturing process of a thin film transistor.

【図11】薄膜トランジスタの作製行程を示す図。 11 is a diagram illustrating a manufacturing process of a thin film transistor.

【図12】レーザー光の照射を状態を示す図。 12 is a diagram showing a state of laser light irradiation.

【図13】レーザー光の照射を状態を示す図。 13 is a diagram showing a state irradiated with the laser beam.

【符号の説明】 DESCRIPTION OF SYMBOLS

100 アクティブマトリクス回路 101 垂直走査駆動回路領域 102 水平走査駆動回路領域 103、107 シフトレジスタ回路 104、108 レベルシフタ回路 105、109 バッファ回路 106 サンプリング回路 110 メモリ回路 111 CPU回路 112 デジタル/アナログ変換回路 113 コントロール回路領域 100 active matrix circuit 101 vertical scanning driver circuit region 102 horizontal scanning drive circuit region 103, 107 shift register circuits 104, 108 a level shifter circuit 105, 109 a buffer circuit 106 sampling circuit 110 memory circuit 111 CPU circuit 112 a digital / analog converter circuit 113 controls circuit region

Claims (10)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有し、 前記周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2種類の薄膜トランジスタが配置されており、 前記2種類の薄膜トランジスタはどちらも前記アクティブマトリクス回路に配置された薄膜トランジスタと本質的に異なる構造を有することを特徴とする表示装置。 1. A has a structure in which an active matrix circuit and peripheral driving circuits are integrated on the same substrate, in the peripheral driving circuits of at least two having different structures and / or different operating principle essentially thin film transistors are arranged, the two kinds of thin film transistor display apparatus characterized by both having the active matrix circuit arranged TFT is essentially different structure.
  2. 【請求項2】アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有し、 前記周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2種類の薄膜トランジスタが配置されており、 前記2種類の薄膜トランジスタの内、少なくとも1種類の薄膜トランジスタは活性層にLDD領域を有し、 前記アクティブマトリクス回路に配置された薄膜トランジスタは活性層にLDD領域を有していないことを特徴とする表示装置。 2. A has a structure in which an active matrix circuit and peripheral driving circuits are integrated on the same substrate, in the peripheral driving circuits of at least two having different structures and / or different operating principle essentially TFT is arranged, among the two kinds of thin film transistors, at least one thin film transistor having an LDD region in the active layer, the active matrix disposed on thin film transistor in the circuit does not have an LDD region in the active layer display device characterized by.
  3. 【請求項3】請求項1または請求項2において、少なくとも2種類の薄膜トランジスタの内、少なくとも一種類の薄膜トランジスタはオン電流の経路とオフ電流の経路とが異なることを特徴とする表示装置。 3. An apparatus according to claim 1 or claim 2, the at least two thin film transistors, the display device, characterized in that at least one thin film transistor in which the route of the path and the off current of the ON current different.
  4. 【請求項4】請求項1または請求項2において、少なくとも2種類の薄膜トランジスタの内、少なくとも一種類の薄膜トランジスタの活性層はソース領域、浮島領域、 4. The method of claim 1 or claim 2, the at least two thin film transistors, at least one active layer of the thin film transistor is a source region, a floating island region,
    ベース領域およびドレイン領域からなることを特徴とする表示装置。 Display device characterized by comprising a base region and a drain region.
  5. 【請求項5】請求項1または請求項2において、薄膜トランジスタの活性層を構成する半導体層のソース領域およびドレイン領域におけるシート抵抗が1×10 3 Ω/□ 5. A method according to claim 1 or claim 2, the sheet resistance in the source and drain regions of the semiconductor layer constituting the active layer of the thin film transistor 1 × 10 3 Ω / □
    以下であることを特徴とする表示装置。 Display device, characterized in that at most.
  6. 【請求項6】アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有し、 前記周辺駆動回路には本質的に異なる構造および/または異なる動作原理を有する少なくとも2種類の薄膜トランジスタが配置されており、 前記少なくとも2種類の薄膜トランジスタの内、バッファ回路を構成する薄膜トランジスタの活性層はソース領域、浮島領域、ベース領域およびドレイン領域からなり、 他の回路を構成する薄膜トランジスタはNチャネル型の薄膜トランジスタとPチャネル型の薄膜トランジスタとを相補的に組み合わせたCMOS構造を構成しており、 前記Nチャネル型の薄膜トランジスタにはLDD領域が配置され、 前記Pチャネル型の薄膜トランジスタおよび前記アクティブマトリクス回路に配置された薄膜 6. have a structure in which an active matrix circuit and peripheral driving circuits are integrated on the same substrate, in the peripheral driving circuits of at least two having different structures and / or different operating principle essentially TFT is disposed, said the at least two thin film transistors, an active layer of a thin film transistor included in a buffer circuit comprises a source region, a floating island region, base region and the drain region, the thin film transistors constituting the other circuit N-channel a type of thin film transistor and a P-channel type thin film transistor constitutes a complementary combination CMOS structure, the N in-channel thin film transistor is arranged LDD region, the P-channel type thin film transistor and the active matrix circuit placed thin ランジスタにはLDD領域が配置されないことを特徴とする表示装置。 Display apparatus characterized by not being arranged LDD region in the transistor.
  7. 【請求項7】アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有する表示装置の作製にあたって、 ゲイト電極および該ゲイト電極と電気的に接続する陽極酸化用配線を形成する工程と、 前記陽極酸化用配線の一部を分断して、選択的に一部のゲイト電極との電気的な接続を切り離すことを目的とする工程と、 前記分断工程の後に、前記陽極酸化用配線と電気的に接続したゲイト電極のみを陽極酸化して側面に多孔質状の陽極酸化膜を形成する工程と、 を少なくとも有することを特徴とする表示装置の作製方法。 In preparation of 7. A display device is an active matrix circuit and a peripheral driving circuit having integrated structure on the same substrate, to form a for anodic oxidation wiring electrically connected to the gate electrode and the gate electrode a step, by cutting a part of the for anodic oxidation wiring, a step for the purpose of disconnecting the selective electrical connection with a portion of the gate electrode, after the dividing step, for the anodic oxidation the method for manufacturing a display device characterized by having a step of forming a porous anodic oxide film on the side surface of only the wiring electrically connected to the gate electrode by anodic oxidation, at least.
  8. 【請求項8】請求項7において、陽極酸化用配線との電気的な接続を切り離す一部のゲイト電極とは前記アクティブマトリクス回路に配置される薄膜トランジスタのゲイト電極と、 前記周辺駆動回路に配置される、ソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有する薄膜トランジスタのゲイト電極であることを特徴とする表示装置の作製方法。 8. The method of claim 7, and the gate electrode of the thin film transistor is a part of the gate electrode disposed on the active matrix circuit to disconnect the electrical connection between a anodized wire is placed in the peripheral drive circuit that, a source region, a floating island region, a method for manufacturing a display device which is a gate electrode of the thin film transistor having an active layer made of the base region and the drain region.
  9. 【請求項9】アクティブマトリクス回路と周辺駆動回路とが同一基板上に集積化された構成を有する表示装置の作製にあたって、 ゲイト電極および該ゲイト電極と電気的に接続する陽極酸化用配線を形成する工程と、 前記ゲイト電極を陽極酸化して側面に多孔質状の陽極酸化膜を形成する工程と、 前記陽極酸化膜の内、一部のゲイト電極に形成された陽極酸化膜のみを選択的に除去する工程と、 を少なくとも有することを特徴とする表示装置の作製方法。 In preparation of 9. display device is an active matrix circuit and a peripheral driving circuit having integrated structure on the same substrate, to form a for anodic oxidation wiring electrically connected to the gate electrode and the gate electrode a step, wherein a step of the gate electrode to form a porous anodic oxide film on the side surface by anodizing, wherein among the anodic oxide film, selectively only part of the anodic oxide film formed on the gate electrode the method for manufacturing a display device characterized by having a step of removing, at least.
  10. 【請求項10】請求項9において、一部のゲイト電極とは前記アクティブマトリクス回路に配置される薄膜トランジスタのゲイト電極と、 前記周辺駆動回路に配置される、ソース領域、浮島領域、ベース領域およびドレイン領域からなる活性層を有する薄膜トランジスタのゲイト電極であることを特徴とする表示装置の作製方法。 10. The method of claim 9, and the gate electrode of a thin film transistor disposed in the active matrix circuit is a part of the gate electrode, it is disposed in the peripheral driving circuit, a source region, a floating island region, base region and the drain the method for manufacturing a display device which is a gate electrode of the thin film transistor having an active layer made from the area.
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