JPH09289251A - Layout structure of semiconductor integrated circuit and its verification method - Google Patents

Layout structure of semiconductor integrated circuit and its verification method

Info

Publication number
JPH09289251A
JPH09289251A JP10092696A JP10092696A JPH09289251A JP H09289251 A JPH09289251 A JP H09289251A JP 10092696 A JP10092696 A JP 10092696A JP 10092696 A JP10092696 A JP 10092696A JP H09289251 A JPH09289251 A JP H09289251A
Authority
JP
Japan
Prior art keywords
transistor
gate
dummy
step
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10092696A
Other languages
Japanese (ja)
Inventor
Akihisa Oka
晶久 岡
Original Assignee
Matsushita Electric Ind Co Ltd
松下電器産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd, 松下電器産業株式会社 filed Critical Matsushita Electric Ind Co Ltd
Priority to JP10092696A priority Critical patent/JPH09289251A/en
Publication of JPH09289251A publication Critical patent/JPH09289251A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To provide an LSI operable at a higher speed by restricting variations of a gate length of a transistor and reducing a maximum transmission delay factor that must be taken into consideration upon performing the design of a block using a standard cell.
SOLUTION: There are set to a predetermined value gate lengths of polysilicon gates PS1, PS2, PS3 which form all active transistors of a standard cell, and set to a predetermined value S intervals of the polysilicon gates, and there are set to a predetermined value S intervals of the polysilicon gates up to a P channel dummy transistors 1a, 1b and N channel dummy transistors 2a, 2b which are always at an off state in a region where the active transistors are not adjacent. Variations of the gate lengths of the polysilicon gates are restricted by disposing the polysilicon gates at a predetermined interval and hence making the same influences of diffracted light upon process expossure.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、スタンダードセルを用いて配置配線して作成する半導体集積回路のレイアウト構造とその検証方法に関するものである。 The present invention relates are those layout structure of a semiconductor integrated circuit created by the placement and routing using a standard cell and its verification method.

【0002】 [0002]

【従来の技術】図9(a)に従来のスタンダードセルの一例のレイアウトパターンを示し、図9(b)にその回路図を、図9(c)にその論理図を示す。 BACKGROUND ART FIG. 9 (a) shows an example of a layout pattern of a conventional standard cell, the circuit diagram in FIG. 9 (b), shows the logic diagram in FIG. 9 (c).

【0003】図9(a)に右斜め斜線で示すパターンはアルミニウム配線で、VDDは電源ライン、VSSは接地ライン、IN1,IN2,IN3は入力ノード、OUTは出力ノードである。 [0003] pattern shown in the right diagonal hatching in FIG. 9 (a) of aluminum wire, VDD power supply line, VSS denotes a ground line, IN1, IN2, IN3 input nodes, OUT is an output node. 3つの入力ノードIN1,IN2,IN3につながる3つのポリシリコンパターンPS1,PS2,PS3が、P型拡散領域と交わる部分がPチャネルトランジスタP1,P2,P3となり、N型拡散領域と交わる部分がNチャネルトランジスタN1,N2,N3 Three input nodes IN1, IN2, IN3 three polysilicon pattern leading to PS1, PS2, PS3 are part portion intersects the P-type diffusion region intersects the P-channel transistors P1, P2, P3 becomes, N-type diffusion region N channel transistor N1, N2, N3
となる。 To become. P型拡散領域とN型拡散領域以外の領域はフィールド酸化膜が形成される。 Regions other than the P-type diffusion region and the N-type diffusion region is a field oxide film is formed.

【0004】半導体製造プロセスは一般的に、レジストコート→プリベーク→露光→現像→エッチング→レジスト除去というホトリソグラフィ技術を用いておこなわれ、ポリシリコンによるMOSFETゲート形成にもそれが適用される。 [0004] Semiconductor fabrication processes typically resist coating → prebake → exposure → performed using photolithography technique called development → etching → resist removal, it is applied to the MOSFET gate is formed of polysilicon. このうち、MOSFETゲート形成の露光工程では、微細化が進むにつれて、フィールド酸化膜などの段差部からの反射光や、回折光の影響によるレジストパターンの細りが生じてきている。 Among them, the MOSFET gate forming exposure step, as miniaturization, reflected light or from the stepped portion such as a field oxide film, the resist pattern thinned has arisen due to the influence of the diffracted light.

【0005】図9(a)の破線B-B'で示す部分の断面を例に、この細りに関して図10を用いてもう少し詳細に示す。 [0005] Examples of the portion of the cross section shown by the broken line B-B 'of FIG. 9 (a), it shows a little more detail with reference to FIG. 10 with respect to the thinning. 図10(a)はホトリソグラフィ技術で露光,現像が終了した状態を示している。 10 (a) is exposed in the photolithography technique, it shows a state in which the developing is completed. プロセス露光時の回折光などの影響により、レジストの残りが少なくなり、本来所望の幅Lよりもポリシリコンに接しているレジスト部分の幅が小さくなっている。 The influence of the diffracted light during the process exposure, the remaining resist is reduced, the width of the resist portion which is in contact with the polysilicon is smaller than the original desired width L. この細りは、ポリシリコンパターンから隣接するポリシリコンパターンや、フィールド酸化膜までの距離が小さいほど大きくなる。 This thinning is, polysilicon pattern adjacent polysilicon pattern, made as the distance to the field oxide film is small increase. エッチング,レジスト除去をおこなった後の状態を図10(b) Figure 10 a state after the performed etch, the resist is removed (b)
に示す。 To show. 最終的な3つのポリシリコンのパターン幅、すなわちNチャネルトランジスタN1,N2,N3のゲート長が、L The final three polysilicon pattern width, that is, the gate length of the N-channel transistors N1, N2, N3 is, L
11≠L12≠L13という同一でなく、ばらつきのある関係になっていた。 11 not the same as ≠ L12 ≠ L13, it had become a variation relationship.

【0006】次に図11(a)に従来のレイアウトパターンとネットリストとの比較検証フローを示す。 [0006] The following comparative verification flow of the conventional layout pattern and the netlist in Figure 11 (a). 図11 Figure 11
(a)のステップ110では、EDIFなどのセルレベルのネットリストと、SPICEなどの各セルのトランジスタレベルの回路情報からブロックのネットリストの接続関係を認識する。 In step 110 of (a), recognizes the netlist cell level, such as EDIF, the connection relationship of the net list from the transistor-level circuit information block of each cell, such as SPICE. ステップ120では、レイアウトパターンデータの各レイヤーの配置情報を抽出する。 In step 120, it extracts the location information for each layer of the layout pattern data. ステップ1 Step 1
30では、ステップ120で抽出した各レイヤーに関してトランジスタ認識をおこなう。 In 30 performs transistor recognized for each layer extracted in step 120. ステップ140では、 In step 140,
ステップ120で抽出した各レイヤーに関して、アルミ配線やアルミ配線同士を接続したりするコンタクトの認識をおこなう。 For each layer extracted in step 120, it performs the recognition of contact or to connect the aluminum wiring or aluminum interconnects. ステップ150では、ステップ130とステップ140で認識したトランジスタ、配線、コンタクトからレイアウトの接続関係を認識する。 In step 150, the transistor recognized in step 130 and step 140, the wiring, recognizes the connection relation of the layout from the contact. そして、ステップ160では、ステップ110で認識したネットリストの接続関係と、ステップ150で認識したレイアウトの接続関係との比較照合をおこない、その結果を出力する。 Then, in step 160, it performs the connection of the netlist recognized in step 110, the comparison and collation between the connection relationship of the layout recognized in step 150, and outputs the result.

【0007】図11(a)のステップ130のトランジスタ認識について、もう少し詳細に図11(b)を用いて説明する。 [0007] The transistors recognition of step 130 in FIG. 11 (a), will be described with reference to a little more detail in FIG. 11 (b). 図11(b)のステップ130(1)では、P In step 130 (1) of FIG. 11 (b), P
型拡散領域とポリシリコンゲートが交わった部分をPチャネルトランジスタの入力ゲートと認識する。 Recognizes the diffusion region and polysilicon gate intersects portion and the input gate of the P-channel transistor. ステップ130(2)では、P型拡散領域でポリシリコンゲートと交わっていない部分をPチャネルトランジスタのソース/ In Step 130 (2), the portion not intersecting with the polysilicon gate of a P-type diffusion region of the P-channel transistor source /
ドレイン領域と認識する。 It recognizes that the drain region. ステップ130(3)では、N型拡散領域とポリシリコンゲートが交わった部分をNチャネルトランジスタの入力ゲートと認識する。 In Step 130 (3), which recognizes the part N-type diffusion region and polysilicon gate intersects the input gate of the N-channel transistor. ステップ1 Step 1
30(4)では、N型拡散領域でポリシリコンゲートと交わっていない部分をNチャネルトランジスタのソース/ドレイン領域と認識する。 In 30 (4), recognizes the portion with N-type diffusion region does not intersect with the polysilicon gate and the source / drain regions of the N-channel transistor.

【0008】このように従来のレイアウトパターンとネットリストとの比較検証方法では、P型またはN型拡散領域とポリシリコンゲートが交わった部分をすべてトランジスタの入力ゲートと認識し、P型またはN型拡散領域でポリシリコンゲートと交わっていない部分をトランジスタのソース/ドレイン領域と認識していた。 [0008] Thus, in the comparative verification method and the conventional layout pattern netlist, all the parts P-type or N-type diffusion region and polysilicon gate intersects recognizes that the input gate of the transistor, P-type or N-type the portion in the diffusion region does not intersect with the polysilicon gate has been recognized that the source / drain region of the transistor.

【0009】 [0009]

【発明が解決しようとする課題】設計における伝搬遅延時間のばらつく主な要因としては、動作電源電圧、周囲温度、プロセス公差などがある。 The main factors that vary the propagation delay time in THE INVENTION It is an object of the design, operating power supply voltage, ambient temperature, and the like process tolerances. LSIとしてはすべてが最も悪い条件となった場合でもその動作を保証するように設計しなければならない。 All The LSI must be designed to ensure its operation, even in the case of a worst conditions. ゲート長バラツキはプロセス公差の非常に大きな部分を占め、先に示したように、 Gate length variation occupies a very large part of the process tolerances, as indicated above,
微細化が進むと、そのゲート長自身も短くなり、プロセス露光時の回折光などによる細りの影響は、さらに大きくなるため、ゲート長バラツキの割合が非常に大きくなって、それにより最大伝搬遅延係数が大きくなり、高性能なLSIを提供することが困難となるという課題があった。 When miniaturization, the gate length itself is shortened, the effect of thinning due diffracted light during process exposure, it becomes larger, the ratio of the gate length variation becomes very large, whereby the maximum propagation delay factor is increased, there is a problem that it becomes difficult to provide a high-performance LSI.

【0010】さらに、レイアウトパターンとネットリストとの比較検証方法では、P型またはN型拡散領域とポリシリコンゲートが交わった部分をすべてトランジスタの入力ゲートと認識し、P型またはN型拡散領域でポリシリコンゲートと交わっていない部分をトランジスタのソース/ドレイン領域と認識していた。 Furthermore, in the comparative verification method of the layout pattern and the net list, a portion P-type or N-type diffusion region and polysilicon gate intersects all recognized the input gate of the transistor, a P-type or N-type diffusion region the portion not intersecting with the polysilicon gate has been recognized that the source / drain region of the transistor. このため、レイアウトにダミートランジスタを配置した場合は、ネットリストにはダミートランジスタが存在しないため、その比較検証をおこなうと必ず不一致が生じ、比較検証することができなかった。 Therefore, when placing the dummy transistor in the layout, the netlist the dummy transistors are not present, always mismatch performed the comparison verification occurs, could not be compared and verified.

【0011】本発明はこのような課題を解消し、トランジスタのゲート長バラツキをなくし、微細化プロセスにおいても高性能のLSIを提供することを目的とする。 [0011] The present invention solves such problems, eliminating the gate length variations of the transistors, and an object thereof is to provide a high-performance LSI also in miniaturization process.

【0012】さらに、本発明はそれを実現するためのLS Furthermore, the present invention is LS for realizing it
I設計におけるレイアウトパターンとネットリストとの比較検証方法を提供することを目的とする。 And to provide a comparison method of verifying the layout pattern and the netlist in I design.

【0013】 [0013]

【課題を解決するための手段】上記課題を解決するために考案された本発明は、MOSFETゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタの SUMMARY OF THE INVENTION The present invention has been devised to solve the above problems is to form the transistor by MOSFET gate and the diffusion region, a plurality of active transistor
MOSFETゲート間隔を一定にするとともに、活性なトランジスタ隣接しないところでは、そのトランジスタが常にオフ状態となるMOSFETゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のMOSFETゲート間隔となるよう配置することを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト構造である。 As well as the MOSFET gate spacing constant, active transistor at non-adjacent, the dummy transistor having a MOSFET gate to which the transistors are always turned off, arranged so as to be identical MOSFET gate interval and said plurality of active transistor a layout structure of a semiconductor integrated circuit using standard cells, characterized in that.

【0014】本発明はまた、レイアウトパターンのダミートランジスタ部を認識し、そのダミートランジスタ部を除き、レイアウトパターンとネットリストとの比較検証をおこなうことを特徴とするスタンダードセルを用いた半導体集積回路の検証方法である。 [0014] The present invention also recognizes the dummy transistor of the layout pattern, except for the dummy transistor section, of a semiconductor integrated circuit using standard cells and performs comparative verification between the layout patterns and netlist it is a verification method.

【0015】 [0015]

【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION

(実施の形態1)以下本発明の第1の実施の形態の半導体集積回路のレイアウト構造について、図面を参照しながら説明する。 The layout structure of a semiconductor integrated circuit according to the first embodiment of the following invention (Embodiment 1) will be described with reference to the drawings. 図1は先に図9に示した従来例に相当する本発明の実施の形態のスタンダードセルのレイアウト構造図を示す。 Figure 1 shows a layout structural diagram of a standard cell of the embodiment of the present invention corresponding to the conventional example shown in FIG. 9 above.

【0016】図1のPS1,PS2,PS3はそれぞれ入力端子IN [0016] PS1 of Fig. 1, PS2, PS3, respectively the input terminal IN
1,IN2,IN3に対応するポリシリコンゲートで、PS1,PS2,P 1, IN2, polysilicon gates corresponding to IN3, PS1, PS2, P
S3が、P型拡散領域と交わる部分がPチャネルトランジスタP1,P2,P3であり、N型拡散領域と交わる部分がNチャネルトランジスタN1,N2,N3である。 S3 is, the intersection with the P-type diffusion region is a P-channel transistors P1, P2, P3, the intersection with the N-type diffusion region is N-channel transistors N1, N2, N3. 1a,1bはその入力が電源ライン(VDD)につながるポリシリコンゲートがP型拡散領域と交わっている常にオフ状態となっているPチャネルダミートランジスタで、2a,2bは入力が接地ライン(VSS)につながるポリシリコンゲートがN型拡散領域と交わっている常にオフ状態となっているNチャネルダミートランジスタである。 1a, 1b in the P-channel dummy transistor polysilicon gate whose inputs are connected to the power supply line (VDD) is in the always off intersects the P-type diffusion region, 2a, 2b is input ground line (VSS) polysilicon gate leading to is an N-channel dummy transistor which is always turned off intersects the N-type diffusion region.

【0017】図1に示すように、すべての活性なトランジスタP1,P2,P3,N1,N2,N3を形成するポリシリコンゲートPS1,PS2,PS3ゲート長を一定値L、それらの間隔を一定値Sとするとともに、PチャネルトランジスタP1からPチャネルダミートランジスタ1aまでのポリシリコンゲートの間隔も一定値Sとし、PチャネルトランジスタP3から As shown in FIG. 1, all active transistors P1, P2, P3, N1, N2, N3 polysilicon gate PS1 to form a, PS2, the PS3 gate length constant value L, constant value their spacing with the S, spacing of the polysilicon gate of a P-channel transistor P1 to P-channel dummy transistor 1a is also a constant value S, a P-channel transistor P3
Pチャネルダミートランジスタ1bまでのポリシリコンゲートの間隔も一定値Sとし、NチャネルトランジスタN1からNチャネルダミートランジスタ2aまでのポリシリコンゲートの間隔も一定値Sとし、NチャネルトランジスタN3 Spacing of the polysilicon gates of up P-channel dummy transistor 1b is also a constant value S, the interval of the polysilicon gate of the N-channel transistor N1 to N-channel dummy transistor 2a is also a constant value S, N-channel transistor N3
からNチャネルダミートランジスタ2bまでのポリシリコンゲートの間隔も一定値Sとする。 Spacing of the polysilicon gate of the up to N channel dummy transistor 2b is also a constant value S from.

【0018】このようにポリシリコンゲートの間隔を一定値Sで配置することにより、プロセス露光時の回折光などの影響がすべて等しくなり、図1の破線A-A'で示す部分の断面は、ホトリソグラフィ技術で露光,現像が終了した状態で図2(a)のようになり、エッチング,レジスト除去をおこなった後には図2(b)のようにNチャネルトランジスタN1,N2,N3のすべてのゲート長がL'となる。 [0018] By arranging the spacing of the polysilicon gate at a constant value S, the influence of the diffracted light during the process exposure is all equal, the cross section of the portion indicated by the broken line A-A 'of FIG. 1 is exposure in photolithography, with the development is finished look like FIG. 2 (a), the etching, after subjected to resist removal 2 all of the N-channel transistors N1, N2, N3 as (b) gate length is L '. また図示していないが、PチャネルトランジスタP1, Although not shown, P-channel transistor P1,
P2,P3のすべてのゲート長もL'となる。 P2, all of the gate length of the P3 also becomes L '.

【0019】このように構成したスタンダードセルを用いて、ブロックを構成する場合の一例を図3を用いて説明する。 [0019] Using the standard cell of such a configuration will be described with reference to FIG. 3 an example of a case of constituting the block.

【0020】図3のセル1、セル2、セル3、セル4は図1で説明したダミートランジスタを両サイドにもつスタンダードセルである。 [0020] Cell 1 of Figure 3, cell 2, cell 3, cell 4 is standard cell having a dummy transistor described in Figure 1 on both sides. セル1の右サイドのPチャネルダミートランジスタ1aとセル2の左サイドのPチャネルダミートランジスタ1bを重ね、セル1の右サイドのNチャネルダミートランジスタ2aとセル2の左サイドのNチャネルダミートランジスタ2bを重ねて配置する。 Overlapping the right of the P-channel dummy transistor 1a and the left side of the cell 2 P-channel dummy transistor 1b of the cell 1, the N-channel dummy transistor 2b on the left side of the N-channel dummy transistor 2a and the cell 2 on the right side of the cell 1 overlaid be placed. 同様に、セル2とセル3とのダミートランジスタ同士を重ねて配置し、セル3とセル4とのダミートランジスタ同士を重ねて配置する。 Similarly, overlapping the dummy transistor between the cell 2 and the cell 3 is arranged, it arranged to overlap the dummy transistor between the cell 3 and the cell 4. このように配置することにより、すべての活性なトランジスタを形成するポリシリコンゲートの幅を半導体製造プロセス後に一定とすることができる。 With this arrangement, it can be constant all the active transistor width of the polysilicon gate to form the later semiconductor manufacturing process.

【0021】なお、本実施の形態では、PチャネルトランジスタとNチャネルトランジスタとが、すべて同じゲート長であり、すべて同じゲート間隔であるとしたが、 [0021] In the present embodiment, a P-channel transistor and N-channel transistors, all have the same gate length, but all were to be the same gate interval,
すべてのPチャネルトランジスタのゲート長とゲート間隔がそれぞれ同じで、すべてのNチャネルトランジスタのゲート長とゲート間隔がそれぞれ同じであれば、PチャネルトランジスタとNチャネルトランジスタとでは異なっていてもよい。 The same gate length and the gate interval for all P-channel transistors, respectively, if the same each gate length and the gate interval for all N-channel transistors, may be different in the P-channel transistor and N-channel transistor.

【0022】(実施の形態2)以下本発明の第2の実施の形態の半導体集積回路のレイアウト構造について、図面を参照しながら説明する。 The layout structure of a semiconductor integrated circuit of the second embodiment (Embodiment 2) Hereinafter the present invention will be described with reference to the drawings. 図4(a)は先に図9に示した従来例に相当する本発明の実施の形態のスタンダードセルのレイアウト構造図であり、図4(b)はダミートランジスタセルのレイアウト構造図である。 4 (a) is a layout structural diagram of a standard cell of the embodiment of the present invention corresponding to the conventional example shown in FIG. 9 above, FIG. 4 (b) is a layout structural diagram of a dummy transistor cell.

【0023】図4(a)のPS1,PS2,PS3はそれぞれ入力端子IN1,IN2,IN3に対応するポリシリコンゲートで、PS1,P [0023] In PS1, PS2, PS3, respectively input terminals IN1, IN2, polysilicon gates corresponding to IN3 in FIG. 4 (a), PS1, P
S2,PS3が、P型拡散領域と交わる部分がPチャネルトランジスタP1,P2,P3であり、N型拡散領域と交わる部分がNチャネルトランジスタN1,N2,N3である。 S2, PS3 is, the intersection with the P-type diffusion region is a P-channel transistors P1, P2, P3, the intersection with the N-type diffusion region is N-channel transistors N1, N2, N3. 図4(a)に示すように、すべての活性なトランジスタP1,P2,P3,N1,N2,N As shown in FIG. 4 (a), all the active transistors P1, P2, P3, N1, N2, N
3を形成するポリシリコンゲートPS1,PS2,PS3のゲート長を一定値L、間隔を一定値Sとする。 Polysilicon gate PS1 to form a 3, PS2, the gate length of the PS3 fixed value L, and distance to a constant value S. 図4(b)のダミートランジスタセルは、その入力が電源ライン(VDD)につながるポリシリコンゲートがP型拡散領域と交わっている常にオフ状態となっているPチャネルダミートランジスタと、その入力が接地ライン(VSS)につながるポリシリコンゲートがN型拡散領域と交わっている常にオフ状態となっているNチャネルダミートランジスタで構成する。 Dummy transistor cell of FIG. 4 (b), a P-channel dummy transistor polysilicon gate whose inputs are connected to the power supply line (VDD) is in the always off intersects the P-type diffusion region, the input is grounded polysilicon gate connected to the line (VSS) is an N-channel dummy transistor which is always turned off intersects the N-type diffusion region.

【0024】このように構成したスタンダードセルを用いて、ブロックを構成する場合の例を図5を用いて説明する。 [0024] Using the standard cell of such a configuration will be described with reference to FIG. 5 an example of constituting the block.

【0025】図5のセル1、セル2、セル3、セル4は図4(a)で説明したそれぞれのポリシリコンゲート間隔が一定値Sのスタンダードセルである。 [0025] Cell 1 of Figure 5, cell 2, cell 3, cell 4, each of the polysilicon gate spacing described in FIGS. 4 (a) is a standard cell constant value S. セル1の左サイド、セル1とセル2との間、セル2とセル3との間、 Left side of the cell 1, between the cells 1 and 2, between the cell 2 and cell 3,
セル3とセル4との間、セル4の右サイドに、セル1、 Between the cell 3 and cell 4, on the right side of the cell 4, cell 1,
セル2、セル3、セル4の各セルの両サイドのポリシリコンゲートから、そのポリシリコンゲートまでの距離が一定値Sとなるように図4(b)で説明したダミートランジスタセルを配置する。 Cell 2, the cell 3, a polysilicon gate on both sides of each cell of the cell 4, the distance to the polysilicon gate is a dummy transistor cell described in FIG. 4 (b) to be constant values ​​S.

【0026】このようにポリシリコンゲートの間隔を一定値Sで配置することにより、プロセス露光時の回折光などの影響がすべて等しくなり、すべての活性なトランジスタを形成するポリシリコンゲートの幅を半導体製造プロセス後に一定とすることができる。 The semiconductor By arranging the spacing of the polysilicon gate at a constant value S, the influence of the diffracted light during the process exposure is all equal, all of the width of the polysilicon gate to form the active transistor it can be made constant after the manufacturing process.

【0027】なお、本実施の形態では、PチャネルトランジスタとNチャネルトランジスタとが、すべて同じゲート長であり、すべて同じゲート間隔であるとしたが、 [0027] In the present embodiment, a P-channel transistor and N-channel transistors, all have the same gate length, but all were to be the same gate interval,
すべてのPチャネルトランジスタのゲート長とゲート間隔がそれぞれ同じで、すべてのNチャネルトランジスタのゲート長とゲート間隔がそれぞれ同じであれば、PチャネルトランジスタとNチャネルトランジスタとでは異なっていてもよい。 The same gate length and the gate interval for all P-channel transistors, respectively, if the same each gate length and the gate interval for all N-channel transistors, may be different in the P-channel transistor and N-channel transistor.

【0028】(実施の形態3)以下本発明の第3の実施の形態の半導体集積回路のレイアウト検証方法について、図面を参照しながら説明する。 The layout verification method of a semiconductor integrated circuit of the third embodiment (Embodiment 3) Hereinafter the present invention will be described with reference to the drawings. 図6に、図1または図4(a)、図4(b)のように構成したスタンダードセルを用いて、図3または図5で示したブロックのレイアウトパターンとネットリストとの比較検証フローを示す。 6, FIG. 1 or FIG. 4 (a), using the configuration was standard cells as in FIG. 4 (b), the comparison verification flow of the layout pattern and the net list of the blocks shown in FIG. 3 or FIG. 5 show.

【0029】図6のステップ10では、EDIFなどのセルレベルのネットリストと、SPICEなどの各セルのトランジスタレベルの回路情報からブロックのネットリストの接続関係を認識する。 [0029] At step 10 in FIG. 6, it recognizes a net list of cells level, such as EDIF, the connection relationship of the net list of the block from the circuit information of the transistor level of each cell, such as SPICE. ステップ20では、レイアウトパターンデータの各レイヤーの配置情報を抽出する。 In step 20, extracting the arrangement information of each layer of the layout pattern data. ステップ30では、ステップ20で抽出した各レイヤーに関してトランジスタ認識をおこなう。 In step 30, it performs a transistor recognized for each layer extracted in step 20. ステップ40では、 In step 40,
ステップ20で抽出した各レイヤーに関して、アルミ配線やアルミ配線同士を接続したりするコンタクトの認識をおこなう。 For each layer extracted in step 20, and recognizes a contact or to connect the aluminum wiring or aluminum interconnects. ステップ50では、ステップ30とステップ40で認識したトランジスタ、配線、コンタクトからレイアウトの接続関係を認識する。 In step 50, the transistor recognized in step 30 and step 40, the wiring, recognizes the connection relation of the layout from the contact. ステップ55では、 In step 55,
ステップ50で認識したレイアウトの接続関係から、その入力が電源ライン(VDD)に接続されているPチャネルトランジスタと、その入力が接地ライン(VSS)に接続されているNチャネルトランジスタとをダミートランジスタであると認識し、それを除去する。 The connection relationship of the layout recognized in step 50, and the P-channel transistor having its input connected to the power supply line (VDD), and an N-channel transistor having its input connected to the ground line (VSS) in the dummy transistor It recognizes that, to remove it. そして、ステップ60では、ステップ10で認識したネットリストの接続関係と、ステップ55で認識したダミートランジスタを除くレイアウトの接続関係との比較照合をおこない、 Then, in step 60, perform the connection of the netlist recognized in step 10, the comparison and collation between the connection relationship of the layout except the dummy transistor recognized in step 55,
その結果を出力する。 And it outputs the result.

【0030】このように、ダミートランジスタをその入力の接続状態から判断し、これをトランジスタとして認識しないことにより、レイアウトパターンとネットリストとの対応をとることができ、比較検証をおこなうことができる。 [0030] Thus, to determine the dummy transistors from the connected state of the input, by not recognize this as a transistor, it is possible to take correspondence between the layout patterns and netlist can be compared verification.

【0031】(実施の形態4)以下本発明の第4の実施の形態の半導体集積回路のレイアウト検証方法について、図面を参照しながら説明する。 The layout verification method of a semiconductor integrated circuit of the fourth embodiment of the following invention (Embodiment 4) will be described with reference to the drawings. 図7(a)、図7 FIGS. 7 (a), 7
(b)は本発明の実施の形態のスタンダードセルのレイアウト構造図である。 (B) is a layout structural diagram of a standard cell of the embodiment of the present invention.

【0032】図7(a)は、実施の形態1で示した図1 [0032] FIG. 7 (a), FIG. 1 shown in the first embodiment
(a)のスタンダードセルのダミートランジスタ部分を検証除外領域で囲んだものであり、図7(b)は、実施の形態2で示した図4(b)のダミートランジスタセルのダミートランジスタ部分を検証除外領域で囲んだものである。 And a dummy transistor portion of the standard cell of (a) by enclosing the verification exclusion area, FIG. 7 (b), verifies the dummy transistor portion of the dummy transistor cell shown in FIG. 4 (b) described in Embodiment 2 it is those surrounded by exclusion area.

【0033】このように構成したスタンダードセルを用いて、図3,図5で示したようなブロックのレイアウトパターンとネットリストとの比較検証フローについて説明する。 [0033] Using the thus constituted standard cell, Fig. 3 will be described comparing verification flow of the layout pattern and the net list of the block as shown in FIG.

【0034】図8(a)は本発明の第4の実施の形態のレイアウトパターンとネットリストとの比較検証フローである。 [0034] FIG. 8 (a) is a comparative verification flow of the fourth layout pattern netlist embodiment of the present invention. 図8(a)のステップ10では、EDIFなどのセルレベルのネットリストと、SPICEなどの各セルのトランジスタレベルの回路情報からブロックのネットリストの接続関係を認識する。 In step 10 of FIG. 8 (a), recognizes the netlist cell level, such as EDIF, the connection relationship of the net list of the block from the circuit information of the transistor level of each cell, such as SPICE. ステップ20では、レイアウトパターンデータの各レイヤーの配置情報を抽出する。 In step 20, extracting the arrangement information of each layer of the layout pattern data. ステップ30では、ステップ20抽出した各レイヤーに関してダミートランジスタを除くトランジスタ認識をおこなう。 In step 30, it performs a transistor recognizing excluding dummy transistors for each layer that step 20 extracted. このステップにおいて検証除外領域を認識することにより、ダミートランジスタを認識する。 By recognizing verification exclusion zone in this step, recognizing a dummy transistor. この検証除外領域を除くことにより、ダミートランジスタを除いている。 By removing this verification exclusion zone, which with the exception of the dummy transistor. ステップ40では、ステップ20で抽出した各レイヤーに関して、アルミ配線やアルミ配線同士を接続したりするコンタクトの認識をおこなう。 In step 40, for each layer extracted in step 20, and recognizes a contact or to connect the aluminum wiring or aluminum interconnects. ステップ50では、ステップ30とステップ40で認識したトランジスタ、配線、コンタクトからレイアウトの接続関係を認識する。 In step 50, the transistor recognized in step 30 and step 40, the wiring, recognizes the connection relation of the layout from the contact. そして、ステップ60では、ステップ10で認識したネットリストの接続関係と、ステップ50で認識したレイアウトの接続関係との比較照合をおこない、その結果を出力する。 Then, in step 60, perform the connection of the netlist recognized in step 10, the comparison and collation between the connection relationship of the layout recognized in step 50, and outputs the result.

【0035】図8(a)のステップ30のトランジスタ認識について、もう少し詳細に図8(b)を用いて説明する。 [0035] The transistors recognition of step 30 in FIG. 8 (a), will be described with reference to a little more detail in FIG. 8 (b).

【0036】図8(b)のステップ30(1)では、検証除外領域を除くP型拡散領域とポリシリコンゲートが交わった部分をPチャネルトランジスタの入力ゲートと認識する。 FIG. 8, (b) Step 30 (1) of recognizes the P-type diffusion region and polysilicon gate is crossed portion excluding the verification exclusion area and the input gate of the P-channel transistor. ステップ30(2)では、検証除外領域を除くP型拡散領域でポリシリコンゲートと交わっていない部分をP Step 30 In (2), the portion in P-type diffusion region excluding the verification exclusion area does not intersect with the polysilicon gate P
チャネルトランジスタのソース/ドレイン領域と認識する。 Recognizes that the source / drain region of the channel transistor. ステップ30(3)では、検証除外領域を除くN型拡散領域とポリシリコンゲートが交わった部分をNチャネルトランジスタの入力ゲートと認識する。 In step 30 (3) recognizes the N-type diffusion region and polysilicon gate is crossed portion excluding the verification exclusion area and the input gate of the N-channel transistor. ステップ30 Step 30
(4)では、検証除外領域を除くN型拡散領域でポリシリコンゲートと交わっていない部分をNチャネルトランジスタのソース/ドレイン領域と認識する。 (4) In recognizes a portion with N-type diffusion region excluding the verification exclusion area does not intersect with the polysilicon gate and the source / drain regions of the N-channel transistor.

【0037】このようにダミートランジスタを検証除外領域で囲み、そのダミートランジスタをトランジスタとして認識しないことにより、レイアウトパターンとネットリストとの対応をとることができ、比較検証をおこなうことができる。 [0037] In this way surrounds the dummy transistors in the verification exclusion area, by not recognize the dummy transistor as a transistor, it is possible to take correspondence between the layout patterns and netlist can be compared verification.

【0038】 [0038]

【発明の効果】以上の説明から明らかなように、MOSFET As apparent from the above description, MOSFET
ゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのMOSFETゲート間隔を一定にするとともに、活性なトランジスタと隣接しないところでは、そのトランジスタが常にオフ状態となるMOSFETゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のMOSFETゲート間隔となるよう配置することにより、MOSFETゲート長バラツキをなくし、最大伝搬遅延係数を小さくし、より高性能なLSIを提供することができる。 Transistor is formed by the gate and the diffusion region, as well as the MOSFET gate spacing of the plurality of active transistor constant, where not adjacent to the active transistor, the dummy transistor having a MOSFET gate to which the transistors are always turned off, by arranging so that a plurality of active transistor identical MOSFET gate interval and, eliminates the MOSFET gate length variation, it is possible to reduce the maximum propagation delay factor, provides a higher performance LSI.

【0039】また、レイアウトパターンのダミートランジスタ部を認識し、そのダミートランジスタ部を除くことにより、レイアウトパターンとネットリストとの比較検証をおこなうことができる。 Further, to recognize the dummy transistor of the layout pattern, by removing the dummy transistor portion, it is possible to perform the comparison and verification of the layout pattern and the netlist.

【0040】このように本発明によればMOSFETゲート長バラツキをなくし、微細化プロセスにおいても高性能の [0040] In this manner eliminates the MOSFET gate length variation according to the present invention, high performance even in the miniaturization process
LSIを提供することができ、また、そのレイアウトパターンとネットリストとの比較検証を実現することができ、その実用的効果は絶大である。 Can provide LSI, also, it is possible to realize a comparative verification between the layout patterns and netlist, its practical effect is great.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施の形態のスタンダードセルのレイアウト概略図 Schematic layout diagram of a standard cell of the first embodiment of the invention; FIG

【図2】本発明の第1の実施の形態のプロセス工程概略図 [2] Process steps a schematic view of a first embodiment of the present invention

【図3】本発明の第1の実施の形態のブロックレイアウト概略図 FIG. 3 is a block schematic layout diagram of a first embodiment of the present invention

【図4】本発明の第2の実施の形態のスタンダードセルのレイアウト概略図 Schematic layout diagram of a standard cell of the second embodiment of the present invention; FIG

【図5】本発明の第2の実施の形態のブロックレイアウト概略図 FIG. 5 is a block schematic layout diagram of a second embodiment of the present invention

【図6】本発明の第3の実施の形態のレイアウトパターンとネットリストとの比較検証フローを示す図 Shows a comparison verification flow of the third embodiment of the layout pattern and the netlist of the present invention; FIG

【図7】本発明の第4の実施の形態のスタンダードセルのレイアウト概略図 Figure 7 is a layout schematic diagram of a standard cell of the fourth embodiment of the present invention

【図8】本発明の第4の実施の形態のレイアウトパターンとネットリストとの比較検証フローを示す図 Shows a comparison verification flow of the fourth layout pattern netlist embodiment of of the present invention; FIG

【図9】従来のスタンダードセルのレイアウト概略図、 Figure 9 is a layout schematic diagram of a conventional standard cell,
回路図、論理図 Circuit diagram, logic diagram

【図10】従来のプロセス工程概略図 [10] Conventional process steps schematically

【図11】従来のレイアウトパターンとネットリストとの比較検証フローを示す図 11 is a diagram showing a comparison verification flow of the conventional layout pattern netlist

【符号の説明】 DESCRIPTION OF SYMBOLS

1a,1b Pチャネルダミートランジスタ 2a,2b Nチャネルダミートランジスタ 1a, 1b P-channel dummy transistor 2a, 2b N-channel dummy transistor

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 MOSFETゲートと拡散領域によってトランジスタを形成し、複数の活性なトランジスタのMOSFETゲート間隔を一定にするとともに、活性なトランジスタが隣接しないところでは、そのトランジスタが常にオフ状態となるMOSFETゲートをもつダミートランジスタを、上記複数の活性なトランジスタと同一のMOSFETゲート間隔となるよう配置することを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト構造。 1. A forming a transistor by MOSFET gate and the diffusion region, as well as the MOSFET gate spacing of the plurality of active transistor constant, where active transistors are not adjacent, MOSFET gate to which the transistor is always turned off layout structure of a semiconductor integrated circuit of the dummy transistor, using a standard cell, characterized in that arranged so as to be said plurality of active transistor identical MOSFET gate interval and with.
  2. 【請求項2】 個々のスタンダードセル内に、スタンダードセルを配置する際に隣接する両サイドにダミートランジスタを形成しておき、隣接するスタンダードセルのダミートランジスタ同士を重ねて、複数のスタンダードセルを配置することを特徴とする請求項1記載の半導体集積回路のレイアウト構造。 To 2. A within the individual standard cell, on both sides adjacent to the time of arranging the standard cells previously formed a dummy transistor, overlapping the dummy transistors of adjacent standard cell, placing a plurality of standard cells layout structure of a semiconductor integrated circuit according to claim 1, characterized in that.
  3. 【請求項3】 ダミートランジスタからなるダミーセルを、隣接するスタンダードセルの間に配置するとともに、スタンダードセル列の両サイドにも配置することを特徴とする請求項1記載の半導体集積回路のレイアウト構造。 Wherein the dummy cell comprised of dummy transistors, while disposed between adjacent standard cell layout structure of a semiconductor integrated circuit according to claim 1, characterized in that also arranged on both sides of the standard cell rows.
  4. 【請求項4】 レイアウトパターンのダミートランジスタ部を認識するステップと、そのダミートランジスタ部を除き、レイアウトパターンとネットリストとの比較検証をおこなうステップとを具備することを特徴とするスタンダードセルを用いた半導体集積回路の検証方法。 4. A recognizes the dummy transistor of the layout pattern step, the exception of the dummy transistor unit, using the standard cell is characterized by comprising a step for comparing verification of the layout pattern netlist method of verifying a semiconductor integrated circuit.
  5. 【請求項5】 前記ダミートランジスタ部を認識するステップは、認識したレイアウト接続関係からオフ状態となっているゲートをもつトランジスタをダミートランジスタ部と認識することを特徴とする請求項4記載の半導体集積回路の検証方法。 5. Step recognize the dummy transistor unit, a semiconductor integrated according to claim 4, wherein the recognizing transistor having a gate that is turned off from the recognized layout connection relationship between the dummy transistor portion method of verifying a circuit.
  6. 【請求項6】 前記ダミートランジスタ部を認識するステップは、レイアウトパターンのダミートランジスタ部に検証除外領域を設定するとともに、トランジスタ認識において、検証除外領域を除くP型拡散領域とポリシリコンゲートが交わった部分をPチャネルトランジスタの入力ゲートと認識するステップと、検証除外領域を除く 6. Step recognize the dummy transistor unit sets a validation exclusion area in the dummy transistor of the layout pattern, the transistors recognition, P-type diffusion region and a polysilicon gate, except for validation exclusion area intersect and recognizing the input gate of the P-channel transistor portion, excluding the verification exclusion area
    P型拡散領域でポリシリコンゲートと交わっていない部分をPチャネルトランジスタのソース/ドレイン領域と認識するステップと、検証除外領域を除くN型拡散領域とポリシリコンゲートが交わった部分をNチャネルトランジスタの入力ゲートと認識するステップと、検証除外領域を除くN型拡散領域でポリシリコンゲートと交わっていない部分をNチャネルトランジスタのソース/ドレイン領域と認識するステップからなることを特徴とする請求項4記載の半導体集積回路の検証方法。 And source / drain regions and recognizing the P-type diffusion region does not intersect with the polysilicon gate portion P-channel transistors, the N-type diffusion region and polysilicon gate is crossed portion excluding the verification exclusion area of ​​the N-channel transistor and recognizing an input gate, according to claim 4, characterized by comprising a portion not intersecting with the polysilicon gate in the N-type diffusion region excluding the verification exclusion area from the source / drain regions and recognizing the N-channel transistor verification method of a semiconductor integrated circuit.
JP10092696A 1996-04-23 1996-04-23 Layout structure of semiconductor integrated circuit and its verification method Pending JPH09289251A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10092696A JPH09289251A (en) 1996-04-23 1996-04-23 Layout structure of semiconductor integrated circuit and its verification method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10092696A JPH09289251A (en) 1996-04-23 1996-04-23 Layout structure of semiconductor integrated circuit and its verification method

Publications (1)

Publication Number Publication Date
JPH09289251A true JPH09289251A (en) 1997-11-04

Family

ID=14286965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10092696A Pending JPH09289251A (en) 1996-04-23 1996-04-23 Layout structure of semiconductor integrated circuit and its verification method

Country Status (1)

Country Link
JP (1) JPH09289251A (en)

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985699A (en) * 1997-06-09 1999-11-16 Nec Corporation Method for designing semiconductor integrated circuit
JP2000150658A (en) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp Functional cell, semiconductor device having the same, and method for designing semiconductor device using the same
US6445049B1 (en) * 1997-06-30 2002-09-03 Artisan Components, Inc. Cell based array comprising logic, transfer and drive cells
US6635935B2 (en) 2000-07-10 2003-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device cell having regularly sized and arranged features
US6838770B2 (en) 2000-08-23 2005-01-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, designing method and designing device thereof
US6872990B1 (en) * 1998-12-31 2005-03-29 Samsung Electronics Co., Ltd. Layout method of semiconductor device
JP2006005103A (en) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd Standard cell, standard cell library, and integrated circuit
JP2006173643A (en) * 2006-01-12 2006-06-29 Renesas Technology Corp Semiconductor storage device
US7137092B2 (en) 2003-08-21 2006-11-14 Kawasaki Microelectronics, Inc. Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure
JP2006324360A (en) * 2005-05-17 2006-11-30 Nec Electronics Corp Semiconductor device, manufacturing method thereof, and design program thereof
JP2007129094A (en) * 2005-11-04 2007-05-24 Rohm Co Ltd Semiconductor device
US7257790B2 (en) 2003-10-02 2007-08-14 Kawasaki Microelectronics, Inc. Layout structure of semiconductor integrated circuit and method for forming the same
JP2008118004A (en) * 2006-11-07 2008-05-22 Nec Electronics Corp Semiconductor integrated circuit
US7503026B2 (en) 2004-12-20 2009-03-10 Panasonic Corporation Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit
US7685551B2 (en) 2005-06-30 2010-03-23 Panasonic Corporation Semiconductor integrated circuit, standard cell, standard cell library, semiconductor integrated circuit designing method, and semiconductor integrated circuit designing equipment
JP2010067667A (en) * 2008-09-09 2010-03-25 Renesas Technology Corp Semiconductor integrated circuit apparatus
JP2010541280A (en) * 2007-10-26 2010-12-24 シノプシス, インコーポレイテッドSyn0Psys, Inc. Filler cell for design optimization in placement and routing system
JPWO2009078069A1 (en) * 2007-12-14 2011-04-28 富士通株式会社 Semiconductor device
JP2012064854A (en) * 2010-09-17 2012-03-29 Toshiba Corp Semiconductor device
JP2012094887A (en) * 2011-12-19 2012-05-17 Renesas Electronics Corp Semiconductor device and method of manufacturing the same, and design program of semiconductor device
KR101275682B1 (en) * 2005-04-26 2013-06-17 르네사스 일렉트로닉스 가부시키가이샤 Semiconductor Device and Its Manufacturing Method, Semiconductor Manufacturing Mask, and Optical Proximity Processing Method
JP2014220501A (en) * 2013-05-02 2014-11-20 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. Standard cell metal structure directly above polysilicon structure
WO2015025441A1 (en) * 2013-08-23 2015-02-26 パナソニック株式会社 Semiconductor integrated circuit device
WO2015045281A1 (en) * 2013-09-27 2015-04-02 パナソニック株式会社 Semiconductor integrated circuit and logic circuit
KR20150066607A (en) * 2012-11-07 2015-06-16 퀄컴 인코포레이티드 Shared-diffusion standard cell architecture
JP2016535435A (en) * 2013-06-18 2016-11-10 クアルコム,インコーポレイテッド Method and apparatus for spreading bridge cell library
JP2017506430A (en) * 2014-02-14 2017-03-02 クアルコム,インコーポレイテッド Ground of dummy gate in the scaled layout design
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2018064126A (en) * 2013-09-04 2018-04-19 株式会社ソシオネクスト Semiconductor device
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985699A (en) * 1997-06-09 1999-11-16 Nec Corporation Method for designing semiconductor integrated circuit
US6445049B1 (en) * 1997-06-30 2002-09-03 Artisan Components, Inc. Cell based array comprising logic, transfer and drive cells
JP2000150658A (en) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp Functional cell, semiconductor device having the same, and method for designing semiconductor device using the same
US6872990B1 (en) * 1998-12-31 2005-03-29 Samsung Electronics Co., Ltd. Layout method of semiconductor device
JP2012049549A (en) * 1998-12-31 2012-03-08 Samsung Electronics Co Ltd Layout method of semiconductor device and semiconductor device
US6635935B2 (en) 2000-07-10 2003-10-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device cell having regularly sized and arranged features
US6838770B2 (en) 2000-08-23 2005-01-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device, designing method and designing device thereof
US7137092B2 (en) 2003-08-21 2006-11-14 Kawasaki Microelectronics, Inc. Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure
US7257790B2 (en) 2003-10-02 2007-08-14 Kawasaki Microelectronics, Inc. Layout structure of semiconductor integrated circuit and method for forming the same
US7538368B2 (en) 2004-06-16 2009-05-26 Panasonic Corporation Standard cell, standard cell library, and semiconductor integrated circuit with suppressed variation in characteristics
JP2006005103A (en) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd Standard cell, standard cell library, and integrated circuit
US7503026B2 (en) 2004-12-20 2009-03-10 Panasonic Corporation Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit
KR101275682B1 (en) * 2005-04-26 2013-06-17 르네사스 일렉트로닉스 가부시키가이샤 Semiconductor Device and Its Manufacturing Method, Semiconductor Manufacturing Mask, and Optical Proximity Processing Method
JP2006324360A (en) * 2005-05-17 2006-11-30 Nec Electronics Corp Semiconductor device, manufacturing method thereof, and design program thereof
US8261225B2 (en) 2005-06-30 2012-09-04 Panasonic Corporation Semiconductor integrated circuit, standard cell, standard cell library, semiconductor integrated circuit designing method, and semiconductor integrated circuit designing equipment
US7685551B2 (en) 2005-06-30 2010-03-23 Panasonic Corporation Semiconductor integrated circuit, standard cell, standard cell library, semiconductor integrated circuit designing method, and semiconductor integrated circuit designing equipment
JP2007129094A (en) * 2005-11-04 2007-05-24 Rohm Co Ltd Semiconductor device
JP2006173643A (en) * 2006-01-12 2006-06-29 Renesas Technology Corp Semiconductor storage device
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US8039874B2 (en) 2006-11-07 2011-10-18 Renesas Electronics Corporation Semiconductor integrated circuit
JP2008118004A (en) * 2006-11-07 2008-05-22 Nec Electronics Corp Semiconductor integrated circuit
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8504969B2 (en) 2007-10-26 2013-08-06 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
JP2010541280A (en) * 2007-10-26 2010-12-24 シノプシス, インコーポレイテッドSyn0Psys, Inc. Filler cell for design optimization in placement and routing system
JPWO2009078069A1 (en) * 2007-12-14 2011-04-28 富士通株式会社 Semiconductor device
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
JP2010067667A (en) * 2008-09-09 2010-03-25 Renesas Technology Corp Semiconductor integrated circuit apparatus
JP2012064854A (en) * 2010-09-17 2012-03-29 Toshiba Corp Semiconductor device
JP2012094887A (en) * 2011-12-19 2012-05-17 Renesas Electronics Corp Semiconductor device and method of manufacturing the same, and design program of semiconductor device
JP2017022395A (en) * 2012-11-07 2017-01-26 クゥアルコム・インコーポレイテッドQualcomm Incorporated Shared-diffusion standard cell architecture
KR20150066607A (en) * 2012-11-07 2015-06-16 퀄컴 인코포레이티드 Shared-diffusion standard cell architecture
JP2015537383A (en) * 2012-11-07 2015-12-24 クゥアルコム・インコーポレイテッドQualcomm Incorporated The structure of the shared diffusion standard cell
JP2016106430A (en) * 2013-05-02 2016-06-16 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. Physical semiconductor structure
JP2014220501A (en) * 2013-05-02 2014-11-20 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. Standard cell metal structure directly above polysilicon structure
JP2016535435A (en) * 2013-06-18 2016-11-10 クアルコム,インコーポレイテッド Method and apparatus for spreading bridge cell library
JPWO2015025441A1 (en) * 2013-08-23 2017-03-02 株式会社ソシオネクスト The semiconductor integrated circuit device
WO2015025441A1 (en) * 2013-08-23 2015-02-26 パナソニック株式会社 Semiconductor integrated circuit device
JP2018064125A (en) * 2013-08-23 2018-04-19 株式会社ソシオネクスト The semiconductor integrated circuit device
US10181469B2 (en) 2013-08-23 2019-01-15 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin
US9899381B2 (en) 2013-08-23 2018-02-20 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin
US10242985B2 (en) 2013-09-04 2019-03-26 Socionext Inc. Semiconductor device comprising a standard cell and a non-active transistor
JP2018064126A (en) * 2013-09-04 2018-04-19 株式会社ソシオネクスト Semiconductor device
US9748237B2 (en) 2013-09-27 2017-08-29 Socionext, Inc. Semiconductor integrated circuit and logic circuit
US10008498B2 (en) 2013-09-27 2018-06-26 Socionext Inc. Semiconductor integrated circuit and logic circuit
WO2015045281A1 (en) * 2013-09-27 2015-04-02 パナソニック株式会社 Semiconductor integrated circuit and logic circuit
JPWO2015045281A1 (en) * 2013-09-27 2017-03-09 株式会社ソシオネクスト Semiconductor integrated circuits and logic circuitry
JP2017506430A (en) * 2014-02-14 2017-03-02 クアルコム,インコーポレイテッド Ground of dummy gate in the scaled layout design

Similar Documents

Publication Publication Date Title
US7469396B2 (en) Semiconductor device and layout design method therefor
US6020616A (en) Automated design of on-chip capacitive structures for suppressing inductive noise
KR100378033B1 (en) Semiconductor integrated circuit device and production method thereof
KR100898192B1 (en) Semiconductor integrated circuit, the semiconductor designing method and the program for designing the same
USRE39469E1 (en) Semiconductor integrated circuit with mixed gate array and standard cell
US7368767B2 (en) Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential
US6477695B1 (en) Methods for designing standard cell transistor structures
CN103828037B (en) Interblock insulator having n-channel and p-channel cell architecture finfet
KR101669395B1 (en) Methods, structures and designs for self-aligning local interconnects used in integrated circuits
JP5080280B2 (en) Method for optimizing transistor performance of the integrated circuit
US6093214A (en) Standard cell integrated circuit layout definition having functionally uncommitted base cells
US6691297B1 (en) Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
US7749816B2 (en) Systems and arrangements to interconnect components of a semiconductor device
US6166560A (en) Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device
US8458627B2 (en) Semiconductor device including logic circuit having areas of different optical proximity accuracy
CN1184689C (en) Semiconductor integrated circuit and standard unit configuration design method
US7129741B2 (en) Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit
JP4218972B2 (en) How to determine the phase shift and trim masks integrated circuits and devices
CN1286183C (en) Multi-threshold MIS integrated circuit device and circuit designing method
US5536955A (en) Electronic devices for use in generating integrated circuit structures and method therefor
US7353492B2 (en) Method of IC fabrication, IC mask fabrication and program product therefor
US7100138B2 (en) Method and apparatus for circuit design
JP4833023B2 (en) Method for improving the manufacturability of semiconductor devices, systems and program
CA2126479C (en) Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density
JP2005197685A (en) Method and device for automated layer generation for double-gate finfet design