JPH09288652A - Redundancy switching device for parallel processor - Google Patents

Redundancy switching device for parallel processor

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JPH09288652A
JPH09288652A JP10153296A JP10153296A JPH09288652A JP H09288652 A JPH09288652 A JP H09288652A JP 10153296 A JP10153296 A JP 10153296A JP 10153296 A JP10153296 A JP 10153296A JP H09288652 A JPH09288652 A JP H09288652A
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JP
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processor
pe
defective
signal
elements
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Application number
JP10153296A
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Japanese (ja)
Inventor
Yoshiharu Aimoto
Toru Kimura
Giichi Yabe
木村  亨
代志治 相本
義一 矢部
Original Assignee
Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To relieve the entire function of a parallel processor despite the fault of a processor element by preparing the redundant processor elements to replace the defective processor elements and applying a signal to a redundant processor element to designate a relevant processor element.
SOLUTION: A parallel processor consists of plural processor elements PE 14 and a redundancy changeover switch SR 12. These PE 14 include some redundant PE 16 for replacement of the defective PEs. Thus, the normal working is secured even though the defective one is included in the elements PE 14. If a defective PE is included, a processor designation signal 11 excludes the defective PE via the SW 12 and is supplied as a PE enable signal. Therefore, no enable signal is supplied to the defective PE, and instead, a PE enable signal is supplied to a PE 16 to control the working or discontinuation state.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、複数のプロセッサが、異なるデータに対して同一の命令を処理可能な並列プロセッサ(SIMD:Single Instruc The present invention relates to a plurality of processors, parallel processors capable of processing the same instruction on different data (SIMD: Single Instruc
tion Multi Data型並列プロセッサ)の冗長切り替え装置に関するものである。 tion relates to redundancy switching device Multi Data parallel processor).

【0002】 [0002]

【従来の技術】従来、SIMD型並列プロセッサとしてアイ・イー・イー・イー ジャーナルオブ ソリッド Conventionally, eye-e-e-e-Journal of Solid as SIMD parallel processor
ステイト サーキット(IEEE JOURNAL O State Circuit (IEEE JOURNAL O
F SOLID−STATE CIRCUITS),V F SOLID-STATE CIRCUITS), V
ol. ol. 29,No. 29, No. 11,p1336−1343に記載されているような技術が知られている。 11, technology is known as described in P1336-1343. 前記文献に記載されている並列プロセッサの構成を図7に示す。 The configuration of the parallel processor which is described in the literature is shown in Fig. 各プロセッサ・エレメント(PE)14には、命令15とプロセッサ・アドレス・デコーダ(DEC)21からプロセッサ・エレメント・イネーブル(PEイネーブル)信号13とが供給されている。 Each processor element (PE) 14 is an instruction 15 and processor element enable the processor address decoder (DEC) 21 (PE enable) signal 13 is supplied.

【0003】DEC21にはプロセッサ・アドレス22 [0003] DEC21 processor address 22
が供給されている。 There has been supplied. PEイネーブル信号13は各PEの稼働あるいは停止を制御し、プロセッサ・アドレス22 PE enable signal 13 controls the operation or stop of each PE, processor address 22
をDEC21に供給することにより得られる。 The resulting by feeding to DEC21. すなわち、複数のPEを必ずしも全部動作させず、プロセッサ・アドレス22で指定されたPEのみを動作させる機能を有している。 That is, not necessarily all operating a plurality of PE, and has a function of only the work specified PE at the processor address 22.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、複数のPEのうち1つでも不良が生じた場合には、PEイネーブル信号が不良PEにも割り当てられているため、プロセッサ自体を救済することができない。 [SUMMARY OF THE INVENTION However, when a defective even one of the plurality of PE occurs, since the PE enable signal is also assigned to the defective PE, can not be repaired processor itself.

【0005】また、情報処理学会第32回(昭和61年前期)全国大会、3R−6、p175−176「階層化2次元アレイ計算機HAPの自動再構成法」島田他、には、1行1列の予備PEを設けておき、故障PEを自動的に検出して、その故障PEを除外した2次元アレイを再構成する技術が記載されている。 [0005] In addition, the Information Processing Society of Japan 32nd (1986 previous fiscal year) national convention, 3R-6, p175-176 "layered two-dimensional array computer HAP of automatic reconstruction method" Shimada other, in the first row and the first may be provided a spare PE column automatically detects the failure PE, techniques for reconstructing the two-dimensional array excluding the fault PE is described. しかしこれは、不良か否かに関わらずある特定のPEを稼働・停止させる方式についての不良救済ではない。 However, this is not a failure relief for system in which a particular PE running-stop in regardless of bad whether.

【0006】本発明の目的は、PEイネーブル信号により特定プロセッサのみを動作可能とする機能を有する並列プロセッサにおいて、PEに不良が生じた場合でも並列プロセッサ全体の機能を救済することにある。 An object of the present invention is to in the parallel processor having a function to be operated only a specific processor by PE enable signal, rescuing the function of the entire parallel processor even if a defect occurs in the PE.

【0007】 [0007]

【課題を解決するための手段】本発明の並列プロセッサの冗長切り替え装置は、不良プロセッサ・エレメントを置き換えるための冗長プロセッサ・エレメントと、プロセッサ・エレメントを指定する信号を前記不良プロセッサ・エレメントに割り当てず冗長プロセッサ・エレメントに割り当てを行うスイッチとを有する。 Means for Solving the Problems] redundancy switching device of the parallel processor of this invention comprises a redundant processor elements for replacing defective processor element, without assigning signal designating the processor elements to the defective processing element and a switch for assigning the redundant processor element.

【0008】また、この並列プロセッサの冗長切り替え装置において、プロセッサ・エレメントの稼働・停止状態の組み合わせを示すコードにより、各プロセッサ・エレメントの稼働・停止状態を制御するデコーダを設けると、プロセッサ・アドレスを送る信号線を減らすことができる。 Further, the redundancy switching device of the parallel processor, a code indicating a combination of operating and stopping state of the processor element, providing a decoder for controlling the operation and stop states of the respective processor elements, the processor address it is possible to reduce the signal line for sending.

【0009】また不良プロセッサ・エレメントに代えて冗長プロセッサ・エレメントに割り当てるスイッチは、 [0009] switches to assign the redundant processor elements in place of the defective processor element,
例えば、各プロセッサ・エレメント不良プロセッサ・エレメントを識別するROM等のメモリと、不良プロセッサ・エレメントの有無を隣接するプロセッサ・エレメントに伝播する装置と、プロセッサ・エレメントを指定する信号を不良プロセッサ・エレメントに割り当てず冗長プロセッサ・エレメントに割り当てを行うスイッチとを有して構成されている。 For example, a memory such as a ROM or the like for identifying each processor element defective processor element, the presence or absence of defective processor element and apparatus for propagating the processor elements adjacent, signals specifying the processor elements to the defective processing element It is constituted by a switch to assign the redundant processor elements not assigned.

【0010】また各プロセッサ・エレメントに記憶装置を設け、この記憶装置が不良の場合、プロセッサ・エレメントを指定する信号により記憶装置の動作をプロセッサ・エレメントにより行うかもしくは動作を完全に停止させるかを制御する書き込み制御装置を設ければ救済できる。 [0010] The storage device provided in each processing element, whether this case storage device is defective, completely stopping or or operation performed by the processor elements the operation of the storage device by a signal designating the processor elements a write control unit that controls can be repaired by providing.

【0011】また、本発明の並列プロセッサの冗長切り替え装置は、請求項1の並列プロセッサの冗長切り替え装置において、隣接するプロセッサ・エレメントにデータを転送する隣接プロセッサ・エレメント間データバスと、不良プロセッサ・エレメントの隣接プロセッサ・エレメント間データをバイパスするバスと、不良プロセッサ・エレメントを識別するROMにより隣接プロセッサ・エレメント間データバスかバイパスしたデータバスのどちらかを選択するセレクタとを有して構成されている。 Further, the redundancy switching device of the parallel processor of this invention, the redundancy switching device of the parallel processor of claim 1, the adjacent data bus between adjacent processor elements to transfer data to the processor elements, defective processor a bus to bypass between adjacent processor elements data elements, are configured to have a selector for selecting either of the adjacent processor elements between the data bus or bypass the data bus by ROM that identifies defective processor element there.

【0012】また、本発明の並列プロセッサの冗長切り替え装置は、請求項1の並列プロセッサの冗長切り替え装置において、プロセッサ・エレメントからの出力データを選択して伝播する外部出力データバスと、プロセッサを指定する信号によりデータを出力もしくはハイインピーダンス状態になるバッファとを有して構成されている。 Further, redundancy switching device of the parallel processor of this invention, the redundancy switching device of the parallel processor of claim 1, and an external output data bus propagating selects the output data from the processor elements, specifying the processor It is configured to include a buffer to be output or high impedance state data by the signal to be.

【0013】本発明においては、不良PEを置き換えるための冗長PEを付加し、不良PEを除外してPEイネーブル信号を割り当てる切り替え装置を備えることにより、不良PEを含む並列プロセッサを救済できる。 In the present invention, by adding redundant PE for replacing defective PE, by providing a switching apparatus for allocating PE enable signal to the exclusion of bad PE, it can be repaired parallel processor including a defective PE.

【0014】 [0014]

【発明の実施の形態】次に図1から6を参照して本発明について説明する。 DETAILED DESCRIPTION OF THE INVENTION Referring now to FIGS. 1 to 6 will be described the present invention.

【0015】図1は本発明による並列プロセッサの一構成図を示す。 [0015] Figure 1 shows a configuration diagram of a parallel processor according to the present invention. 本発明の並列プロセッサはPE14と冗長切り替えスイッチ(SW)12とから構成され、PE1 Parallel processor of the present invention is composed of PE14 and redundancy switching switch (SW) 12 Prefecture, PE1
4には命令15とPEイネーブル信号13とが供給され、SWにはプロセッサ指定信号11が供給されている。 4 instructions 15 and PE enable signal 13 is supplied to the processor specifying signal 11 is supplied to the SW. 複数のPE14の中には不良PEを置換するための冗長PE16が設けられている。 Redundant PE16 for replacing a defective PE Among the plurality of PE14 is provided. 本発明の並列プロセッサは、PE14の中に不良PEが含まれていても正常に稼働できる。 Parallel processor of the present invention can operate normally even contain defective PE in PE14. 不良PEが含まれている場合、切り替えスイッチSWによりプロセッサ指定信号11は不良PEを除外してPEイネーブル信号13として供給される。 If there are defective PE, supplied as PE enable signal 13 processor specification signal 11 to the exclusion of bad PE by switching switch SW. これにより、不良PEにはPEイネーブル信号が供給されない。 Thus, PE enable signal is not supplied to the poor PE. その代わり、PEイネーブル信号は冗長PEに供給され稼働あるいは停止を制御する。 Instead, PE enable signal controls the operating or stopped being supplied to the redundant PE.

【0016】図2の実施例は、プロセッサ指定信号を供給するプロセッサ・アドレス・デコーダ(DEC)21 The embodiment of FIG. 2, processor address decoder supplies the processor specification signal (DEC) 21
が、図1に示した並列プロセッサのSW12に対応して設けたものである。 There are those provided corresponding to SW12 parallel processor shown in FIG. DEC21にはプロセッサ・アドレス22が供給されている。 Processor address 22 is supplied to DEC21. このプロセッサ・アドレスは、どのPEを稼働可能にするかによってコード化してある。 The processor address, are encoded by either allowing running any PE.

【0017】例えば、PEが4つ(PE0〜PE4)あったとした場合、PE0を稼働させるコードを0、PE [0017] For example, when the PE had four (PE0~PE4), 0 code to run the PE0, PE
1を稼働させるコードを1、PE2を稼働させるコードを2、PE3を稼働させるコードを3とする。 1 the code to run the 1, PE2 code to run the 2, PE3 and 3 code for running. PE0とPE3だけを稼働させたい場合は“0、3”というコードをDEC21に送る。 PE0 and if you were allowed to operate only PE3 send to DEC21 the code of "0,3". 同様にPE1、2、3を稼働させたい場合は“1、2、3”というコードをDECに送る。 Similarly, if you want to run the PE1,2,3 sends the code to the DEC of "1, 2, 3". DEC21では、コードによって示された稼働PE In DEC21, indicated by the code running PE
にPEイネーブル信号を供給する。 Supplying PE enable signal. このように、稼働させるアドレスを直接SW12に送るのではなく、コード化して送れば、PEイネーブル信号の本数に比べてプロセッサ・アドレス制御線22の本数は少なくなる。 Thus, rather than sending an address to run directly to SW12, if send encoding, the number of processor address control line 22 is less than the number of the PE enable signal. 例えば上述の、PEが4個の例では、PEイネーブル信号は4本、プロセッサ・アドレスは2(=log(2)4) For example above, the PE four examples, PE enable signal 4, the processor address is 2 (= log (2) 4)
本まで減る。 Reduced to this. PEが16個の場合なら4(=log If If PE is 16 4 (= log
(2)16)本に減る。 (2) 16) reduced to this.

【0018】図3は図1、2に示した冗長切り替えスイッチ12の一構成例である。 [0018] FIG. 3 shows an example of the configuration of the redundant selector switch 12 shown in FIGS. SW12は、各PE毎に設けた不良識別ROM(ここではフューズドPROM) SW12, each PE every provided defective identification ROM (where Fused PROM is)
と、2入力論理積ゲート35により制御され、PEにP If, controlled by 2-input AND gate 35, P to the PE
Eイネーブル信号を供給するセレクタ32により構成している。 Are constituted by the selector 32 supplies the E enable signal. この実施例では製造直後のテストで判別するP P In the embodiments to be determined in immediately after the production test
Eの不良を救済するので、ROMを使った。 Since repairing a defective of E, using the ROM. PEが不良か否かを判定する方法は、通常と同じく、データの書込み後の読み出しが出来るかどうかをテストすることにより行う。 PE method determines defective or not is generally like the carried out by testing whether or not the read after write data can be. ただし冗長ブロックのテストはテスト信号(図3の31)を切り替えることにより行う。 However testing of the redundant blocks is carried out by switching the test signal (31 in FIG. 3).

【0019】セレクタには隣接する2つのPE分のプロセッサ識別信号が供給されている。 The processor identification signals of the two PE component adjacent is supplied to the selector. 不良PE識別ROM Poor PE identification ROM
34は不良PEに対応するものは低レベル“0”に固定され、それ以外は高レベル“1”に固定する。 34 corresponds to the defective PE is fixed to the low level "0", otherwise fixed to the high level "1". テスト信号31は冗長PEを含め不良PEを探す場合に用い、それ以外では、高レベルに固定する。 The test signal 31 is used when searching for defects PE including the redundant PE, but otherwise, is fixed to a high level. 2入力論理積ゲート35の1つの入力は各PEの不良PE識別ROMにより供給され、もう1つの入力は隣接する2入力論理積ゲートの出力より供給される。 One input of a two-input AND gate 35 is supplied by the faulty PE identification ROM of each PE, the other one input is supplied from the output of the adjacent two-input AND gate. これにより、不良PE以降の2入力論理積ゲートの出力は低レベルを、それより前段では高レベルをセレクタに供給する。 Thus, a two-input AND gate is the output of the low level of defects PE later, supplies a high level to the selector in the preceding stage than that. これにより、不良PEにプロセッサ指定信号を割り当てることがなくなる。 Accordingly, it is unnecessary to assign the processor designation signal to the defective PE.

【0020】なお、この実施例ではROMを使ったが、 [0020] It should be noted that, in this embodiment has been using the ROM,
FRAM、フラッシュメモリ等でも良いことは自明である。 FRAM, it is self-evident may be a flash memory or the like. また、この実施例は製造直後のテストで判別する不良を救済するものであるが、本発明は基本的にブロックを切り替えるものであるため、不良識別ROMをRAM Although this embodiment is intended to remedy the defect of determining in immediately after the production test, since the present invention for switching the basic block, the defect identification ROM RAM
に置き換えれば、動作中に生じる故障でも救済可能である。 Be replaced with, it is possible to rescue even a malfunction that occurs during operation.

【0021】図4は本発明の他の実施例を示す並列プロセッサの構成図である。 [0021] FIG. 4 is a block diagram of a parallel processor according to still another embodiment of the present invention. PEは、そのPE毎に設けられ、そのPEだけがアクセスする記憶装置MEM(ローカルメモリ)42とその書き込み制御装置WCTR(W PE is its provided for each PE, the storage device MEM (local memory) and only that PE has access 42 and the write controller WCTR (W
rite Control)41を持っている場合が多い。 If you have a rite Control) 41 often. この実施例はその記憶装置42に不良が生じた場合の救済手段を示している。 This example illustrates the remedy in the case of failure in the storage device 42 has occurred.

【0022】PEイネーブル信号13をPE14と並列に記憶装置42に入力して、PEと同様に稼働・停止を制御する。 [0022] Enter the PE enable signal 13 in parallel to the storage device 42 and PE14, controls the operation and stop as well as PE. 記憶装置が不良の場合に備えて、冗長PE及び冗長記憶装置(図示せず)を用意しておく。 Storage device in case of failure, are prepared redundant PE and redundant storage device (not shown). 記憶装置42が不良の場合、PEが正常であっても、PEも一緒にその冗長PE及び冗長記憶装置と切り替える。 If storage device 42 is defective, even normal PE is, PE also switches its redundant PE and redundant storage devices together. このようにすれば記憶装置42の不良に対して並列プロセッサの救済を計ることができる。 Thus it is possible to measure the relief of parallel processors for the defective storage device 42 if the.

【0023】図5は隣接するPE間に隣接PEデータ転送バスを設けた場合に並列プロセッサの冗長切り替え装置の構成図である。 [0023] FIG. 5 is a block diagram of a redundancy switching device parallel processor in case of providing the adjacent PE data transfer bus between the adjacent PE. 同図では、図3に示した不良PE識別ROMにより制御され、隣接するPEからのデータ転送バス52と不良PEバイパス・バス51を選択するセレクタ32を設けている。 In the drawing, is controlled by faulty PE identification ROM shown in FIG. 3, it is provided with a selector 32 for selecting the data transfer bus 52 and the defective PE bypass bus 51 from the adjacent PE. これにより、不良PEがある場合はそこをバイパスさせることができるので、隣接するデータバスがとぎれることがなく維持することができる。 Accordingly, since if there is a defective PE can be bypassed therethrough, it can be maintained without adjacent data bus is interrupted.

【0024】なお、本実施例でも、図2、3で説明したようなプロセッサ・アドレス・デコーダDEC21を設けて、プロセッサ・アドレスの信号線を減らすことができる。 [0024] Also in this embodiment, provided with a processor address decoder DEC21 as described in FIGS. 2 and 3, it is possible to reduce the number of signal lines in the processor address.

【0025】なお、この実施例でも、図4で説明したような、各PEに対応する記憶装置42を設けてもよく、 [0025] Also in this embodiment, as described in FIG. 4, it may be a storage device 42 corresponding to each PE is provided,
その記憶装置が不良の場合は図4と同様にして救済すればよい。 If the storage device is defective it may be relief in the same manner as in FIG.

【0026】図6は本発明の他の実施例を示す並列プロセッサの構成図である。 [0026] FIG. 6 is a block diagram of a parallel processor according to still another embodiment of the present invention. 同図は、図1に示した並列プロセッサのPEからデータを供給するスリーステイト・バッファ62及び、各PEごとに設けられたスリーステイト・バッファより選択的にデータが供給される外部出力データバス61が設けられている点が異なる。 The figure, the external output data bus 61 which is selectively data from the three-state buffer provided from the PE parallel processors three-state buffer 62 and supplies the data, for each PE shown in FIG. 1 is supplied that is provided is different. スリーステイト・バッファはPEイネーブル信号13により制御され、PEが稼働している場合にはデータを外部出力データバスに供給し、PEが停止している場合には供給しない。 Three-state buffer is controlled by the PE enable signal 13, if the PE is running supplies the data to the external output data bus, not supplied if the PE is stopped. 本提案の冗長切り替え装置を用いることにより不良PEからのデータの選択がなくなる。 Selection of data from the defective PE by using the redundancy switching device of the present proposal is eliminated.

【0027】なお、本実施例でも、図2、3で説明したようなプロセッサ・アドレス・デコーダDEC21を設けて、プロセッサ・アドレスの信号線を減らすことができる。 [0027] Also in this embodiment, provided with a processor address decoder DEC21 as described in FIGS. 2 and 3, it is possible to reduce the number of signal lines in the processor address. また図4で説明したような、各PEに対応する記憶装置42を設けてもよく、その記憶装置が不良の場合は図4と同様にして救済すればよい。 Also as described in Fig. 4, it may be a storage device 42 corresponding to each PE is provided, if the storage device is defective may be relief in the same manner as in FIG. さらに、図5のように、隣接するPE間に隣接PEデータ転送バスを設けても良い。 Furthermore, as shown in FIG. 5, between adjacent PE may be provided adjacent PE data transfer bus.

【0028】 [0028]

【発明の効果】本発明においては、不良PEを置き換えるための冗長PEを付加し、不良PEを除外してPEイネーブル信号を割り当てる切り替え装置を備えることにより、不良PEを含む並列プロセッサを救済できる。 In the present invention, by adding the redundant PE for replacing defective PE, by providing a switching apparatus for allocating PE enable signal to the exclusion of bad PE, it can be repaired parallel processor including a defective PE.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1は本提案の冗長切り替え装置を設けた並列プロセッサの一実施例を説明するためのブロック図である。 FIG. 1 is a block diagram for explaining an embodiment of a parallel processor in which a redundancy switching device of the present proposal.

【図2】図2は本発明の他の実施例を説明するためのブロック図である。 Figure 2 is a block diagram for explaining another embodiment of the present invention.

【図3】図3は本提案の並列プロセッサの冗長切り替え装置の冗長切り替えスイッチの一実施例を説明するための構成図である。 Figure 3 is a block diagram for explaining an embodiment of a redundancy switching switch redundancy switching device of the parallel processor of this proposal.

【図4】図4は各プロセッサ・エレメントにそれぞれ記憶装置を設けた場合の並列プロセッサの冗長切り替え装置の一実施例を説明するためのブロック図である。 Figure 4 is a block diagram for explaining an embodiment of a redundancy switching device parallel processor obtained when a respective memory device for each processor element.

【図5】図5は隣接するプロセッサ間にデータバスを設けた場合の並列プロセッサの冗長切り替え装置を説明するためのブロック図である。 Figure 5 is a block diagram for explaining a redundant switching device parallel processor obtained when a data bus between the adjacent processors.

【図6】図6は並列プロセッサに外部出力用のデータバスを設けた場合の冗長切り替え装置を説明するためのブロック図である。 Figure 6 is a block diagram for explaining a redundant switching device provided with a data bus for external output in parallel processors.

【図7】図7は従来技術を説明するためのブロック図である。 Figure 7 is a block diagram for explaining a conventional technology.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 プロセッサ指定信号 12 冗長切り替えスイッチ 13 プロセッサ・エレメント・イネーブル信号 14 プロセッサ・エレメント 15 命令 16 冗長プロセッサ・エレメント 21 プロセッサ・アドレス・デコーダ 22 プロセッサ・アドレス 31 テスト信号 32 セレクタ 33 不良プロセッサ・エレメント 34 不良プロセッサ・エレメント識別ROM 35 2入力論理積ゲート 41 書き込み制御装置 42 記憶装置 51 不良PEバイパス・バス 52 隣接PEデータ転送バス 61 外部出力データバス 62 スリーステイト・バッファ 11 processor specification signal 12 redundant changeover switch 13 processor element enable signal 14 processor element 15 instructions 16 redundant processor element 21 processor address decoder 22 processor address 31 test signal 32 selector 33 defective processor element 34 defective processor element identification ROM 35 2 input AND gate 41 the write control unit 42 storage unit 51 defective PE bypass bus 52 adjacent PE data transfer bus 61 external output data bus 62 three-state buffer

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】各プロセッサ・エレメントの稼働・停止状態を制御可能である並列プロセッサにおいて、不良プロセッサ・エレメントを置き換えるための前記冗長プロセッサ・エレメントを設け、プロセッサ・エレメントを指定する信号を前記不良プロセッサ・エレメントに割り当てず冗長プロセッサ・エレメントに割り当てを行うスイッチを設けることを特徴とする並列プロセッサの冗長切り替え装置。 1. A parallel processor can control the operation-stopped state of each processor element, said redundant processing elements for replacing defective processor element provided, the defective processor signals specifying the processor elements - providing a switch for assigning the redundant processor elements not assigned to the element redundancy switching device parallel processor characterized by.
  2. 【請求項2】プロセッサ・エレメントの稼働・停止状態の組み合せを示すコードにより、各プロセッサ・エレメントの稼働・停止状態を制御する信号を生成するデコーダを設ける請求項1の並列プロセッサの冗長切り替え装置。 Wherein the code indicating a combination of operating and stopping state of the processor elements, redundancy switching device of the parallel processor of claim 1 to provide a decoder for generating a signal for controlling the operation and stop states of the respective processor element.
  3. 【請求項3】そのプロセッサ・エレメントが不良であるか否かを識別するメモリを各プロセッサ・エレメントごとに設け、不良プロセッサ・エレメントの有無を隣接するプロセッサ・エレメントに伝播する装置を設け、プロセッサ・エレメントを指定する信号を不良プロセッサ・ Wherein providing the memory to identify whether or not the processor element is defective for each processor element, provided with a device for propagating the processor elements adjacent the existence of a defective processor elements, processor defective processor signal that specifies the element
    エレメントに割り当てず冗長プロセッサ・エレメントに割り当てを行うスイッチを設ける請求項1または2に記載の並列プロセッサの冗長切り替え装置。 Redundancy switching device of the parallel processor according to claim 1 or 2 providing a switch for assigning the redundant processor elements not assigned to the element.
  4. 【請求項4】各プロセッサ・エレメントに記憶装置を設け、プロセッサ・エレメントを指定する信号により記憶装置の動作をプロセッサ・エレメントにより行うかもしくは動作を完全に停止させるかを制御する書き込み制御装置を設けた請求項1の並列プロセッサの冗長切り替え装置。 4. A storage device provided to each processor element is provided with a write control unit that controls whether to completely stop or or operation performed by the processor elements the operation of the storage device by a signal designating the processor elements redundancy switching device of the parallel processor of claim 1.
  5. 【請求項5】隣接するプロセッサ・エレメントにデータを転送する隣接プロセッサ・エレメント間データバスを設け、不良プロセッサ・エレメントの隣接プロセッサ・ 5. disposed adjacent neighbor data bus between processor elements to transfer data to the processor elements, the adjacent processor defective processor elements
    エレメント間データをバイパスするバスを設け、不良プロセッサ・エレメントを識別するROMにより隣接プロセッサ・エレメント間データバスかバイパスしたデータバスのどちらかを選択するセレクタを設けた請求項3または4に記載の並列プロセッサの冗長切り替え装置。 A bus bypassing the inter-element data provided, parallel according selector for selecting either the data bus and the data bus or bypass between adjacent processor elements to claim 3 or 4 provided by the ROM that identifies defective processor element redundant switching device of the processor.
  6. 【請求項6】プロセッサ・エレメントからの出力データを選択して伝播する外部出力データバスを設け、プロセッサを指定する信号によりデータを出力もしくはハイインピーダンス状態になるバッファを設けた請求項1、 6. selects the output data from the processor element external output data bus provided to propagate claim 1 provided with a buffer comprising an output or high impedance state data by a signal designating the processor,
    2、3、4または5に記載の並列プロセッサの冗長切り替え装置。 Redundancy switching device of the parallel processor according to 2, 3, 4 or 5.
JP10153296A 1996-04-23 1996-04-23 Redundancy switching device for parallel processor Pending JPH09288652A (en)

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