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JPH09284253A - Burst communication synchronization method and equipment - Google Patents

Burst communication synchronization method and equipment

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Publication number
JPH09284253A
JPH09284253A JP8953196A JP8953196A JPH09284253A JP H09284253 A JPH09284253 A JP H09284253A JP 8953196 A JP8953196 A JP 8953196A JP 8953196 A JP8953196 A JP 8953196A JP H09284253 A JPH09284253 A JP H09284253A
Authority
JP
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Application
Patent type
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clock
circuit
phase
signal
correlation
Prior art date
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Withdrawn
Application number
JP8953196A
Other languages
Japanese (ja)
Inventor
Toshihiko Akeboshi
俊彦 明星
Original Assignee
Canon Inc
キヤノン株式会社
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Publication date

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Abstract

PROBLEM TO BE SOLVED: To attain a small scale circuit configuration and to improve the throughput.
SOLUTION: This method adopts a matched filter 105 to take correlation with a reception signal, a peak detection circuit 109 detects a peak of a correlation signal, a clock phase detection circuit 110 and a clock selector circuit 112 select any of plural phase clocks based on the peak of one correlation signal. Then any of plural phase clocks generated from the phase clock via a delay line 104 is selected by a clock detection circuit 111 and a clock selector circuit 113 based on the peak of the correlation signal and the phase clock is outputted as a synchronization clock.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、スペクトラム拡散通信装置におけるバースト通信同期方法及び装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to burst communication synchronization method and apparatus in a spread spectrum communication system.

【0002】 [0002]

【従来の技術】従来、バーストでデータ通信を行うスペクトラム拡散通信装置、中でもデータ期間において信号を多重化して送受信を行う通信装置におけるクロック同期捕捉を行う方法では、クロック同期捕捉を行うために信号を多重しないプリアンブル期間を設け、このプリアンブル期間において受信信号との相関を検出している。 Conventionally, the spread spectrum communication apparatus for performing data communication in bursts, the method of performing clock synchronization acquisition in a communication device for transmitting and receiving multiplexed signals in inter alia data period, a signal to perform clock synchronization acquisition It provided a preamble period which is not multiplexed, and detects the correlation between the received signal in the preamble period.
そして、この相関検出信号を基準とし、拡散符号発生クロック周波数を中心周波数とする電圧周波数制御発振素子(VCO)を用い、その発振周波数を分周した比較信号をフェイズ・ロック・ループ(PLL)によりクロック同期捕捉を行う手法が用いられている。 Then, with reference to the correlation detection signal, the spreading code generation clock frequency using a voltage frequency control oscillator (VCO) having a center frequency of its oscillation frequency obtained by dividing the comparison signal a phase-locked loop (PLL) technique for clock synchronization acquisition is used.

【0003】また、PLLを用いない方法として、高精度システムクロック周波数発振素子より出力されるクロックを、ディレイライン等を用いて幾つかの位相クロックを生成し、上述の相関信号に近い位相を持つクロックを選択する方法なども考えられている。 [0003] As a method using no PLL, a clock outputted from the high precision system clock frequency oscillator, generates a number of phase clocks using a delay line or the like, having a phase close to the correlation signal of the above such as how to select the clock is also considered.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、上記P The object of the invention is to be Solved However, the above P
LLを用いる方法では、同期引き込み時間、ジッタ及び同期引き込み安定度の関係から引き込み時間を短縮させるには限界があり、最初にプリアンブルとして同期信号を送出後、データを送出する通信(パケット通信・時分割多重通信等)の場合、同期捕捉に必要なプリアンブル期間を短縮させるのは困難であり、スループットが低下してしまうと言った問題点がある。 In the method using the LL, synchronization pull-in time, in order to shorten the lead-time from the jitter and pull-stability relationship is limited, after sending a synchronization signal initially as a preamble, when a communication (packet communication and for transmitting the data for division multiplexing, etc.), for to shorten the preamble period required for synchronization acquisition it is difficult, there is a problem that throughput is said lowered. また、プリアンブル期間に同期捕捉を行った後、再生クロック位相を保持する場合でも、VCO電圧を保持しなくてはならず、電圧をサンプルホールドする場合、その精度が問題であった。 Further, after the synchronization acquisition to the preamble period, even when holding the reproduction clock phase, not have to hold the VCO voltage, to sample and hold the voltage, its accuracy has been a problem. 更に、その電圧をA/D・D/Aコンバータを用いて制御する方法も考えられるが、回路規模が大きくなり、また部品コストが高くなるといった問題もあった。 Furthermore, it is considered a method of controlling the voltage using the A / D · D / A converter, increases the circuit scale, also there is a problem such component cost increases.

【0005】一方、高精度のシステムクロック周波数発振素子より出力されるクロックからディレイライン等を用いて幾つかの位相クロックを生成し、同期信号に近い位相を持つクロックを選択する方法では、クロック同期捕捉時間の短縮を図ることはできるが、PLLを用いた場合と同様のクロック位相精度を実現するためには、クロック1周期の時間を細かく分割する必要があった。 On the other hand, in the method of the clock outputted from the high precision system clock frequency oscillator using delay line or the like to produce a number of phase clock, selects the clock having a phase closest to the synchronization signal, clock synchronization although it is possible to shorten the acquisition time, in order to realize the same clock phase accuracy and when using a PLL, it is necessary to finely divide the clock one cycle time.

【0006】例えば、システムクロックを12.5MH [0006] For example, the system clock 12.5MH
z(1周期80ns)とし、分解能を3nsとした場合、27タップ必要となり一般的なディレイライン(5 And z (1 cycle 80 ns), when the resolution and 3 ns, 27 taps required would common delay line (5
タップ)を用いても、6個のディレイラインが必要となりサイズ及びコストが高くなるといった問題があった。 Even using the tap), there is a problem the size and cost are required six delay lines increases.
また解像度を上げるために複数のディレイラインを直列に接続しなくてはならないことから、後段のディレイラインでは前段のディレイラインの誤差が蓄積されることになり、正確なシステムクロック再生を行うためには、 Also since the must by connecting a plurality of delay lines in series to increase the resolution results in an error of the preceding stage of the delay line is stored in the subsequent stage of the delay line, in order to perform an accurate system clock regeneration It is,
少なくとも各タップのディレイ量を加算した値がシステムクロック1周期分を越えた値に、ディレイラインのばらつきを含んだ形で構成する必要もあり、更に回路規模を大きくしてしまうといった問題点も挙げられる。 To a value a value obtained by adding the delay amount of at least each tap exceeds one period the system clock, must also be configured in a form including a variation of the delay line, also include a problem that results in further increasing the circuit scale It is.

【0007】本発明は、上述の課題を解決するためになされたもので、小規模な回路構成を可能とすると共に、 [0007] The present invention has been made to solve the problems described above, while allowing a small circuit configuration,
スループットを向上させたバースト通信同期方法及び装置を提供することを目的とする。 And to provide a burst communication synchronization method and apparatus with improved throughput.

【0008】 [0008]

【課題を解決するための手段】上記目的を達成するために、本発明によるバースト通信同期装置は以下の構成を有する。 To achieve the above object, according to the Invention The burst communication synchronization apparatus according to the invention has the following configuration.

【0009】即ち、受信信号から相関をとるための相関手段と、前記相関手段により生成された相関信号のピークを検出する検出手段と、第1のディレイラインを用いて複数の位相クロックを生成する第1のクロック生成手段と、前記複数の位相クロックの1つを前記検出手段で検出された相関信号のピークに基づいて選択する第1のクロック選択手段と、前記選択された位相クロックから第2のディレイラインを用いて第2の複数の位相クロックを生成する第2のクロック生成手段と、前記第2の複数の位相クロックの1つを前記検出手段で検出された相関信号のピークに基づいて選択する第2のクロック選択手段と、前記第2のクロック選択手段で選択された位相クロックを同期クロックとして出力する出力手段とを有する。 [0009] That is, to generate a plurality of phase clock using a correlation means for correlating the received signal, the detection means for detecting a peak of the correlation signal generated by correlation means, the first delay line first clock generating means, said plurality of the first clock selection means for selecting on the basis of one of the phase clock to the peak of the detected correlation signal by the detecting means, the second from the selected phase clock based second clock generating means for generating a second plurality of phase clocks using a delay line, one of said second plurality of phase clocks to the peak of the detected correlation signal by said detecting means a second clock selection means for selecting, and output means for outputting a phase clock selected by said second clock selection means as the synchronous clock.

【0010】かかる構成において、受信信号から相関をとり、その相関信号のピークを検出し、第1のディレイラインを用いて複数の位相クロックを生成し、位相クロックの1つを検出された相関信号のピークに基づいて選択し、その位相クロックから第2のディレイラインを用いて第2の複数の位相クロックを生成し、生成された位相クロックの1つを検出された相関信号のピークに基づいて選択し、その位相クロックを同期クロックとして出力する。 [0010] In such a configuration, it correlates the received signal, detects the peak of the correlation signal by using the first delay line to generate a plurality of phase clock, the detected correlation signal one phase clock selected based on the peak, based on the peak of the second to generate a plurality of phase clock from the phase clock using the second delay line, detected correlation signal of one of the generated phase clock selected, it outputs the phase clock as a synchronous clock.

【0011】また、本発明によるバースト通信同期方法は以下の工程を有する。 [0011] METHOD burst synchronous communication according to the invention has the following steps.

【0012】即ち、受信信号から相関をとるための相関工程と、前記相関工程により生成された相関信号のピークを検出する検出工程と、第1のディレイラインを用いて複数の位相クロックを生成する第1のクロック生成工程と、前記複数の位相クロックの1つを前記検出工程で検出された相関信号のピークに基づいて選択する第1のクロック選択工程と、前記選択された位相クロックから第2のディレイラインを用いて第2の複数の位相クロックを生成する第2のクロック生成工程と、前記第2の複数の位相クロックの1つを前記検出工程で検出された相関信号のピークに基づいて選択する第2のクロック選択工程と、前記第2のクロック選択工程で選択された位相クロックを同期クロックとして出力する出力工程とを有する。 Namely, a correlation step for correlating the received signal to generate a plurality of phase clock using the a detection step of detecting a peak of the correlation signal generated by correlation process, the first delay line a first clock generating step, the first clock selection step of selecting based on the peak of the detected correlation signal at one of said plurality of phase clock said detecting step, first from the selected phase clock 2 based of the second clock generation step of generating a second plurality of phase clocks using a delay line, a peak of the second plurality of correlation signals of one phase clock has been detected by the detecting step a second clock selection step of selecting, and an output step of outputting the phase clock selected by said second clock selection process as the synchronous clock.

【0013】 [0013]

【発明の実施の形態】以下、図面を参照しながら本発明に係る実施の形態を詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION The following describes the embodiments according to the present invention with reference to the drawings.

【0014】図1は、本実施形態におけるバースト通信同期回路の構成を示すブロック図である。 [0014] Figure 1 is a block diagram showing a configuration of a burst communication synchronization circuit in this embodiment. 同図において、101はクロック同期捕捉を行うクロック同期部であり、詳細は更に後述する。 In the figure, 101 is a clock synchronization unit for performing clock synchronization acquisition, detailed further below. 102はクロック発振素子であり、拡散符号発生クロックを発生させる。 102 is a clock oscillator, to generate a spreading code generation clock. 103, 103,
104は一定間隔のディレイ量を有するタップ付きディレイラインである。 104 is a tapped delay line having a delay amount of a fixed interval. 105は受信信号から相関をとるためのマッチドフィルタであり、例えばSAW(表面弾性波)マッチドフィルタ(本実施形態では、SAWマッチドフィルタを用いているが、これに限らず、例えばSA 105 is a matched filter for correlating a received signal, for example in SAW (surface acoustic wave) matched filter (this embodiment uses a SAW matched filter is not limited thereto, for example, SA
Wコンボルバや、デジタルマッチドフィルタを用いても同様の効果が得られる)である。 W convolver and a digital using a matched filter same effect can be obtained). 106はバンドパスフィルタ(BPF)、107は増幅器(アンプ)、108 106 band-pass filter (BPF), 107 is an amplifier, 108
は検波器である。 It is a detector. 109はピーク検出回路であり、マッチドフィルタから出力され、増幅、検波された信号のピーク位置を検出する。 109 is a peak detection circuit, is outputted from the matched filters, amplifies, detects the peak position of the detected signals.

【0015】上述のクロック同期部において、110, [0015] In the above-described clock synchronizing unit, 110,
111は複数位相を持つクロックと受信信号から得られた相関信号タイミングの位相関係を検出するためのクロック位相検出回路である。 111 is a clock phase detecting circuit for detecting the phase relation of the correlation signal timing obtained from the clock and the received signal with multiple phases. この回路では、各位相を持つクロックに番号を割り当て(例えば、ディレイ無しのクロックを0番、最初のディレイタップ出力を1番)、その番号によって選択クロックを示す。 In this circuit, it assigns a number to a clock having the phase (e.g., a clock without delay No. 0, No. 1 first delay tap outputs), indicating the selected clock by the numbers. 112,113はクロックセレクタ回路であり、クロック位相検出回路1 112 and 113 is a clock selector circuit, a clock phase detecting circuit 1
10,111の情報に従ってクロックを選択し出力する。 Select the clock to output in accordance with the information of 10,111. 114は回路遅延補正回路であり、第1のディレイライン103から出力されるクロックが第2のディレイライン104に入力されるまでの間の回路遅延分を補正する。 114 is a circuit delay correction circuit, the clock output from the first delay line 103 to correct the circuit delay amount of until it is input to the second delay line 104. そして、115は制御回路であり、マッチドフィルタ105の出力からプリアンブル期間検出及びクロック同期捕捉制御等を行う。 Then, 115 denotes a control circuit, carries out a preamble period detection and clock synchronization acquisition control and the like from the output of the matched filter 105.

【0016】以上の構成からなる本実施形態におけるバースト通信同期回路の動作について説明する。 [0016] The operation of the burst communication synchronization circuit of the present embodiment having the above structure will be described.

【0017】図2は、本実施形態におけるバースト通信同期回路の動作タイミングチャートである。 [0017] Figure 2 is an operation timing chart of the burst communication synchronization circuit in this embodiment. 同図において、201はマッチドフィルタ105の出力であり、2 In the figure, 201 is the output of the matched filter 105, 2
06は同信号201の拡大図である。 06 is an enlarged view of the signal 201. 202,204はクロック位相検出タイミング信号、203,205は選択された選択クロックを示すデータである。 202,204 clock phase detecting timing signal, 203 and 205 are data indicating the selected selected clock. 207は第1のディレイライン103から出力される複数の位相クロック、208は第2のディレイライン104から出力される複数の位相クロックである。 207 a plurality of phase clock output from the first delay line 103, 208 is a plurality of phase clock output from the second delay line 104.

【0018】まず、高周波部(図示せず)より受信信号が入力されると、マッチドフィルタ105でこの受信信号に対して相関がとられ、受信信号が希望波であった場合、相関出力としてマッチドフィルタ出力201がピーク検出回路109に出力される。 [0018] First, when the received signal from the RF unit (not shown) is input, the correlation with the received signal taken at matched filter 105, if the received signal is a desired wave, matched as a correlation output filter output 201 is output to the peak detection circuit 109. 一方、これを受けたピーク検出回路109は、制御回路115及びクロック位相検出回路110,111に対し相関ピーク信号20 On the other hand, the peak detection circuit receives this 109, the control circuit 115 and the correlation peak signal 20 to the clock phase detecting circuit 110, 111
1,206を出力する。 And outputs the 1,206. これにより、制御回路115は一定期間相関ピークによるプリアンブル検出を行った後、クロック位相検出タイミング信号202をクロック位相検出回路110に出力する。 Thus, the control circuit 115 after a preamble detection by a period of time correlation peak, and outputs a clock phase detection timing signal 202 to the clock phase detecting circuit 110. そして、クロック位相検出回路105で次のマッチドフィルタ出力206を第1のディレイライン103より出力される複数位相クロック207によりサンプリングを行い、マッチドフィルタ出力206に最も近いマッチドフィルタ出力206より前にある位相クロック選択を行った後、第1のクロック選択終了信号を制御回路115に出力する。 The clock phase detection circuit 105 performs a sampling by multiphase clocks 207 the following matched filter output 206 which is output from the first delay line 103, phase that precedes the matched filter output 206 closest to the matched filter output 206 after clock selection, and it outputs the first clock selection end signal to the control circuit 115. この信号を受けた制御回路112では、クロック位相検出回路1 The control circuit 112 receives this signal, the clock phase detecting circuit 1
11に対し位相検出信号204を出力する。 11 to output a phase detection signal 204.

【0019】例えば、図2において、マッチドフィルタ出力206が第1のディレイライン103の出力クロック207のうち、ck1が最も近くにあることからクロック位相検出回路110で1番のデータ203としてc [0019] For example, in FIG. 2, among the matched filter output 206 of the output clock 207 of the first delay line 103, as the data 203 of the 1st clock phase detecting circuit 110 because it is closest is ck1 c
k1が選択され回路遅延補正回路114に出力される。 k1 is output to the selection circuit delay correction circuit 114.
これを受けた回路遅延補正回路114では、クロックセレクタ回路112でクロックが選択され、出力されるまでの遅延量がディレイライン1タップ分のディレイ量を越える場合、その値に応じてクロック位相検出回路11 The circuit delay correction circuit 114 receives this, the clock selector circuit 112 clocks is selected in the case where the delay amount until the output exceeds the delay amount of the delay line 1 taps, clock phase detecting circuit according to the value 11
0から出力されるデータより前の値を選択(例えば回路遅延が1タップ分ある場合、1つ前のクロックを選択するデータ0番を出力)し、クロックセレクタ回路112 (When, for example, circuit delay is one tap, outputs data zeroth selecting one previous clock) 0 selects the previous value from the data output from, and the clock selector circuit 112
に出力する。 And outputs it to.

【0020】尚、クロック位相検出回路110が上述の遅延量を考慮してマルチドフィルタ出力206に最も近いマッチドフィルタ出力206より前にある位相クロックより前のクロックを選択するようにしてもよい。 [0020] The clock phase detecting circuit 110 may select the previous clock from the phase clock that precedes the closest matched filter output 206 to the multi-de filter output 206 in consideration of the delay amount mentioned above.

【0021】次に、クロックセレクタ回路112がその値に従ってクロックを出力すると、このクロックは第2 Next, when the clock selector circuit 112 outputs the clock according to the value, the clock second
のディレイライン104に入力され、今度は第1のディレイライン103の1タップを分を分割する複数位相クロックを出力する。 It is input to the delay line 104 in turn outputs the multiphase clock to divide the minute one tap of the first delay line 103. そして、この位相検出信号204を受けたクロック位相検出回路111では、上述同様の動作により分割されたクロック208の中からクロック位相を検出し、選択番号205をクロックセレクタ回路1 Then, the clock phase detecting circuit 111 receives the phase detection signal 204, detects the clock phase from the clock 208 divided by the above similar operations, the clock selector circuit 1 a selection number 205
13に出力する。 And outputs it to the 13. これにより、クロックセレクタ108 As a result, the clock selector 108
はやはり上述同様にクロックを選択し、マッチドフィルタ出力206に位相同期したクロックを出力して一連の動作を終了し、選択されたクロック出力を保持する。 Is also described similarly selects the clock, and ends the series of operations to output the phase-synchronized with the clock to the matched filter output 206, to retain the selected clock output.

【0022】そして、制御回路115は一連の動作終了後、状態を保持したまま、新たなプリアンブルの検出が行われるまで待機し、新たにマッチドフィルタ出力20 [0022] Then, the control circuit 115 after a series of operations ends, while maintaining the state, and waits until the detection of a new preamble is performed, newly matched filter output 20
6が入力され、プリアンブルが検出された時点で一連の動作を再度行う。 6 is input, again a series of operations at the time the preamble is detected.

【0023】以上説明した実施形態によれば、バーストデータの開始前のプリアンブル期間において、クロック同期をとるために各々ディレイ量の異なったディレイラインを用いて複数のクロック位相を生成し、そのクロックからマッチドフィルタ出力に位相同期したクロックを再生する構成により、少ないディレイラインより高速に高精度でジッタ量の小さな同期クロックを再生することが可能となり、同期捕捉に必要なプリアンブル期間の短縮を保持しつつ、回路規模も小さくすることが可能となり、スループットの向上を実現でき更に、部品コストを下げるといった効果が得られる。 According to the embodiment [0023] described above, in the preamble period before the start of the burst data, using each delay amount different delay lines for clock synchronization to generate a plurality of clock phases from the clock the arrangement of reproducing the phase-synchronized with the clock in the matched filter output, less accurately than the high speed delay line and reproduced the small synchronous clock jitter amount, while maintaining the shorter preamble periods required for synchronization acquisition , it is possible to smaller circuit scale can be further improves throughput, effects are obtained such reducing component costs.

【0024】また、1度のサンプリング時に最小のディレイラインを用いる構成にすることにより、ディレイラインの直列接続を行わずに構成でき、部品バラツキや温度変化による誤差の拡大を減らすことが可能となり、システムの信頼性を向上させることが可能となると言った効果も得られる。 Further, by the configuration using the minimum delay line at a time of sampling, can be configured without serial connection of the delay line, it is possible to reduce the spread of errors due to component variations and temperature changes, effect said it is possible to improve the reliability of the system is also obtained.

【0025】[他の実施の形態]前述した実施形態においては、クロック同期捕捉動作をプリアンブルの検出のみによって行っているが、復調データからバーストデータの終了を検出し、このバースト終了信号によりクロック同期保持動作を終了することも可能である。 [0025] In the Other Embodiments embodiment described above, although a clock is synchronous catching operation only by detection of the preamble, and detects the end of the burst data from the demodulated data, clock synchronization by the burst end signal it is also possible to terminate the holding operation.

【0026】また、使用するディレイラインの種類においても、例えばディレイライン、クロック位相検出検出回路、クロックセレクタ回路を3つ設け、3つ目のクロックセレクタ回路の出力を同期クロックとしても良い。 Further, also in the type of delay line used, for example delay line, the clock phase detector detecting circuit, provided three clock selector circuit, the output of the third clock selector circuit may be a synchronous clock.

【0027】更に、前述した実施形態では、第1及び第2のクロックセレクタ回路112,113で1度のマッチドフィルタ出力を用いてクロック位相選択を行っているが、クロック位相検出回路110,111において、 Furthermore, in the embodiment described above, it is performed to the clock phase selection using a matched filter output once the first and second clock selector circuit 112 and 113, the clock phase detecting circuit 110, 111 ,
複数のマッチドフィルタ出力を用いてサンプリングを行い、その値の平均をとってクロック位相を選択することも可能である。 Performs sampling with a plurality of matched filter outputs, it is also possible to select a clock phase taking the average of the values. また、位相検出を行った後にクロックとマッチドフィルタ出力の位相関係をモニタし、正しい位置にいない場合、再度クロック位相選択を行う構成をとることも可能である。 Further, by monitoring the phase relationship between the clock and the matched filter output after the phase detection, if not in the correct position, it is also possible to adopt a configuration in which the clock phase selection again.

【0028】尚、本発明は複数の機器(例えば、ホストコンピュータ,インタフェイス機器,リーダ,プリンタなど)から構成されるシステムに適用しても、一つの機器からなる装置(例えば、複写機,ファクシミリ装置など)に適用してもよい。 [0028] The present invention is a plurality of devices (e.g., host computer, interface, reader, printer) or to an apparatus comprising a single device (e.g., a copying machine, a facsimile or to an apparatus, etc.).

【0029】また、本発明の目的は前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ(CPU若しくはMP Further, the storage medium purpose which records software program codes for realizing the functions of the above the present invention, the system or supplied to the apparatus, the system or apparatus computer (CPU or MP
U)が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。 Also by reading out and executing the program code U) is stored in the storage medium, it is needless to say that is achieved.

【0030】この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。 [0030] In this case, the program codes read from the storage medium realizes the functions of the embodiments and the storage medium storing the program code constitutes the present invention.

【0031】プログラムコードを供給するための記憶媒体としては、例えばフロッピーディスク,ハードディスク,光ディスク,光磁気ディスク,CD−ROM,CD [0031] As the storage medium for supplying the program code, a floppy disk, a hard disk, optical disk, CD-ROM, CD
−R,磁気テープ,不揮発性のメモリカード,ROMなどを用いることができる。 -R, magnetic tape, nonvolatile memory card, ROM, and the like.

【0032】また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているOS(オペレーティングシステム)などが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。 Further, by a computer executing the read program code, as well as functions of the above embodiments are realized on the basis of the instructions of the program code, OS (operating system running on the computer ) performs a part or all of the processing but also to a case where the functions of the above-described embodiments are realized by those processes like.

【0033】更に、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPUなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。 Furthermore, the program code read from the storage medium are written in a memory of a function expansion unit connected to a function expansion board inserted into the computer or on the basis of the instructions of the program code, the function expansion board or function expansion unit CPU performs the actual processing part of or the whole but also to a case where the functions of the above embodiments are realized by those processes.

【0034】 [0034]

【発明の効果】以上説明したように本発明によれば、小規模な回路構成を可能とすると共に、スループットを向上させることが可能となる。 According to the present invention as described in the foregoing, while allowing a small circuit configuration, it is possible to improve the throughput.

【0035】 [0035]

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本実施形態におけるバースト通信同期回路の構成を示すブロック図である。 1 is a block diagram showing a configuration of a burst communication synchronization circuit in this embodiment.

【図2】本実施形態におけるバースト通信同期回路の動作タイミングチャートである。 2 is an operation timing chart of the burst communication synchronization circuit in this embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 クロック同期部 102 クロック発振素子 103,104 ディレイライン 105 マッチドフィルタ 106 BPF 107 増幅器 108 検波器 109 ピーク検出回路 110,111 クロック位相検出回路 112,113 クロックセレクタ回路 114 回路遅延補正回路 115 制御回路 101 clock synchronization unit 102 clock oscillation elements 103 and 104 delay line 105 a matched filter 106 BPF 107 amplifier 108 detector 109 peak detection circuit 110 and 111 clock phase detecting circuit 112 and 113 the clock selector circuit 114 circuit delay correction circuit 115 control circuit

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 受信信号から相関をとるための相関手段と、 前記相関手段により生成された相関信号のピークを検出する検出手段と、 第1のディレイラインを用いて複数の位相クロックを生成する第1のクロック生成手段と、 前記複数の位相クロックの1つを前記検出手段で検出された相関信号のピークに基づいて選択する第1のクロック選択手段と、 前記選択された位相クロックから第2のディレイラインを用いて第2の複数の位相クロックを生成する第2のクロック生成手段と、 前記第2の複数の位相クロックの1つを前記検出手段で検出された相関信号のピークに基づいて選択する第2のクロック選択手段と、 前記第2のクロック選択手段で選択された位相クロックを同期クロックとして出力する出力手段とを有することを特徴とす Generating a plurality of phase clock using 1. A correlation means for correlating the received signal, the detection means for detecting a peak of the correlation signal generated by correlation means, the first delay line first clock generating means, said plurality of the first clock selection means for selecting on the basis of one of the phase clock to the peak of the detected correlation signal by the detecting means, the second from the selected phase clock based second clock generating means for generating a second plurality of phase clocks using a delay line, one of said second plurality of phase clocks to the peak of the detected correlation signal by said detecting means a second clock selection means for selecting, to and an outputting means for outputting a phase clock selected by said second clock selection means as the synchronous clock るバースト通信同期装置。 That burst communication synchronization device.
  2. 【請求項2】 前記相関手段は、マッチドフィルタであることを特徴とする請求項1記載のバースト通信同期装置。 Wherein said correlation means, a burst communication synchronization apparatus of claim 1, wherein it is a matched filter.
  3. 【請求項3】 前記第2のディレイラインは、前記第1 Wherein the second delay line, said first
    のディレイラインよりディレイ量の少ないものであることを特徴とする請求項1記載のバースト通信同期装置。 Burst communication synchronization apparatus according to claim 1, characterized in that less amount of delay than the delay line.
  4. 【請求項4】 更に、前記第1のクロック生成手段により生成された複数の位相クロックを前記第1のクロック選択手段での遅延量に従って位相補正を行う補正手段を有することを特徴とする請求項1記載のバースト通信同期装置。 4. A further claim, characterized in that it comprises a correcting means for performing phase correction plural phase clock generated by said first clock generating means according to the delay amount in the first clock selection means 1 burst communication synchronization apparatus according.
  5. 【請求項5】 受信信号から相関をとるための相関工程と、 前記相関工程により生成された相関信号のピークを検出する検出工程と、 第1のディレイラインを用いて複数の位相クロックを生成する第1のクロック生成工程と、 前記複数の位相クロックの1つを前記検出工程で検出された相関信号のピークに基づいて選択する第1のクロック選択工程と、 前記選択された位相クロックから第2のディレイラインを用いて第2の複数の位相クロックを生成する第2のクロック生成工程と、 前記第2の複数の位相クロックの1つを前記検出工程で検出された相関信号のピークに基づいて選択する第2のクロック選択工程と、 前記第2のクロック選択工程で選択された位相クロックを同期クロックとして出力する出力工程とを有することを特徴とす Generating a plurality of phase clock using 5. A correlation step for correlating the received signal, the detection step of detecting a peak of the correlation signal generated by correlation process, the first delay line a first clock generating step, the first clock selection step of selecting based on the peak of the detected correlation signal at one of said plurality of phase clock said detecting step, first from the selected phase clock 2 based of the second clock generation step of generating a second plurality of phase clocks using a delay line, a peak of the second plurality of correlation signals of one phase clock has been detected by the detecting step a second clock selection step of selecting, to and an outputting step of outputting the phase clock selected by the second clock selection process as the synchronous clock るバースト通信同期方法。 Burst communication synchronization how.
  6. 【請求項6】 前記相関工程は、マッチドフィルタにより相関をとることを特徴とする請求項5記載のバースト通信同期方法。 Wherein said correlation process, burst communication synchronization method according to claim 5, wherein the correlating the matched filter.
  7. 【請求項7】 前記第2のディレイラインは、前記第1 Wherein said second delay line, said first
    のディレイラインよりディレイ量の少ないものであることを特徴とする請求項5記載のバースト通信同期方法。 Burst communication synchronization method according to claim 5, wherein the more delay lines are those small delay amount.
  8. 【請求項8】 更に、前記第1のクロック生成手段により生成された複数の位相クロックを前記第1のクロック選択工程での遅延量に従って位相補正を行う補正工程を有することを特徴とする請求項5記載のバースト通信同期方法。 8. Further, according to claim, characterized in that it comprises a correcting step of performing phase correction plural phase clock generated by said first clock generating means according to the delay amount in the first clock selection step burst communication synchronization method 5 described.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007181207A (en) * 2005-12-28 2007-07-12 Honeywell Internatl Inc Synchronization multiplexing using sub frame
JP2008160355A (en) * 2006-12-22 2008-07-10 Japan Radio Co Ltd Burst signal detection method, and arq communication demodulator
JP2016034083A (en) * 2014-07-31 2016-03-10 株式会社デンソー Waveform equalizer

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