JPH0926467A - Pll oscillator for timing generation circuit of ic tester - Google Patents

Pll oscillator for timing generation circuit of ic tester

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JPH0926467A
JPH0926467A JP7198138A JP19813895A JPH0926467A JP H0926467 A JPH0926467 A JP H0926467A JP 7198138 A JP7198138 A JP 7198138A JP 19813895 A JP19813895 A JP 19813895A JP H0926467 A JPH0926467 A JP H0926467A
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gate
output
loop
divider
circuit
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Application number
JP7198138A
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Japanese (ja)
Inventor
Shinsuke Seki
信介 関
Original Assignee
Advantest Corp
株式会社アドバンテスト
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Abstract

PROBLEM TO BE SOLVED: To provide a PLL(phase locked loop) oscillator for timing circuit of IC tester capable of loop measurement. SOLUTION: In an IC tester having an OR gate 61 that receives a clock pulse outputted from a variable delay circuit 110 on a previous stage, a PLL oscillator 70, a D-flipflop frequency divider 90 and an inspection circuit system LT3 of the IC tester, when an output of a voltage controlled oscillator 73 of the PLL oscillator 70 is turned off at the loop frequency measurement and a clock pulse for measuring the loop frequency is inputted to an AND gate 51, an output from the AND gate 51 interrupts into an OR gate 62 of the output of the voltage controlled oscillator 73. When a loop frequency measurement mode control signal is inputted, frequency dividers 94, 95 are initially reset by a frequency divider reset circuit 99 and are consequently reset every input of clock pulse. An output of an OR gate 64 to which an output of a feedback frequency divider multiplexer 81 is inputted, is inputted to an output multiplexer 82 so that a loop of feedback frequency system is formed.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ICテスタで被試験用半導体(以下DUTと称する)のテストを行う際テスト周期や各種波形発生のためのタイミングエッジ、出力比較のためのストローブを発生するICテスタの基本の部分であるタイミング発生回路の波形を急峻な理想の波形で出力するICテスタのタイミング発生回路用PLL BACKGROUND OF THE INVENTION The present invention, timing edge for testing period and the various waveforms generated when testing a semiconductor to be tested by an IC tester (hereinafter referred to as DUT), for generating a strobe for the output comparison PLL timing generator of an IC tester for outputting the waveform of the timing generating circuit which is a basic part of the IC tester in steep ideal waveform
(phase−locked loop)発振器に関する。 On (phase-locked loop) oscillator.

【0002】 [0002]

【従来の技術】DUTに加える信号は超高速の波形であるそれは、タイミング発生回路の基本クロックが例えば100Mhz以上の場合もあり、以下の場合もある。 BACKGROUND ART signals applied to the DUT that is a super-fast waveform, sometimes the base clock timing generating circuit of the above 100Mhz example, in some cases below. D
UTの数百のピンに同時に超高速の波形を加えることはピン間にスキュー、すなわち各ピンごとに発生するタイミングのずれを発生し易く、超高速の波形であるため回路の構造によってはジッタ、すなわち信号の時間的ふらつきを発生し易い、そのため必要箇所にタイミング発生回路の出力をPLL発振器を用いて急峻な理想の波形で出力する。 Adding ultrafast waveforms simultaneously hundreds pin of UT skew between pins, i.e. likely to occur the shift of timing which occurs for each pin, the jitter depending on the structure of the circuit for an ultra high-speed waveform, that tends to occur a time fluctuation of the signals, and outputs at steep ideal waveform using a PLL oscillator output of the timing generating circuit in necessary places for that.

【0003】PLL発振器のブロック図を図6に、そのタイミングチャートを図7に示す。 [0003] The block diagram of a PLL oscillator Figure 6 shows the timing chart in FIG. 従来からあるPLL PLL there from conventional
発振器をICテスタに使用されたのは半導体製品が目ざましい発展を遂げたのでPLL発振器として例えば1G Since it oscillator used in IC tester has made semiconductor products remarkable development as a PLL oscillator example 1G
hzまで使用可能となって利用できるようになった。 Now available it becomes available until hz. P
LL発振器は位相検出器21とループフイルタ22と電圧制御発振器23と帰還分周器24と出力分周器25で構成されている。 LL oscillator is constituted by the phase detector 21 and loop filter 22 and voltage controlled oscillator 23 and the feedback divider 24 and the output divider 25.

【0004】タイミングチャート図7に示すように、前段の出力の波形が位相検出器21に入力される。 [0004] As shown in the timing chart 7, the waveform of the output of the previous stage is input to the phase detector 21. 前段より出力された入力波形は一般的に立ち上がり、立ち下がり良くない波形例えばジッタをもった波形が多いとされている。 The input waveform output from the preceding stage rises generally, there is a many waveform having a poor waveform example jitter falling. 分周器の回路設定条件として分周器のM、 M divider as a circuit setting condition of the frequency divider,
NをM=2、N=2とした。 The N was M = 2, N = 2. 位相検出器21の出力はループフイルタ22に入力された位相誤差信号の雑音を除去し応答特性を決めるその出力は電圧制御発振器23に入力され帰還分周器24で1/Mされの波形を位相検出器21に入力してループフイルタ22と電圧制御発振器23を通して出力分周器25に入り1/Nされての波形となって立ち上がり、立ち下がりが急峻な理想の波形で出力される。 Phase waveform of the output of the phase detector 21 is noise removal and its output determines the response characteristics of the phase error signal input to the loop filter 22 is 1 / M in by feedback frequency divider 24 inputs to the voltage controlled oscillator 23 rises a waveform of the 1 / N enters the output divider 25 is input to the detector 21 through the loop filter 22 and voltage controlled oscillator 23, falling output at steep ideal waveform.

【0005】位相検出器21のとの入力波形の位相は一致する。 [0005] of the input waveform of the phase detector 21 Noto phase coincides. 例えば分周器のM、NをM=2、N=2とすると超高速の波形であるため次の遅延時間を無視できない、それはからポイントまでの遅延時間をTDm For example divider M, it can not be ignored next delay time for a M = 2, N = 2 to the super fast waveform N, TDm the delay time from it to the point
として、からポイントまでの配線遅延時間をTDm As, TDm the wiring delay time of up to a point from
1、帰還分周回路遅延時間をTDm2とすると、TDm 1, when the feedback frequency divider delay time and TDM2, TDm
=TDm1+TDm2となる。 = The TDm1 + TDm2. からまでの遅延時間をTDnとすると、からまでの配線遅延時間をTT If the delay time of up to Kara and TDn, the wiring delay time from to TT
Dn1として、出力分周回路遅延時間をTDn2とすると、TDn=TDn1+TDn2となる。 As dn1, and the output divider delay time is TDn2, the TDn = TDn1 + TDn2. ポイントを基準としたときの出力の位相差TDO=TDn−TDm Phase difference TDO output when a reference point = TDn-TDm
=TDm1+TDm2−TDn1−TDn2で求められる。 = Obtained by the TDm1 + TDm2-TDn1-TDn2.

【0006】タイミング発生回路で使用されているPL [0006] PL that is being used by the timing generation circuit
L発振器の使用例のブロック図を図8に、そのタイミングチャートを図9に示す。 A block diagram of a use example of L oscillator 8 shows the timing chart in FIG. タイミング発生器9、10と接続している可変遅延回路11、12にPLL発振器を2チャンネル設けた例である。 The variable delay circuits 11 and 12 which are connected to the timing generator 9 and 10 are examples of providing two channels of PLL oscillator. PLL発振器をチャンネル13、14としてその分周器のM、Nをチャンネル1 M of the frequency divider of the PLL oscillator as channel 13, channel 1 to N
3ではM=1、N=1として、チャンネル14ではM= As M = 1, N = 1 in 3, the channels 14 M =
1、N=2とした。 1, was set to N = 2. チャンネル13、14のピン間スキューの位相差とが検出されるので遅延量をオシロスコープを観測しながら可変遅延回路11、12で増減して出力での位相差を補正する。 Since a phase difference of skew between pins of channels 13 and 14 is detected by increasing or decreasing the variable delay circuits 11 and 12 while observing the oscilloscope the delay amount to correct the phase difference at the output. とのポイントでは位相差が無くても、チャンネル13、14を通過することによって、各分周回路の遅延時間がとのポイントでスキューとしてオシロスコープで観測されるので、可変遅延回路11、12を可変してとのポイントのスキューをなくすると7aと8aの波形となると、とは補正した波形だけ位相が変化して5aと6aの波形となる。 Even if there is no phase difference at a point with, by passing through the channel 13 and 14, since the delay time of each divider circuit is an oscilloscope as a skew in points with a variable variable delay circuits 11 and 12 If it a waveform of the elimination of skew 7a and 8a of the points and, the air pump 5a and 6a of the waveform phase by correcting the waveform is changed to the.

【0007】従来技術によるPLL発振器のタイミング測定を図10に示す。 [0007] The prior art timing measurements of the PLL oscillator according to FIG. 10. このようにPLL発振器間のスキューを測定するには図10に示すように各チャンネル1 Thus each channel 1 as to measure the skew between PLL oscillator shown in FIG. 10
5、16、17、nの出力をマルチプレクサ26に入力してオシロスコープでスキューを観測する。 5,16,17, observing the skew oscilloscope inputs the output of the n multiplexer 26. このピン間スキューを測定するには最も良いとされているループ周期測定はPLL発振器を用いた回路では使用できないという欠点があった。 Loop period measurements are the best to measure this pin skew is a drawback that can not be used in the circuit using a PLL oscillator.

【0008】ループ周期測定のブロック図を図11に示す。 [0008] shows a block diagram of a loop period measured in Figure 11. PLL発振器を使用しないチャンネル30、31、 Channels 30 and 31 that do not use a PLL oscillator,
32、Nの出力をマルチプレクサ36を介して入力を各チャンネルに戻してループ回路を形成する構成である。 32, the output of the N back input via the multiplexer 36 to each channel is configured to form a loop circuit.
ループ回路で一発パルスを入力すると各チャンネルごとにマルチプレクサ36を介してICテスタの試験回路系LT0を一周して元のチャンネルにもどる。 It returns to the original channel by around the test circuitry LT0 of IC tester through the multiplexer 36 for each channel by entering the one shot pulse in the loop circuit. この戻り時間を周波数カウンタ33により各チャンネル30、3 Each channel the return time by the frequency counter 33 30,3
1、32、Nごとにループ回路のループ周期を測定する。 1,32, measuring the loop period of the loop circuit for each N.

【0009】ループ周期=(各チャンネルの遅延回路+ [0009] The loop cycle = (of each channel delay circuit +
共通回路の遅延時間)この式は各チャンネルの周期の差は各回路の遅延時間の差であり、ICテスタの場合ピン間スキューとなる。 The delay time of the common circuit) This equation is the difference of the delay time differences each circuit of the period of each channel, and if skew between pins of an IC tester. 周波数カウンタは分解能が高く精度よく周期の測定ができるためループ周期測定に使用されている。 Frequency counter is used to loop period measured since it is the measurement of high accuracy cycle resolution. 周波数カウンタを使用することは、ICテスタには基準周波数をチエックするために、周波数カウンタを内蔵している場合が多く、周波数カウンタはICを組み合わせて簡単に構成することもできるため精度が良く、簡単に制作できて安価である。 The use of frequency counters, in order to check the reference frequency to the IC tester, often incorporates a frequency counter, frequency counter may precision because it is also possible to easily configure a combination of IC, it is inexpensive and easy to produce.

【0010】 [0010]

【発明が解決しようとする課題】ピン間スキューを測定するには比較的簡単に精度よく回路の遅延時間を測定出来るループ周期測定があるがタイミング回路にPLL発振器を使用している回路ではループ周期測定は使用出来ないという問題があった。 Loop period in the circuit using INVENTION Problems to be Solved] To measure the skew between pins is relatively easy to accurately PLL oscillator has a loop cycle measurement but the timing circuit that can measure the delay time of the circuit the measurement was there is a problem that can not be used. 立ち上がり、立ち下がりの波形を急峻に整えて測定精度を向上させるため、タイミング回路にPLL発振器を装備したICテスタであってもループ周期測定を可能としたICテスタのタイミング回路用PLL発振器の提供を目的としている。 Rise, in order to improve the measurement accuracy steeply established a falling waveform, to provide a timing circuit enables the loop period measured be an IC tester equipped with a PLL oscillator and the timing circuit for PLL oscillator IC tester it is an object.

【0011】 [0011]

【課題を解決するための手段】上記目的を達成するために、本発明のICテスタのタイミング発生回路用PLL To achieve the above object, according to the Invention The, PLL timing generator of the IC tester of the present invention
発振器を使用した回路において、ループ周期測定を可能とする手段を設けた。 In the circuit using the oscillator, it is provided with means to enable loop period measurement. ループ周期測定の際はPLL発振器の電圧制御発振器出力をオフさせる。 During loop period measurement turning off the voltage controlled oscillator output of the PLL oscillator. ループ周期測定モードのクロックパルスがアンド・ゲートに入力されると電圧制御発振器の出力を入力するオア・ゲートにアンド・ゲートからのクロックパルスが割り込んでオア・ゲートの出力クロックパルスをD−フリップフロップ分周器へ入力するようアンド・ゲートとオア・ゲートを設けた。 Loop period measurement mode of the clock pulses and-is input to the gate voltage control oscillator OR gate output clock pulses the D- flip-flop interrupted by clock pulses from the AND gate to the OR gate for inputting the output of the the aND gate and OR gate to enter into the frequency divider is provided. 帰還分周器の遅延時間を測定する場合のループ形成を行うオア・ゲートを設けた。 An OR gate for performing a loop formation in the case of measuring the delay time of the feedback frequency divider is provided. 一方ループ周期測定モードの制御信号を入力するアンド・ゲートはループ周期測定を行わない場合、電圧制御発振器出力のオア・ゲートに他の信号の割り込みを禁止する。 Meanwhile AND gate for inputting a control signal of the loop period measurement mode when not performing loop period measurement, to disable interrupts for other signals to the OR gate of the voltage controlled oscillator output.

【0012】分周器リセット回路にアンド・ゲートにループ周期測定モードの制御信号が入力されると、ループ周期の切替え時の初期リセットをする手段と、クロックパルスが入力されるたびにD−フリップ・フロップ分周器がリセットされる手段を設けた。 [0012] frequency when divider reset circuit to the AND gate to the control signal of the loop cycle measurement mode is inputted, and means for the initial reset when switching the loop period, D- flip each time a clock pulse is input flop divider is provided with means to be reset. 出力分周器系や帰還分周器系のループ周期の測定は、各系を一周した入力ポイントに近い経路に周波数カウンタを配置して測定する。 Measurement of loop period of the output divider system and feedback divider system, be measured by placing a frequency counter in the path close to the input point that around each system.

【0013】出力分周器系と帰還分周器系のループ周期測定のループの系を説明する。 [0013] illustrating the loop of the system output divider system and the feedback divider system loop period measurement. 図4は出力分周器系のループを示す、例えば出力分周器を1/1の選択を出力マルチプレクサ182に行わせると、出力分周器の系として入力のアンド・ゲート151とオア・ゲート162と1/1の回路と出力マルチプレクサ182と、ICテスタの試験回路系のLT1を一周して最初のアンド・ゲート151にはいる、この一周のループ系を1チャンネル分の出力分周器系のループという。 Figure 4 shows the output divider system of the loop, for example, to perform the output divider to the output multiplexer 182 1/1 selection of the input as a system output divider AND gate 151 and OR gate 162 1/1 circuit and the output multiplexer 182, into the first aND gate 151 and around the LT1 test circuitry of the IC tester, the output divider system of the loop system of the round one channel that of the loop.

【0014】図5は帰還分周器系のループを示す、例えば帰還分周器を1/2の選択を帰還分周マルチプレクサ281に行わせると、帰還分周器の系として入力のアンド・ゲート251から始まりオア・ゲート262と分周器294と1/2の回路と帰還分周マルチプレクサ28 [0014] Figure 5 shows a feedback divider system of the loop, for example, to perform selection of the feedback frequency divider 1/2 feedback division multiplexer 281, an input of AND gate as a system of feedback frequency divider from 251 the beginning OR gate 262 divider 294 and circuit 1/2 and feedback division multiplexer 28
1とオア・ゲート264と出力マルチプレクサ282 1 and the OR gate 264 output multiplexer 282
と、ICテスタの試験回路系の系LT2を通って最初のアンド・ゲート251に入る、この一周のループ系を1 If, it enters the first AND gate 251 through the test circuitry of the system LT2 of IC tester, a loop system of the round 1
チャンネル分の還分周器系のループという。 That the channels of changing divider system of the loop.

【0015】 [0015]

【作用】上記のように構成されたICテスタのタイミング発生回路用PLL発振器は、ループ周期測定の際はP [Action] Timing generating circuit PLL oscillator configured IC tester as described above, when the loop period measurement P
LL発振器の電圧制御発振器出力をオフさせる。 Turning off the voltage controlled oscillator output LL oscillator. アンド・ゲートにループ周期測定モードのクロックパルスが入力されると電圧制御発振器の出力を入力するオア・ゲートにアンド・ゲートからのクロックパルスが割り込んでオア・ゲートよりD−フリップフロップ分周器へクロックパルスを入力する。 AND gate to the loop period measurement mode of the clock pulse when the input voltage-controlled oscillator of the OR gate from the D- flip-flop divider interrupted by clock pulses from the AND gate to the OR gate which receives the output inputting a clock pulse. 一方ループ周期測定を行わない場合のアンド・ゲートは電圧制御発振器の出力に他の信号の割り込みを禁止する。 Meanwhile AND gate of the case without the loop period measurement prohibits interruption of other signals to the output of the voltage controlled oscillator.

【0016】帰還分周器の遅延時間を測定する場合に作用をするオア・ゲートは帰還分周マルチプレクサと出力マルチプレクサの間にループを形成させる。 [0016] OR gate which acts when measuring the delay time of the feedback divider to form a loop between the output multiplexer with feedback division multiplexer. 分周器リセット回路はループ周期測定モードの制御信号を入力するアンド・ゲートを持ち前段のD−フリップ・フロップ分周器の初期リセットをおこなう初期リセット系とクロックパルスが入力されるたびにD−フリップ・フロップ分周器がリセットされるように作動するリセット系を持つ。 Divider reset circuit each time the initial reset system clock pulses for initial resetting of the AND gates have preceding D- flip flop divider for inputting a control signal of the loop cycle measurement mode is inputted D- flip-flop divider has a reset system operative to be reset.

【0017】 [0017]

【実施例】実施例について図面を参照して説明する。 Example will be described with reference to the accompanying drawings for Example. 本発明の一実施例によるICテスタのタイミング発生回路用PLL発振器のブロック図を図1に示す。 A block diagram of a PLL oscillator for timing generation circuit of an IC tester according to an embodiment of the present invention shown in FIG. 本発明のバイパス手段とは、ループ周期測定モード信号が入力されるとアンド・ゲート51とオア・ゲート62と分周器リセット回路99とオア・ゲート64の経路によってPL The bypass means of the present invention, PL by the path of the loop cycle measurement mode signal is input AND gate 51 and OR gate 62 and the divider reset circuit 99 an OR gate 64
L発振器の入出力間経路によりクロックパルスがバイパスされる。 Clock pulses are bypassed by input-output paths of L oscillator. 測定手段とは、このバイパス手段を用いて帰還分周マルチプレクサ81と出力マルチプレクサ82で経路を切り替えたのち従来と同様にループ遅延時間を測定される。 The measuring means is measuring the loop delay time as in the prior art after switching the path in the output multiplexer 82 and feedback division multiplexer 81 using the bypass means.

【0018】オア・ゲート111と可変遅延回路110 [0018] OR gate 111 and the variable delay circuit 110
を経路として出力されるクロックパルスを入力するオア・ゲート61と接続したPLL発振器70とD−フリップフロップ分周器90の出力マルチプレクサ82と接続したICテスタの試験回路系LT3を有したICテスタにループ周期測定を可能とするため、ループ周期測定モードを入力するアンド・ゲート51を設けて、アンド・ The IC tester having an IC tester of the test circuitry LT3 connected with PLL oscillator 70 which is connected to the OR gate 61 and the output multiplexer 82 of the D- flip-flop frequency divider 90 for inputting a clock pulse which is output as a route to enable loop period measurement, provided aND gate 51 for inputting the loop period measurement mode, and-
ゲート51の入力側とオア・ゲート61の入力側と接続した。 It was connected to the input side of the input side and the OR gate 61 of the gate 51. アンド・ゲート51とPLL発振器70のクロックパルスを入力するオア・ゲート62はD−フリップフロップ分周器90にオア・ゲート62の出力を入力するよう接続して設けた。 OR gate 62 for inputting a clock pulse of the AND gate 51 and the PLL oscillator 70 is provided to connect to an output of the OR gate 62 to the D- flip-flop frequency divider 90. D−フリップフロップ分周器90 D- flip-flop divider 90
と信号をのやりとりを行う分周器リセット回路99を設けて、分周器リセット回路99にループ周期測定モードが入力すると、D−フリップフロップ分周器90を初期リセットをするアンド・ゲート52とノア・ゲート66 And provided divider reset circuit 99 for exchanging signals, the loop period measurement mode the divider reset circuit 99 is inputted, D- flip-flop frequency divider 90 and the AND gate 52 to the initial reset NOR gate 66
と遅延回路4とアンド・ゲート53を設け、クロックパルスが入力されるたびにD−フリップフロップ分周器9 A delay circuit 4 and the AND gate 53 is provided and, every time the clock pulse is inputted D- flip-flop frequency divider 9
0がリセットするアンド・ゲート52と遅延回路3とオア・ゲート65を設けた。 0 is a delay circuit 3 and the OR gate 65 and AND gate 52 to reset. 帰還分周器のループ形成を行うために帰還分周マルチプレクサ81の出力側とオア・ OR the output side of the feedback division multiplexer 81 in order to perform the loop formation of the feedback divider,
ゲート64の入力側を接続して、その出力側は出力マルチプレクサ82と接続して設けた。 Connect the input side of the gate 64, its output is provided by connecting the output multiplexer 82.

【0019】ループ周期測定の際PLL発振器70の電圧制御発振器73の出力はオフさせる。 The output of the voltage controlled oscillator 73 of the PLL oscillator 70 during the loop period measured is turned off. アンド・ゲート51は2つの作用を行う、その1つはループ周期測定用のクロックパルスが入力されると電圧制御発振器73の出力のオア・ゲート62にアンド・ゲート151からの出力が割り込む。 AND gate 51 performs two actions, one of which output from the AND gate 151 to the OR gate 62 the output of the clock pulse for measurement loop period is input the voltage controlled oscillator 73 is interrupted. 2つ目はループ周期測定を行わない場合のアンド・ゲート51は、電圧制御発振器73の出力に他の信号の割り込みを禁止する。 Second AND gate 51 of the case without loop period measurement will disable interrupts other signal to the output of the voltage controlled oscillator 73. 帰還分周マルチプレクサ81の出力を入力するオア・ゲート64は、オア・ OR gate 64 for inputting the output of the feedback division multiplexer 81, OR
ゲート64の出力を出力マルチプレクサ82に入力するよう接続して、帰還分周器系のループを形成する。 It connects to an output of the gate 64 to the output multiplexer 82 to form a feedback divider system loop.

【0020】図2にループ周期測定の一部のブロック図を示し、図3にタイミングチャートを示して説明する。 [0020] Figure 2 shows a block diagram of a portion of the loop period measurement will be described with reference to the timing chart in FIG.
分周器リセット回路99の1つの作用はループ周期測定モード制御信号がアンド・ゲート52に入力されるとノア・ゲート66と遅延回路4とアンド・ゲート53とオア・ゲート65の系によって分周器94、95は初期リセットされる。 The divider one working loop cycle measurement mode control signal and-is input to the gate 52 the system of the NOR gate 66 and the delay circuit 4 and the AND gate 53 and OR gate 65 of the reset circuit 99 divide vessels 94 and 95 are initially reset. 2つ目はループ周期測定を行う場合の分周器リセット回路99のアンド・ゲート52と遅延回路3とオア・ゲート65の系はD−フリップフロップ分周器90にクロックパルスが入力されるたびに分周器9 Second time divider and AND gate 52 of the reset circuit 99 a delay circuit 3 and the system of OR gate 65 is the D- flip-flop frequency divider 90 to the clock pulse in the case of performing loop period measured is input two frequency divider 9
4、95がリセットされる。 4,95 is reset.

【0021】図2ののポイントにクロックパルスが入るとオア・ゲート61を通過してのポイントの1/1 [0021] to the point of of FIG. 2 in the point of passes through the OR gate 61 when the clock pulse enters 1/1
の出力クロックパルスとなる。 The output of the clock pulse. のポイントのクロックパルスは分周器94に入力されるのでの1/2の出力クロックパルスとなる。 Point of the clock pulses is 1/2 of the output clock pulse at the input to the frequency divider 94. のポイントのクロックパルスは次の分周器95のクロックパルスとして作用する。 The point of the clock pulse acts as a clock pulse of the next frequency divider 95.
のポイントのクロックパルスはアンド・ゲート52と遅延回路3とオア・ゲート65の系を通って分周器94、 The point of the clock pulse AND gate 52 and the delay circuit 3 and through a system of OR gate 65 divider 94,
95をリセットする。 To reset the 95.

【0022】実際に使用する出力分周器を出力マルチプレクサ82で選択することによってループが形成されるためループ周期測定により出力分周器系の遅延時間T1 The actually used output divider by the loop period measured for the loop is formed by selecting the output multiplexer 82 to the output divider system delay time T1
が測定できる。 There can be measured. 実際に使用する帰還分周器を帰還分周マルチプレクサ81で選択して、出力マルチプレクサ82 The feedback frequency divider selected in feedback division multiplexer 81 to be actually used, output multiplexer 82
で帰還マルチプレクサの出力を選択することによりループが形成されるためループ周期測定により帰還分周器系の遅延時間T2が測定できる。 In measurable delay time T2 of the feedback divider system by loop period measured for the loop is formed by selecting the output of the feedback multiplexer. 出力分周器系の遅延時間T1として、帰還分周器系の遅延時間T2とすると入力ポイントを基準として測定するチャンネル(1つの系) As the delay time T1 of the output divider system, measured relative to the input point and the delay time T2 of the feedback frequency divider channels (one system)
ごとに1発パルスをいれて一周する遅延時間T3は次のT3=T1−T2式で求められる。 Delay time around put one shot pulse each T3 is determined by the following T3 = T1-T2 formula.

【0023】 [0023]

【発明の効果】本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。 According to the present invention, which is configured as described above, an effect as described below. P
LL発振器を有したICテスタにおいて、ループ周期測定が行えるようになったのでDUTのピン間スキュー(各ピンごとに発生するタイミングのずれ)を精度良く周波数カウンタを用いて測定できる様になった。 In IC tester having a LL oscillator, it came to Now that perform loop cycle measurement can be measured using a DUT pin-to-pin skew accurately frequency counter (timing deviation occurring for each pin) of.

【0024】周波数カウンタは分解能が高く精度よく周期の測定ができる、ICテスタには基準周波数をチエックするために、周波数カウンタを内蔵している場合が多く、周波数カウンタはICを組み合わせて簡単に構成することもできるため精度が良く、簡単に制作できて安価にできる。 The frequency counter can measure the high accuracy cycle resolution, in order to check the reference frequency to the IC tester, often incorporates a frequency counter, easily configured frequency counter combines the IC it better accuracy because it can also be, can be less expensive can be easily produced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例によるICテスタのタイミング発生回路用PLL発振器のブロック図を示す。 1 shows a block diagram of a PLL oscillator for timing generation circuit of an IC tester according to an embodiment of the present invention.

【図2】本発明の一実施例によるループ測定の一部のブロック図を示す。 2 shows a block diagram of a portion of the loop measured according to an embodiment of the present invention.

【図3】本発明の一実施例によるループ測定の一部のタイミングチャートを示す。 It shows a part of a timing chart of the loop measured according to an embodiment of the present invention; FIG.

【図4】本発明の一実施例による出力分周器系のループのブロック図を示す。 4 shows a block diagram of an output divider system of the loop according to an embodiment of the present invention.

【図5】本発明の一実施例による帰還分周器系のループのブロック図を示す。 Figure 5 shows a block diagram of a feedback divider system of the loop according to an embodiment of the present invention.

【図6】従来の技術によるPLL発振器のブロック図を示す。 Figure 6 shows a block diagram of a PLL oscillator according to the prior art.

【図7】従来の技術によるPLL発振器のタイミングチャートを示す。 7 shows a timing chart of the PLL oscillator according to the prior art.

【図8】従来の技術によるタイミング発生回路に使用されたPLL発振器のブロック図を示す。 8 shows a block diagram of a PLL oscillator used in the timing generating circuit according to the prior art.

【図9】従来の技術によるタイミング発生回路に使用されたPLL発振器のタイミングチャートを示す。 9 shows a timing chart of the PLL oscillator used in the timing generating circuit according to the prior art.

【図10】従来の技術によるPLL発振器の出力タイミング測定のブロック図を示す。 Figure 10 shows a block diagram of an output timing measurement of the PLL oscillator according to the prior art.

【図11】従来の技術によるループ周期測定のブロック図を示す。 Figure 11 shows a block diagram of a loop period measured according to the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

9、10 タイミング発生器 11、12、110 可変遅延回路 3、4 遅延回路 13、14、15、16、17、n、N チャンネル 21、71 位相検出器 22、72 ループフイルタ 23、73 電圧制御発振器 24 帰還分周器 25 出力分周器 26、36 マルチプレクサ 33 周波数カウンタ 51、52、53、151、251 アンド・ゲート 61、64、65、111、161 オア・ゲート 162、164、261 オア・ゲート 95、294 分周器 66 ノア・ゲート 70 PLL発振器 81、281 帰還分周マルチプレクサ 82、182、282 出力マルチプレクサ 90 D−フリップフロップ分周器 99、199、299 分周器リセット回路 LT0、LT1、LT2、LT3 ICテスタの試験回路系 9,10 timing generator 11,12,110 variable delay circuits 3 and 4 delay circuit 13,14,15,16,17, n, N-channel 21 and 71 the phase detector 22 and 72 loop filter 23 and 73 voltage-controlled oscillator 24 feedback divider 25 output divider 26, 36 multiplexer 33 frequency counter 51,52,53,151,251 aND gate 61,64,65,111,161 OR gate 162,164,261 OR gate 95 , 294 frequency divider 66 NOR gate 70 PLL oscillator 81,281 feedback division multiplexer 82,182,282 output multiplexer 90 D-flip-flop divider 99,199,299 divider reset circuit LT0, LT1, LT2, LT3 IC tester of the test circuit system

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のタイミング発生器と複数の可変遅延回路とこれに対応するPLL発振器を有して複数のチャンネルのクロック信号発生において、 PLL発振器の入出力間経路をバイパスさせるバイパス手段を設け、 このバイパス手段を用いてループ周期測定法によりループ遅延時間を測定する測定手段を設け、 以上の構成を具備することを特徴とするICテスタのタイミング発生回路用PLL発振器。 1. A plurality of timing generators and a plurality of variable delay circuit and the clock signal generator of the plurality of channels has a PLL oscillator corresponding thereto, a bypass means for bypassing the input-output path of the PLL oscillator , loop period measurement method measuring means for measuring the loop delay time provided by, or of the timing generating circuit PLL oscillator IC tester, characterized by comprising a structure using the bypass means.
  2. 【請求項2】 請求項1記載のバイパス手段は、アンド・ゲート(51)とオア・ゲート(62)でPLL発振器(70)をバイパスするバイパス回路を設け、 D−フリップフロップ分周器(90)の状態をクリアする分周器リセット回路(99)を設け、 以上の構成を具備することを特徴とするICテスタのタイミング発生回路用PLL発振器。 Bypass means 2. A first aspect, the bypass circuit for bypassing the PLL oscillator (70) provided at the AND gate (51) and OR gate (62), D-flip-flop frequency divider (90 state divider reset circuit (99) is provided to clear, or more of the timing generating circuit PLL oscillator IC tester, characterized in that it comprises the configuration).
  3. 【請求項3】 請求項1記載の測定手段は、上記バイパス手段を用いてPLL発振器(70)を除く経路でループ遅延時間を測定するICテスタのタイミング発生回路用PLL発振器。 Measuring means 3. A first aspect, IC tester timing generating circuit for PLL oscillator for measuring the loop delay time in a path other than the PLL oscillator (70) by using the bypass means.
  4. 【請求項4】 前段の可変遅延回路(110)より出力されるクロックパルスを入力するオア・ゲート(61) 4. The OR gate for inputting a clock pulse output from the previous stage of the variable delay circuit (110) (61)
    とPLL発振器(70)とD−フリップフロップ分周器(90)とICテスタの試験回路系(LT3)を有したICテスタにおいて、 アンド・ゲート(51)の入力側とオア・ゲート(6 A PLL oscillator (70) and the D- flip-flop frequency divider (90) and the IC tester having an IC tester of the test circuitry (LT3), the input side of the AND gate (51) and OR gate (6
    1)の入力側と接続してループ周期測定モードを入力するアンド・ゲート(51)を設け、 アンド・ゲート(51)からのクロックパルスとPLL 1) connected to the input side of the AND gate (51) for inputting the loop period measurement mode provided for the clock pulses and the PLL from AND gate (51)
    発振器(70)のクロックパルスとを入力してD−フリップフロップ分周器(90)の分周器(94)にクロックパルスを出力するようにオア・ゲート(62)を設け、 分周器リセット回路(99)にループ周期測定モードが入力するとD−フリップフロップ分周器(90)を初期リセットをするアンド・ゲート(52)とノア・ゲート(66)と遅延回路(4)とアンド・ゲート(53)を設け、 クロックパルスが入力されるたびにD−フリップフロップ分周器(90)の分周器(94、95)がリセットするアンド・ゲート(52)と遅延回路(3)とオア・ゲート(65)を設け、 帰還分周器のループ形成を行うために帰還分周マルチプレクサ(81)の出力側とオア・ゲート(64)の入力側を接続して、出力マルチプレクサ(8 Oscillator (70) to input a clock pulse D- flip-flop frequency divider (90) of the divider (94) OR gate (62) to output a clock pulse provided the divider reset circuit (99) in the loop period measurement mode is inputted D- flip-flop divider a delay circuit (90) aND gates for the initial reset (52) NOR gate and (66) (4) an aND gate (53) is provided, each time the clock pulse is inputted D- flip-flop frequency divider (90) of the divider (94, 95) and gates to reset (52) and a delay circuit (3) OR gate (65) is provided, by connecting the input side of the output side and the OR gate of the feedback division multiplexer (81) (64) in order to perform the loop formation of the feedback frequency divider, the output multiplexer (8 )とオア・ゲート(64)の出力側を接続して設け、 以上の構成を具備することを特徴とするICテスタのタイミング発生回路用PLL発振器。 ) And OR gate (64) of the provided by connecting the output side, IC tester of the timing generating circuit PLL oscillator characterized by comprising the above-described configuration.
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2003062843A1 (en) * 2002-01-18 2003-07-31 Advantest Corporation Tester
US6734739B2 (en) 2002-06-03 2004-05-11 Mitsubishikdenki Kabushiki Kaisha Fractional-frequency-modulation PLL synthesizer that suppresses spurious signals

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