JPH09260346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260346A JPH09260346A JP9609896A JP9609896A JPH09260346A JP H09260346 A JPH09260346 A JP H09260346A JP 9609896 A JP9609896 A JP 9609896A JP 9609896 A JP9609896 A JP 9609896A JP H09260346 A JPH09260346 A JP H09260346A
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Abstract
(57)【要約】
【課題】多結晶シリコン膜上に形成されたＣＶＤ酸化膜
のパターンを実質的に削ることなく、多結晶シリコン膜
表面の自然酸化膜を除去する。 【解決手段】ゲート電極を形成すべくＣＶＤ酸化膜のマ
スク９が形成された多結晶シリコン膜６の表面を、水蒸
気分圧０〜２０００Ｐａ、弗化水素分圧３００〜１５０
０Ｐａの条件で処理し、自然酸化膜１０を除去する。
のパターンを実質的に削ることなく、多結晶シリコン膜
表面の自然酸化膜を除去する。 【解決手段】ゲート電極を形成すべくＣＶＤ酸化膜のマ
スク９が形成された多結晶シリコン膜６の表面を、水蒸
気分圧０〜２０００Ｐａ、弗化水素分圧３００〜１５０
０Ｐａの条件で処理し、自然酸化膜１０を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、多結晶シリコン膜上に形成された自然
酸化膜をエッチング除去する方法に関する。
法に関し、特に、多結晶シリコン膜上に形成された自然
酸化膜をエッチング除去する方法に関する。
【０００２】
【従来の技術】半導体基板上にゲート電極を形成する一
般的な方法では、ゲート電極となる多結晶シリコン膜上
に化学的気相成長法によりシリコン酸化膜を形成し、ゲ
ート電極形成部のシリコン酸化膜上にフォトリソグラフ
ィー法によりレジストをパターン形成し、レジストが塗
布されていない部分のシリコン酸化膜をエッチング除去
してゲート電極形成部にシリコン酸化膜のマスクを形成
し、このシリコン酸化膜のマスクを用いて多結晶シリコ
ン膜をエッチングする。この時、多結晶シリコン膜のエ
ッチングに先立ち、多結晶シリコン膜上にできた自然酸
化膜を除去することが必要である。これは、自然酸化膜
といえども、例えば、フィールド領域との境界部分の段
差部における実効的な膜厚は１０００Å程度になり、除
去しきれなかった自然酸化膜が、多結晶シリコン膜のエ
ッチング工程においてマスクとなって多結晶シリコン膜
のエッチ残りを引き起こさないようにするためである。
般的な方法では、ゲート電極となる多結晶シリコン膜上
に化学的気相成長法によりシリコン酸化膜を形成し、ゲ
ート電極形成部のシリコン酸化膜上にフォトリソグラフ
ィー法によりレジストをパターン形成し、レジストが塗
布されていない部分のシリコン酸化膜をエッチング除去
してゲート電極形成部にシリコン酸化膜のマスクを形成
し、このシリコン酸化膜のマスクを用いて多結晶シリコ
ン膜をエッチングする。この時、多結晶シリコン膜のエ
ッチングに先立ち、多結晶シリコン膜上にできた自然酸
化膜を除去することが必要である。これは、自然酸化膜
といえども、例えば、フィールド領域との境界部分の段
差部における実効的な膜厚は１０００Å程度になり、除
去しきれなかった自然酸化膜が、多結晶シリコン膜のエ
ッチング工程においてマスクとなって多結晶シリコン膜
のエッチ残りを引き起こさないようにするためである。
【０００３】特開平６−２９１０９１号公報には、ＳＦ
6 （六弗化硫黄）及びＣＦ4 （四弗化メタン）を用いて
自然酸化膜をエッチング除去することが開示されている
が、この場合、シリコン酸化膜と自然酸化膜とのエッチ
ング選択比はほぼ１対１である。
6 （六弗化硫黄）及びＣＦ4 （四弗化メタン）を用いて
自然酸化膜をエッチング除去することが開示されている
が、この場合、シリコン酸化膜と自然酸化膜とのエッチ
ング選択比はほぼ１対１である。
【０００４】
【発明が解決しようとする課題】従来は、自然酸化膜を
エッチング除去する場合、自然酸化膜とシリコン酸化膜
とのエッチング選択比がほぼ１対１であったため、自然
酸化膜除去時にオーバーエッチをかけすぎると、後の多
結晶シリコン膜エッチング工程においてマスクとなるシ
リコン酸化膜が削れすぎてしまい、更に後の工程で形成
する配線層とゲート多結晶シリコン配線層との間で層間
リークを引き起こす虞があったので、自然酸化膜除去時
に充分なオーバーエッチをかけることができず、自然酸
化膜厚換算１００〜４００Å程度のエッチング処理しか
できなかった。このため、自然酸化膜除去が不充分とな
り、特に、フィールドシールド構造の半導体装置におけ
るフィールド領域端部の段差部では自然酸化膜の実効膜
厚が１０００Å程度と厚くなるため、除去され切らなか
った自然酸化膜がマスクとなって多結晶シリコン膜のエ
ッチング残渣が発生してしまうという問題があった。
エッチング除去する場合、自然酸化膜とシリコン酸化膜
とのエッチング選択比がほぼ１対１であったため、自然
酸化膜除去時にオーバーエッチをかけすぎると、後の多
結晶シリコン膜エッチング工程においてマスクとなるシ
リコン酸化膜が削れすぎてしまい、更に後の工程で形成
する配線層とゲート多結晶シリコン配線層との間で層間
リークを引き起こす虞があったので、自然酸化膜除去時
に充分なオーバーエッチをかけることができず、自然酸
化膜厚換算１００〜４００Å程度のエッチング処理しか
できなかった。このため、自然酸化膜除去が不充分とな
り、特に、フィールドシールド構造の半導体装置におけ
るフィールド領域端部の段差部では自然酸化膜の実効膜
厚が１０００Å程度と厚くなるため、除去され切らなか
った自然酸化膜がマスクとなって多結晶シリコン膜のエ
ッチング残渣が発生してしまうという問題があった。
【０００５】そこで、この発明は、例えば、多結晶シリ
コンゲート電極形成のためのエッチングにおいてマスク
となるシリコン酸化膜を削ることなく、選択的に多結晶
シリコン膜上の自然酸化膜を除去し、シリコン酸化膜の
膜減りや、或いは、多結晶シリコン膜のエッチング残渣
発生を防止し、電気的特性の良好な半導体装置の製造方
法を提供することを目的とする。
コンゲート電極形成のためのエッチングにおいてマスク
となるシリコン酸化膜を削ることなく、選択的に多結晶
シリコン膜上の自然酸化膜を除去し、シリコン酸化膜の
膜減りや、或いは、多結晶シリコン膜のエッチング残渣
発生を防止し、電気的特性の良好な半導体装置の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された多結晶シリコン膜
の上にシリコン酸化膜を形成する第１の工程と、前記シ
リコン酸化膜を所定パターンに加工する第２の工程と、
前記多結晶シリコン膜上に形成された自然酸化膜を蒸気
弗酸を用いて除去する第３の工程とを有する。
造方法は、半導体基板上に形成された多結晶シリコン膜
の上にシリコン酸化膜を形成する第１の工程と、前記シ
リコン酸化膜を所定パターンに加工する第２の工程と、
前記多結晶シリコン膜上に形成された自然酸化膜を蒸気
弗酸を用いて除去する第３の工程とを有する。
【０００７】本発明の一態様では、前記蒸気弗酸の分圧
が３００〜１５００Ｐａの範囲である。
が３００〜１５００Ｐａの範囲である。
【０００８】本発明の一態様では、前記第３の工程にお
いて、前記蒸気弗酸と水蒸気との混合気体を用いて、前
記多結晶シリコン膜上に形成された自然酸化膜を除去す
る。
いて、前記蒸気弗酸と水蒸気との混合気体を用いて、前
記多結晶シリコン膜上に形成された自然酸化膜を除去す
る。
【０００９】本発明の一態様では、前記水蒸気の分圧が
２０００Ｐａ以下である。
２０００Ｐａ以下である。
【００１０】
【作用】例えば、弗化水素（ＨＦ）蒸気は、自然酸化膜
除去のためのエッチングにおいて、化学的気相成長法に
より形成した酸化膜（ＣＶＤ酸化膜）と自然酸化膜とで
１対１０〜２０００程度の選択比を取ることができるの
で、ＣＶＤ酸化膜を膜減りさせることなく、自然酸化膜
に対し充分なオーバーエッチをかけることができる。従
って、後に形成する配線層とゲート多結晶シリコン配線
層との間で層間リークを引き起こすことなく、段差部の
多結晶シリコン膜のエッチング残渣を防ぐことができ
る。
除去のためのエッチングにおいて、化学的気相成長法に
より形成した酸化膜（ＣＶＤ酸化膜）と自然酸化膜とで
１対１０〜２０００程度の選択比を取ることができるの
で、ＣＶＤ酸化膜を膜減りさせることなく、自然酸化膜
に対し充分なオーバーエッチをかけることができる。従
って、後に形成する配線層とゲート多結晶シリコン配線
層との間で層間リークを引き起こすことなく、段差部の
多結晶シリコン膜のエッチング残渣を防ぐことができ
る。
【００１１】
【発明の実施の形態】図１及び図２を用いて、フィール
ドシールド構造トランジスタにおける多結晶シリコンゲ
ート電極形成に本発明を適用した一実施の形態を説明す
る。なお、図２は、図１の平面図で表されるフィールド
シールド構造トランジスタのＡ−Ａ線断面図を示してい
る。
ドシールド構造トランジスタにおける多結晶シリコンゲ
ート電極形成に本発明を適用した一実施の形態を説明す
る。なお、図２は、図１の平面図で表されるフィールド
シールド構造トランジスタのＡ−Ａ線断面図を示してい
る。
【００１２】図１において、２０１はゲート配線、２０
２はアクティブ領域、２０３はフィールド領域である。
２はアクティブ領域、２０３はフィールド領域である。
【００１３】まず、図２（ａ）に示すように、シリコン
半導体基板１上に膜厚２００〜５００Åのシールドゲー
ト酸化膜２、膜厚１０００〜２０００Åのシールドゲー
ト電極３、幅０．１０〜０．２０μｍのシールドサイド
ウォール４を順次形成して、フィールド領域２０３を形
成した後、シリコン半導体基板１上に膜厚７０〜３００
Åのゲート酸化膜５を形成し、このゲート酸化膜５上に
膜厚１５００〜３０００Åの多結晶シリコン膜６を形成
し、この多結晶シリコン膜６上に化学的気相成長法によ
り膜厚１０００〜３０００Åのシリコン酸化膜７を堆積
し、このシリコン酸化膜７上に膜厚７８００〜２０００
０Åのフォトレジスト８を塗布後、図示の如く、このフ
ォトレジスト８をゲート配線のパターンにパターニング
する。
半導体基板１上に膜厚２００〜５００Åのシールドゲー
ト酸化膜２、膜厚１０００〜２０００Åのシールドゲー
ト電極３、幅０．１０〜０．２０μｍのシールドサイド
ウォール４を順次形成して、フィールド領域２０３を形
成した後、シリコン半導体基板１上に膜厚７０〜３００
Åのゲート酸化膜５を形成し、このゲート酸化膜５上に
膜厚１５００〜３０００Åの多結晶シリコン膜６を形成
し、この多結晶シリコン膜６上に化学的気相成長法によ
り膜厚１０００〜３０００Åのシリコン酸化膜７を堆積
し、このシリコン酸化膜７上に膜厚７８００〜２０００
０Åのフォトレジスト８を塗布後、図示の如く、このフ
ォトレジスト８をゲート配線のパターンにパターニング
する。
【００１４】次に、図２（ｂ）に示すように、パターニ
ングされたフォトレジスト８をマスクにシリコン酸化膜
７のエッチングを行って酸化膜マスク９を形成し、その
後、プラズマアッシング、硫酸過水洗浄によりフォトレ
ジスト８を除去するが、この際、多結晶シリコン膜６の
表面上に１０〜４０Å程度の自然酸化膜１０が形成され
る。
ングされたフォトレジスト８をマスクにシリコン酸化膜
７のエッチングを行って酸化膜マスク９を形成し、その
後、プラズマアッシング、硫酸過水洗浄によりフォトレ
ジスト８を除去するが、この際、多結晶シリコン膜６の
表面上に１０〜４０Å程度の自然酸化膜１０が形成され
る。
【００１５】次に、図２（ｃ）に示すように、弗酸気相
洗浄装置（不図示）にて、基板温度１５〜６０℃、水蒸
気分圧０〜２０００Ｐａ、弗化水素分圧３００〜１５０
０Ｐａの条件で弗化水素蒸気により自然酸化膜１０の除
去を行う。本例では、酸化膜マスク９と自然酸化膜１０
とのエッチング選択比が１：１０〜２０００程度あるた
め、自然酸化膜厚換算３０００〜５０００Åのエッチン
グ処理を行うことにより、酸化膜マスク９の膜減りを２
０〜２００Å程度に抑制しつつ、高段差端部１１におけ
る自然酸化膜１０のエッチング残渣の発生を完全に防止
できる。この時、水蒸気分圧が低いほど選択比を高くす
ることができる傾向をもつ。
洗浄装置（不図示）にて、基板温度１５〜６０℃、水蒸
気分圧０〜２０００Ｐａ、弗化水素分圧３００〜１５０
０Ｐａの条件で弗化水素蒸気により自然酸化膜１０の除
去を行う。本例では、酸化膜マスク９と自然酸化膜１０
とのエッチング選択比が１：１０〜２０００程度あるた
め、自然酸化膜厚換算３０００〜５０００Åのエッチン
グ処理を行うことにより、酸化膜マスク９の膜減りを２
０〜２００Å程度に抑制しつつ、高段差端部１１におけ
る自然酸化膜１０のエッチング残渣の発生を完全に防止
できる。この時、水蒸気分圧が低いほど選択比を高くす
ることができる傾向をもつ。
【００１６】次に、図２（ｄ）に示すように、平行平板
型反応性イオンエッチング装置（不図示）を用い、圧力
０．１〜０．８Torr、ＲＦパワー１００〜３００Ｗ、Ｃ
１2流量２００ｃｃ／min 、ＨＢｒ流量１００ｃｃ／min
の条件で酸化膜マスク９を用いて多結晶シリコン膜６
の異方性エッチングを行い、ゲート電極１２のパターニ
ングを行う。この際、自然酸化膜１０の除去が完全に行
われているため、高段差端部１１における多結晶シリコ
ン膜６のエッチング残渣の発生を完全に抑制することが
できる。
型反応性イオンエッチング装置（不図示）を用い、圧力
０．１〜０．８Torr、ＲＦパワー１００〜３００Ｗ、Ｃ
１2流量２００ｃｃ／min 、ＨＢｒ流量１００ｃｃ／min
の条件で酸化膜マスク９を用いて多結晶シリコン膜６
の異方性エッチングを行い、ゲート電極１２のパターニ
ングを行う。この際、自然酸化膜１０の除去が完全に行
われているため、高段差端部１１における多結晶シリコ
ン膜６のエッチング残渣の発生を完全に抑制することが
できる。
【００１７】なお、上述の例では、弗化水素蒸気による
自然酸化膜１０の除去工程と多結晶シリコン膜６のエッ
チング工程とを夫々別の装置で行ったが、平行平板型反
応性イオンエッチング装置に弗酸気相導入ラインを設
け、上述の２つの工程とも、この平行平板型反応性イオ
ンエッチング装置で行っても同様の効果が得られる。
自然酸化膜１０の除去工程と多結晶シリコン膜６のエッ
チング工程とを夫々別の装置で行ったが、平行平板型反
応性イオンエッチング装置に弗酸気相導入ラインを設
け、上述の２つの工程とも、この平行平板型反応性イオ
ンエッチング装置で行っても同様の効果が得られる。
【００１８】
【発明の効果】本発明によれば、例えば、多結晶シリコ
ンゲート電極形成の際のエッチングにおいて多結晶シリ
コン膜のマスクとなるシリコン酸化膜を膜減りさせるこ
となく、自然酸化膜に対して充分なオーバーエッチをか
けることができるので、多結晶シリコン膜のエッチング
残渣発生を防止し、電気的特性の良好な半導体装置を提
供することができる。
ンゲート電極形成の際のエッチングにおいて多結晶シリ
コン膜のマスクとなるシリコン酸化膜を膜減りさせるこ
となく、自然酸化膜に対して充分なオーバーエッチをか
けることができるので、多結晶シリコン膜のエッチング
残渣発生を防止し、電気的特性の良好な半導体装置を提
供することができる。
【図１】本発明の一実施の形態による半導体装置の平面
図である。
図である。
【図２】本発明の一実施の形態による半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
１ シリコン半導体基板 ６ 多結晶シリコン膜 ７ シリコン酸化膜 ９ 酸化膜マスク １０ 自然酸化膜
Claims (4)
- 【請求項１】 半導体基板上に形成された多結晶シリコ
ン膜の上にシリコン酸化膜を形成する第１の工程と、 前記シリコン酸化膜を所定パターンに加工する第２の工
程と、 前記多結晶シリコン膜上に形成された自然酸化膜を蒸気
弗酸を用いて除去する第３の工程とを有する半導体装置
の製造方法。 - 【請求項２】 前記蒸気弗酸の分圧が３００〜１５００
Ｐａの範囲であることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記第３の工程において、前記蒸気弗酸
と水蒸気との混合気体を用いて、前記多結晶シリコン膜
上に形成された自然酸化膜を除去することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記水蒸気の分圧が２０００Ｐａ以下で
あることを特徴とする請求項３に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9609896A JPH09260346A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9609896A JPH09260346A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260346A true JPH09260346A (ja) | 1997-10-03 |
Family
ID=14155923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9609896A Withdrawn JPH09260346A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750149B2 (en) | 1998-06-12 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
| JP2008192644A (ja) * | 2007-01-31 | 2008-08-21 | Tokyo Electron Ltd | 基板処理方法及び基板処理装置 |
-
1996
- 1996-03-26 JP JP9609896A patent/JPH09260346A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6750149B2 (en) | 1998-06-12 | 2004-06-15 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
| US6960531B2 (en) | 1998-06-12 | 2005-11-01 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing electronic device |
| JP2008192644A (ja) * | 2007-01-31 | 2008-08-21 | Tokyo Electron Ltd | 基板処理方法及び基板処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |