JPH09252109A

JPH09252109A - 半導体装置及びその製造方法

Info

Publication number: JPH09252109A
Application number: JP6053796A
Authority: JP
Inventors: Shuji Kato; 修治加藤; Tokuo Watanabe; 篤雄渡辺; Saigou Sai; 宰豪崔; Takeshi Yokota; 武司横田; Katsumi Ishikawa; 勝美石川; Katsuaki Saito; 克明斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22
Anticipated expiration: 2016-03-18
Also published as: JP3239738B2

Abstract

(57)【要約】【課題】本発明は、ｄｖ／ｄｔ耐量を低下させることな
く、大電流化を実現できる素子構造を提供することを目
的とする。【解決手段】本発明による半導体装置は、受光部および
補助サイリスタ部のｐベース層の面積抵抗値がメインサ
イリスタ部の面積抵抗値より低い。【効果】導電特性とｄｖ／ｄｔ耐量を独立して調整でき
るで、ｄｖ／ｄｔ耐量と電流容量をともに向上すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】サイリスタの大電流化には、損失低減の
ため、任意のリカバリー電流Ｉ_rpにおけるオン電圧を低
くする必要がある。Ｉ_rpとは導通状態から阻止状態への
スイッチング時に逆方向に流れる最大電流のことで、３
０００Ａ以上の電流を流す電力変換等の用途では、Ｉ_rp
は定格値より小さくする必要がある。オン電圧とＩ_rpの
間にはトレードオフの関係があるが、Ｉ_rp一定の条件で
は、ｐベースの面積抵抗値が高い方がオン電圧が低い。
ここで、ｐベースはｎエミッタ直下のｐ型拡散層領域を
意味し、ｎエミッタからの電子注入量を主に決める半導
体層である。しかし、ｐベースの面積抵抗値を高くする
とｄｖ／ｄｔ耐量が悪化する。誤点弧を防ぎ、ｄｖ／ｄ
ｔ耐量を向上する手段としては、特開昭56−140661号公
報に記載されるように、主サイリスタ表面の多数の位置
においてｎエミッタ層とｐベース層を電極により接続す
る、いわゆるエミッタ短絡構造がよく知られている。

【０００３】また、サイリスタの大電流化にはサイリス
タの大面積化も有効である。大面積のサイリスタでは、
普通、主サイリスタの内側に比較的小さな補助サイリス
タ部分を内蔵した構造を採用している。エミッタ面積が
大きくなると、主サイリスタ部分のより広い面積を初期
ターンオンさせる必要がある。それには、大きなゲート
電流が必要で、従って小さなゲート電流でまず、補助サ
イリスタ部分を点弧し、ここに流れ込む付加電流を主サ
イリスタに対するゲート電流とすることにより、主サイ
リスタをより広い部分で初期ターンオンさせることがで
きる。

【０００４】

【発明が解決しようとする課題】サイリスタにおいて、
Ｉ_rp一定でオン電圧を低減するために、ｐベースの面積
抵抗値を高くするとｄｖ／ｄｔ耐量が小さくなり、誤点
弧しやすくなる。主サイリスタ部分においては、短絡構
造により、ｄｖ／ｄｔ耐量を制御することができる。一
方、補助サイリスタ部分で短絡によりｄｖ／ｄｔ耐量を
調整するとこの部分でサイリスタをオンするために必要
なゲート電流が増大し、点弧感度の大幅な低下をもたら
す。このため、補助サイリスタ部のｄｖ／ｄｔ耐量向上
は困難である。従って、面積抵抗値を高くする従来技術
では、オン電圧とｄｖ／ｄｔ耐量を同時に最適化するの
は困難であった。

【０００５】本発明は、上記のような問題点を考慮して
なされたものであり、サイリスタ構造を有する半導体装
置のオン電圧とｄｖ／ｄｔ耐量をともに最適化すること
を目的とする。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
主サイリスタ部を有する第２領域のｐベースの面積抵抗
値が、受光部，補助サリスタ部を有する第１領域のｐベ
ースの面積抵抗値より高い。

【０００７】従って、主サイリスタ部は短絡構造を密に
することにより、ｄｖ／ｄｔ耐量を確保しながらオン電
圧を低くすることができる。

【０００８】さらに補助サイリスタ部においては、点弧
感度を劣化させずにｄｖ／ｄｔ耐量を確保できる。以上
により、サイリスタ構造を有する半導体装置のオン電圧
とｄｖ／ｄｔ耐量を同時に最適化することが可能とな
る。

【０００９】上記本発明の半導体装置を製造する方法と
しては、ｐベースの幅でｐベースの面積抵抗値を制御す
るプロセスが最も容易である。特に、拡散によりｐ層を
形成し、エッチング等により、前記ｐ層の基板表面側に
段差をつけ、ｐベースの厚さを制御するプロセスによ
り、容易に本発明の半導体装置を製造できる。

【００１０】また、本発明の半導体装置は、エッチング
で基板表面に段差を形成した後、ｎ層を拡散，エッチン
グにより、主サイリスタ部や補助サイリスタなどのｎ層
を分離するプロセスで最も容易に製造することができ
る。

【００１１】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。なお、実施例を説明する全図に
おいて、同一の機能を有するものには同一の符号をつけ
る。

【００１２】（実施例１）図１は、本発明の第１の実施
例である光トリガサイリスタ構造を示す要部断面図であ
る。半導体基体１０において、点弧サイリスタ部Ｑ_xは
中央に、補助サイリスタ部分Ｑ_yはそのすぐ周辺に位置
する。Ｑ_xとＱ_yの存在する領域が第１領域Ａである。そ
の周辺部の第２領域Ｂに主サイリスタ部Ｑ_zが存在す
る。

【００１３】主サイリスタ部Ｑ_zのｎエミッタ層４（第
４半導体層）は、平面的にある程度規則的に配置されて
いる点状に削除された領域を有し、この削除部分でｐベ
ース層３（第３半導体層）がカソードに露出して、カソ
ード電極７（主電極２）と接続される。すなわち、ｎエ
ミッタ層４とｐベース層３とは部分的に短絡されてい
る。一般に、これはエミッタ短絡構造４１と呼ばれてお
り、エミッタ短絡構造４１により主サイリスタ部のｄｖ
／ｄｔ耐量は高まる。

【００１４】また、主サイリスタ部Ｑ_zのカソード側は
すべて主サイリスタカソード電極７ｚで覆われている
が、その内側の補助サイリスタ部Ｑ_y領域のカソード電
極７ｙとは接続されていない。

【００１５】本実施例では、ｐベース層３の第２領域Ｂ
の面積抵抗値を第１領域Ａのものより高い領域としてい
る。具体的には、第１領域においては５００〜９００Ω
／□、第２領域においては９００〜２０００Ω／□とす
る。これにより第２領域Ｂのｐベース層濃度が低くなり
低オン電圧化が達成され、かつｄｖ／ｄｔ耐量を保つこ
とができる。ｐベース層３の面積抵抗値の低い第１領域
Ａと第２領域Ｂの境は、補助サイリスタ部Ｑ_yのｎエミ
ッタが存在する領域の最外郭から０.５mm内側と、主サ
イリスタ部Ｑ_zのｎエミッタが存在する領域の最も内側
との間に存在する。この範囲内では第１領域Ａと第２領
域Ｂの境界をかえても、オン電圧とｄｖ／ｄｔ耐量は、
共に影響を受けない。

【００１６】図１６は、本発明者の検討により明らかに
なった、主サイリスタ部Ｑ_Zにおけるオン電圧と短絡間
隔の関係を示す。本関係は、主サイリスタ部のｐベース
層の面積抵抗値を変えて検討した結果であり、またリカ
バリー電流Ｉ_rpを一定としている。本図が示すように、
面積抵抗値が９００〜２０００Ω／□の範囲では、オン
電圧に対する短絡間隔の影響は少ないが、面積抵抗値の
影響は大きい。図１の実施例では、主サイリスタ部であ
る第２領域のｐベースの面積抵抗値を９００〜２０００
Ω／□に設定されるので、オン電圧が低減されると共
に、オン電圧に影響されること無く短絡間隔を密にする
ことによりｄｖ／ｄｔ耐量を向上することができる。

【００１７】さらに、本実施例においては、補助サイリ
スタ部である第２領域のｐベースの面積抵抗値を第１領
域よりも小さくしているので、補助サイリスタ部では短
絡間隔を密にしなくてもｄｖ／ｄｔ耐量を向上すること
ができる。このため、補助サイリスタの点弧感度を損な
うことは無い。

【００１８】以上のように本実施例の光トリガサイリス
タは、点弧感度を損なうこと無く低オン電圧特性と高ｄ
ｖ／ｄｔ耐量を兼ね備えることができる。なお、本実施
例においては、主サイリスタ部と補助サイリスタ部のｄ
ｖ／ｄｔ耐量を独立に調整できる。このような場合、光
トリガサイリスタ全体としてのｄｖ／ｄｔ耐量は主サイ
リスタ部および補助サイリスタ部のｄｖ／ｄｔ耐量の内
どちらか低い方で制限される。従って、本実施例では、
補助サイリスタ部のｄｖ／ｄｔ耐量が主サイリスタ部お
よび補助サイリスタ部のｄｖ／ｄｔ耐量と略同じになる
ように補助サイリスタ部のｐベースの面積抵抗値が設定
される。

【００１９】次に本実施例のサイリスタの製造方法を説
明する。

【００２０】まず、図４に示すように抵抗率が３５０Ω
／□・cmで、厚さが１２００μｍのｎ型シリコンの半導
体基体１０を用意する。

【００２１】次に図５に示すようにｎ型半導体基体１０
の主表面に熱酸化法で０.１〜0.05μｍの厚さのシリコ
ン酸化膜６０を形成する。次に図６に示すようにホトレ
ジストマスク７０を用いて片側の主表面の中央部のみ
に、打ち込み量が１×１０¹⁴〜１×１０¹⁶cm^-2、エネル
ギーが１０〜２００ｋｅＶの条件でボロンをイオン注入
する。次に、ホトレジストマスク７０を除去し、再度、
全面にボロンを打ち込み量が１×１０¹⁴〜１×１０¹⁶cm
^-2、エネルギーが１０〜２００ｋｅＶの条件でイオン注
入する。次にもう片方の主表面にボロンを打ち込み量が
１×１０¹⁴〜１×１０¹⁶cm^-2、エネルギーが１０〜２０
０ｋｅＶの条件でイオン注入する。

【００２２】次に、１０００℃〜１２００℃の熱処理で
活性化と引き伸ばし拡散を行い、図７に示すように、所
定の深さのｐエミッタ層２，ｐベース層３を形成する。
この時、ｐベース層３の第１領域Ａの面積抵抗値は５０
０〜９００Ω／□、第２領域Ｂの面積抵抗値は９００〜
２０００Ω／□となる。

【００２３】その後さらに、半導体基体１０の両主表面
の全面に渡り、ｎ型の不純物リンを拡散させてｎ+ 型拡
散層を形成する。そして、図８の様にアノード面のｎ+
型拡散層を除去し、カソード面にのみｎエミッタ層４を
残す。

【００２４】次に図９に示すように、ｎ+ 型拡散層４を
所定の平面パターンに加工してｎエミッタ層４を得る。
中央に受光部Ｑ_xその周りに補助サイリスタ部Ｑ_y、さ
らにその周辺部が主サイリスタ部Ｑ_zであり、受光部Ｑ
_xと補助サイリスタ部Ｑ_yと主サイリスタ部Ｑ_zのｎエミ
ッタはそれぞれ独立しており、受光部Ｑ_xと補助サイリ
スタ部Ｑ_yはｐベースの面積抵抗値の低い領域（第１領
域Ａ）に存在する。

【００２５】最後に、半導体基体１０の両主表面にアル
ミニウムを蒸着し、フォトレジストを用いてアノード面
とカソード面のアルミニウム膜を所定のパターンになる
ように加工してサイリスタが完成する。

【００２６】（実施例２）図２は、本発明の第２の実施
例である光トリガサイリスタ構造を示す要部断面図であ
る。

【００２７】半導体基体１０において、点弧サイリスタ
部Ｑ_xは中央に、補助サイリスタ部Ｑ_yはそのすぐ周辺
に位置する。Ｑ_xとＱ_yの存在する領域が第１領域Ａであ
る。その周辺部の第２領域Ｂに主サイリスタ部Ｑ_zが存
在する。本実施例の半導体基体は、半導体基体１０のカ
ソード側表面において第１領域Ａが第２領域Ｂより凸に
なっているため、第１領域Ａの面積抵抗値が第２領域Ｂ
の面積抵抗値より低い。従って、補助サイリスタ部のｄ
ｖ／ｄｔ耐量を劣化することなく、オン電圧を低減する
ことが可能となる。

【００２８】次に本実施例のサイリスタの製造方法を説
明する。まず、図４に示すように抵抗率が３５０Ω／□
・cmで、厚さが１２００μｍのｎ型シリコンの半導体基
体１０を用意する。

【００２９】次にｐ型不純物であるアルミニウムを９０
０℃〜１１００℃の気相拡散法により拡散する。さらに
前記気相拡散時より高温で引き伸ばし拡散を行い、図１
０の様にｎベース層１の両側に、所定の厚さのｐエミッ
タ層２，ｐベース層３を形成する。ｐエミッタ層２、及
びｐベース層３の面積抵抗値は５００〜９００Ω／□と
する。次に、図１１の様にエッチング法により周辺部
（第２領域Ｂ）を除去し、周辺部（第２領域Ｂ）のｐベ
ース層の面積抵抗値を９００〜２０００Ω／□とする。
その後さらに、半導体基体の両主表面の全面に渡り、ｎ
型の不純物リンを拡散させてｎ+ 型拡散層を形成する。
そして、アノード面のｎ+ 型拡散層を除去し、図１２の
様にカソード面にのみｎ+ 拡散層（４）を残す。

【００３０】次に図１３に示すように、ｎ+ 型拡散層
（４）を所定のパターンに加工してｎエミッタ層４を得
る。本発明においては、補助サイリスタ部Ｑ_yの最外郭
部分は半導体基体１０の段差部に存在することが望まし
い。但し、本発明者の検討結果によれば補助サイリスタ
部Ｑ_yは半導体基体の凸部より０.５mm以上はみ出しては
ならない。０.５mm 以上はみ出すと急速にｄｖ／ｄｔ耐
量が低下する。このような検討結果の一例として、補助
サイリスタ部のはみだし量Ｘとｄｖ／ｄｔ耐量の関係を
図１４に示しておく。

【００３１】最後に、半導体基体１０の両主表面にアル
ミニウムを蒸着し、フォトレジストを用いてアノード面
とカソード面のアルミニウム膜を所定のパターンになる
ように加工してサイリスタが完成する。補助サイリスタ
部の最外郭部分の半導体基体１０の段差部に存在すると
アルミニウム電極の加工が容易である。

【００３２】（実施例３）図３は、本発明の第３の実施
例である光トリガサイリスタ構造を示す要部断面図であ
る。半導体基体１０においてＱ_xは受光部、Ｑ_yは補助サ
イリスタ部を示す。Ｑ_xとＱ_yの存在する領域が第１領域
Ａである。他の部分はメインサイリスタ部Ｑ_z（第２領
域Ｂ）である。

【００３３】本実施例の半導体基体は、基体内において
第１領域Ａのｐベース層の拡散フロントが第２領域Ｂの
ｐベース層より凸になっていることに特徴がある。この
ため、第１領域Ａの面積抵抗値が第２領域Ｂの面積抵抗
値より低い。従って、補助サイリスタ部のｄｖ／ｄｔ耐
量を劣化することなく、オン電圧を低減することが可能
となる。

【００３４】実施例１乃至３において、ｐ層と電極のオ
ーミックコンタクトをとる目的で、ｎエミッタ層４を形
成した後、ｐ型不純物であるアルミニウムを気相拡散
し、アノード電極８とｐエミッタ層の接触部分や、カソ
ード電極とｐベース層の接触部分にｐ+ 層を形成するこ
とがある。ｐ+ 層は面積抵抗値がきわめて小さくなるも
ののｄｖ／ｄｔ耐量には大きな影響せず、ｐ+ 層が存在
しないｎエミッタ層直下のｐベース層の面積抵抗値でｄ
ｖ／ｄｔ耐量が決まる。従って、電極とｐ層の接触部分
にｐ+ 層が存在するサイリスタにおいては、ｎエミッタ
層の直下の部分のｐベース層の面積抵抗値をｐベース層
の面積抵抗値と定義する。

【００３５】実施例１乃至３の構造により、直径１４０
mm，ｎベース幅９６０μｍ，ｐエミッタ幅７０μｍ，短
絡間隔１.０mm ，直径４０mmの第１領域のｐベース層の
面積抵抗値が９００Ω／□、第２領域のｐベース層の面
積抵抗値が１５００Ω／□の光サイリスタを作製する
と、耐圧：６ｋＶ，オン電圧：１.７Ｖ(電流５.５ｋ
Ａ)，ｄｖ／ｄｔ耐量：３５００Ｖ／μｓを実現するこ
とができる。

【００３６】また、本発明を適用した光サイリスタと、
従来技術であるｐベースの面積抵抗値が一定の光サイリ
スタを用いて、Ｉ_rpを固定したときのオン電圧とｄｖ／
ｄｔ耐量の関係を図１７に示す。本発明を適用した光サ
イリスタは、低いオン電圧で高いｄｖ／ｄｔ耐量を実現
することがわかる。

【００３７】なお、本発明は光トリガサイリスタのみな
らず電気ゲートサイリスタにも実施可能である。また上
述の各実施例において各半導体層の導電型を逆にしても
本発明は同じ効果を奏する。

【００３８】

【発明の効果】本発明によれば、ｄｖ／ｄｔ耐量を劣化
することなく、サイリスタの大電流化を実現することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である光トリガサイリス
タの断面図である。

【図２】本発明の第２の実施例である光トリガサイリス
タの断面図である。

【図３】本発明の第３の実施例である光トリガサイリス
タの断面図である。

【図４】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図５】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図６】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図７】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図８】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図９】図１に示す実施例１の光トリガサイリスタの製
造方法を説明するための図。

【図１０】図２に示す実施例２の光トリガサイリスタの
製造方法を説明するための図。

【図１１】図２に示す実施例２の光トリガサイリスタの
製造方法を説明するための図。

【図１２】図２に示す実施例２の光トリガサイリスタの
製造方法を説明するための図。

【図１３】図２に示す実施例２の光トリガサイリスタの
製造方法を説明するための図。

【図１４】図２に示す実施例２の光トリガサイリスタの
製造方法を説明するための図。

【図１５】図１に示す実施例１の光トリガサイリスタの
特性を示す。

【図１６】オン電圧と短絡間隔の関係を示す。

【符号の説明】

１…ｎベース層、２…ｐエミッタ層、３…ｐベース層、
４…ｎエミッタ層、７…カソード電極、７ｙ…補助サイ
リスタカソード電極、７ｚ…主サイリスタカソード電
極、８…アノード電極、１０…半導体基体、３１…ｐベ
ース層低面積抵抗値部、３２…ｐベース層高面積抵抗値
部、４１…エミッタ短絡構造、５０…高濃度層、６０…
酸化膜マスク、７０…ホトマスク、Ａ…第１領域、Ｂ…
第２領域、Ｑ_x…点弧サイリスタ部、Ｑ_y…補助サイリ
スタ部、Ｑ_z…主サイリスタ部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者横田武司茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者石川勝美茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者斉藤克明茨城県日立市幸町三丁目１番１号株式会社日立製作所日立工場内

Claims

【特許請求の範囲】

【請求項１】一方導電型の第１半導体層と、第１半導体
層に隣接する他方導電型の第２半導体層と、第２半導体
層に隣接する一方導電型の第３半導体層と、第３半導体
層に隣接する他方導電型の第４半導体層と、を含む半導
体基板を備え、該半導体基体は、補助サイリスタ部を含
む第１領域と、主サイリスタ部を含む第２領域とを有す
る半導体装置において、前記第１領域の第３半導体層の面積抵抗値が、前記第２
領域における第３半導体層の面積抵抗値よりも低いこと
を特徴とする半導体装置。
【請求項２】請求項１において、第１領域の第３半導体
層の厚さが第２領域の第３半導体層の厚さより厚いこと
を特徴とする半導体装置。
【請求項３】請求項１において、第１領域の第３半導体
層と第４半導体層の界面が、第２領域の第３半導体層と
第４半導体層の界面より、凸出していることを特徴とす
る半導体装置。
【請求項４】請求項１において前記第１領域における第
３半導体層の面積抵抗値が５００Ω／□から９００Ω／
□、前記第２領域における第３半導体層面積抵抗値が９
００Ω／□から２０００Ω／□であることを特徴とする
半導体装置。
【請求項５】一方導電型の半導体基体の片側の中央部に
他方導電体型の第１の不純物をイオン注入する第１工程
と、半導体基体両面の全面に他方導電体型の第２の不純
物をイオン注入する第２工程を有する半導体装置の製造
方法。
【請求項６】一方導電型の半導体基体の片側の中央部に
他方導電体型の第１の不純物をイオン注入する第１工程
と、前記不純物を半導体基体中に拡散させる第２工程
と、半導体基体両面の全面に他方導電体型の第２の不純
物をイオン注入する第３工程を有する半導体装置の製造
方法。