JPH09232568A - Ldd with inverted t-shaped gate mos transistor and manufacture thereof - Google Patents

Ldd with inverted t-shaped gate mos transistor and manufacture thereof

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JPH09232568A
JPH09232568A JP2691896A JP2691896A JPH09232568A JP H09232568 A JPH09232568 A JP H09232568A JP 2691896 A JP2691896 A JP 2691896A JP 2691896 A JP2691896 A JP 2691896A JP H09232568 A JPH09232568 A JP H09232568A
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JP
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inverted
layer
silicide
ldd
conductivity type
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JP2691896A
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Toryu Cho
Ryoshu Ka
良聚 夏
東隆 張
Original Assignee
Taiwan Moseki Denshi Kofun Yugenkoshi
台湾茂▲石▼電子股▲分▼有限公司
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Abstract

PROBLEM TO BE SOLVED: To provide the low cost LDD(low density doped drain) of an inverted T-shaped gate MOS transistor, having stabilized quality by easily controlling the manufacturing process of an integrated electric circuit, and its manufacturing method.
SOLUTION: An inverted T-shaped gate is composed of the first silicide 12, having a relatively long lower layer, and a tungsten layer 12 having a relatively short upper layer, and the longitudinal section makes an inverted T-shape. In the process of manufacturing in which the widely known polysilicon gate, which in the composition of material of the above-mentioned two layers, is etched back, the degree of uniformity is hardly controlled, and polysilicon itself has the defect of high resistance value. On the other hand, by having the inverted T-shaped gate constituted by the first silicide 12 and the tungsten layer 13, resistance value is decreased, and at the same time, the generation of thermions can be suppressed. As a result, the effect of ON-OFF current ratio at the end of transistor drain can be improved.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、逆T字型ゲートM BACKGROUND OF THE INVENTION The present invention is, inverted T-shaped gate M
OSトランジスタをもつLDD及びその製造方法に関する。 About LDD and a manufacturing method thereof with OS transistor.

【0002】 [0002]

【従来の技術】一般に、電子エレメントは益々小さくなりサブミクロン製造過程に入っている。 In general, the electronic element has entered the increasingly smaller becomes submicron manufacturing process. したがって、ユニットダイ(die)に含まれるトランジスタエレメントは益々多くなっているので、トランジスタエレメントの水平方向の寸法が縮小している。 Therefore, since the transistor elements included in the unit dies (die) which is more and more, the horizontal dimension of the transistor elements is shrinking. エレメントの垂直方向の寸法を縮小するに際し、ソース/ドレインを含む接触面深度(junction depth)にいくつかの問題点がある。 Upon reducing the vertical dimension of the elements, there are some problems on the contact surface depth including source / drain (junction depth). 第1に、水平方向の寸法の縮小にともなって垂直方向の寸法が縮小すると、ソース/ドレインの接触面深度も浅くなるので抵抗値(resistiv First, reducing the vertical dimension with the reduction in the horizontal dimension, the resistance value also becomes shallower contact surface depth of the source / drain (Resistiv
ity)が上昇するとともにソース/ドレインの表面不純物濃度が減少し、トランジスタのあるべき電気性パラメータに影響を与える。 Surface impurity concentration of the source / drain decreases with ity) increases, influence the electrical parameter to a transistor. 第2に、元来のソース/ドレインの表面濃度及び接触面深度を維持しようとすると、ショートチャネルが形成されてパンチスルー現象が発生し、電子エレメントが破損して使用することができない。 Second, in order to maintain the surface concentration and the contact surface depth of the original source / drain punch-through phenomenon occurs a short channel is formed, can not be used electronic elements is broken. 更にはソース/ドレインの表面濃度が増加シ、その接触面深度が低下する。 Furthermore the surface concentration of the source / drain increased, the contact surface depth is decreased. 勿論維持できるソース/ドレイン抵抗値は不変であるが、不純物濃度のこう配(gra Although of course the source / drain resistance can be maintained invariant, gradient of the impurity concentration (gra
dient)は、大電界強度を形成して熱電子(hot Dient) is thermionic (hot to form a large electric field intensity
electron)を発生する。 electron) to generate. その熱電子は極めて容易にゲート酸化層に注入され、ゲート酸化層の品質が劣化し、かつしきい電圧(threshold vol Its thermal electrons are very easily injected into the gate oxide layer, the quality of the gate oxide layer is degraded, and the threshold voltage (threshold The vol
tage)が不安定となる。 tage) becomes unstable. すなわちエレメントの信頼度が悪化する。 That is the reliability of the element is deteriorated.

【0003】 [0003]

【発明が解決しようとする課題】前記ショートチャネル及び熱電子等の問題を解決する為に、まず低濃度添加ドレイン(lightly doped drain、以下LDDという)構造を採用する。 In order to solve the problem of the short channel and hot electrons THE INVENTION An object you try solving], first low concentration additives drain (lightly doped drain, LDD hereinafter) adopting the structure. 例えば、図1に示すNMOSトランジスタは周知のものと異なっている。 For example, NMOS transistors shown in FIG. 1 are different from those of the known. N
+ソース/ドレインは互いにゲートの下方で隣接せず、 + Source / drain is not adjacent beneath the gate to one another,
低濃度の添加N -ソース/ドレイン領域により隔離されている。 Low concentration of added N - is isolated by the source / drain regions. こうしてN +ドレインの電圧降下を実施追加すると、大部分はHigh抵抗値のN -ドレイン領域にブリッジし、トランジスタエレメントのゲートの極めて辺縁とドレイン辺縁間の電界強度が低下するとともに熱電子の発生を抑制できる。 Thus when implementing adding the voltage drop of the N + drain, the most High resistance N - bridges the drain region, thermionic with very field strength between the edge and the drain edge of the gate of the transistor elements is reduced the occurrence can be suppressed. 同時にN -ソース/ドレインとP型基板間のデプレッション領域(depletion At the same time N - depletion region between the source / drain and the P-type substrate (depletion
region)は大部分がN -ソース/ドレイン領域内に制限される。 region) it is largely N - is limited to the source / drain regions. 故にソースのデプレッション領域はドレインのデプレッション領域と互いに容易に接触しない。 Thus depletion region of the source are not mutually easily contact with the drain of the depletion region. したがって、トランジスタのパンチスルー(pun Thus, the punch of the transistor through (pun
ch through)電圧が向上し得る。 ch through) voltage can be improved.

【0004】勿論LDDはショートチャネルによる不良を解決できるが、それと同時にN -の高抵抗値によりドレインのON時の電流が低下する。 [0004] Of course LDD can resolve failure due to a short channel, at the same time N - current decreases at high by resistance drain is ON. すると、トランジスタのON/OFF電流比が小さくなるとともにディジタル信号が不安定になる。 Then, the digital signal becomes unstable with ON / OFF current ratio of the transistor is reduced. この問題を解決するために、逆T字型ゲートLDDが提案された。 To solve this problem, inverted T-shaped gate LDD has been proposed. 図2で示すように、 As shown in Figure 2,
ゲートは、上層2が比較的短く下層1が比較的長い二重ポリシリコン層を含み、かつ縦断面は逆T字型を呈している。 Gate layer 2 comprises a relatively short lower 1 is relatively long double polysilicon layer, and longitudinal section exhibits a reversed T-shape. 下層ポリシリコン層1とN -ソース/ドレインは互いに重なり、斜線で示すゲート酸化層11により隔離されている。 Lower polysilicon layer 1 and the N - source / drain overlap each other, are separated by a gate oxide layer 11 shown by oblique lines.

【0005】ゲートに正電圧を印加すると、ゲートの底にあるN -ソース/ドレイン表面にN -ソース/ドレインと逆導電型のキャリア(carrier)が誘導される。 [0005] When a positive voltage is applied to the gate, N at the bottom of the gate - source / drain surface N - source / drain and the opposite conductivity type carrier (carrier) is induced. NMOSの中においてそのキャリアはすなわち電子であり、N -ソース/ドレイン表面の電子濃度が増加する。 As carriers in in the NMOS ie an electronic, N - electron concentration of the source / drain surface increases. すなわち逆T字型ゲートLDDはLDD構造の長所を保持しているばかりでなく、そのON電流は周知のN That inverted T-shaped gate LDD not only retains the advantages of the LDD structure, the ON current is known N
MOSトランジスタに比べて減少しない。 Not decrease compared to the MOS transistor.

【0006】然しながら図2の二重ポリシリコン層中の下層ポリシリコン層1は、フォトレジストをマスクパターンとして食刻され、露出したポリシリコン層を時間的にエッチバック(etch back)する。 [0006] However the underlying polysilicon layer 1 of the double polysilicon layer of FIG. 2 is etched using the photoresist as a mask pattern to expose polysilicon layer temporally etch back (etch back). エッチバック製造過程は定時間式を採用し、終点測定(end Etching back the manufacturing process employs a constant-time type, endpoints measured (end
point detection)を採用するものではない。 Not to adopt a point detection). したがって、生産ラインにおいて極めて容易にクリスタルとクリスタル間の蝕刻均一度が低下する。 Therefore, very easily etched uniformity between crystal and crystal in the production line is reduced. 結果として下層ポリシリコン層1が不均一になり、シリコン基板内に注入されるN -イオンの分布もまた不均一となり、製品の品質が不安定となって量産できない。 As a result becomes lower polysilicon layer 1 uneven, N is implanted into the silicon substrate - distribution of the ion also becomes uneven, the quality of the product can not be mass-produced becomes unstable.

【0007】前記の欠点に対して、たとえば米国特許公報公告第5097301号で開示しているような逆T字型ゲートが知られている。 [0007] with respect to the disadvantages, inverted T-shaped gate is known, such as disclosed in for example US Patent Publication Publication No. 5,097,301. このような逆T字型ゲートは、図3に示すように、比較的長いタングステン(W) Such inverted T-shaped gate, as shown in FIG. 3, a relatively long tungsten (W)
層3及びタングステン層3より比較的短い上層のポリシリコン層4で構成され、前述した二重ポリシリコン層と入れ替わる。 Consists of a relatively short upper polysilicon layer 4 from the layer 3 and the tungsten layer 3, it replaces the double polysilicon layer described above. それにポリシリコン層4とタングステン層3はRIE(Reactive Ion Etchin Polysilicon layer 4 and the tungsten layer 3 it is RIE (Reactive Ion Etchin
g)において非常に高い選択性蝕刻率比(high s Very high selectivity etch rate ratio in g) (high s
electivity)(すなわちポリシリコン層の蝕刻速率はタングステン層よりもはるかに大きい)をもつ。 Electivity) with (i.e. etching speed ratio of the polysilicon layer is much larger than the tungsten layer). そこでタングステン層3は一つの良好なポリシリコン層蝕刻の終点測定を提供する。 Therefore tungsten layer 3 provides an end point measurement of a good polysilicon layer etching. 而もこの時の最良の蝕刻気体はCF Thus even the best etching gas at this time is CF 4 /O 2で、パワーは200watt、圧力は2Tである。 In 4 / O 2, power is 200Watt, pressure is 2T. しかし、図3に示すような逆T字型ゲートは次のような欠点を有する。 However, the reverse T-shaped gate shown in FIG. 3 has the following disadvantages. すなわち、一旦タングステン層の蝕刻が進行すると、ゲート酸化層11が蝕刻の終止層となるので、ゲート酸化層の品質は極く容易に破壊を受け、製品の信頼度(reliability) That is, once the etching of the tungsten layer progresses, the gate oxide layer 11 is stop layer of etching, the quality of the gate oxide layer is subjected to very easily broken, product reliability (reliability)
が悪化する。 But worse. また、タングステン層3は容易にゲート酸化層11の酸素原子と結合して揮発性酸化物(vola Further, the tungsten layer 3 is easily combined with oxygen atom of the gate oxide layer 11 volatile oxides (vola
tile oxides)を形成するので、ゲート酸化層11の品質が破壊される。 Since forming the tile Oxides), the quality of the gate oxide layer 11 is destroyed.

【0008】 [0008]

【課題を解決するための手段】本発明の主要目的は、一種の集積電気回路製造過程を容易に制御して品質を安定し、及び製造コストを低下する逆T字型ゲートMOSトランジスタのLDD及びその製造方法を提供することにある。 The primary objective of the present invention In order to achieve the above object, according to the kind of integrated electrical circuits manufacturing process and easily controlled stable quality, and LDD inverted T-shaped gate MOS transistor to reduce the manufacturing cost and and to provide a manufacturing method. 本発明の次の一つの目的は、LDD構造の長所を維持できるばかりでなく、一般周知のMOSトランジスタを増加したときの電流、及びトランジスタのON/O The following is one object of the present invention, not only can maintain the advantages of LDD structure, ON / O of the current, and transistor when increased general well-known MOS transistor
FF電流比等の効果をもつ逆T字型ゲートMOSトランジスタLDD及びその製造方法を提供することにある。 And to provide an inverted T-shaped gate MOS transistor LDD and a manufacturing method thereof has the effect of such FF current ratio.

【0009】本発明の更にもう一つの目的は、逆T字型ゲートとN -ソース/ドレイン間の結合コンデンサ値を低下し、エレメント演算速率を向上させる逆T字型ゲートMOSトランジスタのLDD及びその製造方法を提供することにある。 [0009] Yet another object of the present invention, inverted T-shaped gate and the N - decreases the coupling capacitor value between the source / drain, LDD and the inverted T-shaped gate MOS transistor to improve an element calculation speed ratio It is to provide a manufacturing method.

【0010】 [0010]

【発明の実施の形態】まず図4を参照すると、P型基板上において熱酸化を経て斜線で示した一つのゲート酸化層11を成長し、さらにCVD方法で一つの第1ケイ化物(silicide)12を沈積する。 DETAILED DESCRIPTION OF THE INVENTION Referring first to FIG. 4, to grow a single gate oxide layer 11 shown by oblique lines through thermal oxidation on the P-type substrate, a first silicide in the CVD method (silicide) depositing a 12. 現在のケイ化物技術は既に非常に先進しているので、第1ケイ化物1 Since the current of the silicide technology is already very advanced, the first silicide 1
2はゲート酸化層11を保護でき、RIE蝕刻中に受損することを防止する。 2 can protect the gate oxide layer 11, thereby preventing the 受損 during RIE etching. また、後続して沈積するタングステン層とゲート酸化層11の中の酸素原子とが結合して揮発性酸化物(volatile oxides)を形成し、ゲート酸化層11の品質が破壊されることを防止する。 Further, by combining with oxygen atoms in the tungsten layer and the gate oxide layer 11 deposited subsequent to forms volatile oxide (volatile-Oxides), the quality of the gate oxide layer 11 can be prevented from being destroyed . 前記条件を満たす最良の第1ケイ化物はDCS First silicide of the condition is satisfied best the DCS
(dishclorasilane)のWsixを含み、同時に低フッ素含量もまたタングステンケイ化物の別の長所である。 It includes Wsix of (dishclorasilane), which is another advantage of the low fluorine content also tungsten silicide simultaneously. DCS−Wsixの電気抵抗値は軟化処理を経た後は約70(μ ohm)で、最良厚さは数百(Å)である。 After the electric resistance of the DCS-WSix is ​​passed through the softening treatment is about 70 (μ ohm), the best thickness of several hundred (Å). その後、第1ケイ化物12上で更に手順通りCVDまたはスパッタリング方法で一つの厚さが約数千(Å)のタングステン層13を沈積して、CVD Thereafter, a thickness of a further on the first silicide 12 steps as CVD or sputtering method to deposit a tungsten layer 13 of about several thousand (Å), CVD
方法により窒化ケイ素層(Si 34 )14を沈積し、 The silicon nitride layer (Si 3 N 4) 14 deposited by the method,
さらにフォトレジスト(photoresist)層1 In addition photoresist (photoresist) layer 1
5を塗布する。 5 is coated. 次に、フォトレジスト層15をマスクパターンとしてRIE蝕刻によりフォトレジスト層15のパターンを窒化ケイ素層14に転写する。 Next, to transfer the pattern of the photoresist layer 15 on the silicon nitride layer 14 by RIE etching the photoresist layer 15 as a mask pattern. その結果、図4に示すようにトランジスタのゲートが定義される。 As a result, the gate of the transistor is defined as shown in FIG.

【0011】次にフォトレジスト層15を取除き、タングステン層13の電気ペースト(paste)蝕刻を進行する。 [0011] Then remove the photoresist layer 15, traveling through the electrical paste (paste) etching of the tungsten layer 13. このときは窒化ケイ素層14をマスクパターンとしてタングステン層13を食刻し、図5に示すように逆T字型ゲートの上層タングステン層13を形成する。 In this case a tungsten layer 13 is etched to the silicon nitride layer 14 as a mask pattern to form an upper tungsten layer 13 of inverted T-shaped gate as shown in FIG.
同時に化学溶液でもって窒化ケイ素層14を除去する。 Removing the silicon nitride layer 14 with a chemical solution at the same time.
然る後、LDD構造を完成するための2ステップからなるイオン注入工程の第1ステップとして低濃度不純物のイオンが注入される。 Thereafter, the low-concentration impurity ions are implanted as a first step of ion implantation process comprising two steps to complete the LDD structure. 本実施例はNMOSであるが故に、第1ステップの注入イオンとして、リン(P)イオンを採用する。 Although the present embodiment is an NMOS Thus, as implanted ions in the first step, to employ a phosphorus (P) ions. リンイオンは後続の第1隔離物16の軟化ステップによりシリコン基板10に拡散して低濃度N Phosphorus ions will diffuse into the silicon substrate 10 by a subsequent softening step of the first isolation material 16 low concentration N
-ソース/ドレイン領域101を形成する。 - forming the source / drain regions 101. その後に半導体基板10表面全体に低温酸化層(LTO)を沈積したのちエッチバックし、タングステン層13の辺縁にL Then etched back after the deposited low temperature oxide layer (LTO) over the entire surface of the semiconductor substrate 10 to, L the edge of the tungsten layer 13
TOを残留させておいて第1隔離物(spacer)1 The first isolation product allowed to leave a TO (location spacer) 1
6を形成する。 6 to the formation. この第1隔離物16及びタングステン層13は、後続する第1ケイ化物12の蝕刻においてマスクパターンとなるとともに、第2次高濃度不純物イオンを注入するときのマスクパターンにすることができる。 The first isolation material 16 and the tungsten layer 13, as well as a mask pattern in etching the first silicide 12 that follows, it is possible to mask pattern at the time of implanting second order high-concentration impurity ions.
そして、図6で示すように、逆T字型ゲートの下層としての第1ケイ化物12及び高濃度N +ソース/ドレイン領域102を形成する。 Then, as shown in Figure 6, to form a first silicide 12 and the heavily doped N + source / drain regions 102 as the lower layer of the inverted T-shaped gate.

【0012】その後、第1隔離物16及び逆T字型ゲートをマスクパターンとしてゲート酸化層11の必要としない部分を除去する。 [0012] Thereafter, to remove the required portion without the gate oxide layer 11 first isolation material 16 and an inverted T-shaped gate as a mask pattern. 同時にたとえば第1隔離物16を形成する方法と同じように、図7に示すように、第1隔離物16、第1ケイ化物12及びゲート酸化層11の辺縁において第2隔離物17を形成することにより、ソース/ドレイン上に後続工程で沈積される第2ケイ化物と逆T字型ゲートの不当ショートを防止する。 As with a method of simultaneously e.g. forming a first isolation material 16, as shown in FIG. 7, a second isolating material 17 in the periphery of the first isolation material 16, the first silicide 12 and the gate oxide layer 11 it allows to prevent unduly short of the second silicide and the inverted T-shaped gate which is deposited in a subsequent process on the source / drain to. 次に、スパッタリング方法により図7の点で示す第2ケイ化物18 Next, a second silicide 18 shown in terms of FIG. 7 by a sputtering method
を沈積し、溶液により選択的に蝕刻して第2ケイ化物1 The deposited, a second silicide and selectively etched by solution 1
8を僅かにソース/ドレイン及びゲート上に留めることにより、連接する電気抵抗値を低下し、本発明の逆T字型ゲートを形成する。 By fastening the 8 slightly above the source / drain and gate to lower the electrical resistance value which connects, to form an inverted T-shaped gate of the present invention. 別に第2ケイ化物18とソース/ Apart from the second silicide 18 and the source /
ドレイン間のより良好なオーム接触(ohmic co Better ohmic contact between the drain (ohmic co
ntact)を提供する為に、第三次N ++より高濃度の不純物イオンを注入することも可能である。 To provide ntact), it is also possible to implant impurity ions of a high concentration than tertiary N ++. (この選択的ステップは図7の中で表示されていない)。 (This selective steps are not displayed in Fig. 7).

【0013】本発明は、一般周知の逆T字型ゲートLD [0013] The present invention is generally well-known of the inverted T-shaped gate LD
Dと比較すると明らかに次の長所を有する。 Compared to D clearly has the following advantages. 本発明は逆T字型ゲートを蝕刻するときに、第1ケイ化物12とゲート酸化層11は高セレクト蝕刻率比をもち、そこで終点測定を採用できる。 The present invention when etching the inverted T-shaped gate, the first silicide 12 and the gate oxide layer 11 has a high select etch rate ratio, where it adopts the end point measurement. 一般周知の二重ポリシリコンゲートのように定時間蝕刻を採用してしないので、故に本発明は量産において大きな意義をもつ。 It does not employ a constant time etching as generally known double polysilicon gate, thus the present invention has a great significance in a mass-production. すなわち本発明の各層ゲートの厚さは一般周知のものに比べて遙により高い均一度をもち、製造過程の品質を容易にコントロールでき、製造コストをダウンすることができる。 I.e. each gate thickness of the present invention has a high uniformity by far than that of the general known, easily controlled quality manufacturing process, can be down the production cost.

【0014】本発明のタングステンゲートの抵抗値はポリシリコンに比べて遙に低い。 [0014] the resistance of the tungsten gate of the present invention is a much lower than the polysilicon. 一般に言えば、ポリシリコンの抵抗値は約60(μ ohm/square) Generally speaking, the resistance value of the polysilicon was about 60 (μ ohm / square)
で、タングステンの抵抗値は大体5(μ ohm/sq In, the resistance value of tungsten is approximately 5 (μ ohm / sq
uare)よりも小さい。 uare) less than. かつタングステンゲートの電導(transconductance,gm)はポリシリコンに比べて30%増加しているので、一般周知のものよりもより高いON/OFF電流比、パワー拡大及び演算速率を提供することができる。 And conducting tungsten gate (transconductance, gm) is because it is increased by 30% compared to polysilicon, it is possible to provide a general known higher ON / OFF current ratio than that of the power enlarged and calculation speed ratio.

【0015】タングステンの仕事関数(work f [0015] The work function of tungsten (work f
unction)はシリコンのエネルギー帯のほぼ中間に位置するので、タングステンゲートのNMOSとPM Since unction) is located approximately in the middle of the energy band of silicon, tungsten gate NMOS and PM
OSをして同じ臨海電圧値を提供し、より超大型集積電気回路の設計に適合する。 And the OS provides the same waterfront voltage value, compatible with the more ultra-large integrated electrical circuit design. 本発明のケイ化物抵抗値はポリシリコンに比べて遙かに小さいので、ケイ化物ゲートとN -の重なり合いで形成したカップリング容量(couplingcapac Since silicide resistance of the present invention is far smaller than the polysilicon, silicide gate and the N - coupling capacitance formed by the overlap of (Couplingcapac
itor)の(−)面効果(例えばエレメントの演算速率)は、低抵抗値のケイ化物により補償されるが、反対に一般周知のものはこの効果をもたない。 itor) of (-) surface effects (e.g., calculation speed ratio of the elements), which are compensated by the silicide low resistance value, is of the general known in the opposite without this effect.

【0016】一部のIC製造過程は標準製造過程に属し、例えば局部のfield oxide層(LOCO [0016] Some of the IC manufacturing process belong to the standard manufacturing process, for example, local area of ​​field Oxide layer (LOCO
S)で成長した隔離用ののfield oxide層は特に本発明の主題でもないので実施例中では説明しない。 field Oxide layer of the quarantine grown in S) is not described in the examples especially since not a subject of the present invention.

【0017】 [0017]

【発明の効果】本発明は製造過程の品質をコントロールしやすく、製造コストをダウンできる等の一般周知のものが達成し得なかった長所を有し、極めて産業上の利用価値を有する。 According to the present invention it is easy to control the quality of the production process, have a general well-known ones failed to achieve advantages, such as can be down the manufacturing cost, has a utility value very industry. また本発明の最良な実施例は既に前述して要るが、当業者が本発明の実施例に基づき、変更、入替えまたは単純な組合せ等で製造でするものはすべて、 All The best embodiment of the present invention is already need to above, based on examples of those skilled in the art the present invention, what is in the production change, replaced or simple combinations,
本発明の特許請求の範囲で述べた範疇に含まれるものと判断する。 Is determined are also included in the category described in the claims of the present invention.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】一般周知のNMOS LDDトランジスタの断面図である。 1 is a cross-sectional view of a general known NMOS LDD transistor.

【図2】一般周知の二重ポリシリコン層逆T字型ゲートLDD MOSトランジスタの断面図である。 2 is a cross-sectional view of a general known double polysilicon layer inverted T-shaped gate LDD MOS transistor.

【図3】従来のエレメントの断面図である。 3 is a cross-sectional view of a conventional element.

【図4】本発明の逆T字型ゲートLDD MOSトランジスタによる各主要製造過程の断面図である。 It is a cross-sectional view of the main manufacturing process by the inverted T-shaped gate LDD MOS transistor of the present invention; FIG.

【図5】本発明の逆T字型ゲートLDD MOSトランジスタによる各主要製造過程の断面図である。 5 is a cross-sectional view of the main manufacturing process by the inverted T-shaped gate LDD MOS transistor of the present invention.

【図6】本発明の逆T字型ゲートLDD MOSトランジスタによる各主要製造過程の断面図である。 6 is a cross-sectional view of the main manufacturing process by the inverted T-shaped gate LDD MOS transistor of the present invention.

【図7】本発明の逆T字型ゲートLDD MOSトランジスタによる各主要製造過程の断面図である。 7 is a cross-sectional view of the main manufacturing process by the inverted T-shaped gate LDD MOS transistor of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 上層ポリシリコン層 2 下層ポリシリコン層 3 タングステン層 4 ポリシリコン層 10 シリコン基板 11 ゲート酸化層 12 第1ケイ化物 13 タングステン層 14 窒化ケイ素層 15 フォトレジスト層 16 第1隔離物 17 第2隔離物 18 第2ケイ化合物 101 低濃度N -ソース/ドレイン領域 102 高濃度N +ソース/ドレイン領域 1 upper polysilicon layer 2 underlying the polysilicon layer 3 a tungsten layer 4 a polysilicon layer 10 a silicon substrate 11 a gate oxide layer 12 first silicide 13 tungsten layer 14 of silicon nitride layer 15 a photoresist layer 16 first isolation material 17 second isolating material 18 second silicon compound 101 lightly doped N - source / drain regions 102 high-concentration N + source / drain region

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 逆T字型ゲートMOSトランジスタをもつLDDの製造方法であって、 第1導電型のシリコン基板上に、手順毎にゲート酸化層、第1ケイ化物、タングステン層及び窒化ケイ素層を形成する工程と、 前記窒化ケイ素層上にフォトレジストによりマスクパターンを形成し、前記フォトレジストをマスクパターンとして前記窒化ケイ素層を蝕刻し、前記窒化ケイ素層に前記マスクパターンを転写してゲート領域を定義する工程と、 前記窒化ケイ素層をマスクパターンとして前記タングステン層を食刻し、逆T字型ゲートの上層が短い金属層を形成する工程と、 前記窒化ケイ素層を除去して低濃度第2導電型不純物イオンを注入し、次に酸化層を沈積し、前記酸化層をエッチバックして前記タングステン層辺縁に第1隔離物を形成 1. A LDD fabrication method having an inverted T-shaped gate MOS transistor, a first conductivity type on a silicon substrate, a gate oxide layer for each procedure, the first silicide, tungsten layer and the silicon nitride layer forming a said on the silicon nitride layer a mask pattern is formed by a photoresist, the photoresist etching the silicon nitride layer as a mask pattern, the gate region by transferring the mask pattern to the silicon nitride layer a step of defining a by etching the tungsten layer to the silicon nitride layer as a mask pattern, a step of the upper layer of the inverted T-shaped gate is to form a short metal layer, a low concentration first by removing the silicon nitride layer implanting second conductivity type impurity ions, then deposited an oxide layer, forming a first isolation material on the tungsten layer marginal said oxide layer is etched back てアニールし、前記低濃度第2導電型不純物イオンを拡散させて低濃度ソース/ドレイン領域を形成する工程と、 前記第1隔離物及び前記タングステン層をマスクパターンとして前記第1ケイ化物を食刻して不要部分を除去し、前記逆T字型ゲートの下層の長い第1ケイ化物を形成し、次に高濃度第2導電型不純物イオンを注入して高濃度ソース/ドレイン領域を形成する工程と、 前記ゲート酸化層の不要部分を除去し、ならびに前記第1隔離物の形成方法と同じように、前記第1隔離物、前記第1ケイ化物及び前記ゲート酸化層の辺縁に、後続して沈積される第2ケイ化物と前記逆T字型ゲートとの不当ショートを防止するようにソース/ドレイン領域上に第2隔離物を形成する工程と、 前記第2ケイ化物を沈積し、選択的蝕刻を経て前 Annealed Te, the etching the first silicide and the step of forming low concentration source / drain region by diffusing a low concentration second conductivity type impurity ions, the first isolation material and the tungsten layer as a mask pattern step to remove unnecessary portions, said to form an inverted T-shaped lower long first silicide gate, then by implanting high-concentration second conductivity-type impurity ions to form high concentration source / drain region If the removed unnecessary portions of the gate oxide layer, and the like method of forming the first isolation material, the first isolation material, the edge of the first silicide and the gate oxide layer, subsequently forming a second isolation material, the second silicide deposited on the source / drain region so as to prevent undue short circuit between the second silicide is deposited with the inverted T-shaped gate Te, selected before through the specific etching 記第2 Serial second
    ケイ化物を前記ソース/ドレイン及び前記逆T字型ゲート上に留める工程と、 を含むことを特徴とする逆T字型ゲートMOSトランジスタをもつLDDの製造方法。 LDD method for manufacturing with an inverted T-shaped gate MOS transistor, which comprises a step of fastening the silicide on the source / drain and on the inverted T-shaped gate, the.
  2. 【請求項2】 前記第1導電型と前記第2導電型は、反対の導電型であることを特徴とする請求項1記載の逆T Wherein said second conductivity type and the first conductivity type, inverted T according to claim 1, characterized in that the opposite conductivity type
    字型ゲートMOSトランジスタをもつLDDの製造方法。 LDD method of manufacturing with shaped gate MOS transistor.
  3. 【請求項3】 前記タングステン層と前記ケイ化物の蝕刻はRIE方法を採用することを特徴とする請求項1記載の逆T字型ゲートMOSトランジスタをもつLDDの製造方法。 Wherein etching the silicide and the tungsten layer LDD manufacturing method of having an inverted T-shaped gate MOS transistor of claim 1, wherein employing the RIE method.
  4. 【請求項4】 前記低濃度第2導電型不純物イオンの注入に用いるエネルギーは、ゲートからチャネル領域まで注入イオンが透過しないように調整することを特徴とする請求項1記載の逆T字型ゲートMOSトランジスタをもつLDDの製造方法。 Wherein the energy to be used for injection of the low concentration second conductivity type impurity ions, inverted T-shaped gate of claim 1, wherein the implanted ions from the gate to the channel region is adjusted so as not transmitted LDD method of manufacturing with a MOS transistor.
  5. 【請求項5】 前記第2ケイ化物沈積の後、より高濃度の第2導電型不純物イオンを注入し、良好なオームの接触を提供することを特徴とする請求項1記載の逆T字型ゲートMOSトランジスタをもつLDD製造方法。 After wherein said second silicide deposit by injecting a higher concentration of the second conductivity type impurity ions, inverted-T according to claim 1, wherein providing contact good ohmic LDD manufacturing method with the gate MOS transistor.
  6. 【請求項6】 逆T字型ゲートMOSトランジスタをもつLDDであって、 第1導電型シリコン基板に低濃度第2導電型不純物のソース/ドレイン及び高濃度第2導電型不純物のソース/ 6. A LDD having an inverted T-shaped gate MOS transistor, the source / drain and a high-concentration second conductivity type impurity of low concentration second conductivity type impurity into the first conductive type silicon substrate source /
    ドレインを有し、 高濃度ソース/ドレイン上に位置する第2ケイ化物と、 前記第1導電型シリコン基板上に位置し、前記ソース/ A drain, and a second silicide located in a high concentration source / drain, located on the first conductive type silicon substrate, the source /
    ドレインとその両端とが互いに重なり合っているゲート酸化層と、 前記ゲート酸化層上に位置し、下層の長い第1ケイ化物及び上層の短いタングステン層で組成される逆T字型ゲートと、 前記タングステン層の辺縁に位置する第1隔離物と、 前記タングステン層、前記第1ケイ化物及び前記ゲート酸化層の辺縁に位置する第2隔離物と、 を備えることを特徴とする逆T字型ゲートMOSトランジスタをもつLDD。 A gate oxide layer drain and its ends are overlapped each other and positioned in the gate oxide layer, and the inverted T-shaped gate which is a composition in the lower long first silicide and the upper layer short tungsten layer, the tungsten a first isolating material located at the periphery of the layer, the tungsten layer, the inverted T-shape, characterized in that it comprises a second isolating material, the located edge of the first silicide and the gate oxide layer LDD with the gate MOS transistor.
  7. 【請求項7】 前記低濃度第2導電型不純物のソース/ Wherein said low-concentration second conductivity-type impurity source /
    ドレインは前記タングステン層の底下に形成され、前記高濃度第2導電型不純物のソース/ドレインは第1隔離物の底下に形成されることを特徴とする請求項6記載の逆T字型ゲートMOSトランジスタをもつLDD。 Drain is formed in the bottom of a said tungsten layer, the high-concentration source / drain of the second conductivity type impurity is inverted T-shaped gate MOS according to claim 6, characterized in that it is formed under the bottom of the first isolation material LDD with a transistor.
  8. 【請求項8】 前記第1導電型と前記第2導電型は反対の導電型であることを特徴とする請求項6記載の逆T字型ゲートMOSトランジスタをもつLDD。 8. LDD having an inverted T-shaped gate MOS transistor according to claim 6, wherein said first conductivity type and said second conductivity type is opposite conductivity type.
  9. 【請求項9】 前記高濃度不純物のソース/ドレインは不純物濃度を増加させるために第2導電型の不純物を添加されており、前記第2ケイ化物と前記ソース/ドレインとの良好なオーム接触を提供することを特徴とする請求項6記載の逆T字型ゲートMOSトランジスタをもつLDD。 9. source / drain of the high concentration impurity is added a second conductivity type impurity to increase the impurity concentration, and the second silicide good ohmic contact with the source / drain LDD having an inverted T-shaped gate MOS transistor according to claim 6, wherein the providing.
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* Cited by examiner, † Cited by third party
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KR101019696B1 (en) * 2003-12-19 2011-03-07 주식회사 하이닉스반도체 method for manufacturing transistor

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Publication number Priority date Publication date Assignee Title
JPH0653495A (en) * 1992-06-18 1994-02-25 Internatl Business Mach Corp <Ibm> Manufacture of high-m.p. metal gate electrode and inverted t-shaped high-m.p. metal gate

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