JPH09219524A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH09219524A
JPH09219524A JP2379796A JP2379796A JPH09219524A JP H09219524 A JPH09219524 A JP H09219524A JP 2379796 A JP2379796 A JP 2379796A JP 2379796 A JP2379796 A JP 2379796A JP H09219524 A JPH09219524 A JP H09219524A
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Yoshiko Hiraoka
Kiyoshi Imai
Atsushi Kurobe
Naoharu Sugiyama
Tsutomu Tezuka
Koji Usuda
聖支 今井
佳子 平岡
勉 手塚
直治 杉山
宏治 臼田
篤 黒部
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Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To form an N-MOSFET using a tensile strained Si layer and a P- MOSFET using a compression strand SiGe layer are formed on the same substrate with an excellent matching property, and to manufacture a high speed and highly efficient integrated transistor having sufficient characteristics of the above-mentioned two distorted layers.
SOLUTION: After a part of substrate surface has been exposed by providing an aperture by conducting selective etching on a SOI substrate, the SOI layer 2 of the SOI substrate and an insulating layer 3, an SiGe layer, which is in a lattice relaxed state on the SOI layer 3, is formed on the surface of the substrate by conducting an epitaxial growth process, and an SiGe 4, which is in a compression strain state on the aperture part, is formed. An Si layer in a tensile strain state is formed on the lattice relaxed SiGe layer of the SOI layer, and it is used as the channel of an N-MOSFET.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術の分野】本発明は半導体装置及びその製造方法に関する。 The present invention pertains Art of the Invention relates to a semiconductor device and a manufacturing method thereof.

【0002】 [0002]

【従来の技術】近年、シリコンMOSFETの高速化を図るためにシリコンとゲルマニウムのヘテロ構造を利用する試みがなされている。 In recent years, it attempts to utilize a heterostructure of silicon and germanium in order to increase the speed of silicon MOSFET have been made. 例えばNMOSFET の高速化を図るために、シリコン基板上に格子 緩和させたシリコンゲルマニウムバッファ層を介して、この上に引っ張り歪状態のシリコン層を形成し、この引っ張り歪み状態のシリコン層をチャネルとして利用する方法が提案されている。 For example in order to speed up the NMOSFET, through a silicon germanium buffer layer is lattice-relaxed on a silicon substrate, a silicon layer of strained under tension on this, use a silicon layer of the tensile strain state as the channel how to have been proposed. この引っ張り歪状態のシリコン層ではバルクのシリコンと比較して電子移動度が増大するため、MOSFETを高速化できることが知られている(IEDM Tech.Digest,1994,p3 73 The tension for the electron mobility as compared with bulk silicon in the silicon layer of the strained state is increased, it is known that you can speed up the MOSFET (IEDM Tech.Digest, 1994, p3 73
-376) 。 -376). しかしながら、この技術を用いて引っ張り歪状態のシリコン層を得るためには、シリコンゲルマニウムバッファ層を格子緩和状態にするために、2μm程度と厚く形成する必要がある。 However, in order to obtain a silicon layer of tensile-strained state using this technique, in order to silicon germanium buffer layer lattice-relaxed state, it is necessary to increase form about 2 [mu] m. このような厚い膜を用いて作製したMOSFETでは、ソース・ドレイン間の寄生容量が増大し、結果的に高速化が困難となる。 In MOSFET produced using such a thick film, the parasitic capacitance increases between the source and drain, resulting in faster becomes difficult.

【0003】この問題を解決する方法として、表面に薄いシリコン層(SOI 層)を有するSOI (silicon on in As a method for solving this problem, SOI having a thin silicon layer on the surface (SOI layer) (silicon on in
sulator )基板を利用して、その上に格子緩和させたシリコンゲルマニウムバッファ層を形成する技術が提案されている(Appl.Phys.Lett,64(14),p1856-1858,1994) 。 Sulator) using the substrate, a technique for forming a silicon germanium buffer layer is lattice relaxation thereon has been proposed (Appl.Phys.Lett, 64 (14), p1856-1858,1994).
この方法では、SiGe層/SOI 層/SiO2層の積層構造を形成した後、700 ℃程度の低温熱処理を行いSOI 層にのみ転位を発生させることにより、SiGe層を転位をともなうことなく格子緩和させることができる。 In this method, after forming a laminated structure of the SiGe layer / SOI layer / SiO2 layers, by generating the dislocation only in the SOI layer performs a low temperature heat treatment at about 700 ° C., thereby lattice relaxation without the SiGe layer involving dislocation be able to. このとき、SiGe In this case, SiGe
層を十分に格子緩和させるためにはSOI 層の膜厚をSiGe SiGe film thickness of the SOI layer in order to sufficiently lattice relaxation layer
層よりも薄くする必要がある。 There is a need to be thinner than the layers. この後SiGe層上にエピタキシャル法を用いて50nm程度の薄いSi層を形成することにより、数百nm程度の薄いSiGe層上に引っ張り歪状態の By forming a thin Si layer of about 50nm using an epitaxial method after this SiGe layer, several hundred nm thin on the SiGe layer tension strain on
Si層を形成することができる。 It is possible to form the Si layer.

【0004】ここで、Si層及びSiGe層のエピタキシャルプロセスについてはBSMeyersonらの“Low tmperature [0004] Here, the BSMeyerson et al for epitaxial process of the Si layer and the SiGe layer "Low tmperature
silicon epitaxy by UHV/CVD ”Appl.Phys.Lett,vol4 silicon epitaxy by UHV / CVD "Appl.Phys.Lett, vol4
8,p797-799,1986及び“Cooperative growth phenomena 8, p797-799,1986 and "Cooperative growth phenomena
in silicon/germanium low-temperature epitaxy ” Ap in silicon / germanium low-temperature epitaxy "Ap
pl.Ph ys.Lett,vol53,p2555-2557,1988に記載されている。 pl.Ph ys.Lett, vol53, are described in the p2555-2557,1988.

【0005】一方PMOSFET の高速化を図るためには、Si On the other hand in order to increase the speed of the PMOSFET, Si
基板上に圧縮歪状態のSiGe層を形成し、これをチャネルとして利用する方法が知られている。 The SiGe layer of compressive strained state formed on a substrate, a method utilizing has been known as a channel. この圧縮歪状態の This compressive strain state
SiGe層はバルクSiと比較して正孔移動度が増大するため、PMOSFET の高速化を図ることが可能となる(IEEE E SiGe layer because the hole mobility as compared to the bulk Si is increased, it becomes possible to increase the speed of PMOSFET (IEEE E
LECTRON DEVICE LETTERS,VOL15,NO.10,1994,P402-40 LECTRON DEVICE LETTERS, VOL15, NO.10,1994, P402-40
5)。 Five). ここで、圧縮歪状態のSiGe層を形成するためには、SiGe層の膜厚をGeの組成比と成長温度により決定される臨界膜厚以下にする必要がある(J.Appl.Phys,vol7 In order to form a SiGe layer of compressive strained state must be equal to or less than the thickness critical film determined the thickness of the SiGe layer by growth temperature and the composition ratio of Ge (J. Appl, VOL7
0,No.4,1991,P2136-2151)。 0, No.4,1991, P2136-2151).

【0006】 [0006]

【発明が解決しようとする課題】高集積で低消費電力の THE INVENTION Problems to be Solved] highly integrated with low power consumption of
LSI を製造するためにはNMOSFET とPMOSFET とを組み合わせて集積化トランジスタを形成しなければならない。 Must form an integrated transistor by combining the NMOSFET and PMOSFET is to produce a LSI.
しかしながら上述の引っ張り歪状態のSi層を用いたNMOS However NMOS using Si layer above the tensile strain on
FET と、圧縮歪状態のSiGe層を用いたPMOSFET では必要とされるSiGe層の歪状態が異なることから、同一基板上に集積化することは困難である。 FET and, from the distortion state of the SiGe layer that is required in PMOSFET using SiGe layer of compressive strained state differ, it is difficult to integrate on the same substrate.

【0007】本発明は、上記問題に鑑みてなされたもので、その目的は同一基板上に引っ張り歪状態のSi層と圧縮歪状態のSiGe層とを整合性よく作製することにより高速・高性能な集積化トランジスタを提供することにある。 [0007] The present invention has been made in view of the above problems, high-speed, high-performance by the purpose of making good consistency and a SiGe layer of compressive strain on the Si layer of the strained under tension over one substrate to provide a Do integrated transistor.

【0008】 [0008]

【課題を解決するための手段】上記課題を解決するために本発明(請求項1)は、シリコン基板と、このシリコン基板上に形成された絶縁層と、この絶縁層上に形成されたシリコン層と、このシリコン層上に形成された格子緩和状態のシリコンゲルマニウム層と、このシリコンゲルマニウム層上に形成された引っ張り歪み状態のシリコン層と、この引っ張り歪み状態のシリコン層中に形成されたソース領域、チャネル領域、ドレイン領域と、このチャネル領域上に形成されたゲート領域と、前記シリコン基板の前記絶縁層が形成されていない表面に直接形成された、圧縮歪み状態のシリコンゲルマニウム層と、この圧縮歪み状態のシリコンゲルマニウム層中に形成されたソース領域、チャネル領域、ドレイン領域と、このチャネル領域上に形 Means for Solving the Problems The present invention to solve the above problems (claim 1) comprises a silicon substrate, a silicon substrate on which is formed an insulating layer, formed on the insulating layer on the silicon layer and the silicon germanium layer lattice-relaxed formed in the silicon layer, the silicon layer of tensile-strained state formed on the silicon germanium layer, a source formed in the silicon layer of the tensile strain state region, a channel region, a drain region, a gate region formed in the channel region, wherein the insulating layer of the silicon substrate is directly formed on the surface which is not formed, and the silicon germanium layer compressive strain state, this a source region formed in the silicon-germanium layer of compressive strain state, the channel region, a drain region, the form in the channel region されたゲート領域とを具備することを特徴とする半導体装置を提供する。 That it comprises a gates region to provide a semiconductor device according to claim.

【0009】また本発明(請求項2)は、前記格子緩和状態のシリコンゲルマニウム層と、前記圧縮歪み状態のシリコンゲルマニウム層とを同時に形成していることを特徴とする請求項1記載の半導体装置を提供する。 [0009] The present invention (claim 2) is a silicon germanium layer of the lattice-relaxed state, the semiconductor device according to claim 1, wherein the forming a silicon-germanium layer of the compressive strain at the same time I will provide a.

【0010】また本発明は(請求項3)は、シリコン基板と、このシリコン基板上に形成された絶縁層と、この絶縁層上に形成された第1の領域のシリコン層と、前記絶縁層上に形成され前記第1の領域のシリコン層の膜厚よりも厚い第2の領域のシリコン層と、前記第1の領域のシリコン層上に形成された格子緩和状態のシリコンゲルマニウム層と、このシリコンゲルマニウム層上に形成された引っ張り歪み状態のシリコン層と、この引っ張り歪み状態のシリコン層中に形成されたソース領域、チャネル領域、ドレイン領域と、このチャネル領域上に形成されたゲート領域と、前記第2の領域のシリコン層上に形成された圧縮歪み状態のシリコンゲルマニウム層と、 [0010] The present invention (Claim 3) includes a silicon substrate, a silicon substrate on which is formed an insulating layer, and the silicon layer in the first region formed on the insulating layer, said insulating layer the silicon layer of the thick second region than the thickness of the silicon layer of the first region formed thereon, the silicon germanium layer of the first lattice relaxation state of being formed on the silicon layer in the region, the the silicon layer strained in tension is formed on the silicon germanium layer, the tension source region formed in the silicon layer of the strained state, the channel region, a drain region, a gate region formed in the channel region, a silicon germanium layer of compressive strain state of being formed on the silicon layer of the second region,
この圧縮歪み状態のシリコンゲルマニウム層中に形成されたソース領域、チャネル領域、ドレイン領域と、このチャネル領域上に形成されたゲート領域とを具備することを特徴とする半導体装置を提供する。 A source region formed in the silicon germanium layer in the compressive strain state, the channel region, a drain region, to provide a semiconductor device characterized by comprising the formed gate region to the channel region.

【0011】また本発明(請求項4)は、前記引っ張り歪み状態のシリコン層中に形成されたチャネル領域を主に電子の流れる領域とし、前記圧縮歪み状態のシリコンゲルマニウム中に形成されたチャネル領域を主に正孔の流れる領域としていることを特徴とする請求項1、2或いは3記載の半導体装置を提供する。 [0011] The present invention (claim 4), the pulling a silicon layer formed in a region mainly flow electron channel regions of the distortion condition, the compressive strain state channel region formed in a silicon germanium in the to provide a semiconductor device mainly according to claim 1 or 3, wherein that it is a hole of flow area.

【0012】また本発明(請求項5)は、シリコン基板上に絶縁層を介してシリコン層が形成された基板を準備し、前記シリコン層及び前記絶縁層の一部を開口し前記シリコン基板の表面を露出する工程と、エピタキシャルプロセスにより、前記絶縁層上の前記シリコン層上には格子緩和状態のシリコンゲルマニウム層を、前記シリコン基板の露出した表面上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。 [0012] The present invention (claim 5) is also on a silicon substrate through an insulating layer providing a substrate having a silicon layer is formed, an opening part of the silicon layer and the insulating layer of the silicon substrate a step of exposing the surface, by an epitaxial process, said silicon germanium layer lattice-relaxed on the silicon layer on the insulating layer, the silicon germanium layer compressive strain state on the exposed surface of the silicon substrate at the same time to and forming to provide a method of manufacturing a semiconductor device according to claim.

【0013】また本発明(請求項6)は、部分的に開口された絶縁層を表面に有するシリコン基板全面に非晶質シリコン層を形成する工程と、熱処理によって、前記開口された絶縁層のシリコン基板表面が露出している部分から前記非晶質シリコンを結晶化する工程と、エピタキシャルプロセスにより、前記絶縁層上に形成された結晶化シリコン層上には格子緩和状態のシリコンゲルマニウム層、前記絶縁層の開口部に形成された結晶化シリコン基板上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。 [0013] The present invention (Claim 6) includes the steps of forming an amorphous silicon layer on a silicon substrate over the entire surface with the partially apertured insulating layer surface, by heat treatment, the apertured insulating layer a step of the silicon substrate surface to crystallize the amorphous silicon from the exposed portion, the epitaxial process, the silicon germanium layer lattice-relaxed on the insulating layer which is formed on the crystalline silicon layer, wherein to provide a method of manufacturing a semiconductor device, characterized in that the on the crystal silicon substrate which is formed in the opening of the insulating layer and a step of forming a silicon germanium layer compressive strain at the same time.

【0014】また本発明(請求項7)は、イオン注入及びその後の熱処理によって、シリコン基板の内部に部分的に絶縁層を形成する工程と、エピタキシャルプロセスにより、前記シリコン基板の絶縁層が存在する領域上には格子緩和状態のシリコンゲルマニウム層を、前記シリコン基板の絶縁層が存在しない領域上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。 [0014] The present invention (claim 7), by ion implantation and subsequent heat treatment, and forming a partially insulating layer within the silicon substrate, the epitaxial process, the insulating layer of the silicon substrate is present the silicon germanium layer lattice relaxed state on the region, of the semiconductor device on a region where the insulating layer of the silicon substrate is not present characterized by comprising the step of forming a silicon germanium layer compressive strain at the same time to provide a process for the production.

【0015】さらに本発明(請求項8)は、エピタキシャルプロセスにより、前記格子緩和状態のシリコンゲルマニウム層上に、引っ張り歪状態のシリコン層を形成することを特徴とする請求項5、6或いは7記載の半導体装置の製造方法を提供する。 Furthermore the present invention (Claim 8), by an epitaxial process, on the silicon germanium layer of the lattice-relaxed state, tension claim 5, 6 or 7, wherein the forming a silicon layer of strained state to provide a method of manufacturing a semiconductor device.

【0016】 [0016]

【発明の実施の形態】以下に本発明を図面を参照して詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Referring to the drawings the present invention will be described in detail.

【0017】(実施例1)図1 から図9は、本発明の第1の実施例に係る半導体装置の製造方法を示す各工程での断面図である。 [0017] (Embodiment 1) FIGS. 1-9 is a cross-sectional view in each process showing a manufacturing method of a semiconductor device according to a first embodiment of the present invention. 先ず図1に示すように、表面に厚さ5n First, as shown in FIG. 1, the thickness on the surface of 5n
m 程度のSi層(SOI 層)2 と、厚さ100nm 程度の絶縁層 m approximately Si layer (SOI layer) 2, a thickness of about 100nm of the insulating layer
3 を有するシリコン基板1 を準備する。 3 to prepare a silicon substrate 1 having a. ここでSOI 層2 Here, the SOI layer 2
は、これを熱酸化する工程と、この後この熱酸化膜をエッチングする工程とを繰り返すことにより所望の厚さに薄膜化することができる。 Is, it can be thinned to a desired thickness by repeating the steps of thermally oxidizing, and etching the thermal oxide film after this. ここで、SOI 層の膜厚は、ある適切な厚さ、即ちこの上に積層されるSiGe層4 を格子緩和状態にするために充分に薄い4nm 〜150nm の範囲が好ましい。 Here, the film thickness of the SOI layer, a suitable thickness is, that the range of sufficiently thin 4 nm ~150Nm to the SiGe layer 4 laminated on the lattice relaxed state is preferred.

【0018】次に図2に示すように、このシリコン基板 [0018] Next, as shown in FIG. 2, the silicon substrate
1 のSOI 層2 と絶縁層3 を選択エッチングすることにより開口部20を形成し、シリコン基板1 の単結晶表面を露出する。 To form an opening 20 by selectively etching the first SOI layer 2 and the insulating layer 3 to expose the surface of the single crystal silicon substrate 1.

【0019】次に図3に示すように、このシリコン基板 [0019] Then, as shown in FIG. 3, the silicon substrate
1 を例えばRCA 法において洗浄した後、エピタキシャルプロセスにより厚さ30nm程度のSi0.7Ge0.3層4 を成長温度500 ℃で形成後、結晶成長炉内にて1000℃、1 時間程度の熱処理を施し、絶縁層3上のSi0.7Ge0.3層4 を格子緩和させた。 After washing in the 1 eg RCA method, after forming the Si0.7Ge0.3 layer 4 having a thickness of about 30nm at a growth temperature of 500 ° C., 1000 ° C. at a crystal growth furnace, heat treatment at about 1 hour subjected by an epitaxial process the Si0.7Ge0.3 layer 4 on the insulating layer 3 was lattice relaxation. このとき開口部上に形成したSi0.7Ge0.3層4を圧縮歪状態にするために、その膜厚をGe組成比と成長温度で決まる臨界膜厚以下にする必要がある。 To the Si0.7Ge0.3 layer 4 formed on the opening this time the compressive strain state, it is necessary to set the film thickness below the critical thickness determined by the growth temperature and Ge composition ratio. ここで、SiGe層4 のGe百分率は、20〜50% の範囲が望ましい。 Here, Ge percentage of SiGe layer 4 is preferably in the range of 20-50%. Ge百分率20% 未満ではこの上に積層される引っ張り歪状態のSi層5 において、移動度の増大が望めないからである。 In Si layer 5 the strained under tension in the Ge percentage less than 20% are laminated thereon, because not be expected an increase in mobility. 一方、50% より大きい場合にはSiGe層4 の膜質及びモフォロジーが低下し、やはり電気的特性の向上は望むことができない。 On the other hand, when greater than 50% reduces the quality and morphology of the SiGe layer 4, it can not hope still improve electrical characteristics. またSiGe層4 の膜厚は、成長温度を500 ℃程度としたときGe百分率20〜50% に対応して、 The thickness of the SiGe layer 4, corresponding to the Ge percentage 20-50% when the growth temperature of about 500 ° C.,
40〜300nm の範囲が好ましい。 Range of 40~300nm is preferred. それは上記範囲より大きい場合には、開口部20に形成されるSiGe層4 を圧縮歪状態にすることが困難だからである。 It is larger than the above range is a SiGe layer 4 which is formed in the opening 20 because it is difficult to compressive strain state.

【0020】次に同じくエピタキシャルプロセスにより成長温度500 ℃で、Si0.7Ge0.3層4上に厚さ30n m のSi [0020] Next at same growth temperature 500 ° C. The epitaxial process, Si having a thickness of 30n m on Si0.7Ge0.3 layers 4
層5 を形成した。 To form a layer 5. この結果、格子緩和したSi0.7Ge0.3層 As a result, Si0.7Ge0.3 layers of lattice-relaxed
4 上には、引っ張り歪み状態のSi層5 が形成される。 On 4, the Si layer 5 of tensile strain state is formed. この後、基板上にP 型及びN 型ウェル領域(不図示)を形成する。 Thereafter, a P-type and N-type well region (not shown) on the substrate.

【0021】次に図4に示すように、LOCOS 分離法、或いはトレンチ分離法により素子分離領域6 を形成して、 [0021] Next, as shown in FIG. 4, LOCOS isolation method, or by forming the element isolation region 6 by a trench isolation method,
NMOSFET の形成予定領域とPMOSFET の形成予定領域とを素子分離する。 The NMOSFET formation region and the PMOSFET region for device isolation.

【0022】次に図5に示すように、レジストを塗布し、露光、現像を行って、NMOSFET の形成予定領域にレジストパターン7 を形成する。 [0022] Next, as shown in FIG. 5, a resist is applied, exposure, development is performed to form a resist pattern 7 on formation region of the NMOSFET. このレジストパターン7 The resist pattern 7
をマスクとしてPMOSFET 形成予定領域の表面のSi層5 を通常のCDE (ケミカル・ドライ・エッチング)やRIE Usually the Si layer 5 on the surface of the PMOSFET forming region as a mask for CDE (chemical dry etching) or RIE
(反応性イオンエッチング)を用いて5nm 程度に薄膜化する。 Thinned to approximately 5nm using (reactive ion etching). 本工程は後にSi層5 を熱酸化してできるだけ薄いゲート酸化膜を形成することにより、MOSFETの短チャネル効果の抑制と駆動電流の向上を図るために必要である。 This step by forming an as thin as possible gate oxide film by thermally oxidizing the Si layer 5 after the necessary in order to improve the suppression and the driving current of the short channel effect of MOSFET. そのためにはSi層5 の膜厚を5nm 以下にすることが望ましい。 For this purpose it is desirable that the thickness of the Si layer 5 to 5nm or less.

【0023】次に図6に示すように、レジストパターン [0023] Next, as shown in FIG. 6, a resist pattern
7 を除去した後、表面全体を熱酸化して厚さ10 nm 程度のゲート酸化膜8 を形成する。 7 After removal of the whole to form a gate oxide film 8 having a thickness of about 10 nm by thermally oxidizing the surface. このときPMOSFET 形成領域側の熱酸化膜は、圧縮歪状態のSi0.7Ge0.3層4 まで熱酸化が及ぶことなく形成されることが望ましい。 In this case the thermal oxidation film of the PMOSFET forming region side is thermally oxidized to Si0.7Ge0.3 layer 4 of the compression strain on it is preferably formed without extending. 一般に、SiGe層を熱酸化してゲート絶縁膜を形成した場合、 In general, when a gate insulating film SiGe layer is thermally oxidized,
界面準位密度が高くなりデバイス動作時にリーク電流増大の原因となるからである。 When the interface state density is high device operation because cause increased leakage current. この後チャネル層にはゲート酸化膜を介して、しきい値調整用のイオン注入を行い、N チャネル領域(不図示)、P チャネル領域(不図示)を形成する。 Then the channel layer through the gate oxide film, ion implantation for threshold adjustment, N-channel region (not shown), to form the P channel region (not shown).

【0024】次に図7に示すように、ゲート酸化膜上に減圧CVD 法により多結晶シリコン層を形成した後、この多結晶シリコン層をRIE により加工して、ゲート電極9 [0024] Next, as shown in FIG. 7, after forming a polycrystalline silicon layer by low pressure CVD on the gate oxide film, the polycrystalline silicon layer is processed by RIE, the gate electrode 9
を形成する。 To form. このとき同時にRIE によりゲート酸化膜8 A gate oxide film 8 by the same time RIE
も同時にパターニングする。 Also patterned at the same time.

【0025】次に図8に示すように、ゲート電極9 をマスクとして、NMOSFET 形成領域にリンを選択的にイオン注入して、N 型ソース領域10、N 型ドレイン領域11を形成し、またPMOSFET 形成予定領域にボロンを選択的にイオン注入して、P 型ソース領域12、P 型ドレイン領域13 [0025] Next, as shown in FIG. 8, the gate electrode 9 as a mask, and selectively ion-implanting phosphorus into NMOSFET forming region to form an N-type source region 10, N-type drain region 11, also PMOSFET formation region boron selectively ion-implanted into, P-type source region 12, P-type drain region 13
を形成する。 To form. この後800 ℃程度の熱処理によって不純物の活性化を行う。 To activate the impurities by heat treatment at about 800 ° C. Thereafter.

【0026】次に図9に示すように、全面にシリコン酸化膜などの層間絶縁膜14をCVD 法により形成した後、この層間絶縁膜14に各MOSFET領域に対するコンタクトホールを開口する。 [0026] Next, as shown in FIG. 9, after forming by the CVD method of the interlayer insulation film 14 such as a silicon oxide film on the entire surface, contact holes for the MOSFET region in the interlayer insulating film 14. 最後に、全面にAl膜等の導電膜を堆積した後、この導電膜をパターニングして、ソース電極1 Finally, after depositing a conductive film of Al film or the like on the entire surface, patterning the conductive film, the source electrode 1
5、ドレイン電極16、ゲート引き出し電極( 不図示) 、 5, the drain electrode 16, the gate lead-out electrode (not shown),
ソース電極17、ドレイン電極18を形成して、集積化トランジスタが完成する。 Source electrode 17, to form a drain electrode 18, integrated transistor is completed.

【0027】本実施例によれば、引っ張り歪状態のSi層をチャネル領域に用いたNMOSFET と圧縮歪状態のSiGe層をチャネル領域に用いたPMOSFET を同一基板上に作製できるため、その結果両歪層の特性を十分引き出し集積化トランジスタの高速・高性能化を図ることができる。 According to this embodiment, since the PMOSFET using SiGe layer tensile Si layer compressive strain state NMOSFET used in the channel region of the strain on the channel region can be manufactured over the same substrate, as a result both strain the properties of the layer can be performed at high speed and high performance of sufficiently drawer integrated transistor.

【0028】また、本実施例では基板にSOI 構造を利用しているため、その特長を活かしてデバイスの寄生容量の大幅な低減も可能となり、その結果集積化トランジスタの高速・高性能化を促進することができる。 Further, in the present embodiment utilizes the SOI structure substrate, also allows a significant reduction in the parasitic capacitance of the device utilizing the characteristics, promote speed and performance of the resulting integrated transistor can do. また、本実施例ではSiGe層を形成する前にSOI 層と絶縁膜層を同一の幅で選択エッチングしたが、NMOSFET チャネル形成領域の直下部分にのみSOI 層を残すように選択エッチングした場合でも本発明を達成することができる。 The present even in the present embodiment has been selectively etched in the same width SOI layer and the insulating film layer before forming the SiGe layer, which was selectively etched to leave the SOI layer only immediately below the portion of the NMOSFET channel forming region it is possible to achieve the invention.

【0029】(実施例2)図10から図12は、本発明の第2の実施例に係る半導体装置の製造方法を示す各工程での断面図である。 FIG. 12 (Example 2) FIG. 10 is a cross-sectional view in each process showing a manufacturing method of a semiconductor device according to a second embodiment of the present invention.

【0030】なお実施例1における半導体装置と対応する部分には同一符号を付し、その詳細な説明は省略する。 [0030] Note that the same reference numerals are given to portions corresponding to the semiconductor device in Embodiment 1, the detailed description thereof will be omitted. 本実施例の半導体装置が実施例1と主として異なる点は、SOI 構造を固相エピタキシャルプロセスにより形成する点である。 The semiconductor device is mainly different from the first embodiment of the present embodiment is that an SOI structure is formed by solid phase epitaxial process.

【0031】先ず図10に示すように、表面に絶縁膜3 [0031] First, as shown in FIG. 10, insulating the surface layer 3
を有するSi基板1 を選択エッチングにより一部開口する。 To partially opened by selective etching of the Si substrate 1 having a. 次に図11に示すように、基板表面全体にCVD 法により厚さ20nm程度の非晶質Si膜2 を形成する。 Next, as shown in FIG. 11, to form an amorphous Si film 2 having a thickness of about 20nm by CVD on the entire surface of the substrate. この後この基板を例えば電気炉を用いてN2雰囲気中で600 ℃程度の熱処理を行うと、開口部から非晶質Si層2 を結晶化することによりSOI 構造を作製することができる。 When the substrate after this example perform heat treatment at about 600 ° C. in an N2 atmosphere using an electric furnace, it is possible to produce an SOI structure by crystallizing an amorphous Si layer 2 from the opening. その後の工程は実施例1に示したものを同様に用いることができる。 The subsequent steps can be similarly used as shown in Example 1. 図12に本実施例の集積化トランジスタの構造を示す。 It shows the structure of the integrated transistor of the present embodiment in FIG. 12.

【0032】(実施例3)図13から図15は、本発明の第3の実施例に係る半導体装置の製造方法を示す各工程での断面図である。 [0032] (Embodiment 3) FIGS. 13 to 15 are cross-sectional views of each step showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention.

【0033】なお実施例1における半導体装置と対応する部分には同一符号を付し、その詳細な説明は省略する。 It should be noted the same reference numerals are given to portions corresponding to the semiconductor device in Embodiment 1, the detailed description thereof will be omitted. 本実施例の半導体装置が実施例1と主として異なる点は、選択エッチングを用いてNMOSFET 及びPMOSFET 形成予定領域各々のSOI 層の膜厚を制御することにより、 Mainly differs from the semiconductor device of this embodiment is as in Example 1, by controlling the thickness of the NMOSFET and PMOSFET formation region each SOI layer by selective etching,
格子緩和状態のSiGe層と、圧縮歪み状態のSiGe層を同一基板上に形成する点にある。 And the SiGe layer lattice-relaxed, certain SiGe layer of compressive strain state in that formed on the same substrate.

【0034】先ず図13に示すように、表面に厚さ500n [0034] First, as shown in FIG. 13, the thickness on the surface of 500n
m 程度のSi層(SOI 層)2 と、厚さ100nm 程度の絶縁層 m approximately Si layer (SOI layer) 2, a thickness of about 100nm of the insulating layer
3 を有するシリコン基板1 を準備する。 3 to prepare a silicon substrate 1 having a. 次に図14に示すように、シリコン基板1表面のSi層2 を選択エッチングによりNMOSFE形成予定領域側を5nm 程度に、PMOSFET Next, as shown in FIG. 14, in 5nm about the NMOSFE formation region side by selective etching of Si layer 2 of the silicon substrate 1, PMOSFET
形成予定領域側を100nm 程度に薄膜化する。 The formation region side is thinned to approximately 100 nm. 薄膜化する方法としてはRIE 、CDE 、熱酸化とウエットエッチングプロセスの繰り返し等がある。 As a method of thinning is RIE, CDE, repetition, etc. of the thermal oxidation and wet etching processes.

【0035】このような基板を例えばRCA 法において洗浄した後、エピタキシャルプロセスにより成長温度500 [0035] After washing in such a substrate, for example RCA method, the growth temperature 500 by an epitaxial process
℃で30nm程度のSi0.7Ge0.3層4と30nm程度のSi層を連続して成長する。 ℃ grow continuously Si0.7Ge0.3 layers 4 and 30nm approximately Si layer about 30nm in. この結果、 NMOSFET形成予定領域側には引っ張り歪状態のSi層を、またPMOSFET 形成予定領域側には圧縮歪状態のSi0.7Ge0.3層を形成することができる。 As a result, the Si layer of the tensile strain state in NMOSFET forming region side and the PMOSFET forming region side can be formed Si0.7Ge0.3 layer of compressive strained state. ここでPMOSFET 形成予定領域側のSi0.7Ge0.3層を圧縮歪状態にするためには、その膜厚をGe組成比と成長温度で決まる臨界膜厚以下にする必要がある。 Here to the Si0.7Ge0.3 layers PMOSFET forming region side compressive strain state, it is necessary to set the film thickness below the critical thickness determined by the growth temperature and Ge composition ratio. その後の工程は実施例1に示した製造工程と同様に行えばよい。 Subsequent steps may be performed in the same manner as in the production process shown in Example 1. 図15に本実施例による集積化トランジスタの断面図を示す。 It shows a cross-sectional view of the integrated transistor according to the present embodiment in FIG. 15.

【0036】(実施例4)図16から図17は、本発明の第4の実施例に係る半導体装置の製造方法を示す各工程での断面図である。 [0036] (Embodiment 4) FIG. 17. FIG. 16 is a cross-sectional view in each process showing a manufacturing method of a semiconductor device according to a fourth embodiment of the present invention. また図18はこの半導体装置を上方から見た平面図である。 The Figure 18 is a plan view of the semiconductor device from above. なお実施例1における半導体装置と対応する部分には同一符号を付し、その詳細な説明は省略する。 Note the same reference numerals are given to portions corresponding to the semiconductor device in Embodiment 1, the detailed description thereof will be omitted. 本実施例の半導体装置が実施例1と主として異なる点は、SOI 基板を酸素のイオン注入及びその後の熱処理プロセスにより形成する点にある。 Mainly it differs from the semiconductor device of this embodiment is as in Example 1 is that formed by the SOI substrate of oxygen ion implantation and subsequent heat treatment process.

【0037】先ず図16に示すように、Si基板1 の表面を酸化して厚さ1 μm 程度の酸化膜を形成し、この酸化膜を通常のフォトエッチング法にて、パターニングすることにより、PMOSFET 形成予定領域に酸化膜パターン19 [0037] First, as shown in FIG. 16, by oxidizing the surface of the Si substrate 1 to form a thickness 1 [mu] m approximately oxide film, the oxide film by an ordinary photo-etching method, by patterning, PMOSFET oxide film pattern 19 in the formation region
を形成する。 To form.

【0038】次に図17に示すように、酸化膜パターン [0038] Next, as shown in FIG. 17, oxide film pattern
19をマスクとして酸素のイオン注入を行い、Si基板1中に酸素の高濃度層3 を形成する。 19 perform oxygen ion implantation as a mask to form a high concentration layer 3 of oxygen in the Si substrate 1. イオン注入の条件は、 Ion implantation conditions,
注入エネルギー180KeV、注入量4E17cm -2 、基板温度600 Implantation energy 180 KeV, implantation dose 4E17 cm -2, the substrate temperature of 600
℃とした。 ℃ and the.

【0039】次に酸化膜パターンを除去した後、試料基板を例えば電気炉を用いてアルゴンと酸素の混合ガス雰囲気中で1350℃、4 時間程度の熱処理を行うことにより、埋め込み酸化膜層3 とその表面に結晶性を保持した [0039] After removing the oxide film pattern, the sample substrate, for example using an electric furnace 1350 ° C. in a mixed gas atmosphere of argon and oxygen, by performing heat treatment at about 4 hours, a buried oxide film layer 3 holding the crystallinity on the surface
SOI 層3 を形成する。 Forming an SOI layer 3.

【0040】この後の工程は、実施例1 に示したものを同様に用いることができる。 [0040] The subsequent steps can be similarly used as shown in Example 1. 図18に本実施例の集積化トランジスタの構造を示す。 It shows the structure of the integrated transistor of the present embodiment in FIG. 18. 図19はこの集積化トランジスタの平面図である。 Figure 19 is a plan view of the integrated transistor. 同図において、PMOSFET のチャネル領域( 斜線部分) の下には埋め込み酸化膜層3 がないため、この領域に形成されたSiGe層4 は圧縮歪を受けている。 In the figure, since there is no buried oxide film layer 3 under the PMOSFET of the channel region (hatched portion), SiGe layer 4 formed in this region is under compressive strain. ここでSiGe層4 を圧縮歪状態にするためには、 Here to the SiGe layer 4 on the compressive strain state,
その膜厚をGe組成比と成長温度で決まる臨界膜厚以下にする必要がある。 It is necessary to set the film thickness below the critical thickness determined by the growth temperature and Ge composition ratio. また、本実施例ではSOI 基板を作製する際にイオン注入の元素として酸素を用いたが、窒素を元素として用いた場合にも本発明を達成することができる。 Further, in the present embodiment is used oxygen as the element of the ion implantation in manufacturing an SOI substrate, it can achieve the present invention when using nitrogen as the element.

【0041】(実施例5)図20から図23は、本発明の第5の実施例に係る半導体装置の製造方法を示す各工程での断面図である。 [0041] (Embodiment 5) FIG. 23 from FIG. 20 is a cross-sectional view in each process showing a manufacturing method of a semiconductor device according to a fifth embodiment of the present invention. また本実施例の半導体装置の断面図は図18と同じである。 The cross-sectional view of a semiconductor device of the present embodiment is the same as FIG. 18. なお実施例1と対応する部分には同一符号を付してあり、詳細な説明は省略する。 Note the corresponding parts of Example 1 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

【0042】本実施例の半導体装置が実施例1と主として異なる点は、SOI 構造を選択エピタキシャルプロセスと固相エピタキシャルプロセスとにより形成する点である。 The semiconductor device of this embodiment is Example 1 mainly differs is that formed by the selective epitaxial process and the solid phase epitaxial process an SOI structure. 先ず図20に示すように、表面に絶縁膜3 を有する First, as shown in FIG. 20, an insulating film 3 on the surface
Si基板1 を準備する。 To prepare a Si substrate 1.

【0043】次に図21に示すように、絶縁膜3 を選択エッチングにより一部開口する。 [0043] Next, as shown in FIG. 21, is partially opened by selective etching of the insulating film 3. 次に図22に示すように、前記開口部分に選択エピタキシャルプロセスにより単結晶Si膜21を形成する。 Next, as shown in FIG. 22, to form a monocrystalline Si film 21 by selective epitaxial process to said aperture.

【0044】次に図23に示すように、基板表面全体に [0044] Next, as shown in FIG. 23, the entire surface of the substrate
CVD 法により厚さ20nm程度の非晶質Si膜2 を形成する。 Forming an amorphous Si film 2 having a thickness of about 20nm by CVD.
非晶質Si膜2 の厚さは、この後この上に積層されるSi0. Si0 thickness of the amorphous Si film 2 is laminated on the later.
7Ge0.3層4 の膜厚よりも薄くする。 Thinner than the thickness of 7Ge0.3 layer 4. 次にこの基板を、例えば電気炉を用いてN2雰囲気中で600 ℃程度の熱処理を行うと、開口部の単結晶Si膜21を種部として非晶質Si膜 Next, this substrate, for example, performing heat treatment at about 600 ° C. in an N2 atmosphere using an electric furnace, the amorphous Si film monocrystalline Si layer 21 of the opening as a seed unit
2 を結晶化することによりSOI 構造を作製することができる。 It can be produced an SOI structure by crystallizing a 2. その後実施例1に示した製造工程に従えば、同様な集積化トランジスタを作製することができる。 According to subsequent manufacturing process shown in Example 1, it can be manufactured similar integrated transistor. 本発明の要旨を逸脱しない範囲で種々の変形が可能である。 Various modifications without departing from the gist of the present invention are possible.

【0045】 [0045]

【発明の効果】以上説明したように本発明によれば、同一基板上に引っ張り歪Si層を用いたNMOSFET と圧縮歪Si According to the present invention as described in the foregoing, the compression and NMOSFET using strained Si layer tensile on the same substrate strained Si
Ge層を用いたPMOSFET を整合性よく形成できるため、それら二つの歪層の特性を十分に引き出した高速・高性能な集積化トランジスタを実現することができる。 Since Ge layer PMOSFET possible conformally formed using, it is possible to realize a high-speed, high-performance integrated transistor sufficiently pull the characteristics of these two strained layer.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図2】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図3】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図4】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図5】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図6】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図7】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図8】 本発明の第1の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention; FIG.

【図9】 本発明の第1の実施例に係る半導体装置の断面図。 Sectional view of a semiconductor device according to a first embodiment of the present invention; FIG.

【図10】 本発明の第2の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a second embodiment of the present invention; FIG.

【図11】 本発明の第2の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a second embodiment of Figure 11 the present invention.

【図12】 本発明の第2の実施例に係る半導体装置の断面図。 Sectional view of a semiconductor device according to a second embodiment of the present invention; FIG.

【図13】 本発明の第3の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a third embodiment of Figure 13 the present invention.

【図14】 本発明の第3の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a third embodiment of Figure 14 the present invention.

【図15】 本発明の第3の実施例に係る半導体装置の断面図。 Sectional view of a semiconductor device according to a third embodiment of the present invention; FIG.

【図16】 本発明の第4の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to the fourth embodiment of FIG. 16 is the present invention.

【図17】 本発明の第4の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to the fourth embodiment of FIG. 17 the present invention.

【図18】 本発明の第4、5の実施例に係る半導体装置の断面図。 Figure 18 is a cross-sectional view of a semiconductor device according to a fourth and fifth embodiment of the present invention.

【図19】 本発明の第4の実施例に係る半導体装置の上面図。 Top view of the semiconductor device according to the fourth embodiment of FIG. 19 the present invention.

【図20】 本発明の第5の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a fifth embodiment of Figure 20 the present invention.

【図21】 本発明の第5の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a fifth embodiment of Figure 21 the present invention.

【図22】 本発明の第5の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a fifth embodiment of Figure 22 the present invention.

【図23】 本発明の第5の実施例に係る半導体装置の製造方法の各工程の断面図。 Sectional view of each step of a method for manufacturing a semiconductor device according to a fifth embodiment of Figure 23 the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…シリコン基板;2…SOI 層;3…絶縁層;4…シリコンゲルマニウム層;5…シリコン層;6…素子分離層;7…レジストパターン;8…ゲート酸化膜;9…ゲート電極;10…N 型ソース領域基板;11…N 型ドレイン領域;12…P型ソース領域;13…P 型ドレイン領域;14…層間絶縁膜;15…ソース電極;16…ドレイン電極;17…ソース電極;18…ドレイン電極 1 ... silicon substrate; 2 ... SOI layer; 3: insulating layer; 4 ... silicon germanium layer; 5 ... silicon layer; 6 ... isolation layer; 7 ... resist pattern; 8 ... gate oxide film; 9 ... gate electrode; 10 ... N-type source region substrate; 11 ... N-type drain region; 12 ... P-type source region; 13 ... P-type drain region; 14 ... interlayer insulation film; 15 ... source electrode; 16 ... drain electrode; 17 ... source electrode; 18 ... drain electrode

───────────────────────────────────────────────────── フロントページの続き (72)発明者 手塚 勉 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 平岡 佳子 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 黒部 篤 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Tsutomu Tezuka Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor Keiko Hiraoka Kawasaki-shi, Kanagawa-ku, seafood Komukaitoshiba town address 1 Co., Ltd. Toshiba research and development in the Center (72) inventor Kurobe Atsushi Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Co., Ltd., Toshiba research and development Center in

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】シリコン基板と、 このシリコン基板上に形成された絶縁層と、 この絶縁層上に形成されたシリコン層と、 このシリコン層上に形成された格子緩和状態のシリコンゲルマニウム層と、 このシリコンゲルマニウム層上に形成された引っ張り歪み状態のシリコン層と、 この引っ張り歪み状態のシリコン層中に形成されたソース領域、チャネル領域、ドレイン領域と、 このチャネル領域上に形成されたゲート領域と、 前記シリコン基板の前記絶縁層が形成されていない表面に直接形成された、圧縮歪み状態のシリコンゲルマニウム層と、 この圧縮歪み状態のシリコンゲルマニウム層中に形成されたソース領域、チャネル領域、ドレイン領域と、 このチャネル領域上に形成されたゲート領域とを具備することを特徴とする半導体装置 And 1. A silicon substrate, a silicon substrate on which is formed an insulating layer, and the insulating layer on a silicon layer formed, and the silicon germanium layer lattice-relaxed formed in the silicon layer, the silicon layer of tensile-strained state formed on the silicon germanium layer, the tension source region formed in the silicon layer of the strained state, the channel region, a drain region, and the formed gate region to the channel region the insulating layer is directly formed on the surface which is not formed, and the silicon germanium layer compressive strain state, the source regions formed in silicon germanium layer in the compressive strain state, the channel region of the silicon substrate, the drain region When a semiconductor device characterized by comprising the formed gate region to the channel region
  2. 【請求項2】前記格子緩和状態のシリコンゲルマニウム層と、前記圧縮歪み状態のシリコンゲルマニウム層とを同時に形成していることを特徴とする請求項1記載の半導体装置。 Wherein the silicon germanium layer of the lattice-relaxed state, the semiconductor device according to claim 1, wherein the forming a silicon-germanium layer of the compressive strain at the same time.
  3. 【請求項3】シリコン基板と、 このシリコン基板上に形成された絶縁層と、 この絶縁層上に形成された第1の領域のシリコン層と、 前記絶縁層上に形成され前記第1の領域のシリコン層の膜厚よりも厚い第2の領域のシリコン層と、 前記第1の領域のシリコン層上に形成された格子緩和状態のシリコンゲルマニウム層と、 このシリコンゲルマニウム層上に形成された引っ張り歪み状態のシリコン層と、 この引っ張り歪み状態のシリコン層中に形成されたソース領域、チャネル領域、ドレイン領域と、 このチャネル領域上に形成されたゲート領域と、 前記第2の領域のシリコン層上に形成された圧縮歪み状態のシリコンゲルマニウム層と、 この圧縮歪み状態のシリコンゲルマニウム層中に形成されたソース領域、チャネル領域、 ドレイン 3. A silicon substrate, a silicon substrate on the formed insulating layer, a first region silicon layer of the formed on the insulating layer, is formed on the insulating layer and the first region the silicon layer of the thick second region than the thickness of the silicon layer, the first region silicon germanium layer lattice-relaxed formed on the silicon layer of tensile formed on the silicon germanium layer the silicon layer of the strained state, the tension source region formed in the silicon layer of the strained state, the channel region, a drain region, a gate region formed in the channel region, the silicon layer of the second region the silicon germanium layer formed compressive strain state, the source regions formed in silicon germanium layer in the compressive strain state, the channel region, the drain 領域と、 このチャネル領域上に形成されたゲート領域とを具備することを特徴とする半導体装置。 Semiconductor device characterized by comprising a region, the formed gate region to the channel region.
  4. 【請求項4】前記引っ張り歪み状態のシリコン層中に形成されたチャネル領域を主に電子の流れる領域とし、前記圧縮歪み状態のシリコンゲルマニウム中に形成されたチャネル領域を主に正孔の流れる領域としていることを特徴とする請求項1、2或いは3記載の半導体装置。 Wherein the said tensile strain state silicon layer in the region mainly flow electron channel region formed in the regions of flow of the hole a channel region formed in a silicon germanium in the compressive strain state mainly it is a semiconductor device of claim 1, 2 or 3 wherein.
  5. 【請求項5】シリコン基板上に絶縁層を介してシリコン層が形成された基板を準備し、前記シリコン層及び前記絶縁層の一部を開口し前記シリコン基板の表面を露出する工程と、 エピタキシャルプロセスにより、前記絶縁層上の前記シリコン層上には格子緩和状態のシリコンゲルマニウム層を、前記シリコン基板の露出した表面上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法。 5. on a silicon substrate through an insulating layer providing a substrate having a silicon layer is formed, a step of exposing the surface of the opening part of the silicon layer and the insulating layer and the silicon substrate, an epitaxial the process, the silicon germanium layer lattice-relaxed on the silicon layer on the insulating layer, to and forming a silicon germanium layer of compressive strain on simultaneously on the exposed surface of the silicon substrate the method of manufacturing a semiconductor device according to claim.
  6. 【請求項6】部分的に開口された絶縁層を表面に有するシリコン基板全面に非晶質シリコン層を形成する工程と、 熱処理によって、前記開口された絶縁層のシリコン基板表面が露出している部分から前記非晶質シリコンを結晶化する工程と、 エピタキシャルプロセスにより、前記絶縁層上に形成された結晶化シリコン層上には格子緩和状態のシリコンゲルマニウム層、前記絶縁層の開口部に形成された結晶化シリコン基板上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法。 Forming an amorphous silicon layer on a silicon substrate over the entire surface with 6. partially apertured insulating layer on the surface, by heat treatment, the silicon substrate surface of the apertured insulating layer is exposed a step of crystallizing the amorphous silicon from the portion, the epitaxial process, the silicon germanium layer lattice-relaxed on the insulating layer which is formed on the crystalline silicon layer, is formed in the opening of the insulating layer the method of manufacturing a semiconductor device in which the crystallized silicon substrate characterized by comprising the step of forming a silicon germanium layer compressive strain at the same time.
  7. 【請求項7】イオン注入及びその後の熱処理によって、 By 7. The ion implantation and subsequent heat treatment,
    シリコン基板の内部に部分的に絶縁層を形成する工程と、 エピタキシャルプロセスにより、前記シリコン基板の絶縁層が存在する領域上には格子緩和状態のシリコンゲルマニウム層を、前記シリコン基板の絶縁層が存在しない領域上には圧縮歪状態のシリコンゲルマニウム層を同時に形成する工程とを具備することを特徴とする半導体装置の製造方法。 Forming a partially insulating layer within the silicon substrate, the epitaxial process, the silicon germanium layer lattice relaxed state on a region where the insulating layer of the silicon substrate is present, the insulating layer of the silicon substrate is present the method of manufacturing a semiconductor device, characterized in that the non region and a step of forming a silicon germanium layer compressive strain at the same time.
  8. 【請求項8】エピタキシャルプロセスにより、前記格子緩和状態のシリコンゲルマニウム層上に、引っ張り歪状態のシリコン層を形成することを特徴とする請求項5、 8. The epitaxial process, according to claim 5, characterized in that formed on the silicon germanium layer of the lattice-relaxed state, the silicon layer of tensile-strained state,
    6或いは7記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device 6 or 7, wherein.
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