JPH09186103A - 金属配線の構造及びその形成方法 - Google Patents

金属配線の構造及びその形成方法

Info

Publication number
JPH09186103A
JPH09186103A JP8353344A JP35334496A JPH09186103A JP H09186103 A JPH09186103 A JP H09186103A JP 8353344 A JP8353344 A JP 8353344A JP 35334496 A JP35334496 A JP 35334496A JP H09186103 A JPH09186103 A JP H09186103A
Authority
JP
Japan
Prior art keywords
metal
film
metal wiring
nitride film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8353344A
Other languages
English (en)
Other versions
JP2789332B2 (ja
Inventor
Hyon Kim Do
ド・ヒョン・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH09186103A publication Critical patent/JPH09186103A/ja
Application granted granted Critical
Publication of JP2789332B2 publication Critical patent/JP2789332B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 障壁効果が増大し、高集積デバイスの製造に
適するようにした金属配線の構造及び形成方法を提供す
ること。 【解決手段】 半導体基板上に金属窒化膜を形成し、そ
の金属窒化膜上に金属絶縁膜を形成させたことを特徴と
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体デバイスの金
属配線に係り、特に高集積デバイスの製造に適するよう
にした金属配線の構造及び形成方法に関する。
【0002】
【従来の技術】通常、半導体デバイスの製造に際して、
サブミクロン以下の高集積デバイスでは速い応答速度及
び高い集積度を得るための多層配線構造が必要である。
前記多層配線構造が高い信頼性を得るためには、電極材
料が形状に正確に対応することが非常に重要である。こ
のような観点から、配線材料として用いられるアルミニ
ウムやタングステン等は、ビアススパッタや選択的CV
Dなどの新しい技術によって、高いアスペクト比を有す
るコンタクトホールやビアホールへの充填を可能にし
た。しかし、このような方法を使用してもアルミニウム
及びタングステンの堆積の前に信頼性のある障壁層又は
密着層を形成するのが何よりも重要である。そのため、
従来では前記障壁層又は密着層としてチタン(Ti)膜
もしくは窒化チタン膜(TiN)が広く使用されてい
る。チタン膜はシリコンとのオーミック接触に優れてお
り、窒化チタン膜は熱的安定度に優れ、接触抵抗特性を
改善するばかりではなく、タングステンとチタンとの間
の反応を抑制する長所がある。
【0003】以下、前記のように窒化チタン膜を障壁層
として利用した従来の金属配線構造を簡略に説明する。
図1は従来の金属配線の積層構造である。従来の金属配
線の積層構造は半導体基板1上に障壁層として使用され
る窒化チタン膜2が形成され、前記窒化チタン膜2上に
金属配線用銅膜3が形成される。
【0004】図2(a)〜(b)は従来の金属配線の形
成方法を示す工程図である。まず、図2(a)に示すよ
うに、半導体基板1(もしくは表面に酸化膜が形成され
た半導体基板を設け、その半導体基板1上に反応性スパ
ッタリング法によってチタンターゲットを用いてN2
NH3等の雰囲気で約1000〜1500Å程度に窒化
チタン膜2を堆積させる。このとき、前記チタンターゲ
ットの他にもTi、Ta、W等を使用できる。窒化チタ
ン膜2の形成時の他の方法としては、まず、窒化チタン
膜(例えば、TiNx、TaNx、WNx等)をスパッ
タリング法によって堆積し、N2もしくはO2の雰囲気で
窒化チタン膜を熱処理して形成することがある。次に、
図2(b)に示すように、金属窒化膜2上に金属配線用
銅膜3を堆積して金属配線を完了する。
【0005】図3は従来の金属配線の形成方法を高集積
デバイスのコンタクトホールに適用した例を示すもので
ある。この例のデバイスは、例えば、256M以上であ
り、その場合、コンタクトホールの幅は約0.3μm程
度になる。前記コンタクトホール13を含んだ絶縁膜1
2上に窒化チタン膜14が形成される。この際、前記窒
化チタン膜14の厚さは約1000〜1500Å程度必
要である。前記コンタクトホール13内にコンタクトホ
ールを埋め込むように金属(例えば、タングステン、C
u等)を堆積させるか、或いは前記コンタクトホール1
3を含んだ前記窒化チタン膜14上に銅膜15を堆積さ
せれば高集積デバイスの金属配線が完了する。
【0006】
【発明が解決しようとする課題】このように高集積デバ
イスの金属配線に適用される場合の従来技術による金属
配線の形成方法には次の問題点がある。第1、従来の金
属配線の構造及び形成方法では、障壁効果を高めるため
には窒化チタン膜を約1000Å以上厚く形成しなけれ
ばならない。従って、256M以上の高集積デバイスの
金属配線の形成時に、1000Å以上の厚さで幅が約
0.3μm程度のビアホールやコンタクトホール内に形
成すると、ホール内の金属配線用銅膜の占める厚さは約
1000Å以下になるので、抵抗が増大し、熱発生によ
って素子の特性が悪くなる。従って、従来の金属配線の
構造及び形成方法は高集積デバイスの製造には適してい
ない。
【0007】第2、従来の金属配線の構造及び形成方法
では、金属窒化膜をコンタクトホール内に形成するため
に使用するスパッタリング法は段差被覆性が低くなるの
で、実際にコンタクトホールの下面と両側面に形成され
る膜厚が均一にならない。つまり、前記スパッタリング
法で金属窒化膜を形成する場合、コンタクトホールの底
面角部分に行けば行くほど膜厚が薄くなるので、全体的
に一定の厚さとするためにはコンタクトホールの上側の
両側壁に膜を厚く形成しなければならない。従って、別
のRTN(Rapid Thermal Nitridation)工程を追加的に
行ったり、或いはスパッタリング時にコンタクトホール
内部の膜厚が均一になるようにするため、コリメータ
(下側の基板に垂直方向運動成分の大きいイオンのみを
通過させる窓)等を使用する工程が追加される。従っ
て、従来の金属配線の形成方法ではコンタクトホール等
における段差被服性の改善に限界があって制作歩留まり
が低下するので、量産工程に向かない。
【0008】本発明はかかる従来の問題点を解決するた
めになされたもので、金属配線層の下側の層を薄くして
も障壁効果を増大させることができようにした金属配線
の構造及び形成方法を提供することにある。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、前記半導体基板への拡散を防止するため
に、金属窒化膜の上に薄い金属絶縁膜を形成させたもの
を拡散防止膜として利用することを特徴とするものであ
る。
【0010】本発明による金属配線の形成方法は、半導
体基板上に第1金属を堆積する段階と、前記第1金属を
窒素雰囲気中で1次熱処理して第1金属窒化膜を形成す
る段階と、前記第1金属窒化膜上に第2金属を堆積して
酸素のある雰囲気中で2次熱処理する段階と、その上に
第3金属を堆積させる段階と、3次熱処理して前記第2
及び第3金属が混合された金属絶縁膜を形成する段階と
を含んいることを特徴とする。
【0011】
【発明の実施の形態】本発明は銅配線に必要な銅がSi
或いはSiO2 への拡散するのを効率よく防止するため
に、銅が混合され絶縁材となるように処理された金属絶
縁膜(金属−O、もしくは金属−O−N)を用いる。
「Smithells Metals Reference Book 」には、安定した
相を有する銅合金は、チタンTiの場合にはTiが65
%以上含まれたTi−Cu合金であり、Mgの場合には
Mgが約43%以上含まれたもの、そしてTaの場合、
Taが30%以上含まれたものと記載されている。ま
た、Jian Li et.al.「“Thermal stability issues in
copper barrier based metallization”VMIC. p153,19
71」には、Cu−Ti、Cu−Al、Cu−Pdの合金
は安定したものと記載されている。そして、Gerlad Kat
a et.al.「“Adhesion of copper films to aluminum o
xide using spinel structure interface” Thin solid
films,Vol.33,p99,1976」には、AlとCuの場合、C
uO+Al23→CuAl24の形態で安定した相を形
成すると記載されている。
【0012】本発明による金属配線の構造を図面に基づ
いて詳細に説明する。図4は本発明一実施形態による金
属配線構造の断面図である。この実施形態の金属配線構
造は半導体基板21上に金属窒化膜22が形成され、そ
の金属窒化膜22上に金属絶縁膜25が形成され、前記
金属絶縁膜25上に金属配線用銅膜26が形成される。
前記金属窒化膜22はTiNx、TaNx、WNx、T
iSixNy、TaSixNy(0.25<x、y<0.
75)の何れかを含む。前記金属絶縁膜25はCuMx
OyもしくはCuMxOyNzを含む。ここで、前記M
金属はAl、Ti、Ta、Mg、Zr金属のいずれかを
含む。尚、0<x<1であり、0<y<1であり、0≦
z<1である。
【0013】以下、前記構成を有する本実施形態による
金属配線の形成方法を図面に基づいて説明する。図5
(a)〜(f)は本実施形態による金属配線の形成工程
図である。本方法は、まず、図5(a)に示すように、
半導体基板21を設け、障壁層として使用するために、
前記半導体基板21上にチタンTi金属をCVDによっ
て約10〜500Å程度に堆積する。この障壁層金属と
してはTiの他にもTa、W、TiSi、TaSi、Z
r金属のいずれかを使用できる。チタン金属Tiを堆積
する方法としては、CVDの他にもスパッタリング堆積
法などを使用してもよい。
【0014】前記CVDを使用する場合、堆積条件とし
ては反応ガスをTi[N(C2H5)2]4 や、Ti[N(CH3)2]4や、Ti
[N(CH3)(C2H5)]4 等を用い、堆積温度は約100〜50
0℃に保持し、反応チャンバ内の堆積ガスの圧力は約0.
1〜10torrに保持する。その後、前記チタンTi金属
を約400〜1000℃の窒素雰囲気で一定時間熱処理
(アニーリング)して窒化チタン膜22を形成する。
【0015】次に、図5(b)に示すように、前記窒化
チタン膜22上に銅金属をCVD法によって約10〜5
00Å程度に堆積して銅膜23を形成する。この際、前
記Cuの代わりにAlを使用してもよい。その後、図5
(c)に示すように、前記銅膜23を酸素02 の雰囲気
状態を保持し、約400〜1000℃温度で一定時間に
わたり熱処理して酸化銅膜(CuO)23aを形成す
る。酸化銅膜23aの形成は前記銅膜23を酸素雰囲気
中で熱処理する他に大気中で熱処理して形成してもよ
い。
【0016】次に、図5(d)に示すように、前記酸化
銅膜23a上に金属もしくは金属窒化膜(例えば、Al
もしくはAlNx(0.25<x<0.75)24をCV
Dによって約10〜500Å程度に堆積する。この際、
前記金属としては前記Alの他にもTi、Zr、Ta、
Mg金属のいずれかを使用できる。また、前記金属窒化
膜としては前記AlNxの他にもTiNx、TaNx、
ZrNx、PdNx(0.25<x<0.75)の何れか
を使用できる。
【0017】その後、図5(e)に示すように、前記金
属膜(もしくは金属窒化膜)24を酸素(もしくは窒
素、N2/O2、大気)雰囲気で約400〜1000℃の
温度にて一定時間熱処理(アニーリング)して前記酸化
銅膜23aと前記金属膜24との間に相互化学反応を起
こさせ、前記窒化チタン膜22上に前記酸化銅膜23a
と金属膜(もしくは金属窒化膜)24が混合された薄い
金属絶縁膜25を形成する。この際、前記金属絶縁膜2
5はCuMxOyもしくはCuMxOyNzの何れかを
含む。ここで、前記M金属はAl、Ti、Zr、Ta、
Mgのいずれかを含む。0<x<1、0<y<1、0<
z≦1である。このようにして、障壁層として使用する
前記窒化チタン膜22及び前記金属絶縁膜25の総厚さ
は約1000Å以下を保持する。
【0018】次に、図5(f)に示すように、前記金属
絶縁膜25上に銅(もしくはAl)をCVD法によって
堆積して銅膜26を形成することにより、金属配線工程
を完了する。一般的に金属配線用銅の選択的堆積特性は
主に基板が伝導体か不導体かによる。もし基板が導電体
なら、化学反応などに必要な電子を伝導体の中では豊富
な自由電子によって容易に供給を受けることができる。
【0019】しかし、基板が前記金属酸化膜(例えばA
23)のような不導体の場合、その上における銅の成
長を期待することができない。ところが、本実施例の場
合、実際には銅が選択的に堆積された。つまり、金属酸
化膜(例えば、Al23)を厚さ約20〜30Å程度に
薄く形成する場合に必要な電子が金属酸化膜の下のAl
から供給されるので、金属配線用銅膜の堆積が可能であ
ると見られる。すなわち、金属酸化膜が薄い場合、金属
酸化膜内の伝導体(金属)の自由電子が薄い金属酸化膜
を突き抜いて浸透し、表面で化学反応に必要な電子を供
給するために、金属配線用銅膜(もしくはアルミニウム
膜)の形成が可能になる。
【0020】図6は本発明による金属配線の形成方法を
高集積半導体素子の配線形成時のコンタクトホール内に
適用した例を示すものである。前記図面によれば、高集
積半導体素子の配線は半導体基板31上に形成された絶
縁膜32に図示していないが露光及び現像工程によって
前記半導体基板31が露出するように、前記絶縁膜32
が選択的に除去されてコンタクトホール33が形成され
る。このコンタクトホール33は一定の厚さ、例えば2
56M半導体デバイスの場合、約 0.3μmの幅で形成
される。前記コンタクトホール33を含んだ絶縁膜32
上に金属窒化膜34が厚さ約10〜500Åに形成され
る。そして、前記金属窒化膜34上には金属絶縁膜35
が厚さ約10〜500Åに形成される。この金属窒化膜
34と金属絶縁膜35の総厚さは約1000Å以下にな
る。つまり、前記金属窒化膜34と金属絶縁膜35の総
厚さを除いた残りのコンタクトホール33内の幅は約
0.2 μm程度になる。前記コンタクトホール33を埋
め込むように金属絶縁膜25上に銅膜(もしくはAl)
を形成したり、或いは前記コンタクトホール33を含ん
だ金属絶縁膜35上に銅膜36を形成して金属配線を完
了する。
【0021】
【発明の効果】上述した本発明による金属配線の形成方
法では次の効果がある。第1、本発明による金属配線の
形成方法では、障壁層として使用する金属窒化膜と薄い
金属絶縁膜(例えばCu−M−O、もしくはCu−M−
O−N)の総厚さを約1000Å以下に薄く形成して、
ビアホール又はコンタクトホールで金属配線として使用
する金属の占める面積を増加させることができる。従っ
て、抵抗を減少させることができ、素子の動作速度を増
加させることができる。第2、本発明による金属配線の
形成方法では、このように障壁層として使用する金属窒
化膜と金属絶縁膜の総厚さを従来の障壁層の厚さと比較
して薄く形成しても障壁効果を効率よく行うことができ
るので、高集積デバイスの金属配線時に適する。
【図面の簡単な説明】
【図1】 従来の金属配線の積層構造図である。
【図2】 従来の金属配線の形成方法を示す工程順序図
である。
【図3】 従来の金属配線の形成方法を高集積デバイス
の高集積化の金属配線時に適用した例である。
【図4】 本発明による金属配線の積層構造である。
【図5】 本発明による金属配線の形成方法を示す工程
順序図である。
【図6】 本発明による金属配線の形成方法を高集積デ
バイスの金属配線時に適用した例である。
【符号の説明】
21 半導体基板 22 窒化チタン膜 23 銅膜(Cu) 23a 酸化銅膜(CuO) 24 金属膜又は金属窒化膜 25 金属絶縁膜 26 銅膜(金属配線用)

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成され、金属配線用金
    属イオンが前記半導体基板への拡散を防止する金属窒化
    膜を有する金属配線構造において、 前記金属窒化膜上に金属絶縁膜が形成されていることを
    特徴とする金属配線の構造。
  2. 【請求項2】 前記金属絶縁膜はCuMxOy、CuM
    xOyNz(0<x<1、0<y<1、0≦z<1)の
    うち一種であることを特徴とする請求項1記載の金属配
    線の構造。
  3. 【請求項3】 前記M金属はAl、Ti、Ta、Mg、
    Zrの何れかであることを特徴とする請求項2記載の金
    属配線の構造。
  4. 【請求項4】 前記金属絶縁膜の厚さは約10〜500
    Åであることを特徴とする請求項1記載の金属配線の構
    造。
  5. 【請求項5】 半導体基板上に第1金属を堆積する段階
    と、 前記第1金属を1次熱処理して第1金属窒化膜を形成す
    る段階と、 前記第1金属窒化膜上に第2金属を堆積して2次熱処理
    する段階と、 前記第2金属上に第3金属を堆積する段階と、 前記第2金属を含んだ第3金属を3次熱処理して前記第
    2及び第3金属が混合された金属絶縁膜を形成する段階
    とを有することを特徴とする金属配線の形成方法。
  6. 【請求項6】 前記1次熱処理は窒素雰囲気でなされる
    ことを特徴とする請求項6記載の金属配線の形成方法。
  7. 【請求項7】 前記第2次熱処理は酸素もしくは大気雰
    囲気のいずれかでなされることを特徴とする請求項6記
    載の金属配線の形成方法。
  8. 【請求項8】 前記3次熱処理はO2、N2、O2/N2
    大気雰囲気のいずれかで行われることを特徴とする請求
    項6記載の金属配線の形成方法。
JP8353344A 1995-12-26 1996-12-17 金属配線の構造及びその形成方法 Expired - Fee Related JP2789332B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR56308/1995 1995-12-26
KR1019950056308A KR100205301B1 (ko) 1995-12-26 1995-12-26 금속배선구조 및 형성방법

Publications (2)

Publication Number Publication Date
JPH09186103A true JPH09186103A (ja) 1997-07-15
JP2789332B2 JP2789332B2 (ja) 1998-08-20

Family

ID=19444266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8353344A Expired - Fee Related JP2789332B2 (ja) 1995-12-26 1996-12-17 金属配線の構造及びその形成方法

Country Status (3)

Country Link
US (1) US5795796A (ja)
JP (1) JP2789332B2 (ja)
KR (1) KR100205301B1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
US6887353B1 (en) * 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
US20050272254A1 (en) * 1997-11-26 2005-12-08 Applied Materials, Inc. Method of depositing low resistivity barrier layers for copper interconnects
US7253109B2 (en) * 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6404758B1 (en) * 1999-04-19 2002-06-11 Ericsson, Inc. System and method for achieving slot synchronization in a wideband CDMA system in the presence of large initial frequency errors
US6350667B1 (en) 1999-11-01 2002-02-26 Taiwan Semiconductor Manufacturing Company Method of improving pad metal adhesion
US6191023B1 (en) 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
KR100515076B1 (ko) * 1999-12-17 2005-09-16 주식회사 하이닉스반도체 반도체 소자의 확산방지막 형성 방법
KR100396693B1 (ko) * 2000-03-30 2003-09-02 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US20030145790A1 (en) * 2002-02-05 2003-08-07 Hitoshi Sakamoto Metal film production apparatus and metal film production method
TW571455B (en) * 2002-12-31 2004-01-11 Ind Tech Res Inst Layered proton exchange membrane and method for preparing the same
US8072066B2 (en) * 2004-06-04 2011-12-06 Omnivision Technologies, Inc. Metal interconnects for integrated circuit die comprising non-oxidizing portions extending outside seal ring

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136361A (ja) * 1989-10-23 1991-06-11 Nec Corp 半導体装置
JPH06120355A (ja) * 1992-09-30 1994-04-28 Toshiba Corp 半導体装置の製造方法
JPH06326102A (ja) * 1993-05-13 1994-11-25 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310602A (en) * 1991-11-12 1994-05-10 Cornell Research Foundation Self-aligned process for capping copper lines
JP2905032B2 (ja) * 1992-05-12 1999-06-14 シャープ株式会社 金属配線の製造方法
DE4400200C2 (de) * 1993-01-05 1997-09-04 Toshiba Kawasaki Kk Halbleitervorrichtung mit verbesserter Verdrahtungsstruktur und Verfahren zu ihrer Herstellung
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
KR0147682B1 (ko) * 1994-05-24 1998-11-02 구본준 반도체 소자의 금속배선 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03136361A (ja) * 1989-10-23 1991-06-11 Nec Corp 半導体装置
JPH06120355A (ja) * 1992-09-30 1994-04-28 Toshiba Corp 半導体装置の製造方法
JPH06326102A (ja) * 1993-05-13 1994-11-25 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2789332B2 (ja) 1998-08-20
KR970052347A (ko) 1997-07-29
KR100205301B1 (ko) 1999-07-01
US5795796A (en) 1998-08-18

Similar Documents

Publication Publication Date Title
US5266521A (en) Method for forming a planarized composite metal layer in a semiconductor device
KR960010056B1 (ko) 반도체장치 및 그 제조 방법
JP2789332B2 (ja) 金属配線の構造及びその形成方法
JPH04259242A (ja) 半導体装置の製造方法
JP2000021813A (ja) 半導体装置の製造方法
JPH08330427A (ja) 半導体素子の配線形成方法
JPH07130854A (ja) 配線構造体及びその形成方法
US6316132B1 (en) Structure and method for preventing barrier failure
US6228764B1 (en) Method of forming wiring in semiconductor device
JP2000228446A (ja) 半導体装置及びその製造方法
JPH0888224A (ja) 半導体装置およびその製造方法
KR100247645B1 (ko) 반도체 소자의 금속 배선 방법
KR19980015266A (ko) 콜리메이터를 이용한 반도체장치의 콘택 형성방법
JP2001250829A (ja) 金属配線製造方法
JPH0529258A (ja) 半導体装置の製造方法
JPH06112203A (ja) 半導体装置の製造方法
JPH05308057A (ja) 半導体装置の製造方法
KR940004442B1 (ko) 반도체장치의 금속배선 형성 방법
JPH01309356A (ja) 半導体装置の配線構造およびその形成方法
JP2001156023A (ja) 半導体装置の製造方法
JPH07130849A (ja) 半導体装置及びその製造方法
KR100197665B1 (ko) 반도체 소자의 금속배선 형성방법
KR100265968B1 (ko) 반도체장치의비아콘택형성방법
JPH06275725A (ja) 半導体装置の製造方法
JPH0786401A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080612

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090612

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100612

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110612

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120612

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130612

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees