JPH09153618A - Manufacture of liquid crystal display - Google Patents

Manufacture of liquid crystal display

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JPH09153618A
JPH09153618A JP31173795A JP31173795A JPH09153618A JP H09153618 A JPH09153618 A JP H09153618A JP 31173795 A JP31173795 A JP 31173795A JP 31173795 A JP31173795 A JP 31173795A JP H09153618 A JPH09153618 A JP H09153618A
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JP
Japan
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etching
layer
si
non
single
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Application number
JP31173795A
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Japanese (ja)
Inventor
Keizo Yoshizako
圭三 吉迫
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To eliminate generation of etch residues on a non-single crystal silicon layer by using a mixed gas of SF6, He and HCl, so as to prevent deterioration of display definition.
SOLUTION: By etching an (N+a-Si) layer 15 and an (a-Si) layer 13 using photolithography, these layers are left in an island shape near above a gate electrode 11G, and a channel contact layer of a TFT is formed. The etchant used in this case is a mixed gas of SF6, He and HCl, and particularly, the content of Hcl is adjusted within a range of 10-15%. By such etching, etching is not disturbed even when contaminants and reactants remain on the interface between the (N+a-Si) layer 15 and the (a-Si) layer 13. Therefore, no etch residue due to changes in the etching rate is generated, and high resistance connection between a source and a drain and between sources due to etch residues is eliminated. Thus, deterioration of display definition due to cross talk is prevented.
COPYRIGHT: (C)1997,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、アクティブマトリクス型の液晶表示装置の製造方法に関する。 The present invention relates to relates to a method of manufacturing an active matrix type liquid crystal display device.

【0002】 [0002]

【従来の技術】液晶表示装置は小型、薄型、低消費電力などの利点があり、OA機器、AV機器などの分野で実用化が進んでいる。 Description of the Prior Art Liquid crystal display device small, thin, there are advantages such as low power consumption, OA equipment, is progressing practiced in fields such as AV equipment. 特に、液晶駆動用の透明電極を交差配置して表示点をマトリクス的に選択しながら電圧を印加するマトリクス型、更には、液晶駆動用の各画素容量にスイッチ素子を接続形成し、線順次に書き換え画素を選択しながら、信号電圧を静電的に常時保持させていくアクティブマトリクス型は、高精細、高コントラスト比の動画表示が可能となり、パーソナルコンピュータのディスプレイ、テレヴィジョンなどに実用化されている。 In particular, matrix type display point transparent electrode for driving liquid crystals crossed configuration to apply a matrix to selectively while voltage, furthermore, a switching element connected formed in each pixel capacitance for driving the liquid crystal, line-sequentially while selecting rewrite pixels, an active matrix type will signal voltage is electrostatically constantly held, high-definition, it is possible to video display with high contrast ratio, a personal computer display, is like the practical application Terevijon .

【0003】アクティブマトリクス型液晶表示装置は、 [0003] The active matrix liquid crystal display device,
走査線であるゲートラインと信号線であるドレインラインが同一基板上に交差して配置され、画素容量を構成する表示電極がマトリクス状に形成されている。 Drain line and a gate line and a signal line is a scanning line is arranged to cross on the same substrate, display electrodes constituting the pixel capacitor is formed in a matrix. 両ラインの各交差部にはスイッチ素子として薄膜トランジスタ(TFT:thin film transistor)が形成され、各表示電極に接続されている。 TFT as a switching element at each intersection of both lines (TFT: thin film transistor) is formed, and is connected to each display electrode. このTFTアレイ基板は、共通電極を一面に有した対向基板と貼り合わされ、内部に液晶を封入することにより、液晶表示装置として組み立てられる。 The TFT array substrate is bonded to the counter substrate having on one side a common electrode, by sealing liquid crystal inside, assembled as a liquid crystal display device. TFTは電界効果型トランジスタ(FET)の一種であり、また、表示電極は液晶及び共通電極を区画して画素容量を構成している。 TFT is a kind of field-effect transistor (FET), also display electrodes constitute a pixel capacitance by partitioning the liquid crystal and the common electrode. 各画素容量へはTFTにより選択的に印加された電圧が保持され、液晶層中に形成された静電界により液晶の配向状態が変化して透過光が変調される。 The each pixel capacitor selectively applied voltage is held by the TFT, the transmitted light is modulated by the electrostatic field formed in the liquid crystal layer is orientation of the liquid crystal changes.

【0004】図6は液晶表示装置単位画素構造であり、 [0004] Figure 6 is a liquid crystal display device unit pixel structure,
(a)が平面図、(b)がそのA−A線に沿った断面図である。 (A) is a plan view and a sectional view (b) is along the line A-A. ガラス基板(10)上に、Cr、Mo、TiなどのメタルからなるTFTのゲート電極(11G)、電荷保持用の補助容量電極(11S)、及び、ゲート電極(11G)を共通に接続するゲートライン(11L)が形成されており、これらゲート・補助容量電極配線(1 On a glass substrate (10), a gate connected Cr, Mo, the gate electrode of the TFT made of metal, such as Ti (11G), the auxiliary capacitance electrode for charge retention (11S), and a gate electrode (11G) in common line (11L) is formed, these gate storage capacitor electrode line (1
1)を覆う全面には、SiNxによりゲート絶縁膜(1 On the entire surface covering the 1), a gate insulating film by SiNx (1
2)が形成されている。 2) is formed. ゲート絶縁膜(12)上の前記ゲート電極(11G)に対応する領域には、TFTのチャンネル層であるアモルファスシリコン(以下、a−S In a region corresponding to the gate electrode on the gate insulating film (12) (11G) is amorphous silicon which is the channel layer of the TFT (hereinafter, a-S
iと略記する)(13)、a−Si(13)上の中央部にSiNxからなるエッチングストッパー(14)、エッチングストッパー(14)の無いa−Si(13)の両端上には、燐によりドーピングされた低抵抗のアモルファスシリコン、即ち、N+a−Si(15)が形成され、それぞれソース・ドレインのコンタクト層となっている。 i abbreviated) (13), an etching stopper made of SiNx on the center portion of the a-Si (13) (14), On the both ends of the free a-Si etching stopper (14) (13), the phosphorous doped low-resistance amorphous silicon, i.e., N + a-Si (15) is formed, and has a contact layer of the source and drain, respectively. TFTが形成されない領域には、ゲート絶縁膜(12)上に、ITO(Indium Thin Oxide)からなる液晶駆動用の表示電極(16)が形成されている。 The region where the TFT is not formed on the gate insulating film (12), ITO consists of (Indium Thin Oxide) display electrode for driving liquid crystals (16) are formed. 表示電極(16)は、ゲート絶縁膜(12)を挟んで前記補助容量電極(11S)上に配され電荷保持容量を形成している。 Display electrodes (16) is disposed on the storage capacitor electrode (11S) through the gate insulating film (12) form a charge storage capacitor. N+a−Si(15)上には、それぞれAl/ N + a-Si (15) On each Al /
Moの積層体からなるTFTのソース電極(17S)及びドレイン電極(17D)が形成され、ソース電極(1 Mo source electrode (17S) and the drain electrode of the TFT composed of a laminate of (17D) is formed, a source electrode (1
7S)は表示電極(16)に接続されるとともに、表示電極(16)間には、ドレイン電極(17D)を共通に接続するドレインライン(17L)が形成されている。 7S) is is connected to the display electrode (16), between the display electrodes (16), a drain line connecting the drain electrode (17D) to a common (17L) is formed.

【0005】このような液晶表示装置は、以下のように製造している。 [0005] Such a liquid crystal display device is produced as follows. まず基板(10)上にCrのスパッタリングとフォトエッチにより、ゲート・補助容量電極配線(11)を形成した後、ゲート絶縁膜(12)用のSi First by sputtering and photo-etching of Cr on the substrate (10), after forming a gate auxiliary capacitance electrode wire (11), Si for the gate insulating film (12)
Nx、a−Si(13)、及び、エッチングストッパー(14)用のSiNxの3層を、CVDにより真空を破ることなく連続で成膜する。 Nx, a-Si (13), and, a third layer of SiNx for etching stopper (14), forming a film in a continuous without breaking the vacuum by CVD. そして、最上層のSiNx Then, the top layer SiNx
をエッチングしてエッチングストッパー(15)の島状層を形成した後、N+a−Si(15)をCVD成膜し、これらN+a−Si(15)及びa−Si(13) After then etched to form the island-shaped layer of an etching stopper (15) a, N + a-Si (15) and CVD deposition, these N + a-Si (15) and a-Si (13)
を1度のフォトリソグラフィーでエッチングすることにより、TFTのチャンネル・コンタクト層を形成する。 The by etching at once photolithography, to form the channel contact layer of the TFT.
ゲート絶縁膜(12)上の、チャンネル・コンタクト層を除く領域に、ITOのスパッタリングとフォトエッチにより、表示電極(16)を形成する。 On the gate insulating film (12), a region excluding the channel contact layer, by sputtering and photo-etching the ITO, to form the display electrode (16). 更に、Al/M In addition, Al / M
oのスパッタリングとフォトエッチにより、N+a−S By o of sputtering and photo-etching, N + a-S
i(15)上にソース電極(17S)とドレイン電極(17D)、表示電極(16)の間にはドレインライン(17L)を形成している。 i (15) a source electrode on the (17S) and drain electrode (17D), to form a drain line (17L) between the display electrode (16).

【0006】 [0006]

【発明が解決しようとする課題】図6に示す単位画素構造を有する液晶表示装置の画面上には、画像とは異なる線、あるいは点が生じ、表示品位を低下させていた。 On the screen of the liquid crystal display device having a unit pixel structure shown in FIG. 6 [0006], the image is different from the line or a point, resulting, which decreases the display quality. 特に、線状の表示不良は、ドレインラインに沿ったものであり、ドレインライン(16L)のクロストークに起因している。 In particular, the linear display defects, and in line with the drain line, is due to the crosstalk of the drain line (16L). このような、ドレインライン(16L)がクロストークを起こす原因として、ソース・ドレイン間の高抵抗接続が考えられる。 Such drain lines (16L) as the cause of causing cross-talk, can be considered a high resistance connection between the source and drain.

【0007】即ち、製造過程において、ゲート絶縁膜(12)用SiNx、a−Si(13)、エッチングストッパー(14)用SiNxの成膜後、最上層のSiNx [0007] That is, in the manufacturing process, the gate insulating film (12) for SiNx, a-Si (13), after forming the etching stopper (14) for SiNx, the top layer SiNx
をエッチングしてエッチングストッパー(14)を形成することにより、エッチングストッパー(14)以外のa−Si(13)が露出された上、更に、洗浄、乾燥の工程を経て、続くN+a−Si(15)の成膜のためにCVD装置へ搬送される。 By forming the etching stopper (14) is etched, on other than the etching stopper (14) a-Si (13) is exposed, further washing and drying steps, followed by N + a-Si It is conveyed to a CVD apparatus for forming the (15). つまりこれらの過程においてa−Si(13)表面が外気にさらされることになる。 That a-Si (13) surface is exposed to the outside air in these processes.
このため、a−Si(13)の表面に汚染、反応物などが生じ、N+a−Si(15)との界面に残ることになる。 Therefore, contamination on the surface of the a-Si (13), and caused the reaction, will remain at the interface between the N + a-Si (15). このような界面不良は、エッチング不良を招き、エッチング時間のデッドタイムを生じ、エッチング速度が変化する。 Such interfacial defects can lead to etching defects, caused a dead time of the etching time, the etching speed varies. このため、図7に示すように、界面不良の発生した部分には、a−Si(13)のエッチング残り(13R)が発生し、これが、表示電極(16)とドレイン電極線(17)をつなぐような位置に存在すると、 Therefore, as shown in FIG. 7, the generation portion of the interfacial defects, etching residue of a-Si (13) (13R) is generated, which display electrodes (16) and the drain electrode line (17) the presence of the position, such as to connect,
ソース・ドレイン間の高抵抗接続となる。 A high resistance connection between the source and the drain. また、このような高抵抗接続が図8に示すような隣接する表示電極(16)間で生じると、ソース・ソース間の高抵抗接続となり、やはりクロストークを招き、点状の表示不良となる。 Further, when such a high resistance connection occurs between adjacent display electrodes (16) as shown in FIG. 8, becomes high-resistance connection between the source and the source, also lead to cross-talk, a point-like display defect .

【0008】このようなことを防ぐために、エッチング時間を長くしてエッチング残りを無くそうとすると、今度はa−SiとSiNxは比較的エッチング選択比が小さいために、図9に示すようにゲート絶縁膜(12)に僅かの欠陥でもあると、それが増大されて、ピンホール(PH)となり、それがゲート・補助容量電極配線(1 In order to prevent such a problem, if the etching time was increased to try to eliminate the etching residue, for now a-Si and SiNx are relatively etching selection ratio is small, the gate as shown in FIG. 9 If there is also a slight defect in the insulating film (12), it is increased, the pinhole (PH), and the it gate storage capacitor electrode line (1
1)とソース・ドレイン電極配線(17)の交差部で発生すると、両電極配線(11,17)間で層間ショートが発生する問題を招いてしまう。 To occur at the intersection of 1) the source and drain electrode wiring (17), thereby causing the problem of interlayer short circuit occurs between the electrodes wires (11, 17).

【0009】 [0009]

【課題を解決するための手段】本発明はこの課題を解決するために成されたもので、基板上に、第1の導電性薄膜を形成し、これをフォトリソグラフィーを用いてエッチングすることにより、薄膜トランジスタのゲート電極及び前記各ゲート電極を同一行について共通に接続するゲートラインとを形成する工程と、前記ゲート電極及び前記ゲートラインを覆う第1の絶縁性薄膜層を形成する工程と、前記第1の絶縁性薄膜層上に、第1の非単結晶シリコン層を形成する工程と、前記第1の非単結晶シリコン層上に第2の絶縁性薄膜層を形成する工程と、前記第2の絶縁性薄膜層を、フォトリソグラフィーを用いてエッチングすることにより、前記ゲート電極に対応する領域に島状に残す工程と、前記第2の絶縁性薄膜層が島状に残された前記 SUMMARY OF THE INVENTION The present invention has been made in order to solve this problem, on the substrate, by a first conductive thin film is formed, and etched by using a photolithography this a step of forming a step of forming a gate line connecting the gate electrode and the gate electrodes of the thin film transistor in common for the same row, the first insulating thin film layer covering the gate electrode and the gate line, wherein a first insulating thin film layer, forming a first non-single-crystal silicon layer, forming a second insulating film layer to said first non-single-crystal silicon layer, the second 2 of the insulating thin film layer, by etching using photolithography, and thereby leaving the island-shaped region corresponding to the gate electrode, the second insulating thin film layer is left in an island shape the 1の非単結晶シリコン層上に、不純物を含有した第2の非単結晶シリコン層を形成する工程と、前記第2の非単結晶シリコン層及び前記第1の非単結晶シリコン層をフォトリソグラフィーを用いてエッチングして、前記第2の絶縁性薄膜層が島状に残された領域と、これの両側にはみ出されたソース及びドレイン領域に残す工程と、前記第1の絶縁性薄膜層上の、薄膜トランジスタが形成されない領域に、透明導電層からなる液晶駆動用の表示電極を形成する工程と、前記第1の非単結晶シリコン層、前記第2の絶縁性薄膜層、前記第2 On one of the non-single-crystal silicon layer, forming a second non-single-crystal silicon layer containing an impurity, photolithography said second non-single-crystal silicon layer and the first non-single-crystal silicon layer is etched by using the second insulating film layer is left in an island-like region, and thereby leaving the source and drain regions protrude on both sides of this, the first insulating thin film layer of the area where the thin film transistor is not formed, forming a display electrode for driving the liquid crystal formed of a transparent conductive layer, said first non-single-crystal silicon layer, the second insulating thin film layer, the second
の非単結晶シリコン層及び前記表示電極が形成された基板上に、第2の導電性薄膜層を形成し、これをフォトリソグラフィーを用いてエッチングすることにより、前記第2の非単結晶シリコン層のソース及びドレイン領域上に残し、それぞれ薄膜トランジスタのソース電極及び前記ドレイン電極を形成し、前記ソース電極を前記表示電極に接続するとともに、前記ドレイン電極を同一列について共通に接続するドレインラインを形成する工程、とを有する液晶表示装置の製造方法において、前記第2の非単結晶シリコン層及び前記第1の非単結晶シリコン層をエッチングする際、エッチャントとして、SF6、H On a substrate a non-single-crystal silicon layer and the display electrode is formed of a second to form a conductive thin film layer, by etching using a photolithography this, the second non-single-crystal silicon layer leaving the source and drain regions, respectively forming the source electrode and the drain electrode of the thin film transistor, as well as connecting the source electrode to the display electrode, a drain line connecting the drain electrode to the common for the same column step, in the method of manufacturing a liquid crystal display device having a city, when etching the second non-single-crystal silicon layer and the first non-single-crystal silicon layer, as an etchant, SF6, H
e、Hclを含む混合ガスを用い、かつ、Hclの添加量が10〜15%の範囲内にある構成である。 e, using a mixed gas containing Hcl, and a configuration in which the addition amount of Hcl is in the range of 10-15%.

【0010】このように、第2の非単結晶シリコン層と第1の非単結晶シリコン層のエッチングにおいて、エッチャントとして、SF6、He、Hclの混合ガスで、 [0010] In the etching of the thus, the second non-single-crystal silicon layer and the first non-single-crystal silicon layer, as an etchant, SF6, the He, a mixed gas of Hcl,
Hclの添加量を10〜15%の範囲内に調整したものを用いることにより、第1及び第2の非単結晶シリコン層の界面でのエッチング不良が無くされ、エッチング速度の低下が抑えられ、全面にわたって、均質なエッチングが行われる。 The amount of Hcl by using those adjusted in the range of 10-15%, bad etching at the interface of the first and second non-single-crystal silicon layer is eliminated, lowering of the etching rate is suppressed, over the entire surface, a homogeneous etching is performed. このため、非単結晶シリコン層のエッチング残りの生ずることが無くなり、このような非単結晶シリコン層による表示電極とドレインライン間、あるいは、隣接する表示電極間での高抵抗接続が防がれ、表示品位の低下が防止される。 This eliminates that the etching remaining non-single-crystal silicon layer occurs, between such non-single-crystal silicon layer by the display electrode and the drain lines, or a high resistance connection between adjacent display electrodes is prevented, deterioration in display quality is prevented.

【0011】また、この範囲でのHclの添加量では、 [0011] In addition, in the amount of addition of Hcl in this range,
非単結晶シリコン層と絶縁層とのエッチング選択性が十分に高く、非単結晶シリコン層のエッチングにおいて、 Is sufficiently high etch selectivity between the non-single-crystal silicon layer and the insulating layer, the etching of the non-single-crystal silicon layer,
下層の絶縁層に損傷を与えることが無くなる。 There is no damage the underlying insulating layer.

【0012】 [0012]

【発明の実施の形態】続いて、本発明の実施形態を詳細に説明する。 Following DETAILED DESCRIPTION OF THE INVENTION, an embodiment of the present invention in detail. 図1から図5は、製造工程を説明する断面図である。 Figures 1 5 is a sectional view explaining the manufacturing process. これらの図を参照しながら本発明の実施形態にかかる液晶表示装置の製造方法を説明する。 The method of manufacturing a liquid crystal display device according to an embodiment of the reference while the present invention to these drawings will be described. まず、図1で、ガラスなどの透明な基板(10)上には、Crなどの高導電材料をスパッタリングにより1500Åの厚さに積層し、これをフォトリソグラフィーを用いてパターニングすることによりTFTのゲート電極(11 First, in FIG. 1, on a transparent substrate (10) such as glass, laminated to a high conductive material by sputtering of 1500Å thickness of such Cr, a gate of the TFT is patterned by a photolithography which electrode (11
G)、電荷保持用の補助容量電極(11S)、及び、ゲート電極(11G)を同一行について互いに接続するゲートライン(11L)を形成している。 G), the auxiliary capacitance electrode for charge retention (11S), and a gate electrode (11G) forming a gate line (11L) which connects to each other for the same row.

【0013】次に図2において、ゲート・補助容量電極配線(11)を覆う全面にはゲート絶縁膜(12)となるSiNx、TFTのチャンネル層となるa−Si(1 [0013] Next, in FIG. 2, a-Si (1 serving as become SiNx, the channel layer of a TFT gate insulating film (12) over the entire surface covering the gate auxiliary capacitance electrode wire (11)
3)、及び、エッチングストッパー(14)となるSi 3), and, Si serving as an etching stopper (14)
NxをプラズマCVDにより連続で積層し、それぞれ、 The Nx laminated in continuous by plasma CVD, respectively,
3000Å、1000Å、2500Åの厚さに成膜する。 3000Å, 1000Å, is formed to a thickness of 2500Å. そして、最上層のSiNxをエッチングしてゲート電極(11G)に対応する位置に島状に加工し、エッチングストッパー(14)を形成する。 Then, it processed into an island shape in a position corresponding to the gate electrode by etching the uppermost layer of SiNx (11G), to form an etching stopper (14).

【0014】続く図3の工程において、エッチングストッパー(14)が形成された全面に、プラズマCVDによりN+a−Si(15)を積層し、500Åの厚さに成膜する。 [0014] followed by in the step of FIG. 3, the entire surface of the etching stopper (14) is formed, the plasma CVD by stacking a N + a-Si (15), is formed to a thickness of 500 Å. この時、図2の工程で、エッチングによりエッチングストッパー(14)を形成した後、N+a−S At this time, in the step of FIG. 2, after forming an etching stopper (14) by etching, N + a-S
i(15)の成膜のために、CVD装置へ搬送する際、 For forming the i (15), when transporting the CVD apparatus,
一度外気にさらされるため、エッチングストッパー(1 For once is exposed to the outside air, the etching stopper (1
4)が形成されていない全域において、露出されたa− In 4) is not formed throughout the exposed a-
Si(13)の表面に汚染物や反応物が付着している場合があり、その上に積層されたN+a−Si(15)との界面に残留することになる。 May contaminants or reactants to the surface of the Si (13) is attached, and thus remain in the interface between the stacked on the N + a-Si (15).

【0015】そして図4で、このようなN+a−Si [0015] Then, in FIG. 4, such N + a-Si
(15)及びa−Si(13)をフォトリソグラフィーを用いてエッチングすることにより、ゲート電極(11 By etching using photolithography (15), and a-Si (13), a gate electrode (11
G)上付近に島状に残し、TFTのチャンネル・コンタクト層を形成する。 Leaving islands near top G), to form the channel contact layer of the TFT. この時、用いるエッチャントは、S At this time, the etchant used is, S
F6、He、Hclの混合ガスであり、特に、Hclの添加量を10〜15%の範囲内で調整している。 F6, the He, a mixed gas of Hcl, in particular, by adjusting the amount of addition of Hcl in the range of 10-15%. このようなエッチングにより、図3で説明したN+a−Si By this etching, described in FIG 3 N + a-Si
(15)とa−Si(13)との界面に汚染物や反応物が残留していても、エッチングが妨げられず、従ってエッチング速度が変化してエッチング残りが生ずるといったことが無くなる。 (15) and also be residual contaminants or reactants at the interface between a-Si (13), etching is unimpeded, thus it is no such etching residue is generated, the etching rate changes.

【0016】次に、図5に示す如く、ITOをスパッタリングにより1500Åの厚さに成膜し、これをフォトリソグラフィーを用いてエッチングすることにより、ゲート絶縁膜(12)上の、TFTが形成される部分を除く領域に液晶駆動用の表示電極(16)を形成する。 [0016] Next, as shown in FIG. 5, the ITO was deposited to a thickness of 1500Å by sputtering, by etching using a photolithography which, on the gate insulating film (12), TFT is formed in a region excluding a portion that forms a display electrode for driving liquid crystals (16). 表示電極(16)は、ゲート絶縁膜(12)を挟んで前記補助容量電極(11S)と部分的に対向し、電荷保持容量を形成している。 Display electrodes (16), said partially faces the storage capacitor electrode (11S) through the gate insulating film (12) to form a charge storage capacitor. 続いて、Al/Moの積層体をスパッタリングにより7000Å/1000Åの厚さに成膜し、これをフォトリソグラフィーを用いてエッチングすることにより、N+a−Si(15)上にソース電極(17S)及びドレイン電極(17D)、更に、ドレイン電極(17S)を同一列について互いに接続するドレインライン(17L)を形成し、ソース電極(17S) Subsequently, by forming a laminate of Al / Mo to a thickness of 7000 Å / 1000 Å by sputtering, by etching using a photolithography this, N + a-Si (15) a source electrode on the (17S) and the drain electrode (17D), further, a drain electrode (17S) to form a drain line (17L) which connects to each other for the same column, the source electrode (17S)
を表示電極(16)に接続する。 Connected to the display electrode (16) a. 最後に、ソース電極(17S)とドレイン電極(17D)をマスクに、N+ Finally, a source electrode (17S) and drain electrode (17D) as a mask, N +
a−Si(15)の中央部をエッチング除去して、ソース・ドレイン領域に分離する。 The central portion of the a-Si (15) is removed by etching to separate the source and drain regions.

【0017】前述の図4の工程で、N+a−Si(1 [0017] In the aforementioned Fig. 4 step, N + a-Si (1
5)/a−Si(13)のエッチングにおいて、SF In the etching of 5) / a-Si (13), SF
6、He、Hclの混合ガスからなるエッチャントに関して、特に、Hclの流量比を10〜15%に範囲に設定する根拠を以下で説明する。 6, the He, with respect to an etchant comprising a mixed gas of Hcl, in particular, will be described below the rationale for setting the range the flow rate of Hcl to 10-15%. SF6は反応性ガス、H SF6 reactive gas, H
eはキャリアガス、Hclは堆積性ガスである。 e is the carrier gas, is Hcl a deposition gas. Hcl Hcl
はN+a−Si(15)/a−Si(13)の下のゲート絶縁膜(12)を構成するSiNxとのエッチング選択性を出すための材料である。 Is a material for exiting etch selectivity between SiNx constituting the gate insulating film (12) under the N + a-Si (15) / a-Si (13). 即ち、Hclは絶縁物の再形成によりSiNxのエッチングを阻止する方向に作用する。 That, Hcl acts in a direction to prevent the etching of the SiNx by reformation of the insulator.

【0018】まずa−Si及びSiNxのエッチングにおいて、SF6とHeの混合ガスを用い、各々のガスの流量を変えたときのエッチレートと均一性を測定し、表1及び表2を作成した。 [0018] First, in the etching of the a-Si and SiNx, a mixed gas of SF6 and He, the etch rate and uniformity when changing the flow rate of each gas was measured to create Tables 1 and 2. RFパワーはいずれも300 Both RF power is 300
[W]である。 Is [W].

【0019】 [0019]

【表1】 [Table 1]

【0020】 [0020]

【表2】 [Table 2]

【0021】これらの表より、SF6流量が増大するに従って、a−Si、SiNxともにエッチレートが上昇しており、また、a−SiよりもSiNxのエッチングレートが大きく、a−Si/SiNx構造におけるa− [0021] From these tables, according to SF6 flow rate increases, a-Si, SiNx are both etch rate increases, also increases the etching rate of the SiNx than a-Si, in a-Si / SiNx structure a-
Siのエッチングには、更にHclを添加してSiNx The etching of Si, the addition of further Hcl SiNx
との選択性を持たせる必要があることが分かる。 It can be seen that it is necessary to provide a selectivity between. 表1及び表2より、a−Siのエッチング条件として、エッチレートと均一性を考慮して例えば条件を採用し、これにHclを流量比を変えて添加した場合のエッチング特性を調べ表3に示した。 From Table 1 and Table 2, as the etching conditions for a-Si, adopted in consideration of etch rate and uniformity e.g. conditions, this in examining Table 3 the etching characteristics when added by changing the flow rate ratio Hcl Indicated. いずれの場合も、SF6流量は200[sccm]、He流量は200[sccm]、 In either case, SF6 flow rate 200 [sccm], He flow rate is 200 [sccm],
真空度は200[mTorr]、RFパワーは300 The degree of vacuum 200 [mTorr], RF power 300
[W]である。 Is [W].

【0022】 [0022]

【表3】 [Table 3]

【0023】表より、Hclの添加量が多い程、a−S [0023] from the table, the greater the amount of addition of Hcl, a-S
iとSiNxtとのエッチング選択性が高くなることが分かる。 Etch selectivity between i and SiNxt it is can be seen that high. 通常、a−Si/SiNxの構造におけるa−S Usually, a-S in the structure of a-Si / SiNx
iのエッチングにおいては、下地のSiNxへのダメージを少なくするためにはa−SiとSiNxとのエッチレート比が4以上であることが望まれる。 In the etching of the i, in order to reduce damage to the SiNx underlying it is desired that the etching rate ratio of a-Si and SiNx is 4 or more. 一方、Hcl On the other hand, Hcl
添加量が多くなりすぎると今度はa−Siのエッチレートの低下をもたらし、a−Siのエッチング残りの原因ともなる。 Now the amount is too much would result in a decrease of the etching rate of a-Si, also the rest of the cause etching of a-Si. 表3から、a−Si/SiNxのエッチレート比が4以上で、かつ、a−Siのエッチレートが最も高い値を示すのは、条件及びである。 From Table 3, an etch rate ratio of a-Si / SiNx is 4 or more, and exhibits the highest value is the etch rate of a-Si is a condition and. これより、図4における、N+a−Si(15)/a−Si(13) This, in FIG. 4, N + a-Si (15) / a-Si (13)
のエッチング工程において、SF6、He、Hclの混合ガスで、Hclの流量比を10〜15%に範囲に設定したエッチャントを用いることにより、SiNxのエッチングを防ぎながら、a−Siのエッチング残りを無くすことができる。 In the etching process, SF6, the He, a mixed gas of Hcl, by using an etchant which is set in the range the flow rate of Hcl to 10-15%, while preventing etching of SiNx, eliminating etching residue of the a-Si be able to.

【0024】また、表3には、参考例として、Hclの流量比を更に高くした場合を示している。 Further, in Table 3, as a reference example, and it shows the case of further increasing the flow rate of Hcl. エッチング条件は、SF6、He、Hclの流量がそれぞれ、200 Etching conditions, SF6, the He, flow rate of Hcl, respectively, 200
[sccm]、300[sccm]、300[scc [Sccm], 300 [sccm], 300 [scc
m]、真空度が250[mTorr]、RFパワーが4 m], the degree of vacuum is 250 [mTorr], RF power 4
00[W]である。 00 is a [W]. この時、Hclの流量比は37.5 At this time, the flow rate ratio of Hcl 37.5
%であるが、RFパワーを上げているためa−Siのエッチレートは、と同程度の高い値が得られ、また、 Although a is%, the etch rate of a-Si for the increases of the RF power, a high comparable values ​​obtained,
a−Si/SiNxのエッチレート比は25以上と、極めて高くなっている。 Etch rate ratio of a-Si / SiNx is a more than 25, it has been very high.

【0025】ここで、表3の条件でのa−Siのドライエッチングを実際に行った場合と、参考例として示した条件で行った場合について不良個所を評価し、a−S [0025] Here, to evaluate the case of actually performing dry etching of the a-Si under the conditions shown in Table 3, the defective portion in the case of performing under the conditions shown as a reference example, a-S
iのエッチング残りの個数を測定し、表4に示した。 Etching the remaining number of i was measured and shown in Table 4. 測定では、ジャストエッチに対するオーバーエッチ量を2 In the measurement, the over-etching with respect to just etch 2
0%に設定し、また、条件においてオーバーエッチ量を50%に設定した条件による結果も示した。 Set to 0%, also showed results of conditions set the over-etching of 50% in the conditions. また、 Also,
各条件について、工程Aと工程Bでは、エッチングストッパー(14)を形成するSiNxのエッチングにおいて、レジストを異なるコーターにより形成している。 For each condition, the step A and step B, in the etching of the SiNx forming the etching stopper (14) are formed by different coater resist. サンプルは、9枚取りマザーガラス基板における中心部の1枚において、不良個所を検査し、a−Siエッチング残りによるものについてカウントした。 Samples in one center in the nine-up mother glass substrate, inspect the defective portion was counted for by a-Si etching residue.

【0026】 [0026]

【表4】 [Table 4]

【0027】表より、参考例と比べて表3により設定した条件を採用することによりa−Siエッチング残りが減少しており、更に条件よりオーバーエッチ量を増やした条件の方がより減少していることが分かる。 [0027] From Table Reference Examples as compared to have decreased a-Si etching rest by adopting the conditions set by Table 3, reduced more better conditions further increased overetching amount than conditions it can be seen that there. また各種条件において、工程AとBでは、Aの方がエッチング残りが多く、A工程のコーター及び洗浄装置を用いることによりエッチング残りが増えるが、これによっても、エッチングストッパー(14)形成後、N+a−S In various conditions, in step A and B, it is etching the remaining number of A, the etching remainder by using a coater and cleaning device A step increases, which also, an etching stopper (14) after formation, N + a-S
i(15)の成膜時点でエッチング残りの原因が生じていることを示している。 i (15) etch the remaining causes the film forming time of shows that has occurred. しかし、いずれの場合でも、表3の結果を用いた条件設定によりエッチング残りを減らせることが分かる。 However, in any case, it can be seen that to reduce the etching residue by condition setting that uses the result of Table 3. 即ち、SF6、He、Hclの混合ガスで、Hclの添加量を流量比で10〜15%に範囲に設定することにより、a−Si(13)/N+a−S That, SF6, He, a mixed gas of Hcl, by setting the range the amount of Hcl to 10-15% at a flow rate ratio, a-Si (13) / N + a-S
i(15)の界面におけるエッチングデッドタイムを短縮して、エッチングの不均一によるa−Si(13)のエッチング残りを防ぐことができる。 By shortening the etching dead time at the interface of i (15), due to uneven etching can be prevented etching remaining a-Si (13).

【0028】また、Hclの流量比を高くすると、a− [0028] In addition, the higher the flow rate ratio of Hcl, a-
SiとSiNxのエッチング選択性が向上するが、同時に、SiNxとの界面における堆積性がエッチングを妨げる方向に働くため、特に、実際の工程にあっては、N The etching selectivity between Si and SiNx are improved, at the same time, since the deposition at the interface between SiNx acts in a direction to prevent the etching, in particular, in the actual process, N
+a−Si(15)/a−Si(13)界面に残留する汚染や反応物により生じるエッチングの進行の遅れ、即ち、デッドタイムが長くなり、エッチング残りが増えることがわかる。 + A-Si (15) / a-Si (13) delay in progression of the etching caused by pollution and reactants remaining in the interface, i.e., the dead time is long, it can be seen that the etching residues increases. ここで、a−SiとSiNxのエッチレート比の高さを利用して、エッチングオーバー量を多く設定することも可能ではあるが、通常でも、エッチングのばらつきを考慮して20%程度のオーバー量をとっているため、更に、デッドタイムの分を付加すると、オーバー量は50〜100%にもなり、スループットの低下をもたらすことになる。 Here, by utilizing the height of the etch rate ratio of a-Si and SiNx, although it is possible to set many of the etching over the amount, in general, over the amount of about 20% in consideration of the variation in the etching since the taking, further, adding a minute dead time, the over amount becomes even 50-100%, it will result in a reduction in throughput. 従って、N+a−Si(15) Accordingly, N + a-Si (15)
/a−Si(13)のエッチングは、SF6、He、H / Etching of a-Si (13) is, SF6, He, H
clの混合ガスで、Hclの流量比を10〜15%に範囲に設定したエッチャントを用いるのが、歩留まり、コストの点で最良である。 A mixed gas of cl, to use an etchant that is set in the range the flow rate of Hcl in 10-15% yield, is the best in terms of cost.

【0029】 [0029]

【発明の効果】以上の説明から明らかな如く、本発明は、TFTのチャンネル・コンタクト層を構成するN+ As is clear from the above description, the present invention constitutes a channel contact layer of TFT N +
a−Si/a−Siのエッチングにおいて、SF6とH In the etching of the a-Si / a-Si, SF6 and H
eの混合ガスに、流量比10〜15%のHclを添加するものである。 A mixed gas of e, is to add the flow rate 10-15% Hcl. これにより、a−Siの下地であるSi Si As a result, as a base of a-Si
Nxとの十分なエッチング選択性が得られて、ゲート絶縁膜のエッチングが抑えられ、膜欠陥に起因する層間ショートが防がれるとともに、a−SiとN+a−Siの界面にけるエッチング阻止作用によりa−Siのエッチング残りが生じるのが防がれ、エッチング残りによるソース・ドレイン間、及び、ソース・ソース間の高抵抗接続が無くされ、クロストーク現象による表示品位の低下が防がれる。 Sufficient etch selectivity is obtained with Nx, suppresses etching of the gate insulating film, with the interlayer short circuit is prevented due to film defects, etch stop kicking the interface of a-Si and N + a-Si that etching residue of the a-Si occurs is prevented by the action, between the source and the drain due to the etching remainder, and is eliminated high resistance connection between the source and the source, degradation in display quality due to cross-talk phenomenon can be prevented .

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】液晶表示装置の製造方法を示す工程図である。 1 is a process diagram showing a manufacturing method of a liquid crystal display device.

【図2】液晶表示装置の製造方法を示す工程図である。 2 is a process diagram showing a manufacturing method of a liquid crystal display device.

【図3】液晶表示装置の製造方法を示す工程図である。 3 is a process diagram showing a manufacturing method of a liquid crystal display device.

【図4】液晶表示装置の製造方法を示す工程図である。 4 is a process diagram showing a manufacturing method of a liquid crystal display device.

【図5】液晶表示装置の製造方法を示す工程図である。 5 is a process diagram showing a manufacturing method of a liquid crystal display device.

【図6】液晶表示装置の平面図と断面図である。 6 is a plan view and a sectional view of the liquid crystal display device.

【図7】従来の液晶表示装置の問題点を示す断面図である。 7 is a sectional view showing a problem of the conventional liquid crystal display device.

【図8】従来の液晶表示装置の問題点を示す断面図である。 8 is a sectional view showing a problem of the conventional liquid crystal display device.

【図9】従来の液晶表示装置の問題点を示す断面図である。 9 is a sectional view showing a problem of the conventional liquid crystal display device.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 基板 11 ゲート・補助容量電極配線 12 ゲート絶縁膜 13 a−Si 14 エッチングストッパー 15 N+a−Si 16 表示電極 17 ソース・ドレイン電極配線 10 substrate 11 Gate auxiliary capacitance electrode line 12 gate insulating film 13 a-Si 14 etching stopper 15 N + a-Si 16 display electrode 17 source and drain electrode wirings

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 基板上に、第1の導電性薄膜を形成し、 To 1. A substrate, a first conductive thin film,
    これをフォトリソグラフィーを用いてエッチングすることにより、薄膜トランジスタのゲート電極及び前記各ゲート電極を同一行について共通に接続するゲートラインとを形成する工程と、 前記ゲート電極及び前記ゲートラインを覆う第1の絶縁性薄膜層を形成する工程と、 前記第1の絶縁性薄膜層上に、第1の非単結晶シリコン層を形成する工程と、 前記第1の非単結晶シリコン層上に第2の絶縁性薄膜層を形成する工程と、 前記第2の絶縁性薄膜層を、フォトリソグラフィーを用いてエッチングすることにより、前記ゲート電極に対応する領域に島状に残す工程と、 前記第2の絶縁性薄膜層が島状に残された前記第1の非単結晶シリコン層上に、不純物を含有した第2の非単結晶シリコン層を形成する工程と、 前記第2の非単結晶シ By etching using photolithography which includes the steps of forming a gate line connecting the gate electrode and the gate electrodes of the thin film transistor in common for the same row, the first covering the gate electrode and the gate line forming an insulating thin film layer, the first insulating thin film layer, forming a first non-single-crystal silicon layer, a second insulating said first non-single-crystal silicon layer forming a sexual thin layer, the second insulating thin film layer, by etching using photolithography, and thereby leaving the island-shaped region corresponding to the gate electrode, the second insulating the thin film layer island shape remaining said first non-single-crystal silicon layer, forming a second non-single-crystal silicon layer containing an impurity, said second non-single-crystal sheet コン層及び前記第1の非単結晶シリコン層をフォトリソグラフィーを用いてエッチングして、前記第2の絶縁性薄膜層が島状に残された領域と、これの両側にはみ出されたソース及びドレイン領域に残す工程と、 前記第1の絶縁性薄膜層上の、薄膜トランジスタが形成されない領域に、透明導電層からなる液晶駆動用の表示電極を形成する工程と、 前記第1の非単結晶シリコン層、前記第2の絶縁性薄膜層、前記第2の非単結晶シリコン層及び前記表示電極が形成された基板上に、第2の導電性薄膜層を形成し、これをフォトリソグラフィーを用いてエッチングすることにより、前記第2の非単結晶シリコン層のソース及びドレイン領域上に残し、それぞれ薄膜トランジスタのソース電極及び前記ドレイン電極を形成し、前記ソース電極を Is etched by using the configuration layer and photolithography said first non-single-crystal silicon layer, and the second region where the insulating film layer is left in an island shape, the source and drain protrude on both sides of this a step of leaving the area, the upper of the first insulating thin film layer, in a region where the thin film transistor is not formed, forming a display electrode for driving the liquid crystal formed of a transparent conductive layer, said first non-single-crystal silicon layer the second insulating film layer, said second non-single-crystal silicon layer and the display on the substrate on which electrodes are formed, a second conductive thin film layer is formed, etching using photolithography this by leaving the source and drain regions of said second non-single-crystal silicon layer, respectively to form the source electrode and the drain electrode of the thin film transistor, the source electrode 前記表示電極に接続するとともに、前記ドレイン電極を同一列について共通に接続するドレインラインを形成する工程、とを有する液晶表示装置の製造方法において、 前記第2の非単結晶シリコン層及び前記第1の非単結晶シリコン層をエッチングする際、エッチャントとして、 While connected to the display electrode, the step of forming a drain line connecting the drain electrode to the common for the same column, in the method of manufacturing a liquid crystal display device having a city, the second non-single-crystal silicon layer and the first the non-single-crystal silicon layer during the etching, as etchant,
    SF6、He、Hclを含む混合ガスを用い、かつ、H SF6, the He, using a mixed gas containing Hcl, and, H
    clの流量比を10〜15%の範囲内にしたことを特徴とする液晶表示装置の製造方法。 Method of manufacturing a liquid crystal display device being characterized in that the flow rate ratio of cl in the range of 10-15%.
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