JPH09130406A - Ａｔｍインタフェース、そのインターフェースを備えるコンピュータシステム及びそのインターフェースでａｔｍセルを生成する方法 - Google Patents

Ａｔｍインタフェース、そのインターフェースを備えるコンピュータシステム及びそのインターフェースでａｔｍセルを生成する方法

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JPH09130406A
JPH09130406A JP24851796A JP24851796A JPH09130406A JP H09130406 A JPH09130406 A JP H09130406A JP 24851796 A JP24851796 A JP 24851796A JP 24851796 A JP24851796 A JP 24851796A JP H09130406 A JPH09130406 A JP H09130406A
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Soeren S Christensen
セーレン・エス・クリステンセン
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Sun Microsystems Inc
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Abstract

(57)【要約】 【課題】 ネットワーク、ワークステーションの変更に
対応できる非同期転送モード（「ＡＴＭ」）インタフェ
ースを提供する。 【解決手段】 アドレス指定素子を使用して、１つまた
は複数の記憶アドレスを記憶素子に送信することによっ
てＡＴＭセルの生成を開始する。アドレス指定素子にア
クセス可能な記憶素子を使用して、記憶アドレスに対応
する少なくとも１つのデータグラムを記憶し、後で少な
くとも１つのデータグラムをセル生成素子に出力する。
セル生成素子は、少なくとも１つのデータグラムを受信
しＡＴＭセルを生成するために、記憶素子に結合され
る。最後に、アドレス指定素子とセル生成素子とに制御
素子が結合され、その動作を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通信システムに関す
る。具体的には、本発明は、様々なタイプのワークステ
ーションまたはネットワークあるいはその両方に対応す
るように容易に変更可能な非同期転送モード分割および
組立てインタフェース（ＡＴＭインタフェース）に係わ
る。
【０００２】
【従来の技術】最近２０年間、コンピュータ製造会社は
一般に、分散共用ネットワーク（たとえばローカル・エ
リア・ネットワーク）に対応する資源を製造している。
これらの分散ネットワークによって、一般には１つのデ
ータ・タイプに限られた形式の情報を複数の資源間で共
用することができる。しかし、マルチメディア通信の登
場に伴い、現在ではネットワークは複数のデータ・タイ
プをサポートする必要がある。その結果、ネットワーク
製造業者は非同期転送モード（ＡＴＭ）ネットワーク・
システムに力を注ぐ傾向がある。
【０００３】図１および図２を参照すると、従来のＡＴ
Ｍネットワーク・システム１００は、従来のＡＴＭイン
タフェース１１５および物理装置１２０を介してネット
ワーク１１０（たとえば光ファイバ、ツイスト・ペア、
またはその他の従来の媒体）に結合されたワークステー
ション１０５を含む。従来のＡＴＭインタフェース１１
５および物理装置１２０は、周知の標準ＡＴＭ「Ｕｔｏ
ｐｉａ」インタフェース１３０（すなわちユニバーサル
・テスティング・オペレーション・インタフェース・フ
ォアＡＴＭ）に従って構成された複数の単方向通信回線
１２５を介して相互に接続される。これによって、ＡＴ
Ｍインタフェース１１５と物理装置１２０との間の互換
性が保証される。
【０００４】従来のＡＴＭインタフェース１１５および
物理装置１２０の１つの重要な機能は、情報の「データ
グラム」をネットワーク１０５がサポートする第１のデ
ータ・タイプから、後で他のデータ・タイプに転送する
ことができる標準形式（たとえばＡＴＭセル）に正確に
変換することである。本出願全体を通じて、「データグ
ラム」とは一連の複数の情報ビットであると一般に定義
する。
【０００５】一般には、図２に示すようにワークステー
ション１０５は内部的にデータを、「サービス・データ
単位（ＳＤＵ）」１９０と一般に呼ばれる任意の長さを
有するデータグラムとして処理する。その後で、ＳＤＵ
をネットワーク１１０に結合された遠隔地にある装置に
送信するために、ワークステーション１０５がＳＤＵ１
９０に対して操作を行ってそこからプロトコル・データ
単位（ＰＤＵ）１９１を生成する。ＰＤＵ１９１は可変
ビット長であり、少なくともＳＤＵ１９０と、ＰＤＵ１
９１を完全に「埋める」ために使用するパディング１９
２と、制御情報１９３と、送信中にエラーが発生してい
ないことを検査するために使用する巡回冗長チェックワ
ード１０４などの情報のバイトとが含まれるようになっ
ており、それぞれ一般に「ＰＡＤ」情報、「ＣＮＴＬ」
情報、および「ＣＲＣ」情報と呼ばれる。
【０００６】従来のＡＴＭインタフェース１１５は、Ｐ
ＤＵ１９１のサイズに応じてＰＤＵ１９１を少なくとも
１つのＡＴＭセル１９５に変換する。ＰＤＵ１９１が最
大４０バイトのデータを有する場合、従来のＡＴＭイン
タフェース１１５は１個のＡＴＭセルを生成する。それ
以外の場合、従来のＡＴＭインタフェース１１５は、一
連のＡＴＭセルを生成し、その一連のＡＴＭセルの最後
のセルのみがＣＮＴＬ情報１９３とＣＲＣ１９４を含
み、多くても最後の２つのＡＴＭセルがＰＡＤ情報１９
２を含む。
【０００７】図２を参照すると、各ＡＴＭセル１９５
は、その対応するＡＴＭセル１９５の指定された「宛
先」場所を示す４バイトのヘッダ１９６と、ヘッダ送信
中のエラーを監視するために使用する１つのエラー・バ
イト１９７を含む。エラー・バイト１９７は、物理装置
１２０（後述）の物理層によって供給される。さらに、
各ＡＴＭセル１９５は、前述のように最後の数個のＡＴ
ＭセルまでＰＤＵ１９１のデータのみが含まれた４８バ
イトの「ペイロード」１９８を含む。
【０００８】図１に戻って参照すると、物理装置１２０
は、物理層１３５と物理媒体依存部（ＰＭＤ）１４０と
から成り、集合的に送信器と受信器の両方として機能し
てネットワーク１１０とワークステーション１０５との
間で情報を伝搬する。送信操作関しては、従来のＡＴＭ
インタフェース１１５がＡＴＭセルを物理層１３５に順
次に送信する。物理層１３５はそれらのＡＴＭセルをＰ
ＭＤ１４０に入力されるビット・ストリームに変換す
る。ＰＭＤ１４０は、ネットワーク１１０が使用する特
定のデータ・タイプに応じてビット・ストリームをフォ
ーマットする。受信操作の場合は、物理装置１２０はこ
の逆の動作を行う。
【０００９】具体的には、従来のＡＴＭインタフェース
１１５は受信信号経路１４６と送信信号経路１４７を備
え、その両方とも、記憶キュー（たとえば先入れ先出し
「ＦＩＦＯ」キュー）と組合わさって機能する１対の状
態機械を直列に備える。受信信号経路１４６の場合、受
信器（ＲＸ）状態機械１５０が物理層１３５からＡＴＭ
セルを受信する。次にＲＸ状態機械１５０は、（ｉ）Ａ
ＴＭセルのヘッダ部を除去し、（ii）ＡＴＭセルのペイ
ロードに対してＣＲＣ計算を行い、送信エラーがない場
合は、（iii）ペイロードを第１の記憶キュー（たとえ
ば先入れ先出しキュー）１５５に転送する。適切な制御
信号を受け取ると、第１の記憶キュー１５５はそのペイ
ロードをシステム・バス・インタフェース１７０を介し
てシステム・バス１６５上に転送し、記憶素子１４５に
適切に記憶される。この転送は第１のインタフェース状
態機械１６０によって制御される。
【００１０】さらに、送信信号経路１４７の場合、記憶
素子１４５が情報を、システム・バス・インタフェース
１７０を介して転送するようにアドレス指定してシステ
ム・バス１６５上に置き、第２の記憶キュー１８０に入
れる。第２のインタフェース状態機械１７５の制御によ
り、第２の記憶キュー１８０がその情報を送信器（Ｔ
Ｘ）状態機械１８５に出力し、Ｕｔｏｐｉａインタフェ
ース１３０を介して物理装置１２０に転送する。
【００１１】
【発明が解決しようとする課題】この実施態様のＡＴＭ
インタフェースにはいくつかの欠点がある。１つの欠点
は、従来のＡＴＭインタフェースはワークステーション
または選択されたネットワークあるいはその両方の、異
なる機能に合わせて容易に変更可能（すなわちスケーラ
ブル）ではないことである。たとえば、ネットワークの
動作速度が毎秒６１６メガビット（Ｍｂｐｓ）から毎秒
１．２ギガビット（Ｇｂｐｓ）に向上する場合、向上し
たスループットに対応するように従来のＡＴＭインタフ
ェースのアーキテクチャ全体を完全に設計し直すことが
恐らく必要になる。
【００１２】もう１つの理由は、従来のＡＴＭインタフ
ェースが「再使用可能」ではないこと、すなわち、アー
キテクチャが多様なワークステーション構成およびネッ
トワーク構成をサポートしないことである。
【００１３】他の欠点は、従来のＡＴＭインタフェース
はスケジューリング技法を使用せずに、ワークステーシ
ョンのシステム・バスの所有権をめぐる調停を行うこと
である。これによって、送信素子と受信素子の間で調停
問題が起こることがある。したがって、上記の欠点を克
服するＡＴＭインタフェースを提供することが望ましい
であろう。
【００１４】
【課題を解決するための手段】本発明は、少なくとも１
つのＡＴＭセルを生成するために使用するスケーラブル
な非同期転送モード（ＡＴＭ）インタフェースに関す
る。このＡＴＭインタフェースは、アドレス指定素子
と、記憶素子と、セル生成素子とを備える。アドレス指
定素子を使用して、少なくとも１つの記憶アドレスを記
憶素子に送信することによってＡＴＭセルの生成を開始
する。アドレス指定素子はスケジューラとアドレス生成
器とを備えることができるものと企図される。
【００１５】記憶素子にはアドレス指定素子がアクセス
することができ、記憶アドレスに対応する少なくとも１
つのデータグラムを記憶するために使用され、後で少な
くとも１つのデータグラムをセル生成素子に出力する。
さらに、セル生成素子は、少なくとも１つのデータグラ
ムを受信し、ヘッダと、少なくとも１つのデータグラム
を含むペイロードとを含むＡＴＭセルを生成するために
記憶素子に結合される。セル生成素子はペイロードを生
成するペイロード生成器とヘッダを生成するヘッダ生成
器を備えるものと企図される。
【００１６】最後に、アドレス素子と記憶素子とセル生
成素子とが組み合わさってＡＴＭセルを正しく生成する
ように、アドレス素子とセル生成素子を制御するため
に、アドレス素子とセル生成素子に制御素子が結合され
る。
【００１７】本発明の特徴と利点は、以下の本発明の詳
細な説明から明らかになろう。
【００１８】
【発明の実施の形態】以下の詳細な説明で、本明細書で
はＡＴＭ通信ネットワークをスケーラブルかつ再使用可
能にすることができるＡＴＭ分割および組立てインタフ
ェースを開示する。本出願には、スケジューラ、アドレ
ス生成器、ペイロード生成器などの特定の構成など多く
の特定の詳細が記載されている。しかし、当業者には、
これらの特定の詳細を組み込まなくても本発明を実施す
ることができることは明らかであろう。さらに、本発明
が不必要にわかりにくくならないようにするため、周知
の回路などについては詳細に記載していない場合がある
ことに留意されたい。
【００１９】詳細な説明では、特定の制御回路および信
号表現について説明するためにいくつかの用語を頻繁に
使用するが、それらの用語について本明細書で定義す
る。「状態機械」とは、典型的には同期的性質を持ち、
少なくとも１つの出力を「インテリジェントに」生成す
るために、入力を受け取ってそれをその自蔵状態情報と
組み合わせる従来の論理回路の組合せである。「セレク
タ」とは、複数の入力のうちの１つを選択的に出力する
ように構成された１つまたは複数の従来の多重化論理ゲ
ートである。「事象」とは、特定の時点に発生するよう
に予め定められた動作である。「線」とは、２つの電子
素子間の電気的および機械的な接続または複式独立接続
である。
【００２０】図３を参照すると、本発明を使用するワー
クステーション２００の実施形態が図示されている。ワ
ークステーション２００は一般に、複数のバス・エージ
ェント２１０間で情報を伝達するためのアドレス線、デ
ータ線、および制御線を含むシステム・バス２０５を備
える。複数のバス・エージェント２１０は、ホスト・プ
ロセッサ２１５と、ホスト・メモリ２２０と、複数の入
出力（Ｉ／Ｏ）装置２２５と、ネットワーク・モジュー
ル２３０とを含むがこれらには限定されない。それらは
すべてシステム・バス２０５を介して相互に結合されて
いる。これらのバス・エージェント２１５〜２３０は、
米国カリフォルニア州マウンテンビューのサン・マイク
ロシステムズ社製のものを含むほとんどの汎用ワークス
テーションに見られるものである。
【００２１】本出願に最も関連があるのは、ＡＴＭ分割
および組立てインタフェース（ＡＴＭインタフェース）
３００と物理装置４００を含むネットワーク・モジュー
ル２３０である。ＡＴＭインタフェース３００と物理装
置４００を組み合わせて使用して、ワークステーション
２００が、光ファイバ、ツイスト・ペアなどの媒体を有
するネットワーク２５０との間で情報を送受信すること
ができる。ＡＴＭインタフェース３００は物理装置４０
０との間のデータの送受信をサポートするが、わかりや
すいように、データ伝送路に関係する動作についてのみ
説明する。
【００２２】次に図４を参照すると、ＡＴＭインタフェ
ース３００は、スケジューラ３１０と、アドレス生成器
３３０と、ホスト・メモリのうちの割り振られた部分
（「割振りホスト・メモリ」）３４０と、ペイロード生
成器３５０と、ヘッダ生成器３７０と、制御装置３８０
とを備える。制御装置３８０は、制御線３８１〜３８４
を介してスケジューラ３１０とアドレス生成器３３０と
ペイロード生成器３５０とヘッダ生成器３７０とにそれ
ぞれ結合されている。制御装置３８０は、システム・ソ
フトウェアを実行するホスト・プロセッサ（図示せず）
から制御情報を受け取り、その制御情報をこれらの制御
線３８１〜３８４を介して伝搬して、スケジューラ３１
０、アドレス生成器３３０、ペイロード生成器３５０、
およびヘッダ生成器３７０内のテーブル、レジスタ、お
よびローカル・メモリを維持する。
【００２３】スケジューラ３１０は、通信線３０１およ
び３０２を介してアドレス生成器３３０および遅延素子
３４５に結合されている。これらの通信線３０１および
３０２の構造は、データ・バス線の本数によって異な
り、アドレス生成器３３０と遅延素子３４５の両方にデ
ータ（サイズは１バイトであることが好ましい）を送信
する。このデータは、０から２５５までの値のテーブル
索引として機能するチャネル番号として使用される。チ
ャネル番号は、そのチャネル番号に割り振られているデ
ータ・ビット数に応じた任意の範囲の値を有することが
できるものと企図される。
【００２４】アドレス生成器３３０はスケジューラ３１
０からチャネル番号を受信し、そのチャネル番号をアド
レスに変換する。アドレスは、割り振られたホスト・メ
モリ３４０を形成する限定されたアドレス空間内の事前
選定された量のメモリ（すなわち項目）の一義的アドレ
スであることが好ましい。アドレス生成器３３０は、割
り振られたホスト・メモリ３４０に通信線３０３を介し
て結合されており、適切な「ＲＥＡＤ」制御信号の付い
たアドレスを割り振られたホスト・メモリ３４０に送信
する。さらに、アドレス生成器３３０は、必要に応じて
１個または一連のＡＴＭセルを組み立てる際に使用する
ために、制御線３０４を介してペイロード生成器３５０
に転送されるいくつかの制御信号を内部的に生成する。
便宜上、以下の説明では、ＡＴＭセルが１個のみ必要な
状況に焦点を合わせる。
【００２５】アドレス生成器３３０からアドレスを受信
すると、割り振られたホスト・メモリ３４０はそのアド
レスに対応するデータグラムを検索し、そのダイアグラ
ムを通信線３０５を介してペイロード生成器３５０に送
信する。このダイアグラムを格納する方式は、アドレス
生成器３３０がその読取りアドレスを更新する方法に対
応する。ペイロード生成器３５０内へのダイアグラムの
送信と同期して、遅延素子３４５もペイロード生成器３
５０にチャネル番号を入力する。これは、アドレス生成
器３３０からの情報が割り振られたホスト・メモリ３４
０からの検索データとして現れる伝搬時間にほぼ対応す
るように、遅延素子３４５に関連する遅延を構成するこ
とによって実現することができる。
【００２６】その後で、ペイロード生成器３５０は、割
り振られたホスト・メモリ３４０からのデータグラムを
ＣＮＴＬ情報およびＣＲＣ、必要であればデータグラム
に追加されたＰＡＤ情報を備えたＡＴＭセルにフォーマ
ットする。それによりＡＴＭセルのペイロードを形成す
る。次に、ペイロード生成器３５０はそのペイロードを
ペイロード通信線３６６を介して主セレクタ素子３６５
に出力する。
【００２７】ＡＴＭセルのヘッダはヘッダ生成器３７０
に格納される。ヘッダ生成器３７０は、システム・ソフ
トウェアによって維持されるローカル・メモリである。
このローカル・メモリは、「テーブル」形式に従ってい
くつかの項目に分けられており、通信線３０６を介して
送信されるチャネル番号によって項目のうちの１つが選
択される。ヘッダ生成器３７０はそれに応答して、選択
された項目に格納されているヘッダを通信線３６８を介
して出力し、主セレクタ素子３６５に送る。セレクタ素
子３６５は、制御線３６７を介したペイロード生成器３
５０により制御されてヘッダとペイロードを結合し、Ａ
ＴＭセルを生成する。
【００２８】図５を参照する。対応する１つまたは一連
のＡＴＭセルの生成を開始する１つのまたは一連の事象
を生成するために、スケジューラ３１０が使用される。
スケジューラ３１０は少なくとも１つのスケジューラ素
子を含むが、ＡＴＭセルの生成を迅速化するために、図
のように、それぞれが１つまたは一連の事象を生成する
ことができる複数のスケジューラ素子３１１ａ〜３１１
ｍ（「ｍ」は任意の数）を含むことが好ましい。スケジ
ューラ素子３１１ａ〜３１１ｍのそれぞれは、選択され
たアルゴリズムと優先順位方式のプロトコルに従ってト
ラヒックを制御するように構成された非同期論理ゲート
の集まりである。たとえば、スケジューラ素子は、固定
ビット・レート・スケジューラ素子（「ＣＢＲスケジュ
ーラ」）、可変ビット・レート・スケジューラ素子
（「ＶＢＲスケジューラ」）または他の任意の周知のス
ケジューラを含むことができる。スケジューラ３１０は
スケーラブルであり、したがってＡＴＭネットワーク・
システムに必要な任意の数のスケジューラ素子を実装
し、構成することができる。
【００２９】スケジューラ素子３１１ａ〜３１１ｍは、
スケジューラ素子３１１ａ〜３１１ｍのうちで最高の優
先順位を有する１つのスケジューラからチャネル番号を
出力する優先順位方式のスケジューリング機構３１３
（たとえばラウンドロビン・スケジューリング機構）
に、伝送線３１２ａ〜３１２ｍを介してそれぞれに対応
して結合されている。各スケジューラ素子３１１ａ〜３
１１ｍに付随する優先順位は、ソフトウェアを使用して
動的に変更可能である。
【００３０】例示のために、スケジューラ素子３１１ａ
を第１の優先順位「Ｐ１」（最高）を有するＣＢＲスケ
ジューラとし、スケジューラ素子３１１ｂを第２の優先
順位「Ｐ２」を有するＶＢＲスケジューラとし、「Ｐ
２」には「Ｐ１」より低い優先順位が割り当てられてい
るものとする。したがって、ＣＢＲスケジューラ３１１
ａが動作中の場合は常にそのチャネル番号が優先順位方
式スケジューリング機構３１３から出力される。ＣＢＲ
スケジューラ３１１ａが動作中でない場合、優先順位方
式スケジューリング機構３１３は、ＶＢＲスケジューラ
３１１ｂが動作中であるか否かを調べ、動作中の場合は
ＶＢＲスケジューラ３１１ｂから生成されたチャネル番
号を出力する。同じプロセスが、異なる優先順位を有す
るすべてのスケジューラ素子３１１ａ〜３１１ｍについ
て行われる。
【００３１】図６Ａに示すように、ＣＢＲスケジューラ
３１１ａは、たとえば「チャネル１」〜「チャネル５」
として識別されている複数のチャネル番号を、図のよう
に、固有アドレス項目３１５〜３１９に格納するメモリ
参照テーブルであることが好ましい。優先順位方式スケ
ジューリング機構３１３にどのチャネル番号を出力する
かは、ホスト・プロセッサが制御線３８１を介してアド
レス項目の１つを選択することによって制御する。別法
として、ＣＢＲスケジューラ３１１ａが、チャネル番号
を格納する複数のレジスタを含む環状バッファを備える
こともできる。
【００３２】図６Ｂに示すように、ＶＢＲスケジューラ
３１１ｂはタイマ・モジュール（たとえばカウンタ）３
２０とトークン記憶モジュール３２５を含み、それらが
組み合わさって機能して、通信線３０１を介して伝搬す
るＡＴＭセル・トラヒックを制御する。本明細書では、
「トークン」とは、ＡＴＭセルが送信を要求しているこ
とを示すためにＶＢＲスケジューラ３１１ｂが使用す
る、抽象的な測定値を表す。
【００３３】トークン・モジュール３２０は、ＡＴＭ通
信ネットワークを通るＡＴＭセルの所望の伝送速度（す
なわち「ドリップ・レート」）を表す一連のトークンを
生成するようにプログラム可能である。ドリップ・レー
トは、「ドリップ」レートがＡＴＭネットワークの所望
の速度を４８バイト（すなわちＡＴＭセルのサイズ）で
割った商と等しくなるように信号線３２１の活性化と不
活性化を構成することによって得られる。信号線３２１
の活性化と不活性化は信号線３８１によって制御され
る。たとえば、ＡＴＭネットワークの所望の速度が毎秒
６２２メガビット（「ＭＢ／ｓ」）の場合、ドリップ・
レートは以下のようになる。 （４８バイト×８ビット／バイト）／（６２２ＭＢ／
ｓ）＝（３８４／６２２，０００，０００）秒≒６１７
ナノ秒
【００３４】トークン記憶モジュール３２５は、タイマ
・モジュール３２０からの所定の数のトークンを格納す
るキューである。この所定の数（すなわちキュー・サイ
ズ）は、バースト（すなわち連続して）転送することが
できるＡＴＭセルの数を示すために、制御線３８１に基
づいて信号線３２６を介してロードされる。トークンは
タイマ・モジュール３２０から信号線３２２を介して入
力され、キューを「満たす」。トークン記憶モジュール
３２５に格納されているトークンの１つに関連するＡＴ
ＭセルがＡＴＭインタフェースから出力されると、トー
クン・ディクリメント線３２７がアサートされ、トーク
ン記憶サイズが１だけ減少する。トークン数がキュー・
サイズを超える場合、トークンは廃棄され、ＡＴＭネッ
トワーク・システムはその意図したドリップ・レートを
達成することができない。これは、キュー・サイズを所
定数より大きくプログラミングし直すことによって修正
することができる。
【００３５】図７を参照すると、アドレス生成器３３０
によって行われるデータ伝送が図示されている。アドレ
ス生成器３３０は、第１のローカル記憶素子３３１と、
第２のローカル記憶素子３３２と、増分カウンタ３３３
と、減分カウンタ３３４と、状態機械３３５とを備え
る。第１および第２のローカル記憶素子３３１および３
３２は両方とも所定のメモリ量を備え、両方を合わせて
ホスト・メモリのメモリ・サイズよりかなり小さい。こ
のメモリを使用して、それぞれが所定のビット長のデー
タグラムを格納する任意の数の項目を有するテーブルを
サポートする。わかりやすいように、これらのローカル
記憶素子３３１および３３２は、（ｉ）チャネル番号を
受信する「Ｉ」と符号づけしてある少なくとも１つの入
力端子と、（ii）増分カウンタ３３３または減分カウン
タ３３４からそれぞれ増加したアドレスまたは減少した
ペイロードのバイト・カウントを受け取る「Ｕ」と符号
づけしてある更新入力端子と、(iii）割り振られたホス
ト・メモリに記憶アドレス、または状態機械３３５に減
少したペイロード・バイト・カウントを送信する（図４
参照）「Ｏ」と符号づけされた出力端子とを有するブロ
ック要素として表してある。
【００３６】具体的には、スケジューラは通信線３０１
を介してチャネル番号を第１と第２の両方のローカル記
憶素子３３１および３３２の「Ｉ」入力に入力する。第
１のローカル記憶素子３３１はそのチャネル番号を索引
として使用し、割り振られたホスト・メモリ内に格納さ
れている、ＡＴＭセルの形成に必要なデータグラムを得
るために使用する記憶アドレスを入手する。同様に、第
２のローカル記憶素子３３２も所定量のメモリである。
しかし、このメモリは、現行ＡＴＭセルの「ペイロー
ド」を形成するために転送すべき残りのバイト数を維持
するために使用される。
【００３７】アドレス生成器３３０は割り振られたホス
ト・メモリからどのデータ記憶場所を読み取るべきかを
示す情報を保持するので、アドレス生成器３３０は、割
り振られたホスト・メモリから必要なデータを読み出す
ためと、ＡＴＭセルの「ペイロード」を適切に構成する
ために必要なアドレス指定シーケンスを生成しなければ
ならない。このアドレス指定シーケンスは第１のローカ
ル記憶素子３３１が通信線３０３でチャネル番号に関連
する第１のアドレスを転送することによって実現され
る。第１のアドレスは、割り振られたホスト・メモリが
第１のアドレスに関連するバイト数を供給するために使
用する（「供給バイト」）。一方、第２のローカル記憶
素子３３２は、チャネル番号を使用して、転送すべきバ
イト数から供給バイト数を減少させ、それによって転送
すべき残りバイト数を計算する。この数が第２のローカ
ル記憶素子３３２に格納し戻されるとともに、第１のア
ドレスが増加されて第１のローカル記憶素子に戻され
る。
【００３８】状態機械３３５は、制御線３３７〜３３９
を介して伝搬されるＲＥＡＤ、ＥＮＤ、およびＰＡＤ制
御信号を制御する。ＲＥＡＤ制御信号は、メモリからの
読出しが要求されていることを示し、割り振られたホス
ト・メモリ３４０が現行記憶アドレスで応答すべきであ
ることを示す。さらに、ＥＮＤ制御信号は、ＡＴＭセル
の「ペイロード」に関連するデータの送信が完了したこ
とを示す。
【００３９】ＰＡＤ制御信号は、ＡＴＭセルを正しく満
たすためにパディングが必要であることを示す。ペイロ
ード生成器（図４および図８参照）が、データグラムを
形成するデータのバイト数を監視することによって実際
のパディングを行う。データグラムが４０足す４８掛け
る“ｋ”バイト（４０＋４８דｋ”バイト、ここで
“ｋ”は整数）に等しいサイズの場合、ペイロード生成
器はパディング操作を行う必要がない。そうでない場合
は、データグラムはパディングを必要とする。
【００４０】一般に、パディングが必要なのは最後のＡ
ＴＭセルのみである。例外として、ペイロードを挿入し
た後で、ＡＴＭセルの最後の４バイトにＣＲＣを追加す
るのに十分な残りスペースがＡＴＭセル内にない場合、
一連のＡＴＭセルのうちの最後の２つのＡＴＭセルで必
要になることがある。その場合、アドレス生成器はＣＲ
Ｃの送信のためにもう１つのＡＴＭセルを生成し、パデ
ィングによって両方のＡＴＭセルに必要に応じてデータ
を割振りし直す。
【００４１】図８を参照すると、ペイロード生成器３５
０は、第３のローカル記憶素子３５１と、第１および第
２のセレクタ３５２および３５３と、状態機械３５４
と、パッド値記憶素子３５５（ゼロを含む任意の整数に
設定）と、ＣＲＣ生成器３５６を備える。割り振られた
ホスト・メモリがデータ線３０５を介して第１のセレク
タ３５２にデータグラムを入力する。それと同期して、
遅延素子（図４参照）が通信線３０６を介して第３のロ
ーカル記憶素子３５１にチャネル番号を入力し、アドレ
ス生成器が制御線３３８および３３９を介して状態機械
３５４にＰＡＤ制御信号とＥＮＤ制御信号を入力する。
【００４２】チャネル番号は、第３のローカル記憶素子
３５１が信号線３５７を介して第１のセレクタ３５２に
ＣＮＴＬ情報を選択的に出力するための索引として機能
する。しかし、ＰＡＤ制御信号とＥＮＤ制御信号は、状
態機械３５４が選択線３５８を適切にアサートおよびデ
アサートして第１のセレクタ３５２を制御し、データグ
ラムを、必要な場合にはパッド値記憶素子３５５（たと
えばレジスタ）によって正しくパディングして、ＣＮＴ
Ｌ情報と共に信号線３５９を介して出力するために使用
する。このデータグラムはＣＲＣ生成器３５６および第
２のセレクタ３５３に転送される。
【００４３】したがって、ＣＲＣ生成器３５６はデータ
グラムを受信し、ＣＲＣ番号を生成し、それが信号線３
６０を介して第２のセレクタ３５３に入力される。状態
機械３５４がＰＡＤ信号とＥＮＤ信号の値に基づいて第
２のセレクタ３５３の制御線３６１を適切にアサートす
ることによって、ＣＲＣ生成器３５６がＣＲＣチェック
ワードを追加するかどうかを決定する。
【００４４】その後で、図４に示すように、通信線３６
６で主セレクタ３６５にペイロードが入力されると同時
に、ヘッダ生成器３７０がチャネル番号に基づいて通信
線３６７を介してヘッダを挿入する。ペイロード生成器
３５０が、主セレクタ３６５を選択し、物理装置によっ
て供給されたエラー・バイトを引いたＡＴＭセルを通信
線３６９を介して出力する。
【００４５】本明細書で説明した本発明は、多くの異な
る方法で、多くの異なる構成を使用して設計することが
できる。本発明について様々な実施形態から説明した
が、当業者には本発明の精神および範囲から逸脱するこ
となく、他の実施形態も思いつくであろう。したがっ
て、本発明は特許請求の範囲で評価すべきである。
【図面の簡単な説明】
【図１】 従来のＡＴＭインタフェースのブロック図で
ある。
【図２】 ＳＤＵデータグラムおよびＰＤＵデータグラ
ムとＡＴＭセルのデータ構造を示すブロック図である。
【図３】 ＡＴＭインタフェースおよび物理装置を含む
ネットワーク・モジュールを介してネットワークに結合
されたワークステーションを含む、ＡＴＭ通信システム
の実施形態を示すブロック図である。
【図４】 ＡＴＭインタフェースの実施形態を示すブロ
ック図である。
【図５】 異なる優先順位を有する複数のスケジューラ
要素を含む、図４のＡＴＭインタフェースのスケジュー
ラの実施形態を示すブロック図である。
【図６】 固定ビット・レート・スケジューラである図
５の複数のスケジューラ要素のうちの１つのスケジュー
ラ要素の一実施形態を示すブロック図（Ａ）と可変ビッ
ト・レート・スケジューラである図５の複数のスケジュ
ーラ要素のうちの１つのスケジューラ要素の他の実施形
態を示すブロック図（Ｂ）である。
【図７】 図４に示すように割り振られたホスト・メモ
リに結合されたアドレス生成機構の実施形態を示すブロ
ック図である。
【図８】 図４のペイロード生成機構の実施形態を示す
ブロック図である。
【符号の説明】
２１５ ホスト・プロセッサ ２２０ ホスト・メモリ ２２５ 入出力装置 ２３０ ネットワーク・モジュール ２５０ ネットワーク ３００ ＡＴＭインタフェース ３１０ スケジューラ ３１１ スケジューラ素子 ３１３ ラウンドロビン・スケジューリング機構 ３２０ タイマ・モジュール ３２５ トークン記憶モジュール ３３０ アドレス生成器 ３３１ 第１のローカル記憶素子 ３３２ 第２のローカル記憶素子 ３３３ 増分カウンタ ３３４ 減分カウンタ ３３５ 状態機械 ３４０ 割り振られたホスト・メモリ ３４５ 遅延素子 ３５０ ペイロード生成器 ３５１ 第３のローカル記憶素子 ３５４ 状態機械 ３５５ パッド値記憶素子 ３５６ ＣＲＣ生成器 ３７０ ヘッダ生成器 ４００ 物理装置

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＡＴＭセルを生成するスケーラブル非同
    期転送モード（「ＡＴＭ」）インタフェースであって、 少なくとも１つの記憶アドレスを記憶素子に送信するこ
    とによってＡＴＭセルの生成を開始するアドレス指定素
    子と、 前記少なくとも１つの記憶アドレスに対応する少なくと
    も１つのデータグラムを記憶し、後で前記少なくとも１
    つのデータグラムをセル生成素子に出力する、前記アド
    レス指定素子によってアクセス可能な記憶素子と、 前記メモリ素子に結合され、前記少なくとも１つのデー
    タグラムを受信し、ヘッダと、少なくとも１つのデータ
    グラムを含むペイロードとを含む前記ＡＴＭセルを生成
    するセル生成素子と、 前記アドレス指定素子と前記セル生成素子とに結合さ
    れ、前記アドレス指定素子と前記セル生成素子の動作を
    制御する制御素子とを備えるＡＴＭインタフェース。
  2. 【請求項２】 第１のデータ・タイプのデータを処理す
    るホスト・プロセッサと前記データを記憶するホスト・
    メモリと、 前記ホスト・プロセッサと前記ホスト・メモリとに結合
    され、前記ホスト・プロセッサと前記ホスト・メモリの
    間で前記データを転送するシステム・バスと、 前記システム・バスと前記ネットワークとに結合され、
    前記ネットワークとの間でＡＴＭセルの送信と受信を行
    うことができるようにするネットワーク・モジュールと
    を備え、 前記ネットワーク・モジュールは、 システム・バスに結合された、少なくともデータの一部
    を含むＡＴＭセルを生成するスケーラブル非同期転送モ
    ード（「ＡＴＭ」）インタフェースを含み、 前記ＡＴＭインタフェースは、 少なくとも１つの記憶アドレスを記憶素子に送信するこ
    とによってＡＴＭセルの生成を開始するアドレス指定素
    子と、 前記少なくとも１つの記憶アドレスに対応する少なくと
    も１つのデータグラムを記憶し、後で前記少なくとも１
    つのデータグラムをセル生成素子に出力する、前記アド
    レス指定素子によってアクセス可能な記憶素子と、 前記メモリ素子に結合され、前記少なくとも１つのデー
    タグラムを受信し、ヘッダと、少なくとも１つのデータ
    グラムを含むペイロードとを含む前記ＡＴＭセルを生成
    するセル生成素子と、 前記アドレス指定素子と前記セル生成素子とに結合さ
    れ、前記アドレス指定素子と前記セル生成素子の動作を
    制御する制御素子とを含み、 前記ネットワーク・モジュールは、 前記ＡＴＭインタフェースと前記ネットワークとに結合
    され、ＡＴＭセルをビット・ストリームに変換し、前記
    ビット・ストリームをネットワークが使用する形式にフ
    ォーマットする物理装置を含むネットワークに結合され
    たコンピュータ・システム。
  3. 【請求項３】 ヘッダとペイロードとを含むＡＴＭセル
    を生成するスケーラブル非同期転送モード（「ＡＴ
    Ｍ」）インタフェースでＡＴＭセルを生成する方法であ
    って、 スケジューラから送信されたチャネル番号に基づいて記
    憶アドレスと複数の制御信号とを生成するステップと、 記憶アドレスによってアドレス可能な記憶場所に記憶さ
    れたデータグラムを取り出すステップと、 データグラムと複数の制御信号とチャネル番号とに基づ
    いてＡＴＭセルのペイロードを生成するステップと、 チャネル番号に基づいてＡＴＭセルのヘッダを生成し、
    ペイロードをヘッダに追加してＡＴＭセルを形成するス
    テップとを含む方法。
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