JPH09127910A - Display device and driving method thereof - Google Patents

Display device and driving method thereof

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JPH09127910A
JPH09127910A JP7282972A JP28297295A JPH09127910A JP H09127910 A JPH09127910 A JP H09127910A JP 7282972 A JP7282972 A JP 7282972A JP 28297295 A JP28297295 A JP 28297295A JP H09127910 A JPH09127910 A JP H09127910A
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壽男 上田
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勝啓 石田
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Abstract

PROBLEM TO BE SOLVED: To provide a flat panel display device having high picture quality by providing a conversion table section receiving part of the bit signals of the multi-gradation signal and outputting the superposition conversion output and a synthesis section synthesizing the remaining bit signals and the superposition conversion output signal and generating the sub-frame signal. SOLUTION: Data DT are fed to a conversion table section 322 constituting an LUT via a limit circuit 321. More significant six bits in the outputs RMA 7-RMA0 of the limit circuit 321 are effective, and more significant four bits RMA7-RMA4 among them are fed to the conversion table section 322. The effective more significant four bits among the converted outputs RMD7-RMD0 of the conversion section 322 are outputted as output data Q7-Q4. The less significant four bits RMD3-RMD0 are synthesized by a multiplexer circuit 324 to the outputs S3-S0 shifted with the less significant bits RMA4-RMA0 not subject to conversion by one bit in the less significant direction by a shift circuit 323.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、フレーム内時分割
法によって多階調表示を行う表示装置、例えばプラズマ
・ディスプレイ・パネルや液晶表示パネル等を用いた表
示装置における重ね合わせ法を実現するための内部構造
の改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is to realize a superposition method in a display device which performs multi-gradation display by an intra-frame time division method, for example, a display device using a plasma display panel or a liquid crystal display panel. Regarding the improvement of the internal structure of.

【0002】[0002]

【従来の技術】近年において、表示装置の大型画面化と
省スペース化を満たすものとして、プラズマ・ディスプ
レイ・パネル(以下PDPと称する。)や液晶表示パネ
ル(以下LCDと称する。)を利用した表示装置が研究
開発され、商品化されている。
2. Description of the Related Art In recent years, a display using a plasma display panel (hereinafter referred to as PDP) or a liquid crystal display panel (hereinafter referred to as LCD) has been used to satisfy the requirements for a large-sized screen and space saving of a display device. The device has been researched and developed and has been commercialized.

【0003】これらの表示パネルでは動作安定状態が2
つ、つまり点灯と消灯或いは明の状態と暗の状態しかな
い。従って、RGB信号を利用してフルカラーを実現す
るために、フレーム内分割法を利用して多階調表示が行
なわれる。このフレーム内分割法とは、垂直同期信号に
同期した表示である1フレームが通常1/60秒の周期
で行われるので、その1/60秒(約16.7mse
c)の1フレームの期間の間に明るさに応じた回数の点
灯動作をさせることにより、明るさの差を表現するよう
にする方法である。
In these display panels, the operation stable state is 2
There is only one, namely, lighting and extinguishing, or light and dark. Therefore, in order to realize full color by using RGB signals, multi-gradation display is performed by using the intra-frame division method. In this intra-frame division method, one frame, which is a display synchronized with the vertical synchronizing signal, is normally performed at a cycle of 1/60 seconds, and therefore 1/60 seconds (about 16.7 ms)
This is a method of expressing the difference in brightness by performing a lighting operation a number of times according to the brightness during one frame period of c).

【0004】かかるフレーム内分割法については既に知
られている技術であるが、本発明を説明する為に、PD
P表示装置を例にして以下にて簡単に説明する。
Although such an intra-frame division method is already known, in order to explain the present invention, a PD is used.
The P display device will be briefly described below as an example.

【0005】図24は3電極方式のPDPの概略的構成
図であり、図25はそのPDPの1つの放電セル10に
おける詳細な断面構造である。図24、図25に示され
るように、一方のガラス基板13上に全セル共通のX電
極14と個別にスキャン駆動されるY電極15が平行に
設けられ、また他方のガラス基板12上にはX,Y電極
と垂直に直交し個別に駆動可能なアドレス電極16が設
けられている。そして、X電極14、Y電極15及びそ
れと直交するアドレス電極16とで形成されるセル領域
10を囲むように壁部17が格子状に形成されていて、
放電空間20が画定される。X電極14とY電極15は
誘電体層18とその上の保護層21により被覆されてい
る。また、ガラス基板12上の壁部17に囲まれた領域
には、赤、青、緑(RGB)に対応した発光体19が形
成されている。そして、図24にあるように、例えばR
GBの3つのセル10により、表示装置としての1画素
が構成される。図24中の3はY電極共通の駆動回路で
あり、それぞれのY電極駆動回路41−4nを通してY
電極15をスキャンドライブする。また5はX電極14
の駆動回路、6はアドレス電極16の駆動回路である。
FIG. 24 is a schematic configuration diagram of a three-electrode type PDP, and FIG. 25 is a detailed sectional structure in one discharge cell 10 of the PDP. As shown in FIGS. 24 and 25, an X electrode 14 common to all cells and a Y electrode 15 that is individually scan-driven are provided in parallel on one glass substrate 13, and on the other glass substrate 12, Address electrodes 16 are provided which are perpendicular to the X and Y electrodes and can be individually driven. The wall portion 17 is formed in a lattice shape so as to surround the cell region 10 formed by the X electrode 14, the Y electrode 15 and the address electrode 16 orthogonal to the X electrode 14,
A discharge space 20 is defined. The X electrode 14 and the Y electrode 15 are covered with a dielectric layer 18 and a protective layer 21 thereon. In addition, light-emitting bodies 19 corresponding to red, blue, and green (RGB) are formed in a region surrounded by the wall portion 17 on the glass substrate 12. Then, as shown in FIG. 24, for example, R
The three cells 10 of GB form one pixel as a display device. Reference numeral 3 in FIG. 24 is a drive circuit common to the Y electrodes, and Y is driven through each Y electrode drive circuit 41-4n.
Scan drive the electrode 15. 5 is an X electrode 14
, And 6 is a drive circuit for the address electrode 16.

【0006】図26は、かかるPDP装置の各電極の駆
動動作を説明する波形図である。図26に示されるよう
に、垂直同期信号Vsyn に同期した1フレームが、例え
ば6つのサブフレームSF1−SF6に分割されてい
る。そして、それぞれのサブフレームSFは、書き込み
・消去するリセット期間S1と、表示したいセル10に
点灯するためのアドレス期間S2と、その点灯したセル
に明るさを与えるための維持放電期間S3とから構成さ
れる。
FIG. 26 is a waveform diagram for explaining the driving operation of each electrode of the PDP device. As shown in FIG. 26, one frame synchronized with the vertical synchronization signal Vsyn is divided into, for example, six subframes SF1 to SF6. Each subframe SF includes a reset period S1 for writing / erasing, an address period S2 for lighting the cell 10 to be displayed, and a sustain discharge period S3 for giving brightness to the illuminated cell. To be done.

【0007】例えば、サブフレームSF6における駆動
動作を説明する。先ず、リセット期間S1にて、先ずX
電極14とY電極15との間にプラズマ放電に必要な高
い電圧を印加するために書き込みパルスWPをX電極1
4に印加し、全てのセルでプラズマ放電を生じさせる。
そしてその直後に、全てのY電極15とX電極14に消
去パルスを印加して一旦全てのセルのプラズマ放電を消
去する。これにより、以前書き込まれていたセルも書き
込まれていなかったセルも同じように壁電荷が多少存在
する状態になる。その結果、次のアドレス期間S2での
アドレスパルスによっては放電をするが、維持放電期間
S3での維持放電パルスによっては放電しない状態にな
る。
For example, the driving operation in the sub-frame SF6 will be described. First, in the reset period S1, first, X
A write pulse WP is applied between the electrode 14 and the Y electrode 15 in order to apply a high voltage necessary for plasma discharge.
4 to generate a plasma discharge in all cells.
Immediately after that, the erase pulse is applied to all the Y electrodes 15 and the X electrodes 14 to once erase the plasma discharge of all the cells. As a result, the previously written cells and the unwritten cells are in a state in which the wall charges are similarly present to some extent. As a result, the discharge is performed by the address pulse in the next address period S2, but is not discharged by the sustain discharge pulse in the sustain discharge period S3.

【0008】次に、アドレス期間S2にて、点灯させた
いセルに対応するアドレス電極16−1乃至16−mに
アドレスパルスADPを印加させながらY電極15にス
キャンパルスSCPを印加させてスキャンドライブす
る。この結果、画面全面のセルの内点灯させたいセル領
域でプラズマ放電が発生する。そして、続く維持放電期
間S3にて、維持放電パルスがX電極14と全Y電極1
5に印加されることで、アドレス期間S2で点灯したセ
ルに対して所定の明るさが供給される。
Next, in the address period S2, while applying the address pulse ADP to the address electrodes 16-1 to 16-m corresponding to the cells to be lighted, the scan pulse SCP is applied to the Y electrode 15 to perform the scan drive. . As a result, plasma discharge is generated in the cell region of the cell on the entire screen which is desired to be lighted. Then, in the subsequent sustain discharge period S3, the sustain discharge pulse is applied to the X electrode 14 and all Y electrodes 1.
When the voltage is applied to No. 5, predetermined brightness is supplied to the cells turned on in the address period S2.

【0009】PDP装置やLCD装置の場合は、原理的
に2枚のパネル間に発光をするかしないかの2つの状態
しかないので、多階調表示を実現する為に、図26に示
されるようにそれぞれ維持放電期間S3が異なる6つの
サブフレームSF1−SF6で1フレームを構成してい
る。即ち、重み付け法により1、2、4、8、16、3
2の重みの明るさを表現できる6つのサブフレームSF
1−SF6から構成されるのである。こうすることで、
図27に示されるように、0から63までの階調を表現
することができるのである。つまり、階調1ではサブフ
レームSF1でのみ点灯し、階調5ではサブフレームS
F1とSF3とを点灯し、また階調63では全てのサブ
フレームSF1−SF6を点灯する等である。
In the case of a PDP device or an LCD device, there are basically only two states, that is, whether or not light is emitted, between two panels. Therefore, in order to realize multi-gradation display, it is shown in FIG. As described above, one frame is composed of six subframes SF1 to SF6 having different sustain discharge periods S3. That is, 1, 2, 4, 8, 16, 3 are weighted.
Six subframes SF that can express the brightness of the weight of 2
1-SF6. By doing this,
As shown in FIG. 27, gradations from 0 to 63 can be expressed. That is, in the gradation 1, the light is turned on only in the subframe SF1, and in the gradation 5, the subframe S
F1 and SF3 are turned on, and in the gradation 63, all subframes SF1 to SF6 are turned on.

【0010】尚、6つのサブフレームSFから構成され
るのは、例えば前述したアドレス期間S2でのスキャン
動作にかなりの時間を要し、例えば2msecを要する
と、各サブフレームSFでのリセット期間S1や放電維
持期間S3を考慮すれば、16.7msecの1フレー
ム内には6つのサブフレーム程度が限界になるからであ
る。従って、例えばアドレス期間S2が更に短くなる場
合は、それより多い7つのサブフレーム、或いは8つの
サブフレームで多階調を表現することが可能になる。従
って、6つのサブフレームとは一つの例にしか過ぎな
い。
It is to be noted that it is necessary to configure the six sub-frames SF so that, for example, the scanning operation in the address period S2 described above takes a considerable time, and if it takes 2 msec, for example, the reset period S1 in each sub-frame SF. This is because if one considers the discharge sustaining period S3, one frame of 16.7 msec has a limit of about 6 subframes. Therefore, for example, when the address period S2 is further shortened, it is possible to express multi-gradation with seven sub-frames or eight sub-frames, which are more than that. Therefore, the six subframes are only one example.

【0011】ところが、上記のように重み付けをした複
数のサブフレームを時分割で重み付けの順番に点灯させ
たのでは、連続する階調を表示する場合等に所謂フリッ
カや色偽輪郭が発生して、画質が低下するという問題が
ある。図28、図29にその例を示す。図28では、図
27での階調の31と32とをフレーム毎に交互に表示
する場合を示している。階調が31の場合は、サブフレ
ームSF1−SF5(重み付け1,2,4,8,16)
を点灯し、階調が32の場合は、サブフレームSF6
(重み付け32)を点灯することになる。従って、フレ
ーム内では正しく点灯させていても、時間軸に沿ってみ
ると、階調63で点灯した場合と階調0の場合(滅)と
が交互に繰り返されることになる。このような現象によ
り、60Hzの周波数のフレームに対して、30Hzの
低周波成分が作成されて、フリッカ(ちらつき)が発生
することになる。図29は、同様に階調15と16が交
互に繰り返される例であり、同様にフリッカの原因とな
る。
However, if a plurality of subframes weighted as described above are lit in a time-divisional order in a weighted manner, so-called flicker and color false contours occur when displaying continuous gradations. However, there is a problem that the image quality is degraded. 28 and 29 show examples thereof. In FIG. 28, the case where the gradations 31 and 32 in FIG. 27 are alternately displayed for each frame is shown. When the gradation is 31, subframes SF1 to SF5 (weighting 1, 2, 4, 8, 16)
Is turned on, and when the gradation is 32, subframe SF6
(Weighting 32) is turned on. Therefore, even if the light is properly turned on in the frame, when the light is turned on along the time axis, the light is turned on at the gradation 63 and the light is turned off at the gradation 0. Due to such a phenomenon, a low-frequency component of 30 Hz is created for a frame having a frequency of 60 Hz, and flicker (flicker) occurs. FIG. 29 is an example in which gradations 15 and 16 are similarly repeated alternately, which similarly causes flicker.

【0012】このようなフリッカ現象を防止するため
に、輝度が高いサブフレームSF16やSF32を出来
るだけ1フレーム内の時間的に中央付近等に配置するな
どの方法が提案されている。しかし、それでも輝度が極
端に高いサブフレームを使用する限りは、スムーズなサ
ブフレームの配列にならずに、所謂色偽輪郭と呼ばれる
現象が生じる。そして、例えば人物の肌色部分が移動す
ると肌色部分に赤紫や緑色の偽輪郭が発生し、動画像の
画質が低下するのである。
In order to prevent such a flicker phenomenon, a method has been proposed in which the subframes SF16 and SF32 having high brightness are arranged as close to the center as possible in time within one frame. However, as long as a subframe having extremely high brightness is used, a smooth subframe arrangement is not achieved and a so-called color false contour occurs. Then, for example, when the flesh-colored portion of the person moves, false contours of reddish purple or green are generated in the flesh-colored portion, and the image quality of the moving image deteriorates.

【0013】かかる色偽輪郭の問題を解決する為に、本
発明者らは、輝度の高いサブフレームを分割し、更にそ
れらのサブフレームを階調毎に最適の配列にすることを
提案している。例えば、特許出願平成6年264244
号、それに対応する米国出願368002号、等であ
る。この方法を、本発明者らは重ね合わせ法と称してい
る。
In order to solve the problem of such color false contour, the present inventors have proposed to divide subframes having high brightness and to arrange these subframes in an optimum arrangement for each gradation. There is. For example, patent application 1994 264244
And corresponding US application 368002. This method is called the superposition method by the present inventors.

【0014】[0014]

【発明が解決しようとする課題】しかしながら、上記重
ね合わせ法によりフレーム内での時分割型の表示を行な
う為には、明るさの階調を2進数で表現した複数ビット
信号を、適切な重み付けをした複数のサブフレームの適
切な組み合わせに変換することが必要である。このよう
な変換をするためには、通常半導体メモリ等を利用した
ルック・アップ・テーブルが使用される。ところが、上
記の重ね合わせ法によれば、より画質を高めるために、
複数種類の変換テーブルを予め用意しておいて、画素単
位で変換テーブルを変えることが行なわれる。また、使
用されるPDPの性能に応じて、6つのサブフレームで
1フレームを構成する場合や、7つのサブフレーム或い
は8つのサブフレームで1フレームを構成する場合があ
るため、それぞれの変換テーブルを用意しておく必要が
ある。
However, in order to perform time-division type display within a frame by the above-mentioned superposition method, a plurality of bit signals representing the gradation of brightness in a binary number are appropriately weighted. It is necessary to convert to an appropriate combination of multiple subframes that have In order to perform such conversion, a look-up table using a semiconductor memory or the like is usually used. However, according to the above superposition method, in order to further improve the image quality,
A plurality of types of conversion tables are prepared in advance, and the conversion table is changed on a pixel-by-pixel basis. In addition, depending on the performance of the PDP used, one frame may be composed of six subframes, or one frame may be composed of seven subframes or eight subframes. You need to have it ready.

【0015】従って、かかる変換テーブルに使われるメ
モリの容量が膨大になるという問題を招くことになる。
Therefore, there arises a problem that the capacity of the memory used for the conversion table becomes huge.

【0016】そこで、本発明者らは、重ね合わせ法を行
なうための変換テーブルについて検討をした結果、特別
の手法によれば上記変換テーブルであるルック・アップ
・テーブルのメモリの容量を飛躍的に抑えることができ
る点を発見し、本件の発明に至ったのである。
Therefore, as a result of studying a conversion table for performing the superposition method, the present inventors have dramatically increased the memory capacity of the look-up table, which is the conversion table, according to a special method. He discovered the point that could be suppressed and reached the invention of this case.

【0017】従って、本発明の目的は、高画質のフラッ
ト・パネル表示装置を提供することにある。
Accordingly, it is an object of the present invention to provide a high quality flat panel display device.

【0018】また本発明の別の目的は、高画質を実現す
るための重ね合わせ法を利用するための変換テーブルの
メモリの容量を少なくすることができるフラット・パネ
ル表示装置を提供することにある。
Another object of the present invention is to provide a flat panel display device capable of reducing the memory capacity of the conversion table for utilizing the superposition method for realizing high image quality. .

【0019】さらに、本発明の別の目的は、一つの変換
テーブル自体の容量を少なくすることにより、ルック・
アップ・テーブルのメモリに格納できる変換テーブルの
数を多くすることができ、よって高画質を実現できる表
示装置を提供することにある。
Further, another object of the present invention is to reduce the look-up by reducing the capacity of one conversion table itself.
It is an object of the present invention to provide a display device capable of increasing the number of conversion tables that can be stored in the memory of the up table and thus realizing high image quality.

【0020】さらに、本発明の別の目的は、PDP表示
装置において、ルック・アップ・テーブルに使用される
半導体メモリの容量を少なくすることができ、よりコン
パクトで高画質の表示装置を提供することにある。
Still another object of the present invention is to provide a more compact and high image quality display device in a PDP display device in which the capacity of a semiconductor memory used for a look-up table can be reduced. It is in.

【0021】[0021]

【課題を解決するための手段】上記の目的は、本発明に
よれば、階調の重みに応じて時分割した複数のサブフレ
ームを多重して構成される1フレームにより多階調の表
示を行なう表示装置において、異なる階調に対応する複
数ビットの信号を有する多階調信号の一部のビット信号
をアドレス信号として入力し、複数の前記サブフレーム
の所定の組み合わせに変換した重ね合わせ変換出力を出
力する変換テーブル部と、前記多階調信号の残りのビッ
ト信号と前記重ね合わせ変換出力信号とを、階調に応じ
て合成し、1つのフレームを構成する複数のサブフレー
ムの信号を生成する合成部と、該合成された複数のサブ
フレームの信号に基づいて、表示部に多階調の画像を表
示する表示制御部とを有することを特徴とする表示装置
を提供することにより達成される。
SUMMARY OF THE INVENTION According to the present invention, the above-mentioned object is to display a multi-gradation by one frame constituted by multiplexing a plurality of time-divided sub-frames according to the weight of the gradation. In a display device to perform, a superposition conversion output obtained by inputting a part of bit signals of a multi-grayscale signal having a plurality of bit signals corresponding to different grayscales as an address signal and converting into a predetermined combination of a plurality of the subframes A conversion table unit for outputting the multi-gradation signal, the remaining bit signals of the multi-gradation signal, and the superposition conversion output signal are combined according to the gradation to generate signals of a plurality of sub-frames forming one frame. To provide a display device comprising: a synthesizing unit for controlling the display and a display control unit for displaying a multi-gradation image on the display unit based on the synthesized signals of a plurality of sub-frames. Ri is achieved.

【0022】更に、上記目的は、本発明の別の例によれ
ば、階調の重みに応じて時分割した複数のサブフレーム
を多重して構成される1フレームにより、多階調の表示
を行なう表示装置において、異なる階調に対応する複数
ビットの信号を有する多階調信号の一部の複数ビット信
号をアドレス信号として入力し、少なくとも同一の階調
の重みを持つサブフレームを複数有する複数のサブフレ
ームの所定の組み合わせに変換した重ね合わせ変換出力
を出力する変換テーブル部と、前記変換テーブル部のア
ドレス信号のビット数より前記重ね合わせ変換出力のビ
ット数が多い場合に、前記の多階調信号の残りのビット
信号を所定ビット分シフトし、当該シフトされた前記多
階調信号の残りのビット信号と前記重ね合わせ変換出力
信号とを合成し、1つのフレームを構成する複数のサブ
フレームの信号を生成する合成部と、前記変換テーブル
部の前段に設けられ、前記多階調信号のビット数に基づ
く第一の階調数よりも前記合成されたサブフレームの信
号により第二の階調数が少ない場合に、当該多階調信号
を前記第二の階調数より高くならないようにするリミッ
ト回路と、前記合成された複数のサブフレームの信号に
基づいて、表示部に多階調の画像を表示する表示制御部
とを有することを特徴とする表示装置を提供することに
より達成される。
Further, according to another example of the present invention, the above object is to display a multi-gradation by one frame constituted by multiplexing a plurality of time-divided sub-frames according to the weight of the gradation. In a display device to perform, a plurality of sub-frames having a plurality of sub-frames having at least the same gradation weight are input as a part of a multi-bit signal of a multi-gradation signal having a plurality of bits corresponding to different gradations as an address signal. A conversion table unit for outputting a superposition conversion output converted into a predetermined combination of subframes, and the multi-order conversion circuit when the number of bits of the superposition conversion output is larger than the number of bits of the address signal of the conversion table unit. The remaining bit signal of the tone signal is shifted by a predetermined number of bits, and the remaining bit signal of the shifted multi-tone signal and the superposition conversion output signal are combined, A synthesis unit that generates signals of a plurality of sub-frames that form one frame and a conversion table unit are provided in the preceding stage, and the synthesis is performed more than the first gray scale number based on the bit number of the multi-gradation signal. When the second gradation number is small due to a sub-frame signal, a limit circuit for preventing the multi-gradation signal from becoming higher than the second gradation number, and a composite sub-frame signal Based on this, it is achieved by providing a display device having a display control unit for displaying a multi-gradation image on the display unit.

【0023】更に、上記目的は、本発明の別の例によれ
ば、階調の重みに応じて時分割した複数のサブフレーム
を多重して構成される1フレームにより多階調の表示を
行なう表示装置において、異なる階調に対応する複数ビ
ットの信号を有する多階調信号の一部のビット信号をア
ドレス信号として変換テーブル部に入力し、複数の前記
サブフレームの所定の組み合わせに変換した重ね合わせ
変換出力を該変換テーブル部から出力するステップと、
前記多階調信号の残りのビット信号と前記重ね合わせ変
換出力信号とを、階調に応じて合成し、1つのフレーム
を構成する複数のサブフレームの信号を生成するステッ
プと、該合成された複数のサブフレームの信号に基づい
て、表示部に多階調の画像を表示するステップとを有す
ることを特徴とする表示装置の駆動方法を提供すること
により達成される。
Further, according to another example of the present invention, the above object is to perform multi-gradation display by one frame configured by multiplexing a plurality of time-divided sub-frames according to the gradation weight. In the display device, a part of bit signals of a multi-grayscale signal having a plurality of bit signals corresponding to different grayscales is input to the conversion table unit as an address signal and converted into a predetermined combination of the plurality of subframes. Outputting a combined conversion output from the conversion table section;
A step of synthesizing the remaining bit signals of the multi-grayscale signal and the superposition conversion output signal according to grayscales to generate signals of a plurality of sub-frames forming one frame; And a step of displaying a multi-gradation image on the display portion based on signals of a plurality of sub-frames.

【0024】以上の表示装置によれば、重ね合わせ変換
のテーブル部のメモリの容量を減らすことができる。ま
た、一つの変換テーブルのメモリ容量を減らすことがで
きるので、複数の変換テーブルをメモリに記憶させるこ
とができて画質を向上させることができる。更に、メモ
リの容量を減らすことで装置の小型化を図ることができ
る。
According to the above display device, it is possible to reduce the memory capacity of the table portion for superposition conversion. Further, since the memory capacity of one conversion table can be reduced, it is possible to store a plurality of conversion tables in the memory and improve the image quality. Further, the device size can be reduced by reducing the memory capacity.

【0025】[0025]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0026】[表示装置の全体構成]図1は、本発明の
実施の形態のフラット・パネル表示装置100の全体構
成図である。以下、フラット・パネル表示装置をPDP
表示装置を例にして説明を進めていくが、本発明がPD
P表示装置だけでなくLCD装置等のフラット・パネル
表示装置全般に適用できるのはいうまでもない。
[Overall Configuration of Display Device] FIG. 1 is an overall configuration diagram of a flat panel display device 100 according to an embodiment of the present invention. The flat panel display device is a PDP
The description will proceed using a display device as an example.
It goes without saying that the present invention can be applied not only to P display devices but also to flat panel display devices such as LCD devices in general.

【0027】図1において、1は表示パネル部、3,4
がY電極15を駆動するYドライバ、5がX電極14を
駆動するXドライバ、6がアドレス電極16を駆動する
アドレス・データ・ドライバである点は、図24と同様
である。
In FIG. 1, reference numeral 1 is a display panel portion, and 3, 4
24 is the same as in FIG. 24 in that Y is a Y driver for driving the Y electrode 15, 5 is an X driver for driving the X electrode 14, and 6 is an address / data driver for driving the address electrode 16.

【0028】多階調化処理部31、重ね合わせ変換部3
2及びデータ配列変換部33は、所謂表示データの前処
理部に該当する。入力表示データDinは、赤、緑、青
(RGB)それぞれに対応する8ビットの信号である。
これにより、RGBそれぞれが256階調の表示データ
になっている。そして、この入力表示データDinは、多
階調化処理部31にて256よりも低い分解能であって
256階調相当を表現できる信号DTに変換される。
Multi-gradation processing section 31, superposition conversion section 3
2 and the data array conversion unit 33 correspond to a so-called display data pre-processing unit. The input display data Din is an 8-bit signal corresponding to each of red, green and blue (RGB).
As a result, each of RGB has display data of 256 gradations. Then, the input display data Din is converted by the multi-gradation processing unit 31 into a signal DT which has a resolution lower than 256 and can represent 256 gradations.

【0029】多階調化処理は、複写機やプリンタ等で使
用されており、一般的に知られた技術であるため、ここ
では詳細には説明しない。一例を簡単に説明すると、例
えば8ビットの入力表示データに対して、上位6ビット
からなる64階調の信号をそのまま表示用の信号として
使用し、下位の2ビットからなるより微小な階調差を表
現する信号を一定のアルゴリズムに従って近接する画素
での階調データに反映させる様修正する処理である。
The multi-gradation processing is used in copying machines, printers and the like, and is a generally known technique, so it will not be described in detail here. To briefly explain an example, for example, for 8-bit input display data, a 64-gradation signal consisting of upper 6 bits is used as it is as a display signal, and a finer gradation difference consisting of lower 2 bits is used. This is a process of modifying the signal expressing the above to be reflected in the gradation data of the adjacent pixels according to a certain algorithm.

【0030】このようにして多階調化処理された多階調
信号である表示データDTは、重ね合わせ変換部32に
て、フリッカや色偽輪郭などを防止するために適切なサ
ブフレームの組み合わせのデータに変換される。そして
その変換データQが表示画面の画素の順番に入力されて
くるので、データ配列変換部33にて、1ライン(Y電
極のライン)毎のサブフレームに対応する変換データに
配列変換されて、その出力データQXが出力される。
The display data DT, which is the multi-gradation signal subjected to the multi-gradation processing in this way, is combined in the superposition conversion unit 32 with an appropriate sub-frame combination for preventing flicker, color false contours, and the like. Is converted to data. Then, since the conversion data Q is input in the order of the pixels on the display screen, the data array conversion unit 33 performs array conversion to conversion data corresponding to a subframe for each line (Y electrode line), The output data QX is output.

【0031】ここで処理された表示用のデータQXが、
フレームメモリ入出力制御バッファ35を経由してフレ
ームメモリ34に一旦格納され、インターフェース制御
回路36の制御信号に従ってアドレスデータA−DAT
Aがアドレス・データ・ドライバ6に供給される。
The display data QX processed here is
It is temporarily stored in the frame memory 34 via the frame memory input / output control buffer 35, and the address data A-DAT is stored in accordance with a control signal from the interface control circuit 36.
A is supplied to the address data driver 6.

【0032】一方、駆動系の処理は全て駆動部制御回路
38により制御される。ここでは、インターフェース制
御回路36からのタイミングコントロール信号等に従っ
て表示パネルを駆動するための内部シーケンスを生成
し、予めプログラムされた駆動波形ROM39からの駆
動波形を適宜読み出し、それらの駆動波形データに応じ
て、Xサステイン駆動回路40、Yスキャン駆動回路4
1、アドレス駆動回路42を介して、各ドライバ3,
4,5,6を駆動する。
On the other hand, all the processing of the drive system is controlled by the drive control circuit 38. Here, an internal sequence for driving the display panel is generated according to a timing control signal or the like from the interface control circuit 36, the drive waveform from the drive waveform ROM 39 programmed in advance is read out as appropriate, and the drive waveform is read according to the drive waveform data. , X sustain drive circuit 40, Y scan drive circuit 4
1, each driver 3, via the address drive circuit 42
Drive 4, 5 and 6.

【0033】インターフェース制御回路36には、水平
同期信号Hsyn ,垂直同期信号Vsyn ,及びクロック信
号CLKが入力される。従って、インターフェース制御
回路36では、表示装置100内の全体のタイミングを
制御することになる。例えば、垂直同期信号Vsyn から
フレームの同期が制御され、垂直同期信号Vsyn ,水平
同期信号Hsyn 及びクロックCLKから入力されている
RGBの入力表示データDinが表示画面のどの画素に対
応しているかのタイミングの制御が行なわれる。37は
初期化ROMであり、例えば、サブフレームSFの数の
設定、重ね合わせ変換テーブルの指定などが工場出荷時
点で記憶され、その初期値に従ってインターフェース制
御回路等の動作が実行される。
The horizontal synchronizing signal Hsyn, the vertical synchronizing signal Vsyn, and the clock signal CLK are input to the interface control circuit 36. Therefore, the interface control circuit 36 controls the entire timing in the display device 100. For example, the timing at which the frame synchronization is controlled by the vertical synchronization signal Vsyn and the input display data Din of RGB input from the vertical synchronization signal Vsyn, the horizontal synchronization signal Hsyn, and the clock CLK corresponds to which pixel on the display screen. Is controlled. An initialization ROM 37 stores, for example, the setting of the number of subframes SF and designation of the overlay conversion table at the time of factory shipment, and the operation of the interface control circuit and the like is executed according to the initial value.

【0034】以上の様に、表示パネル部1に多階調の画
像を表示する為に、インターフェース制御回路36、駆
動部制御回路38等が表示制御部として機能する。
As described above, in order to display a multi-gradation image on the display panel section 1, the interface control circuit 36, the drive section control circuit 38, etc. function as a display control section.

【0035】[重ね合わせ法]図2に重ね合わせ法に従
う変換テーブルの例が示されている。重ね合わせ法につ
いては前述した通り本発明者等が先に出願した特許明細
書に詳しく説明されているが、その概略について簡単に
説明する。
[Superposition Method] FIG. 2 shows an example of a conversion table according to the superposition method. The superposition method is described in detail in the patent specification filed previously by the present inventors as described above, but its outline will be briefly described.

【0036】図28や図29にて説明したフリッカや色
偽輪郭を防止するために、重み付けの高いサブフレーム
を分割し、更に複数のサブフレームの表示順を最適に並
び替え、そして各中間調レベルに最適な組み合わせにし
ている。図2の例は、図26の場合と違って7つのサブ
フレームの例である。図2の例に示されるように、この
変換テーブルでは、サブフレームの表示順は、重み付け
が4,8,2,16,1,8,4の順番になっている。
そして、0から43の中間調レベルそれぞれに最適な組
み合わせが予め設定されている。図2の右側の部分の丸
を付したところが点灯されるサブフレームを意味し、左
端のサブフレームから右端のサブフレームまでが順番に
表示される。
In order to prevent the flicker and the color false contour described with reference to FIGS. 28 and 29, subframes with high weighting are divided, and the display order of a plurality of subframes is rearranged optimally, and each halftone is displayed. The combination is optimal for the level. Unlike the case of FIG. 26, the example of FIG. 2 is an example of seven subframes. As shown in the example of FIG. 2, in this conversion table, the subframes are displayed in the order of weighting 4,8,2,16,1,8,4.
The optimum combination is preset for each of the halftone levels 0 to 43. The circled part on the right side of FIG. 2 means a subframe to be lit, and the leftmost subframe to the rightmost subframe are sequentially displayed.

【0037】256階調をもつ8ビットの表示データ入
力信号Dinが、多階調化処理部31にて44階調に縮小
される点は既に説明した通りである。従って、0−43
階調を表す多階調化済の表示入力データDTは、DT2
−DT7の6ビットの信号で表されることになる。そし
て、この入力データDT2−7が図1における重ね合わ
せ変換部32において、図2の変換テーブルに従って7
つのサブフレームの組み合わせを表す変換データQに変
換される。従って、変換されたデータQはQ1−Q7の
7ビットになる。
As described above, the 8-bit display data input signal Din having 256 gradations is reduced to 44 gradations in the multi-gradation processing section 31. Therefore, 0-43
The multi-gradation display input data DT representing the gradation is DT2
-It will be represented by a 6-bit signal of DT7. Then, this input data DT2-7 is converted into 7 according to the conversion table of FIG. 2 in the superposition conversion unit 32 of FIG.
It is converted into conversion data Q representing a combination of two subframes. Therefore, the converted data Q becomes 7 bits of Q1 to Q7.

【0038】さて、図2の変換テーブルにより、重み付
けが1,2,4,4,8,8,16で、順番が4,8,
2,16,1,8,4のサブフレームの組み合わせに変
換される。その結果、図29で説明した階調15と階調
16を交互に表示した場合は、図3の如くなる。図29
と図3を比較して分かるように、重ね合わせ法により変
換した場合は、同一の階調の重みを持つサブフレームが
複数存在することになり、また点滅されるサブフレーム
が時間的に分散されることになり、図29で説明したよ
うな現象は生じにくくなる。尚、変換されたデータQの
インデックスは、サブフレームの重み付けの重い方に上
位ビットが対応するようになっている。従って、重み付
けが16,8(2),8(1),4(2),4(1),
2,1のサブフレームに対応する変換データQは、それ
ぞれQ7 ,Q6 ,Q5 ,Q4 ,Q3 ,Q2 ,Q1 にな
る。
Now, according to the conversion table of FIG. 2, the weighting is 1, 2, 4, 4, 8, 8, 16 and the order is 4, 8,
It is converted into a combination of 2, 16, 1, 8, and 4 subframes. As a result, when the gradations 15 and 16 described in FIG. 29 are displayed alternately, the result is as shown in FIG. FIG.
As can be seen from the comparison between FIG. 3 and FIG. 3, when conversion is performed by the superposition method, there are a plurality of subframes having the same gradation weight, and the blinking subframes are temporally dispersed. Therefore, the phenomenon described with reference to FIG. 29 is less likely to occur. In the converted data Q index, the higher-order bits correspond to the heavier weighted subframe. Therefore, the weighting is 16,8 (2), 8 (1), 4 (2), 4 (1),
The converted data Q corresponding to the 2, 1 subframes are Q7, Q6, Q5, Q4, Q3, Q2 and Q1, respectively.

【0039】図2に示した重ね合わせ法による変換テー
ブルから明らかなように、重み付け32,16,8,4
のサブフレームは、1つの重み付け16のサブフレー
ム、2つの重み付け8のサブフレーム、2つの重み付け
8のサブフレーム及び2つの重み付け4のサブフレーム
に分けられている。即ち、7つのサブフレームであるに
も係わらず、重みが4と8のサブフレームがそれぞれ2
つづつ存在し、重み64、32のサブフレームがない。
このサブフレームの組み合わせは、まず、表示パネル側
の駆動能力から1つのフレーム期間中に表示できるサブ
フレームの数が導かれ、その数に従ったベストのサブフ
レームの組み合わせが導かれるという考え方で決められ
る。従って、もし1フレーム期間内に7つのサブフレー
ムしか駆動できない場合は、サブフレームの数は7つと
決められ、7つのサブフレームでフリッカや色偽輪郭を
防止できる最適な組み合わせが考えられることになる。
As is apparent from the conversion table according to the superposition method shown in FIG. 2, the weightings 32, 16, 8, 4 are
Subframes are divided into one weighting 16 subframe, two weighting 8 subframes, two weighting 8 subframes, and two weighting 4 subframes. That is, even though there are 7 subframes, 2 subframes with weights of 4 and 8 are 2
They exist one by one, and there are no subframes with weights 64 and 32.
The sub-frame combination is determined based on the idea that the number of sub-frames that can be displayed in one frame period is derived from the driving capacity on the display panel side, and the best sub-frame combination according to the number is derived. To be Therefore, if only 7 sub-frames can be driven within one frame period, the number of sub-frames is determined to be 7, and an optimal combination that can prevent flicker and color false contour with 7 sub-frames can be considered. .

【0040】今、図2の様に重み付けが4,8,2,1
6,1,8,4の順番の組み合わせが適切ということに
なると、当然の帰結として0−43の中間調レベルしか
表現できないことになる。そして、44階調の表示能力
で、256階調の表示を行なうことができるように、多
階調化処理が行なわれることになる。従って、表示パネ
ル側の能力によっては、サブフレームの数をさらに多く
してその分中間調レベルの数も多くすることができる
し、サブフレームの数が6つしかない場合はそれに対応
する中間調レベルの数にするのである。
Now, as shown in FIG. 2, weighting is 4, 8, 2, 1
If the combination of the order of 6, 1, 8, and 4 is appropriate, the natural consequence is that only the halftone level of 0-43 can be expressed. Then, the multi-gradation processing is performed so that the display of 256 gradations can be performed with the display capacity of 44 gradations. Therefore, depending on the capability of the display panel side, the number of subframes can be further increased to increase the number of halftone levels, and when the number of subframes is only 6, the corresponding halftone level can be increased. Make it the number of levels.

【0041】[重ね合わせ変換部の改良]さて、図2の
変換テーブルを単純に半導体メモリ等によるルック・ア
ップ・テーブルで実現しようとすると、データDT2 −
DT7 を入力アドレスとしてメモリに供給し、44種類
の変換テーブルに従って、データQ1 −Q7 を出力する
ことになる。しかしながら、かかる変換テーブルを複数
準備する等の必要があり、単純に増やしていくとメモリ
の容量が膨大になる問題がある。
[Improvement of the superposition conversion unit] Now, if the conversion table of FIG. 2 is simply realized by a look-up table such as a semiconductor memory, the data DT2-
DT7 is supplied to the memory as an input address, and the data Q1 to Q7 are output according to the 44 kinds of conversion tables. However, it is necessary to prepare a plurality of such conversion tables, and there is a problem that the memory capacity becomes enormous if they are simply increased.

【0042】ところが、本発明者らは、図2の変換テー
ブルを分析すると、入力側の最下位のビットDT2 ,D
T3 は重ね合わせ変換の対象とはならず、出力側の最下
位のビットQ1 , Q2 と同じであることを発見した。即
ち、出力側のデータQの○記号の部分を”1”とし、○
記号がない部分を”0”とすると、全く同じ2ビットの
信号になるのである。
However, when the present inventors analyze the conversion table of FIG. 2, the least significant bits DT2, D on the input side are analyzed.
It has been discovered that T3 is not subject to lap conversion and is the same as the least significant bits Q1 and Q2 on the output side. That is, the part of the ○ symbol of the data Q on the output side is set to “1”, and
If the part without a symbol is set to "0", it becomes the same two-bit signal.

【0043】そこで、本発明では重ね合わせ変換の対象
にならないビット(図2の例ではDT2 ,DT3 )に対
しては、変換テーブルの入力とせず、重ね合わせ変換の
対象になるビット(図2の例ではDT4 −DT7 )のみ
を変換テーブルに入力するようにする。そして、その後
変換された出力データQ7 , Q6 , Q5 , Q4 ,Q3と
変換の対象にならなかった入力ビットDT2 ,DT3 と
を合成する。
Therefore, in the present invention, the bits (DT2, DT3 in the example of FIG. 2) that are not the target of the superposition conversion are not input to the conversion table, and the bits that are the targets of the superposition conversion (in FIG. 2). In the example, only DT4-DT7) is input to the conversion table. Then, the converted output data Q7, Q6, Q5, Q4, Q3 and the input bits DT2, DT3 which have not been converted are combined.

【0044】この点については、図4の本発明の実施の
形態における重ね合わせ変換の概略図に示される通りで
ある。8ビットの入力表示データDinが多階調化処理部
31により補正されてデータDT0 −DT7 が作成され
る。この内DT2 −DT7 が有効なデータであり、0−
43の中間調レベルを表現する6ビットの信号である。
上記したように、入力信号DT4 ,DT5 ,DT6 ,D
T7 が重ね合わせ変換の対象となり、変換後のデータと
して出力信号Q3 ,Q4 ,Q5 ,Q6 ,Q7 がルック・
アップ・テーブルの出力として出力される。また、変換
の対象にならない入力信号DT2 ,DT3 は、下位方向
にシフトされてそのまま出力信号Q1 ,Q2 として出力
される。そして、最終的に、7ビットのサブフレームの
点灯、非点灯を意味する表示用のデータQ1 −Q7 がデ
ータ配列変換部33に供給される。
This point is as shown in the schematic diagram of the superposition conversion in the embodiment of the present invention in FIG. The 8-bit input display data Din is corrected by the multi-gradation processing section 31 to create data DT0-DT7. Of these, DT2-DT7 are valid data, and 0-
It is a 6-bit signal that expresses the halftone level of 43.
As described above, the input signals DT4, DT5, DT6, D
T7 is the object of the superposition conversion, and the output signals Q3, Q4, Q5, Q6, and Q7 are the look-up data as the converted data.
It is output as the output of the up table. Further, the input signals DT2 and DT3 which are not to be converted are shifted in the lower direction and output as they are as the output signals Q1 and Q2. Finally, the display data Q1 to Q7, which means lighting or non-lighting of the 7-bit sub-frame, is supplied to the data array conversion unit 33.

【0045】上記の例では、入力信号が2ビット分節約
されることになり、メモリの領域は4分の1になる。
尚、重ね合わせ変換の対象になる入力ビットがどれにな
るかは、変換テーブルの種類によりケースバイケースで
判断される必要がある。しかしながら、少なくとも有効
ビットの最小位ビットは中間調レベルの最小単位を代表
するので、重ね合わせ変換の対象になることはない。ま
た、上記の例の二番目に小さい位のビット(DT3 )に
ついては、重み付けが2に対応するが、場合によっては
重み付け2を2つの重み付け1に分割して重ね合わせる
ことも行なわれる。但し、フリッカや色偽輪郭の原因
が、重み付けが大きなサブフレームの存在が原因である
から、原則としては下位ビットの入力が変換の対象にな
らないことになり、上位ビットは変換の対象になる。ま
た、上位ビットのうち飛び飛びの任意の複数ビットのみ
が変換の対象になることもある。
In the above example, the input signal is saved by 2 bits, and the memory area becomes 1/4.
It is necessary to determine on a case-by-case basis the type of the conversion table as to which input bit is the target of the superposition conversion. However, since at least the least significant bit of the significant bits represents the minimum unit of the halftone level, it is not the target of the superposition conversion. Also, with respect to the second least significant bit (DT3) in the above example, the weighting corresponds to 2, but in some cases, the weighting 2 is divided into two weighting 1s and superposed. However, since the cause of flicker or color false contour is the existence of subframes having a large weighting, in principle, the input of the lower bit is not the target of conversion, and the upper bit is the target of conversion. Further, only a plurality of random arbitrary bits among the high-order bits may be converted.

【0046】次にかかる重ね合わせ変換部の内部構造に
ついて説明する。図5は本発明の実施の形態における重
ね合わせ変換部32の構成図の例である。この例では、
入力されるデータDTがリミット回路321を介して変
換テーブル部であるルック・アップ・テーブル(LU
T)を構成するランダム・アクセス・メモリ(RAM)
322に供給される。リミット回路321の出力RMA
7 −RMA0 の内、有効なものは上位6ビットであり、
その内の上位4ビットRMA7 −RMA4 が変換の対象
となり、RAM322に入力される。また、変換の対象
にならない下位ビットRMA3 −RMA0 はシフト回路
323に入力される。
Next, the internal structure of the superposition conversion unit will be described. FIG. 5 is an example of a configuration diagram of the superposition conversion unit 32 in the embodiment of the present invention. In this example,
The input data DT passes through the limit circuit 321 and is a look-up table (LU
R) Random access memory (RAM)
322. Output RMA of limit circuit 321
Of 7-RMA0, the valid ones are the upper 6 bits,
The upper 4 bits RMA7-RMA4 among them are the objects of conversion and are input to the RAM322. Further, the lower bits RMA3 to RMA0 which are not to be converted are input to the shift circuit 323.

【0047】そして、変換されたRAM322の出力R
MD7 −RMD0 の内有効な上位4ビットが、サブフレ
ームのオン・オフを指示する出力データQ7 ,Q6 ,Q
5 ,Q4 としてそのまま出力される。また、下位の4ビ
ットRMD3 −RMD0 は、シフト回路323にて変換
非対象の下位ビットRMA4 −RMA0 を1ビット分下
位方向にシフトしたシフト出力S3 −S0 とマルチプレ
クサ回路324で合成される。具体的には、有効なシフ
ト出力S3 −S0 が優先的に出力データQ3 −Q0 とし
て出力される。
Then, the converted output R of the RAM 322
The valid upper 4 bits of MD7-RMD0 are output data Q7, Q6, Q for instructing ON / OFF of the subframe.
It is directly output as 5, Q4. The lower 4 bits RMD3 -RMD0 are combined by the shift circuit 323 with the shift outputs S3 -S0 obtained by shifting the lower bits RMA4 -RMA0 which are not to be converted by one bit in the lower direction and by the multiplexer circuit 324. Specifically, the valid shift outputs S3-S0 are preferentially output as the output data Q3-Q0.

【0048】上記のシフト回路323を設けた理由は、
図4でも説明した様に、階調順位を適合させる為であ
る。このシフト量は、重ね合わせ変換テーブルによって
異なってくるので、初期化ROM37からのシフト指示
信号DSFT の値により設定される。具体的には、変換テ
ーブル部のメモリ322に入力されるアドレスRMAの
ビット数より出力される変換出力RMDのビット数が多
い場合は、その多い分だけシフトされることになる。従
って、図2の変換テーブルの例ではシフト数は1であ
る。
The reason why the shift circuit 323 is provided is as follows.
This is because the gradation order is adapted as described in FIG. Since this shift amount varies depending on the superposition conversion table, it is set by the value of the shift instruction signal DSFT from the initialization ROM 37. Specifically, when the number of bits of the conversion output RMD to be output is larger than the number of bits of the address RMA input to the memory 322 of the conversion table unit, the amount of shift is shifted accordingly. Therefore, the number of shifts is 1 in the example of the conversion table of FIG.

【0049】以上の様に、シフト回路323とマルチプ
レクサ回路324とにより変換の非対象の多階調信号R
MA3 - 0 と変換出力信号RMD3 - 0 とが、階調に応
じて合成されることになる。従って、シフト回路323
とマルチプレクサ回路324とで合成部が構成される。
As described above, the shift circuit 323 and the multiplexer circuit 324 convert the non-target multi-gradation signal R.
MA3-0 and the converted output signal RMD3-0 are combined according to the gradation. Therefore, the shift circuit 323
And the multiplexer circuit 324 form a combining unit.

【0050】また、リミット回路321を設けた理由に
ついては、図6、7、8、にて説明する。リミット回路
321の動作原理は、図6に示したように入力される信
号DTの中間調レベルが一定値よりも高いレベルにある
場合は、出力される信号RMAはリミット値に固定する
というものである。
The reason why the limit circuit 321 is provided will be described with reference to FIGS. The operation principle of the limit circuit 321 is that the output signal RMA is fixed to the limit value when the halftone level of the input signal DT is higher than a constant value as shown in FIG. is there.

【0051】上記説明した通り、本発明の原理によれ
ば、変換テーブルの容量を少なくするために、変換が必
要な上位ビット部分と変換が不必要な下位ビット部分と
に分けて、上位ビット部分は変換テーブルを介して変換
し、その後変換されなかった下位ビット部分と、階調順
位を合わせて合成するというものである。しかしなが
ら、かかる手法によれば、図7に示すように不都合を生
じることがある。
As described above, according to the principle of the present invention, in order to reduce the capacity of the conversion table, the high-order bit part that needs to be converted and the low-order bit part that does not need to be converted are divided into the high-order bit part. Is to convert through a conversion table, and then combine the lower bit part that has not been converted and the gradation order. However, such a method may cause inconvenience as shown in FIG. 7.

【0052】図7には、中間調レベルが42、43、4
4、45の場合についてそのまま変換テーブルで変換し
た場合について示している。左側のDT7 −DT2 が変
換前のデータで、右側のQ7 −Q1 が変換後のデータで
ある。図2に示した重ね合わせ法によれば、0から43
の中間調レベルしか対象になっていない。従って、入力
信号DTとして44が入力されると、図7に示される様
に、入力信号DTは(101100)となる。そして、
その内の下位ビットDT3 ,DT2 をそのまま変換せず
に合成すると、合成後の出力信号Qは、(111110
0)となり重み付けをして合計すると中間調レベルが4
0になってしまう。
In FIG. 7, the intermediate tone levels are 42, 43, and 4.
In the case of Nos. 4 and 45, the case where the conversion table is used for conversion is shown. DT7-DT2 on the left side is the data before conversion, and Q7-Q1 on the right side is the data after conversion. According to the superposition method shown in FIG.
Only the halftone level of is targeted. Therefore, when 44 is input as the input signal DT, the input signal DT becomes (101100) as shown in FIG. And
When the lower bits DT3 and DT2 among them are combined without conversion, the output signal Q after the combination is (111110).
0) and weighted and summed to give a halftone level of 4
It will be 0.

【0053】即ち、重ね合わせ変換された出力が表現で
きる階調数(上記の例では0−43階調)が、入力デー
タDTが表現できる階調数(分解能)(上記例では6ビ
ット故に0−63階調)よりも少なくなってしまう場合
に、上記したような問題が生じるのである。従って、重
ね合わせ変換テーブルの設定によってそのリミット値が
変更されなければならない。
In other words, the number of gradations (0-43 gradations in the above example) that can be expressed by the output obtained by the superposition conversion is the number of gradations (resolution) that can be expressed by the input data DT (in the above example, it is 0 because there are 6 bits). If the number is less than −63 gradations, the above-mentioned problem occurs. Therefore, the limit value must be changed by setting the superposition conversion table.

【0054】そこで、本発明では上記不都合を回避する
為に、中間階調レベルが43を越える場合は、一律43
のリミット値にするようにしている。その結果、図8の
チャートの真ん中のテーブルに示されるようにリミット
回路321で変換された出力RMA7 −RMA2 は中間
調レベルが43を越える44−63に対して43に固定
されている。その結果、重ね合わせ変換されると、図8
の右のテーブルの如く、43以上は全て43の階調に変
換されることになる。尚、従来のように全てのビットを
変換する場合は、変換テーブル内にてかかるリミットを
行なえば良いのであるが、本発明の様に一部のビットの
み変換対象とするためかかるリミット回路が必要にな
る。
Therefore, in the present invention, in order to avoid the above-mentioned inconvenience, when the intermediate gradation level exceeds 43, it is uniformly 43.
The limit value is set to. As a result, the outputs RMA7-RMA2 converted by the limit circuit 321 are fixed at 43 for the halftone level of 44-63 which exceeds 43, as shown in the middle table of the chart of FIG. As a result, when superposed conversion is performed, FIG.
As shown in the table on the right, all 43 and above are converted to 43 gradations. It should be noted that when converting all the bits as in the conventional case, it is sufficient to perform such a limit in the conversion table, but such a limit circuit is required to convert only some bits as in the present invention. become.

【0055】図9はかかるリミット回路321の具体的
回路例である。325は、入力データDTと初期化RO
M37から設定されたリミット値DLMT の大小関係を判
定する回路である。具体的には加算回路であり、入力デ
ータDTとリミット値DLMTの反転値とを加算し、入力
データDTが大きい場合はキャリー値CRTが1とな
り、入力データDTがリミット値DLMT 以下の場合はキ
ャリー値CRTが0となる。図10の動作説明図に示さ
れる通りである。そして、セレクト回路326では、そ
のキャリー値がセレクト信号Sとして使用されて、入力
データDTかリミット値DLMT の何れかが選択される。
セレクト回路326は具体的には、矢印で示したように
AND回路とOR回路及びインバータにより構成され
る。
FIG. 9 shows a specific circuit example of the limit circuit 321. 325 is input data DT and initialization RO
This is a circuit for judging the magnitude relation of the limit value DLMT set from M37. Specifically, it is an adder circuit, which adds the input data DT and the inverted value of the limit value DLMT, and when the input data DT is large, the carry value CRT becomes 1, and when the input data DT is less than or equal to the limit value DLMT, the carry value is obtained. The value CRT becomes 0. This is as shown in the operation explanatory view of FIG. Then, the select circuit 326 uses the carry value as the select signal S to select either the input data DT or the limit value DLMT.
The select circuit 326 is specifically composed of an AND circuit, an OR circuit, and an inverter as shown by the arrow.

【0056】変換テーブル部のルック・アップ・テーブ
ルであるRAM322には、リミット回路321からの
8ビットの出力の内上位4ビットが変換対象の多階調信
号、アドレス入力RMA7 −RMA4 として入力されて
いる。また、後述する6つまたは8つのサブフレームの
例でも、上位4ビットが変換の対象になる。また、RA
M322には、データ入出力として、初期化ROM37
からの8ビットの重ね合わせ変換テーブルのデータDDS
F と8ビットの変換出力RMD7 −RMD0 が入力また
は出力される。複数種類の重ね合わせ変換テーブルのデ
ータを予め初期化ROM37に記憶させておき、使用さ
れるサブフレームの数等に応じて最適の変換テーブルを
データDDSF としてRAM322に書き込むことができ
るようにするためである。
In the RAM 322, which is the look-up table of the conversion table section, the upper 4 bits of the 8-bit output from the limit circuit 321 are input as the multi-gradation signal to be converted and the address inputs RMA7-RMA4. There is. Also, in the example of 6 or 8 subframes described later, the upper 4 bits are the target of conversion. Also, RA
The M322 has an initialization ROM 37 for data input / output.
8-bit overlay conversion table data DDS from
F and 8-bit conversion output RMD7-RMD0 are input or output. Data of a plurality of types of superposition conversion tables are stored in the initialization ROM 37 in advance so that an optimum conversion table can be written in the RAM 322 as data DDSF according to the number of subframes used. is there.

【0057】シフト回路323にはリミット回路321
からの8ビットの出力の内下位のアドレス入力RMA3
−RMA0 が入力されている。そして、初期化ROM3
7からのシフト量を示すシフトデータDSFT (3ビッ
ト)に応じて下位側にシフトされる。従って、RMA3
−RMA0 がS3 −S0 に変換される。
The shift circuit 323 includes a limit circuit 321.
8-bit output from the lower address input RMA3
-RMA0 is input. And the initialization ROM 3
It is shifted to the lower side according to shift data DSFT (3 bits) indicating the shift amount from 7. Therefore, RMA3
-RMA0 is converted to S3-S0.

【0058】そして、シフトされたデータS3 −S0 と
変換されたデータRMD3 −RMD0 とがマルチプレク
サ回路324で合成される。この関係について、図11
に従って説明する。図11は、シフト回路323とマル
チプレクサ回路324の出力とシフトデータDSFT のシ
フト数の関係を示す表である。シフト数が1の時は、シ
フト出力S3 −S0 には0と信号RMA3 −RMA1 が
それぞれ出力される。またシフト量が2の時には、0,
0と信号RMA3 −RMA2 がそれぞれ出力される。そ
して、マルチプレクサ回路では、それらのシフト出力信
号が0(Lレベル)に対応するビット部分に変換された
出力RMDのデータが合成されることになる。
Then, the shifted data S3-S0 and the converted data RMD3-RMD0 are combined by the multiplexer circuit 324. Regarding this relationship, FIG.
It will be described according to. FIG. 11 is a table showing the relationship between the outputs of the shift circuit 323 and the multiplexer circuit 324 and the shift number of the shift data DSFT. When the number of shifts is 1, 0 and signals RMA3-RMA1 are output to the shift outputs S3-S0. When the shift amount is 2, 0,
0 and the signals RMA3-RMA2 are output respectively. Then, in the multiplexer circuit, the data of the output RMD obtained by converting the shift output signals into the bit portion corresponding to 0 (L level) is synthesized.

【0059】図12、図13は、上記のシフト回路32
3とマルチプレクサ回路324の機能を実現する合成部
の具体的な回路例である。図12は、シフト回路323
とマルチプレクサ回路324の機能を同時に実現する合
成部回路であり、入力としてリミット回路321の下位
出力RMA3 −RMA0 とRAM322の下位出力RM
D3 −RMD0 が接続されて、図13の制御信号生成回
路からのシフト制御信号SFT0 −SFT4 と合成制御
信号CONT1 ,CONT2 が制御信号として使用され
る。図中AはAND回路、OはOR回路をそれぞれ示し
ている。
12 and 13 show the shift circuit 32 described above.
3 is a specific circuit example of a synthesizing unit that realizes the functions of 3 and the multiplexer circuit 324. FIG. 12 shows the shift circuit 323.
And a multiplexer circuit 324 at the same time, which is a synthesizing unit circuit, and the lower output RMA3-RMA0 of the limit circuit 321 and the lower output RM of the RAM 322 are used as inputs.
D3-RMD0 are connected, and the shift control signals SFT0-SFT4 and the composite control signals CONT1 and CONT2 from the control signal generation circuit of FIG. 13 are used as control signals. In the figure, A indicates an AND circuit, and O indicates an OR circuit.

【0060】図13の制御信号生成回路では、初期化R
OM37からの3ビットのシフトデータ信号DSFT0−D
SFT2から、シフト制御信号SFT0 −SFT4 と合成制
御信号CONT1 ,CONT2 が制御信号として生成さ
れる。シフト制御信号SFT0 −SFT4 は、単に3ビ
ットのシフトデータ信号DSFT0−DSFT2をデコードして
得られる信号であり、シフト数に対応している。また合
成制御信号CONT1,CONT2 は、図中に示すシフ
トデータ信号値の場合に1となる信号であり、マルチプ
レクスの条件から導いた論理回路により生成される。
In the control signal generation circuit of FIG. 13, initialization R
3-bit shift data signal DSFT0-D from OM37
From SFT2, shift control signals SFT0-SFT4 and combined control signals CONT1 and CONT2 are generated as control signals. The shift control signals SFT0-SFT4 are signals obtained by simply decoding the 3-bit shift data signals DSFT0-DSFT2, and correspond to the number of shifts. The composite control signals CONT1 and CONT2 are signals that become 1 in the case of the shift data signal values shown in the figure, and are generated by a logic circuit derived from the multiplex condition.

【0061】このようにして生成されたシフト制御信号
SFT0 −SFT4 と合成制御信号CONT1 ,CON
T2 により、図12の回路では、図中右側に示したよう
に、シフト数に応じてリミット回路321の下位出力R
MA3 −RMA0 がシフトされ、RAM322の下位出
力RMD3 −RMD0 と合成される。右側に示した結果
は、前述の図11の表と同じである。
The shift control signals SFT0-SFT4 thus generated and the composite control signals CONT1, CON are generated.
Due to T2, in the circuit of FIG. 12, as shown on the right side of the figure, the lower output R of the limit circuit 321 depends on the number of shifts.
MA3-RMA0 is shifted and combined with the lower output RMD3-RMD0 of RAM322. The result shown on the right side is the same as the table of FIG. 11 described above.

【0062】例えば、図2の変換テーブルの場合は、シ
フト数が1であるため、シフト制御信号SFT1が1と
なり、他のSFT0,2,3,4は0となる。従って、
出力Q3 にはRMD3 、Q2 にはRMA3 、Q1 にはR
MA2 、Q0 にはRMA1 がそれぞれ出力される。
For example, in the case of the conversion table of FIG. 2, since the number of shifts is 1, the shift control signal SFT1 becomes 1 and the other SFTs 0, 2, 3, 4 become 0. Therefore,
RMD3 for output Q3, RMA3 for Q2, R for Q1
RMA1 is output to MA2 and Q0, respectively.

【0063】以上のようにして重ね合わせ変換部32に
て変換されて出力されるサブフレームに対応する出力デ
ータQ7 −Q0 がデータ配列変換部33に供給される。
データ変換部では、初期化ROM37からの指示信号に
従って、有効な出力、上記の例ではQ7 −Q1 、が採用
され、出力Q0 は無視される。
The output data Q7-Q0 corresponding to the subframes converted and output by the superposition conversion unit 32 as described above are supplied to the data array conversion unit 33.
In the data converter, a valid output, Q7-Q1 in the above example, is adopted according to the instruction signal from the initialization ROM 37, and the output Q0 is ignored.

【0064】データ配列変換部33は、本件発明と直接
関係しないので詳細な説明は省略するが、簡単に説明す
ると次の通りである。図14はデータ配列変換部の動作
原理の説明図である。入力表示データは、時間tに示し
た様に、表示される画面の画素の順番で入力されてく
る。そして、それぞれの画素DOT1 −DOTn −DO
Tnm毎のRGB信号が前述の通りの重ね合わせ変換され
て、出力Q7 −Q1 が生成される。しかしながら、実際
の表示パネル上では、画面の1ライン毎にアドレス・デ
ータ・ドライバ6がアドレスデータに従ってアドレス電
極を駆動することになる。
The data array conversion unit 33 is not directly related to the present invention, so a detailed description thereof will be omitted, but it will be briefly described as follows. FIG. 14 is an explanatory diagram of the operation principle of the data array conversion unit. The input display data is input in the order of pixels on the screen to be displayed, as shown at time t. Then, each pixel DOT1 -DOTn -DO
The RGB signals for each Tnm are subjected to the superposition conversion as described above to generate the outputs Q7-Q1. However, on the actual display panel, the address data driver 6 drives the address electrodes according to the address data for each line of the screen.

【0065】そこで、データ配列変換部では、少なくと
も1ライン毎にまとめられたサブフレーム毎のデータQ
Xの単位にまとめてフレームメモリ34に格納されるこ
とになる。そして、フレームメモリ34からは、図2に
示したサブフレームの順番で(Q3,Q5,Q2,Q7,Q1,Q
6,Q4 の順番)、1ライン毎のアドレスデータA−DA
TAが出力される。
Therefore, in the data array conversion unit, the data Q for each subframe collected at least for each line
The data is collectively stored in the frame memory 34 in units of X. Then, from the frame memory 34 (Q3, Q5, Q2, Q7, Q1, Q in the order of the subframes shown in FIG.
6, Q4 order) Address data A-DA for each line
TA is output.

【0066】[他の実施例]次に、図15は7つのサブ
フレームの組み合わせの場合の重み付け変換テーブルの
別の例を示す。図2に7つのサブフレームの場合の重み
付け変換テーブルの例を示した。図15の変換テーブル
の場合も同じサブフレームの組み合わせではあるが、変
換が多少異なっている。即ち、図2の場合は、輝度レベ
ルが4や8の場合は、できるだけフレーム中の早い時間
でのサブフレームを点灯するようにした例である。一
方、図15の場合は、輝度レベルが4や8の場合は、で
きるだけフレーム中の遅い時間でのサブフレームを点灯
するようにした例である。いずれの場合も、点灯するサ
ブフレームが分散されているので、フリッカや色偽輪郭
の問題は解決されるが、かかる2つの異なる変換テーブ
ルを画素の位置に応じて選択して利用することで、更に
画質を向上させることができる場合がある。
[Other Embodiments] FIG. 15 shows another example of the weighting conversion table in the case of a combination of seven subframes. FIG. 2 shows an example of the weighting conversion table for seven subframes. The conversion table of FIG. 15 also has the same combination of subframes, but the conversion is slightly different. That is, in the case of FIG. 2, when the brightness level is 4 or 8, the sub-frame is turned on at the earliest possible time in the frame. On the other hand, in the case of FIG. 15, when the brightness level is 4 or 8, the sub-frame is turned on at the latest time in the frame. In either case, since the lit subframes are dispersed, the problems of flicker and color false contours are solved, but by selecting and using two different conversion tables according to the pixel position, In some cases, the image quality can be improved.

【0067】そこで、上記のように複数のモードの変換
テーブルを準備しておいて、図16に示す様に、画素の
位置に応じて使用する変換テーブルのモードを変更する
ことが好ましい。図16の(a)は、モードAとBとを
千鳥格子状に配置した場合である。図16の(b)は、
モードAとBを4つの画素単位で千鳥格子状に配置した
場合である。更に、図16(c)は、4つのモードA,
B,C,Dに対応する変換テーブルを利用する場合であ
り、この例では1行毎にモードA,B,C,Dが1つづ
つずれている例である。
Therefore, it is preferable to prepare the conversion tables for a plurality of modes as described above and change the mode of the conversion table to be used according to the pixel position, as shown in FIG. FIG. 16A shows a case where the modes A and B are arranged in a staggered pattern. FIG. 16B shows
This is the case where modes A and B are arranged in a staggered pattern in units of four pixels. Furthermore, FIG. 16C shows four modes A,
This is a case where the conversion tables corresponding to B, C, and D are used, and in this example, the modes A, B, C, and D are deviated by one row by row.

【0068】このように複数のモードの変換テーブルを
利用する場合の重ね合わせ変換部32の回路の例を、図
5に戻って説明する。複数のモードの変換テーブルを利
用する場合は、単純にモード数分の変換テーブルをRA
M322に記憶させることが必要である。そこで、初期
化ROM37とRAM322に上位入力アドレスとして
モード信号MODEを入力するようにする。モード数が
2の場合は、モード信号MODEは1ビットであるが、
モード数が4の場合は2ビットになる。
An example of the circuit of the superposition conversion unit 32 in the case of using the conversion tables of a plurality of modes in this way will be described by returning to FIG. When using conversion tables of multiple modes, simply convert the conversion tables for the number of modes to RA.
It is necessary to store it in M322. Therefore, the mode signal MODE is input to the initialization ROM 37 and the RAM 322 as a higher-order input address. When the number of modes is 2, the mode signal MODE has 1 bit,
When the number of modes is 4, it becomes 2 bits.

【0069】そして、最初に初期化ROM37から使用
する複数の変換テーブルをRAM322に記憶させる。
そして、表示制御中は、図1にて示したインターフェー
ス制御回路36が、垂直同期信号Vsyn と水平同期信号
Vsyn 及びクロックCLKとから現在の画素の位置を認
識し、何れのモードの変換テーブルを使用するかについ
てのモード信号MODEをRAM322に入力すること
で、モードの選択を画素単位で行なう。
Then, first, a plurality of conversion tables used from the initialization ROM 37 are stored in the RAM 322.
Then, during display control, the interface control circuit 36 shown in FIG. 1 recognizes the current pixel position from the vertical synchronizing signal Vsyn, the horizontal synchronizing signal Vsyn, and the clock CLK, and uses the conversion table of any mode. By inputting the mode signal MODE indicating whether or not to perform to the RAM 322, the mode is selected in pixel units.

【0070】上記の実施例では、6ビットの多階調出力
を7つのサブフレームに変換する場合について説明し
た。しかしながら、図5に示した重ね合わせ変換部の回
路図は、それ以外のビット数の多階調出力を異なる数の
サブフレームに変換する場合も使用することができる。
即ち、それぞれの変換テーブルを初期化ROM37に記
憶しておいて、使用するフラット表示パネルの能力に応
じて最適の変換テーブルを選択することになる。このよ
うな汎用性がある点について以下にて説明する。
In the above embodiment, the case where the 6-bit multi-gradation output is converted into 7 sub-frames has been described. However, the circuit diagram of the superposition conversion unit shown in FIG. 5 can also be used in the case of converting a multi-tone output having a different number of bits into a different number of subframes.
That is, each conversion table is stored in the initialization ROM 37, and the optimum conversion table is selected according to the capability of the flat display panel to be used. The versatility will be described below.

【0071】図17は、重ね合わせ変換の各ビットの関
係を示す表である。多階調出力が4−7ビットそれぞれ
の場合の、RAM322の入力アドレスRMA、RAM
322の出力RMD、シフト数、サブフレーム数(S
F)及び最終的に有効な重ね合わせ変換出力がこの表に
示されている。
FIG. 17 is a table showing the relationship of each bit of superposition conversion. Input addresses RMA and RAM of RAM 322 when multi-gradation output is 4 to 7 bits
322 output RMD, shift number, subframe number (S
F) and finally the valid lapped transform output is shown in this table.

【0072】図2及び図15の変換テーブルは、6ビッ
トの多階調出力を7つのサブフレームに変換する例であ
る。従って、図17の表に示される様に、上位の4ビッ
トがRAM322のアドレス入力として使用され、変換
された5ビットのRAMの出力が、1シフトした2ビッ
トの信号と合成されて、7つのサブフレームに対応する
7ビットの重ね合わせ変換出力が得られることになる。
The conversion tables of FIGS. 2 and 15 are examples of converting a 6-bit multi-gradation output into seven subframes. Therefore, as shown in the table of FIG. 17, the upper 4 bits are used as the address input of the RAM 322, and the converted output of the 5-bit RAM is combined with the 1-shifted 2-bit signal to obtain 7 bits. A 7-bit superposition conversion output corresponding to the subframe will be obtained.

【0073】図18、19は、6ビットの多階調出力を
8つのサブフレームに変換する例である。図2、15で
説明したのと同様に二つのモードになっている。この場
合は、図17の表に示される様に、上位の4ビットがR
AM322のアドレス入力として使用され、変換された
6ビットのRAMの出力が、2シフトした2ビットの信
号と合成されて、8つのサブフレームに対応する8ビッ
トの重ね合わせ変換出力が得られることになる。
18 and 19 are examples of converting a 6-bit multi-gradation output into eight sub-frames. There are two modes as described with reference to FIGS. In this case, the upper 4 bits are R as shown in the table of FIG.
The converted 6-bit RAM output, which is used as the address input of AM322, is combined with the 2-shifted 2-bit signal to obtain the 8-bit superposition conversion output corresponding to 8 subframes. Become.

【0074】図22、23は、5ビットの多階調出力を
6つのサブフレームに変換する例である。図2、15で
説明したのと同様に二つのモードになっている。この場
合は、図17の表に示される様に、上位の4ビットがR
AM322のアドレス入力として使用され、変換された
5ビットのRAMの出力が、1シフトした1ビットの信
号と合成されて、6つのサブフレームに対応する6ビッ
トの重ね合わせ変換出力が得られることになる。
22 and 23 show an example in which a 5-bit multi-gradation output is converted into 6 sub-frames. There are two modes as described with reference to FIGS. In this case, the upper 4 bits are R as shown in the table of FIG.
The converted 5-bit RAM output, which is used as the address input of the AM322, is combined with the 1-shifted 1-bit signal to obtain a 6-bit superposition conversion output corresponding to 6 subframes. Become.

【0075】この例の場合は、原理的には、5ビットの
多階調出力の上位3ビットのみをRAM322の入力ア
ドレスとして、下位2ビットを変換の対象外にすること
も可能である。但し、そのようにする場合は、図5に示
した重ね合わせ変換部32の回路構成を多少変える必要
がある。しかしながら、3ビットの入力に対して4ビッ
トの出力を得る場合も、4ビットの入力に対して5ビッ
トの出力を得る場合もそれほどRAMの容量に差はない
ので、汎用性を確保するために、上記のように上位4ビ
ットを変換の対象にしている。
In the case of this example, in principle, only the upper 3 bits of the 5-bit multi-gradation output can be used as the input address of the RAM 322 and the lower 2 bits can be excluded from the conversion target. However, in such a case, the circuit configuration of the superposition conversion unit 32 shown in FIG. 5 needs to be slightly changed. However, there is not much difference in RAM capacity when obtaining 4-bit output for 3-bit input and 5-bit output for 4-bit input. As described above, the upper 4 bits are converted.

【0076】以上の例から明らかな通り、要すれば、多
階調信号がMビット(Mは2以上の整数)の信号である
場合は、多階調信号の任意のNビット(Nは1以上の整
数であってM>N)が変換テーブルのメモリのアドレス
信号となり、その重ね合わせ変換出力がPビット(Pは
N以上の整数)となり、多階調信号の残りのM−Nビッ
トの信号がP−Nビット分シフトされて当該重ね合わせ
変換出力と合成されることになる。
As is clear from the above example, if necessary, when the multi-tone signal is an M-bit (M is an integer of 2 or more) signal, any N-bit (N is 1) of the multi-tone signal is required. The above integer, M> N) becomes the address signal of the memory of the conversion table, the superposition conversion output becomes P bits (P is an integer of N or more), and the remaining M-N bits of the multi-gradation signal. The signal is shifted by P-N bits and combined with the superposition conversion output.

【0077】[0077]

【発明の効果】以上説明した通り、本発明によれば、重
ね合わせ変換に使用される変換テーブルのデータを記憶
するメモリの容量を節約することができる。従って、メ
モリの容量を増やすことなく複数の変換テーブルのデー
タをメモリに記憶させることができ、より画質を向上さ
せることができる。
As described above, according to the present invention, it is possible to save the capacity of the memory for storing the data of the conversion table used for the superposition conversion. Therefore, the data of a plurality of conversion tables can be stored in the memory without increasing the memory capacity, and the image quality can be further improved.

【0078】また、メモリの容量を節約することによ
り、コンパクト化というフラットパネル表示装置の特性
を損なうことなく、画質の向上を図ることができる。
Further, by saving the memory capacity, it is possible to improve the image quality without deteriorating the characteristic of the flat panel display device that is compact.

【図面の簡単な説明】[Brief description of the drawings]

【図1】フラットパネル表示装置の全体構造図である。FIG. 1 is an overall structural diagram of a flat panel display device.

【図2】6ビットの多階調出力を7サブフレームに変換
するテーブル例の図である。
FIG. 2 is a diagram of an example of a table for converting a 6-bit multi-gradation output into 7 subframes.

【図3】重ね合わせ法を説明する図である。FIG. 3 is a diagram illustrating a superposition method.

【図4】発明の実施の形態における重ね合わせ変換の概
略図である。
FIG. 4 is a schematic diagram of a superposition conversion in the embodiment of the invention.

【図5】重ね合わせ変換部の内部構造図である。FIG. 5 is an internal structural diagram of a superposition conversion unit.

【図6】リミット回路の動作原理図である。FIG. 6 is an operation principle diagram of a limit circuit.

【図7】リミット回路を説明するためのチャート図であ
る。
FIG. 7 is a chart diagram for explaining a limit circuit.

【図8】リミット回路の動作を説明するためのチャート
図である。
FIG. 8 is a chart diagram for explaining the operation of the limit circuit.

【図9】リミット回路の具体的回路例である。FIG. 9 is a specific circuit example of a limit circuit.

【図10】リミット回路の動作説明図である。FIG. 10 is an operation explanatory diagram of a limit circuit.

【図11】シフト回路とマルチプレクサ回路の出力とシ
フト数の関係表である。
FIG. 11 is a relational table of outputs of shift circuits and multiplexer circuits and shift numbers.

【図12】シフト回路とマルチプレクサ回路の具体例で
ある。
FIG. 12 is a specific example of a shift circuit and a multiplexer circuit.

【図13】図12の回路例の制御信号生成回路である。13 is a control signal generation circuit of the circuit example of FIG.

【図14】データ配列変換部の動作原理の説明図であ
る。
FIG. 14 is an explanatory diagram of an operation principle of a data array conversion unit.

【図15】6ビットの多階調出力を7サブフレームに変
換する別のテーブル例である。
FIG. 15 is another example of a table for converting a 6-bit multi-gradation output into 7 subframes.

【図16】複数モードの変換テーブルを使用する例であ
る。
FIG. 16 is an example of using a conversion table of a plurality of modes.

【図17】重ね合わせ変換のビット関係を示す表であ
る。
FIG. 17 is a table showing bit relations of superposition conversion.

【図18】6ビットの多階調出力を8サブフレームに変
換するテーブル例(1)である
FIG. 18 is a table example (1) for converting a 6-bit multi-gradation output into 8 subframes.

【図19】6ビットの多階調出力を8サブフレームに変
換するテーブル例(2)である
FIG. 19 is a table example (2) for converting a 6-bit multi-gradation output into 8 subframes.

【図20】7ビットの多階調出力を8サブフレームに変
換するテーブル例(1)である
FIG. 20 is a table example (1) for converting 7-bit multi-gradation output into 8 subframes.

【図21】7ビットの多階調出力を8サブフレームに変
換するテーブル例(2)である
FIG. 21 is a table example (2) for converting a 7-bit multi-gradation output into 8 subframes.

【図22】5ビットの多階調出力を6サブフレームに変
換するテーブル例(1)である
FIG. 22 is a table example (1) for converting 5-bit multi-gradation output into 6 subframes.

【図23】5ビットの多階調出力を6サブフレームに変
換するテーブル例(2)である
FIG. 23 is a table example (2) for converting 5-bit multi-gradation output into 6 subframes.

【図24】従来のPDPの概略的構成図である。FIG. 24 is a schematic configuration diagram of a conventional PDP.

【図25】従来のPDPの放電セルの断面構造である。FIG. 25 is a cross-sectional structure of a conventional PDP discharge cell.

【図26】PDP装置の各電極の駆動動作図である。FIG. 26 is a driving operation diagram of each electrode of the PDP device.

【図27】64階調のサブフレームの構成例である。[Fig. 27] Fig. 27 is a configuration example of a subframe of 64 gradations.

【図28】従来例の説明図である。FIG. 28 is an explanatory diagram of a conventional example.

【図29】従来例の説明図である。FIG. 29 is an explanatory diagram of a conventional example.

【符号の説明】[Explanation of symbols]

1 表示部 321 リミット回路 322 変換テーブル部 323 シフト回路 324 マルチプレクサ回路 37 初期化メモリ RMA アドレス入力 RMD 重ね合わせ変換出力 SF サブフレーム DDSF 変換テーブルのデータ DLMT リミット値信号 DSFT シフトデータ信号 1 display unit 321 limit circuit 322 conversion table unit 323 shift circuit 324 multiplexer circuit 37 initialization memory RMA address input RMD overlay conversion output SF subframe DDSF conversion table data DLMT limit value signal DSFT shift data signal

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成8年1月18日[Submission date] January 18, 1996

【手続補正1】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図11[Correction target item name] FIG.

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図11】シフト回路とマルチプレクサ回路の出力とシ
フト数の関係図表である。
FIG. 11 is a table showing the relationship between the outputs of shift circuits and multiplexer circuits and the number of shifts.

【手続補正2】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図17[Correction target item name] FIG.

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図17】重ね合わせ変換のビット関係を示す図表であ
る。
FIG. 17 is a chart showing bit relations of superposition conversion.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 壽男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山本 晃 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石田 勝啓 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toshio Ueda 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Akira Yamamoto 1015, Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited ( 72) Inventor Katsuhiro Ishida 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Fujitsu Limited

Claims (17)

【特許請求の範囲】[Claims] 【請求項1】階調の重みに応じて時分割した複数のサブ
フレームを多重して構成される1フレームにより多階調
の表示を行なう表示装置において、 異なる階調に対応する複数ビットの信号を有する多階調
信号の一部のビット信号をアドレス信号として入力し、
複数の前記サブフレームの所定の組み合わせに変換した
重ね合わせ変換出力を出力する変換テーブル部と、 前記多階調信号の残りのビット信号と前記重ね合わせ変
換出力信号とを、階調に応じて合成し、1つのフレーム
を構成する複数のサブフレームの信号を生成する合成部
と、 該合成された複数のサブフレームの信号に基づいて、表
示部に多階調の画像を表示する表示制御部とを有するこ
とを特徴とする表示装置。
1. A display device for displaying a multi-gradation by one frame configured by multiplexing a plurality of sub-frames time-divided according to the gradation weight, and a signal of a plurality of bits corresponding to different gradations. A part of the bit signal of the multi-gradation signal having
A conversion table unit that outputs a superposition conversion output converted into a predetermined combination of the plurality of subframes, a remaining bit signal of the multi-grayscale signal, and the superposition conversion output signal are combined according to the grayscale. A combining unit that generates signals of a plurality of subframes that form one frame; and a display control unit that displays a multi-gradation image on the display unit based on the combined signals of the plurality of subframes. A display device having:
【請求項2】請求項1において、 前記の重ね合わせ変換出力は、同一の階調の重みを持つ
サブフレームを複数有することを特徴とする表示装置。
2. The display device according to claim 1, wherein the superposition conversion output includes a plurality of subframes having the same gradation weight.
【請求項3】請求項1または2において、 前記合成部は、前記変換テーブル部のアドレス信号のビ
ット数より前記重ね合わせ変換出力のビット数が多い場
合に、前記の多階調信号の残りのビット信号を所定ビッ
ト分シフトすることを特徴とする表示装置。
3. The synthesizing unit according to claim 1, wherein when the number of bits of the superposition conversion output is larger than the number of bits of the address signal of the conversion table unit, the remaining part of the multi-gradation signal remains. A display device which shifts a bit signal by a predetermined number of bits.
【請求項4】請求項1または2において、 前記多階調信号のビット数に基づく第一の階調数よりも
前記合成されたサブフレームの信号による第二の階調数
が少ない場合に、当該多階調信号を前記第二の階調数よ
り高くならないようにするリミット回路を、前記変換テ
ーブル部の前段に設けたことを特徴とする表示装置。
4. The method according to claim 1 or 2, wherein the second number of gray levels by the signal of the combined sub-frame is smaller than the first number of gray levels based on the number of bits of the multi-tone signal, A display device, wherein a limit circuit for preventing the multi-gradation signal from becoming higher than the second gradation number is provided in the preceding stage of the conversion table section.
【請求項5】請求項1または2において、 前記変換テーブル部は、複数モードの変換テーブルを有
し、前記のアドレス信号に加えてモードを指定するモー
ド信号を追加のアドレス信号として入力し、 前記の表示制御部は画素の位置に応じてモード信号を供
給することを特徴とする表示装置。
5. The conversion table unit according to claim 1, further comprising a conversion table for a plurality of modes, wherein a mode signal designating a mode is input as an additional address signal in addition to the address signal, The display device according to claim 1 supplies a mode signal according to the position of the pixel.
【請求項6】請求項1乃至5のいずれかにおいて、 更に複数の変換テーブルのデータを記憶する初期化メモ
リを有し、該複数の変換テーブルのデータのうち少なく
とも一つの該変換テーブルのデータが前記変換テーブル
部のメモリに書き込まれることを特徴とする表示装置。
6. The method according to claim 1, further comprising an initialization memory for storing data of a plurality of conversion tables, wherein at least one of the conversion table data is data of the conversion table. A display device, which is written in a memory of the conversion table unit.
【請求項7】請求項3において、 更に複数の変換テーブルのデータを記憶する初期化メモ
リを有し、該複数の変換テーブルのデータのうち少なく
とも一つの該変換テーブルのデータが前記変換テーブル
部のメモリに書き込まれ、 前記初期化メモリは、該変換テーブル部のメモリに書き
込まれた変換テーブルのデータに従って、シフト数を示
すシフトデータ信号を前記合成部に供給し、 前記合成部は、当該シフトデータ信号に従ってシフトす
ることを特徴とする表示装置。
7. The conversion memory according to claim 3, further comprising an initialization memory for storing data of a plurality of conversion tables, wherein at least one of the conversion table data is stored in the conversion table section. Written in the memory, the initialization memory supplies a shift data signal indicating a shift number to the synthesizing unit according to the data of the conversion table written in the memory of the transforming table unit, and the synthesizing unit causes the shift data A display device characterized by shifting according to a signal.
【請求項8】請求項4において、 更に複数の変換テーブルのデータを記憶する初期化メモ
リを有し、該複数の変換テーブルのデータのうち少なく
とも一つの該変換テーブルのデータが前記変換テーブル
部のメモリに書き込まれ、 前記初期化メモリは、該変換テーブル部のメモリに書き
込まれた変換テーブルのデータに従って、前記のリミッ
ト回路に前記第二の階調数を示すリミット値信号を供給
することを特徴とする表示装置。
8. The conversion memory according to claim 4, further comprising an initialization memory for storing data of a plurality of conversion tables, wherein at least one data of the conversion tables is stored in the conversion table section. The initialization memory supplies the limit value signal indicating the second gradation number to the limit circuit according to the data of the conversion table written in the memory of the conversion table unit. And display device.
【請求項9】階調の重みに応じて時分割した複数のサブ
フレームを多重して構成される1フレームにより、多階
調の表示を行なう表示装置において、 異なる階調に対応する複数ビットの信号を有する多階調
信号の一部の複数ビット信号をアドレス信号として入力
し、少なくとも同一の階調の重みを持つサブフレームを
複数有する複数のサブフレームの所定の組み合わせに変
換した重ね合わせ変換出力を出力する変換テーブル部
と、 前記変換テーブル部のアドレス信号のビット数より前記
重ね合わせ変換出力のビット数が多い場合に、前記の多
階調信号の残りのビット信号を所定ビット分シフトし、
当該シフトされた前記多階調信号の残りのビット信号と
前記重ね合わせ変換出力信号とを合成し、1つのフレー
ムを構成する複数のサブフレームの信号を生成する合成
部と、 前記変換テーブル部の前段に設けられ、前記多階調信号
のビット数に基づく第一の階調数よりも前記合成された
サブフレームの信号により第二の階調数が少ない場合
に、当該多階調信号を前記第二の階調数より高くならな
いようにするリミット回路と、 前記合成された複数のサブフレームの信号に基づいて、
表示部に多階調の画像を表示する表示制御部とを有する
ことを特徴とする表示装置。
9. A display device for displaying multi-gradation by one frame configured by multiplexing a plurality of sub-frames time-divided according to the weight of gradation, and a plurality of bits corresponding to different gradations are displayed. A superposition conversion output obtained by inputting a part of a plurality of bit signals of a multi-gradation signal having signals as an address signal and converting it into a predetermined combination of a plurality of subframes having a plurality of subframes having at least the same gradation weight. And a conversion table unit that outputs, when the number of bits of the superposition conversion output is larger than the number of bits of the address signal of the conversion table unit, the remaining bit signals of the multi-gradation signal are shifted by a predetermined number of bits,
A synthesis unit that synthesizes the remaining bit signals of the shifted multi-gradation signal and the overlay conversion output signal to generate signals of a plurality of sub-frames that form one frame; If the second gradation number is smaller than the first gradation number based on the number of bits of the multi-gradation signal, the second gradation number is smaller than the first gradation number provided in the preceding stage, A limit circuit that prevents the number of gradations from being higher than the second, and based on the signals of the plurality of combined subframes,
A display device, comprising: a display control unit for displaying a multi-gradation image on the display unit.
【請求項10】請求項9において、 前記多階調信号が5ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が5ビットであり、該多階調信号の下位1
ビットの信号が1ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
10. The multi-gradation signal is a 5-bit signal, the upper 4 bits of the multi-gradation signal is the address signal, and the superposition conversion output is 5 bits. Lower one of the multi-gradation signal
A display device, wherein a bit signal is shifted by 1 bit and combined with the superposition conversion output.
【請求項11】請求項9において、 前記多階調信号が5ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が6ビットであり、該多階調信号の下位1
ビットの信号が2ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
11. The multi-gradation signal is a 5-bit signal, the upper 4 bits of the multi-gradation signal is the address signal, and the superposition conversion output is 6 bits. Lower one of the multi-gradation signal
A display device characterized in that a bit signal is shifted by 2 bits and combined with the superposition conversion output.
【請求項12】請求項9において、 前記多階調信号が5ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が7ビットであり、該多階調信号の下位1
ビットの信号が3ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
12. The multi-gradation signal is a 5-bit signal, the upper 4 bits of the multi-gradation signal is the address signal, and the superposition conversion output is 7 bits. Lower one of the multi-gradation signal
A display device characterized in that a bit signal is shifted by 3 bits and combined with the superposition conversion output.
【請求項13】請求項9において、 前記多階調信号が6ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が5ビットであり、該多階調信号の下位2
ビットの信号が1ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
13. The multi-gradation signal is a 6-bit signal, the upper 4 bits of the multi-gradation signal is the address signal, and the superposition conversion output is 5 bits. Lower 2 of the multi-gradation signal
A display device, wherein a bit signal is shifted by 1 bit and combined with the superposition conversion output.
【請求項14】請求項9において、 前記多階調信号が6ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が6ビットであり、該多階調信号の下位2
ビットの信号が2ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
14. The multi-gradation signal is a 6-bit signal, the upper 4 bits of the multi-gradation signal is the address signal, and the superposition conversion output is 6 bits. Lower 2 of the multi-gradation signal
A display device characterized in that a bit signal is shifted by 2 bits and combined with the superposition conversion output.
【請求項15】請求項9において、 前記多階調信号が7ビットの信号であり、該多階調信号
の上位4ビットが前記アドレス信号であり、前記重ね合
わせ変換出力が5ビットであり、該多階調信号の下位3
ビットの信号が1ビット分シフトされて当該重ね合わせ
変換出力と合成されることを特徴とする表示装置。
15. The multi-tone signal is a 7-bit signal, the upper 4 bits of the multi-tone signal is the address signal, and the superposition conversion output is 5 bits. Lower 3 of the multi-gradation signal
A display device, wherein a bit signal is shifted by 1 bit and combined with the superposition conversion output.
【請求項16】請求項9において、 前記多階調信号がMビット(Mは2以上の整数)の信号
であり、該多階調信号の任意のNビット(Nは1以上の
整数であってM>N)が前記アドレス信号であり、前記
重ね合わせ変換出力がPビット(PはN以上の整数)で
あり、該多階調信号の残りのM−Nビットの信号がP−
Nビット分シフトされて当該重ね合わせ変換出力と合成
されることを特徴とする表示装置。
16. The multi-gradation signal according to claim 9, wherein the multi-gradation signal is a signal of M bits (M is an integer of 2 or more), and any N bits of the multi-gradation signal (N is an integer of 1 or more). M> N) is the address signal, the superposition conversion output is P bits (P is an integer of N or more), and the remaining MN-bit signal of the multi-gradation signal is P-
A display device characterized by being shifted by N bits and synthesized with the superposition conversion output.
【請求項17】階調の重みに応じて時分割した複数のサ
ブフレームを多重して構成される1フレームにより多階
調の表示を行なう表示装置において、 異なる階調に対応する複数ビットの信号を有する多階調
信号の一部のビット信号をアドレス信号として変換テー
ブル部に入力し、複数の前記サブフレームの所定の組み
合わせに変換した重ね合わせ変換出力を該変換テーブル
部から出力するステップと、 前記多階調信号の残りのビット信号と前記重ね合わせ変
換出力信号とを、階調に応じて合成し、1つのフレーム
を構成する複数のサブフレームの信号を生成するステッ
プと、 該合成された複数のサブフレームの信号に基づいて、表
示部に多階調の画像を表示するステップとを有すること
を特徴とする表示装置の駆動方法。
17. A display device for displaying a multi-gradation by one frame configured by multiplexing a plurality of sub-frames time-divided according to a gradation weight, and a signal of a plurality of bits corresponding to different gradations. Inputting a part of bit signals of the multi-gradation signal having the following to the conversion table section as an address signal, and outputting a superposition conversion output converted into a predetermined combination of the plurality of subframes from the conversion table section, A step of synthesizing the remaining bit signals of the multi-grayscale signal and the superposition conversion output signal according to grayscales to generate signals of a plurality of subframes forming one frame; And a step of displaying a multi-gradation image on the display portion based on signals of a plurality of sub-frames.
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