JPH0883853A - Semiconductor memory - Google Patents

Semiconductor memory

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JPH0883853A
JPH0883853A JP6242025A JP24202594A JPH0883853A JP H0883853 A JPH0883853 A JP H0883853A JP 6242025 A JP6242025 A JP 6242025A JP 24202594 A JP24202594 A JP 24202594A JP H0883853 A JPH0883853 A JP H0883853A
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JP
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wiring
formed
film
semiconductor memory
memory device
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Application number
JP6242025A
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Japanese (ja)
Inventor
Takayuki Ezaki
孝之 江崎
Original Assignee
Sony Corp
ソニー株式会社
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Publication date
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Abstract

PURPOSE: To increase the soft error resistance by forming an RC circuit between memory nodes without increasing the number of interconnect layers. CONSTITUTION: Resistance elements 52-55 which are interconnects 36e-36h, active layers of TFT's for load 17, 18, a power line 24, and an electrode of one of the capacity elements 57, 58, all of which stride a word line 25, are constituted of polycrystalline silicon films 36a-36h which are formed in one and the same layer. Gate electrodes 17a, 18a of the TFT's for load 17, 18 and an electrode of the other capacity element 57 or 58 are constituted of polycrystalline silicon films 33b, 33a. Therefore, two-level interconnect layers 36a-36h and 33a and 33b form an RC circuit.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本願の発明は、センタワード線型のSRAMと称されている半導体記憶装置に関するものである。 The present invention relates to a relates to a semiconductor memory device which is referred to as the center word line type SRAM.

【0002】 [0002]

【従来の技術】図8は、一般的なTFT負荷型SRAM BACKGROUND ART FIG. 8 is a general TFT load type SRAM
におけるメモリセルの等価回路を示している。 It shows an equivalent circuit of a memory cell in. このメモリセル11のフリップフロップ12は、入力部と出力部とが互いに交差結合されている一対のインバータ13、 The flip-flop 12 of the memory cell 11, a pair of the input section and the output section are cross-coupled to one another inverter 13,
14から成っており、各々のインバータ13、14は、 And consist 14, each of inverters 13 and 14,
駆動用のNMOSトランジスタ15、16と負荷用のP P for the load and the NMOS transistors 15 and 16 for driving
MOSトランジスタ17、18とから成っている。 It is made up of MOS transistors 17 and 18 Metropolitan.

【0003】フリップフロップ12と転送用のNMOS [0003] NMOS for the transfer and the flip-flop 12
トランジスタ21、22とでメモリセル11が構成されており、インバータ13、14の出力部がメモリセル1 Transistors 21 and 22 and the memory cell 11 is constituted by the output unit is a memory cell 1 of the inverter 13
1の記憶ノード13a、14aになっている。 First storage node 13a, it has become 14a.

【0004】NMOSトランジスタ15、16のソースには接地線23が接続されており、PMOSトランジスタ17、18のソースには電源線24が接続されている。 [0004] The source of the NMOS transistors 15 and 16 is connected to a ground line 23, the power supply line 24 is connected to the source of the PMOS transistors 17 and 18. また、ワード線25がNMOSトランジスタ21、 In addition, the word line 25 is NMOS transistor 21,
22のゲート電極になっており、これらのNMOSトランジスタ21、22の各々の一方のソース・ドレインに真補のビット線26、27が接続されている。 22 has become a gate electrode of the bit line 26 and 27 of Maho is connected to one source-drain of each of these NMOS transistors 21 and 22.

【0005】トランジスタ15〜18、21、22のうちで、NMOSトランジスタ15、16、21、22は半導体基板内にチャネル領域が形成されているバルクトランジスタであるが、PMOSトランジスタ17、18 [0005] Of the transistor 15~18,21,22, although NMOS transistors 15,16,21,22 are bulk transistor whose channel region is formed in the semiconductor substrate, PMOS transistors 17 and 18
はNMOSトランジスタ15、16等の上層に積層された多結晶Si膜内にチャネル領域が形成されている薄膜トランジスタ(TFT)である。 Is a thin film transistor in which a channel region is formed in the polycrystalline Si film laminated on the upper layer, such as NMOS transistors 15, 16 (TFT).

【0006】図7は、図8に示したTFT負荷型SRA [0006] FIG. 7, TFT load type SRA shown in FIG. 8
Mのうちでセンタワード線型と称されているSRAMであって、本願の出願人による先行例を示している。 An SRAM which is referred to as the center word linear Of M, shows a prior art example by the applicant of the present application. この先行例では、Si基板(図示せず)の素子活性領域にN In this prior eg, N the element active region of the Si substrate (not shown)
型の拡散層31a〜31fが形成されており、Si基板上の第1層目の配線層であるポリサイド膜32a〜32 -Type diffusion layer 31a~31f is formed of polycide film 32a~32 a first wiring layer on the Si substrate
cで、NMOSトランジスタ15、16のゲート電極1 In c, a gate electrode 1 of the NMOS transistors 15 and 16
5a、16aと、メモリセル11の中央部を行方向へ貫通しているワード線25とが形成されている。 5a, a 16a, a word line 25 which extends through the central portion of the memory cell 11 to the row direction is formed.

【0007】Si基板上の第2層目の配線層である多結晶Si膜33a、33bが、ポリサイド膜32cを跨いでいる。 [0007] Si second wiring layer and is polycrystalline Si film 33a on the substrate, 33b have across the polycide film 32c. そして、多結晶Si膜33a、33bよりも下層の絶縁膜(図示せず)に形成されているコンタクト孔34a、34b、35a、35bを介して、これらの多結晶Si膜33a、33bが拡散層31b、31d及びポリサイド膜32b、32aにコンタクトしている。 Then, the polycrystalline Si film 33a, the contact hole 34a formed in the lower insulating film (not shown) than 33b, 34b, 35a, via 35b, these polycrystalline Si film 33a, 33b is diffused layer 31b, 31d and polycide film 32b, is put in contact with 32a.

【0008】従って、多結晶Si膜33aは、インバータ13の出力部であり且つメモリセル11の一方の記憶ノード13aである拡散層31bと、インバータ14の入力部であるNMOSトランジスタ16のゲート電極1 Accordingly, the polycrystalline Si film 33a includes a diffusion layer 31b which is one of the storage nodes 13a of and the output of the inverter 13 the memory cell 11, the gate electrode of the NMOS transistor 16 1 is the input portion of the inverter 14
6aとしてのポリサイド膜32bとを結合するための配線になっている。 It has become wiring for connecting the polycide film 32b as 6a.

【0009】同様に、多結晶Si膜33bは、インバータ14の出力部であり且つメモリセル11の他方の記憶ノード14aである拡散層31dと、インバータ13の入力部であるNMOSトランジスタ15のゲート電極1 [0009] Similarly, the polycrystalline Si film 33b includes a diffusion layer 31d which is the other storage node 14a of and the output of inverter 14 memory cell 11, the gate electrode of the NMOS transistor 15 which is the input portion of the inverter 13 1
5aとしてのポリサイド膜32aとを結合するための配線になっている。 It has become wiring for connecting the polycide film 32a as 5a.

【0010】Si基板上の第3層目の配線層である多結晶Si膜36の主幹部が、メモリセル11の中央部を行方向へ貫通しており、この多結晶Si膜36の分枝部が、多結晶Si膜36の下層の絶縁膜(図示せず)に形成されており且つコンタクト孔35a、35bの上方に位置しているコンタクト孔37a、37bを介して、ポリサイド膜32b、32aにコンタクトしている。 [0010] The main trunk of the Si polycrystalline Si film 36 is a third-layer wiring layer on the substrate, extends through the central portion of the memory cell 11 to the row direction, branches of the polycrystalline Si film 36 parts is the lower insulating film is formed (not shown) and a contact hole 35a, the contact hole 37a which is located above the 35b of the polycrystalline Si film 36, through 37b, polycide film 32 b, 32a It is put in contact with.

【0011】多結晶Si膜36の主幹部は、P型の不純物が高濃度にドープされて、電源線24になっている。 [0011] The main trunk of the polycrystalline Si film 36, P-type impurity is doped at a high concentration, it has the power supply line 24.
多結晶Si膜36の分枝部はPMOSトランジスタ1 Bifurcation of the polycrystalline Si film 36 is PMOS transistor 1
7、18の活性層になっており、この分枝部のうちで、 Has become the active layer of the 7, 18, among the branch portion,
多結晶Si膜33b、33a上の部分がチャネル領域になっている。 Polycrystalline Si film 33b, the portion of the 33a is in the channel region. また、この分枝部のうちで、多結晶Si膜33b、33aよりもコンタクト孔37a、37b側の部分は、P型の不純物が高濃度にドープされて、ドレインになっている。 Also, within this branch portion, the polycrystalline Si film 33b, a contact hole 37a than 33a, part of the 37b side, P-type impurity is doped at a high concentration, it has become a drain.

【0012】従って、多結晶Si膜33a、33bは、 [0012] Thus, a polycrystalline Si film 33a, 33b is,
上述の様にインバータ13、14の入力部及び出力部の交差結合用の配線になっていると共に、PMOSトランジスタ18、17のゲート電極18a、17aにもなっている。 Together they have become the input unit and the wiring for the cross-coupling of the output of the inverter 13 and 14 as described above, the gate electrode 18a of the PMOS transistors 18 and 17, has also become 17a.

【0013】Si基板上の第4層目の配線層であるAl [0013] Si Al is a fourth-layer wiring layer on the substrate
膜41で接地線23が形成されており、Al膜41よりも下層の絶縁膜(図示せず)に形成されているコンタクト孔42a、42bを介して、このAl膜41が拡散層31a、31cにコンタクトしている。 Are formed a ground line 23 in film 41, a contact hole 42a than Al film 41 is formed on the lower insulating film (not shown), through 42b, the Al film 41 is diffused layers 31a, 31c It is put in contact with.

【0014】Si基板上の第5層目の配線層であるAl [0014] Si Al is a fifth-layer wiring layer on the substrate
膜43a、43bでビット線26、27が形成されており、Al膜43a、43bよりも下層の絶縁膜(図示せず)に形成されているコンタクト孔44a、44bを介して、これらのAl膜43a、43bが拡散層31e、 Film 43a, the bit line 26 and 27 are formed at 43 b, the Al film 43a, a contact hole 44a formed in the lower insulating film (not shown) than 43 b, via 44b, these Al film 43a, 43b is diffusion layer 31e,
31fにコンタクトしている。 It is put in contact with 31f.

【0015】なお、Al膜41はコンタクト孔44a、 [0015] Incidentally, Al film 41 contact holes 44a,
44b及びその近傍を除く全面に広がっている。 It is spread over the entire surface with the exception of 44b and its vicinity. そして、Al膜43a、43b等の上層に表面保護膜(図示せず)等が形成されている。 Then, Al film 43a, an upper surface protective film 43b or the like (not shown) and the like are formed.

【0016】以上の様な先行例では、図7からも明らかな様に、ポリサイド膜32a〜32c同士が互いに略平行に規則的に繰り返し配置されており、多結晶Si膜3 [0016] In the above such prior example, as is apparent from FIG. 7, a polycide film 32a~32c each other are substantially parallel to regularly repeat each other, the polycrystalline Si film 3
3a、33b同士も互いに略平行に規則的に繰り返し配置されている。 3a, 33b to each other are also substantially parallel to regularly repeat each other. 従って、これらのパターニングに際して空間周波数変調型の位相シフト法を適用し、メモリセル11の面積を微細化して、大容量化を図ることが可能である。 Thus, by applying the phase shift method of the spatial frequency modulation type when these patterning, the area of ​​the memory cell 11 is miniaturized, it is possible to increase the capacity.

【0017】 [0017]

【発明が解決しようとする課題】ところで、SRAMでは、記憶ノード13a、14a同士の間にRC回路を形成することによってソフトエラー耐性が高められることが既に知られている。 [0007] Incidentally, in the SRAM, the storage node 13a, that soft error immunity is enhanced by forming an RC circuit between the 14a with each other are already known. しかし、上述の先行例では、インバータ13、14同士の交差結合用の配線として多結晶Si膜33a、33bが用いられており、また、PMO However, in the prior example described above, the polycrystalline Si film 33a as a wiring for cross coupling between the inverters 13, 14, and 33b are used, also, PMO
Sトランジスタ17、18の活性層及び電源線24として多結晶Si膜36が用いられており、これらだけで既に2層の配線層が用いられているので、RC回路を形成しようとすると更にもう1層の配線層が必要になって、 And the polycrystalline Si film 36 is used as the active layer and the power supply line 24 of the S transistors 17 and 18, the wiring layers thereof simply already two layers are used, still further if an attempt is made to form an RC circuit 1 It becomes necessary wiring layer of the layer,
その分だけ製造が困難になる。 That much manufacturing is difficult.

【0018】 [0018]

【課題を解決するための手段】請求項1の半導体記憶装置は、一対のインバータ13、14の入力部15a、1 Means for Solving the Problems] The semiconductor memory device according to claim 1 includes an input unit 15a, 1 of a pair of inverters 13 and 14
6aと出力部31b、31dとが互いに交差結合されて成るフリップフロップ12を用いてメモリセル11が構成されており、このメモリセル11の中央部をワード線25が貫通しており、一方の前記インバータ13における前記入力部15a及び前記出力部31bが前記ワード線25の一方側に配されており、他方の前記インバータ14における前記入力部16a及び前記出力部31dが前記ワード線25の他方側に配されている半導体記憶装置において、前記ワード線25を跨いでいる前記交差結合用の第1の配線36e〜36hと前記インバータ1 6a and an output unit 31b, a memory cell 11 by using a flip-flop 12 and 31d, which are cross-coupled to each other are configured, and then the word line 25 through the center portion of the memory cell 11, one of the the input unit 15a and the output portion 31b of the inverter 13 is disposed on one side of the word line 25, the input unit 16a and the output portion 31d of the other of the inverter 14 is the other side of the word lines 25 in the semiconductor memory device is arranged, wherein the first wiring 36e~36h for the cross-coupling that across the word lines 25 inverter 1
3、14の負荷素子17、18、66、67と電源線2 Load elements of 3,14 17,18,66,67 and the power supply line 2
4とが、同一層である第1の配線層36a〜36hで形成されており、前記ワード線25の一方側及び他方側の夫々で前記入力部15a、16aに接続され且つ前記出力部31b、31dにおける前記第1の配線36e、3 4 and is the first wiring layer is formed by 36a to 36h, one side and the other side of each by the input portion 15a of the word line 25 is connected to 16a and the output portion 31b is the same layer, wherein at 31d first wiring 36e, 3
6fに対向して広がっている第2の配線が、第2の配線層33b、33aで形成されていることを特徴としている。 Second wiring that extends to face the 6f is a second wiring layer 33b, it is characterized in that it is formed by 33a.

【0019】請求項2の半導体記憶装置は、請求項1の半導体記憶装置において、前記第1の配線36e〜36 The semiconductor memory device according to claim 2, in the semiconductor memory device according to claim 1, wherein the first wiring 36e~36
hの不純物濃度が領域によって互いに異なっていることを特徴としている。 The impurity concentration of h is characterized by being different from each other by regions.

【0020】請求項3の半導体記憶装置は、請求項2の半導体記憶装置において、前記第1の配線36e〜36 The semiconductor memory device according to claim 3, in the semiconductor memory device according to claim 2, wherein the first wiring 36e~36
hのうちで前記入力部15a、16a側の領域36h、 The input unit 15a among the h, 16a side of the region 36h,
36gにおける不純物濃度が前記出力部31b、31d Impurity concentration of 36g is the output section 31b, 31d
側の領域36e、36fにおける不純物濃度よりも低いことを特徴としている。 Side region 36e, is characterized by lower than the impurity concentration in 36f.

【0021】請求項4の半導体記憶装置は、請求項1〜 The semiconductor memory device according to claim 4, claim 1
3の何れかの半導体記憶装置において、前記負荷素子1 In any of the semiconductor memory device of 3, wherein the load element 1
7、18、66、67が薄膜トランジスタ17、18であり、この薄膜トランジスタ17、18の活性層が前記第1の配線層36c、36dによって形成されており、 7,18,66,67 is a thin film transistor 17, the active layer of the thin film transistor 17 and 18 the first wiring layer 36c, which is formed by 36d,
前記薄膜トランジスタ17、18のゲート電極17a、 The gate electrode 17a of the thin film transistor 17, 18,
18aが前記第2の配線層33b、33aによって形成されていることを特徴としている。 18a is characterized by being formed by said second wiring layers 33b, 33a.

【0022】請求項5の半導体記憶装置は、請求項1〜 The semiconductor memory device according to claim 5, claim 1
3の何れかの半導体記憶装置において、前記負荷素子1 In any of the semiconductor memory device of 3, wherein the load element 1
7、18、66、67が抵抗素子66、67であることを特徴としている。 7,18,66,67 is characterized in that a resistive element 66 and 67.

【0023】 [0023]

【作用】請求項1の半導体記憶装置では、第1の配線層36e〜36hで抵抗素子52〜55を形成し且つ第1 [Action] claimed in the semiconductor memory device of claim 1, and first to form a resistive element 52 to 55 in the first wiring layer 36e~36h
及び第2の配線層36e、36f、33b、33aで容量素子57、58を形成することができるので、これらの抵抗素子52〜55及び容量素子57、58によって、インバータ13、14の出力部31b、31dである記憶ノード13a、14a同士の間にRC回路を形成することができる。 And second wiring layers 36e, 36f, 33b, it is possible to form a capacitor element 57 and 58 at 33a, with the resistor elements 52 to 55 and the capacitor 57, the output portion 31b of the inverter 13 , it is possible to form the storage node 13a is 31d, the RC circuit between the 14a with each other.

【0024】しかも、このRC回路と、交差結合用の配線36e〜36hと、負荷素子17、18、66、67 [0024] Moreover, the the RC circuit, and the wiring 36e~36h for crosslinking, load elements 17,18,66,67
と、電源線24との全体を2層の配線層36a〜36 When the entire power supply line 24 2 wiring layers 36a~36
h、33a、33bで形成することができるので、RC h, 33a, it is possible to form at 33b, RC
回路を形成しても配線層の層数が少ない。 Number of wiring layers be formed circuits is small.

【0025】請求項2、3の半導体記憶装置では、記憶ノード13a、14a同士の間のRC回路を構成している抵抗素子52〜55の抵抗値を高めて、RC回路の時定数を高めることができる。 [0025] In the semiconductor memory device according to claim 2 and 3, the storage node 13a, to increase the resistance of the resistor 52 to 55 constituting the RC circuit between the 14a with each other, to increase the time constant of the RC circuit can.

【0026】請求項4、5の半導体記憶装置では、第1 [0026] In the semiconductor memory device according to claim 4 and 5, first
及び第2の配線層36a〜36h、33a、33bかまたは第1の配線層36a〜36hのみで、インバータ1 And second wiring layers 36a to 36h, 33a, only 33b or the first wiring layer 36a to 36h, an inverter 1
3、14の負荷素子17、18、66、67である薄膜トランジスタ17、18または抵抗素子66、67を形成することができる。 A thin film transistor can be formed 17, 18 or the resistance element 66, 67 is a load element 17,18,66,67 of 3,14.

【0027】 [0027]

【実施例】以下、センタワード線型のTFT負荷型SR EXAMPLES Hereinafter, the center word line type TFT load type SR
AM及び高抵抗負荷型SRAMに適用した本願の発明の第1及び第2実施例を、図1〜6を参照しながら説明する。 The first and second embodiments of the present invention applied to AM and the high resistance load type SRAM, will be described with reference to Figures 1-6. なお、図1〜6のうちで図7、8に示したSRAM Incidentally, SRAM shown in FIG. 7, 8 of Figures 1-6
と対応する部分には、図7、8と同一の符号を付してある。 And the corresponding parts are denoted by the same reference numerals as FIGS.

【0028】図1〜3が、TFT負荷型SRAMに適用した第1実施例を示している。 FIG. 1-3 shows the first embodiment applied to a TFT load type SRAM. この第1実施例を製造するためには、従来公知のLOCOS法で素子分離領域のSiO 2膜をSi基板に形成し、ゲート酸化膜としてのSiO 2膜45を素子活性領域の表面に形成する。 In order to produce this first embodiment, conventionally known an SiO 2 film in the element isolation region by the LOCOS method is formed on the Si substrate, an SiO 2 film 45 as a gate oxide film on the surface of the element active region .

【0029】その後、Si基板上の第1層目の配線層であるポリサイド膜とオフセット用のSiO 2膜46とを順次に全面に形成し、これらをパターニングして、NM [0029] Thereafter, sequentially formed on the entire surface of the SiO 2 film 46 for polycide film and offset a first wiring layer on the Si substrate, and patterning these, NM
OSトランジスタ15、16のゲート電極15a、16 The gate electrode 15a of the OS transistors 15 and 16, 16
aとしてのポリサイド膜32a、32bと、メモリセル11の中央部を行方向へ貫通しているワード線25としてのポリサイド膜32cとを形成する。 Polycide film 32a as a, and 32b, to form a polycide film 32c as word lines 25 extending through the central portion of the memory cell 11 to the row direction.

【0030】その後、SiO 2膜46及びポリサイド膜32a〜32cと素子分離領域のSiO 2膜とをマスクにした不純物のイオン注入で、N型の拡散層31a〜3 [0030] Thereafter, by ion implantation of impurities and the SiO 2 film of the SiO 2 film 46 and the polycide film 32a~32c and the element isolation region as a mask, N-type diffusion layer 31a~3
1fを素子活性領域に形成する。 1f to form the device active region. そして、SiO 2膜4 Then, SiO 2 film 4
7を全面に堆積させ、SiO 2膜47の全面をエッチバックして、このSiO 2膜47から成る側壁をポリサイド膜32a〜32c及びSiO 2膜46の側面に形成する。 7 is deposited on the entire surface, the entire surface of the SiO 2 film 47 is etched back to form a sidewall consisting of the SiO 2 film 47 on the side surface of the polycide film 32a~32c and the SiO 2 film 46.

【0031】次に、SiO 2膜51を全面に堆積させ、 Next, depositing a SiO 2 film 51 on the entire surface,
拡散層31b、31dに達するコンタクト孔34a、3 Diffusion layer 31b, contact holes 34a, 3 reaching 31d
4bを、ポリサイド膜32a〜32cに対して自己整合的に、SiO 2膜51に形成する。 4b and in a self-aligned manner with respect polycide film 32 a to 32 c, is formed on the SiO 2 film 51. そして、Si基板上の第2層目の配線層である多結晶Si膜を全面に堆積させ、主幹部の多結晶Si膜36a、36bがメモリセル11同士の間を列方向へ延びると共に分枝部の多結晶S Then, a polycrystalline Si film, which is the second-layer wiring layer on the Si substrate is deposited on the entire surface, a polycrystalline Si film 36a of the main trunk, branches with 36b extending in the column direction and between the adjacent memory cells 11 polycrystalline S parts
i膜36c、36dが主幹部の多結晶Si膜36a、3 i film 36c, 36d polycrystalline Si film 36a of the main trunk, 3
6bの両側のメモリセル11へ延びるパターンに、多結晶Si膜を加工する。 The pattern extending 6b on both sides of the memory cell 11, and processing the polycrystalline Si film.

【0032】分枝部の多結晶Si膜36c、36dは、 The branch of the polycrystalline Si film 36c, 36d is,
その先端部で更に枝分かれさせて、コンタクト孔34 In its distal end by further branching, contact holes 34
a、34bを介して拡散層31b、31dにコンタクトする部分の多結晶Si膜36e、36fと、平面的にはポリサイド膜32b、32aに隣接する位置にまで延びる部分の多結晶Si膜36g、36hとにする。 a, the diffusion layer 31b through 34b, the polycrystalline Si film 36e of the portion to contact 31d, 36f and polycide film 32b in plan view, of a portion extending to a position adjacent to 32a polycrystalline Si film 36 g, 36h to door.

【0033】その後、多結晶Si膜36a、36b、3 [0033] Thereafter, a polycrystalline Si film 36a, 36b, 3
6e、36f、36g、36hにP型の不純物をイオン注入するが、この不純物の濃度は、多結晶Si膜36 6e, 36f, 36 g, but is ion-implanted P-type impurities to 36h, the concentration of this impurity, the polycrystalline Si film 36
a、36bで最も高くし、多結晶Si膜36g、36h a, was highest in 36b, the polycrystalline Si film 36 g, 36h
で最も低くする。 In to the lowest. この結果、多結晶Si膜36a、36 As a result, the polycrystalline Si film 36a, 36
bで電源線24が形成され、多結晶Si膜36c、36 b power line 24 is formed by a polycrystalline Si film 36c, 36
dでPMOSトランジスタ17、18のチャネル領域が形成され、多結晶Si膜36e〜36hで抵抗素子52 A channel region of the PMOS transistors 17 and 18 are formed by d, the resistance element 52 in the polycrystalline Si film 36e~36h
〜55が形成される。 55 is formed.

【0034】次に、SiN膜56を全面に堆積させ、ポリサイド膜32b及び多結晶Si膜36gに達するコンタクト孔35aと、ポリサイド膜32a及び多結晶Si Next, the SiN film 56 is deposited on the entire surface, and contact holes 35a reaching the polycide film 32b and the polycrystalline Si film 36 g, polycide film 32a and the polycrystalline Si
膜36hに達するコンタクト孔35bとを、SiN膜5 And a contact hole 35b reaching the membrane 36h, SiN film 5
6及びSiO 2膜51、46に形成する。 Forming the 6 and the SiO 2 film 51,46.

【0035】その後、Si基板上の第3層目の配線層である多結晶Si膜を全面に堆積させ、この多結晶Si膜をパターニングして、コンタクト孔35aを介してポリサイド膜32b及び多結晶Si膜36gにコンタクトすると共に多結晶Si膜36d、36fの上層に広がる多結晶Si膜33aと、コンタクト孔35bを介してポリサイド膜32a及び多結晶Si膜36hにコンタクトすると共に多結晶Si膜36c、36eの上層に広がる多結晶Si膜33bとを形成する。 [0035] Thereafter, a polycrystalline Si film as the third layer wiring layer on the Si substrate is deposited on the entire surface, and patterning the polycrystalline Si film, polycide film 32b and the polycrystalline through the contact hole 35a polycrystalline Si as well as the contact to the Si film 36g film 36d, and a polycrystalline Si film 33a extending in the upper layer of 36f, the polycrystalline Si film 36c with contact polycide film 32a and the polycrystalline Si film 36h via a contact hole 35b, forming a polycrystalline Si film 33b extending in the upper layer of 36e.

【0036】この結果、多結晶Si膜33bでPMOS [0036] As a result, PMOS polycrystalline Si film 33b
トランジスタ17のゲート電極17aが形成されると共に、多結晶Si膜33bと多結晶Si膜36eとの対向部で容量素子57が形成される。 Together with the gate electrode 17a of the transistor 17 is formed, the capacitance element 57 in the opposing portion of the polycrystalline Si film 33b and the polycrystalline Si film 36e is formed. また、多結晶Si膜3 In addition, the polycrystalline Si film 3
3aでPMOSトランジスタ18のゲート電極18aが形成されると共に、多結晶Si膜33aと多結晶Si膜36fとの対向部で容量素子58が形成される。 Together with the gate electrode 18a of the PMOS transistor 18 is formed by 3a, the capacitive element 58 in the opposing portion of the polycrystalline Si film 33a and the polycrystalline Si film 36f is formed.

【0037】次に、SiO 2膜61とSiN膜62とを順次に全面に堆積させ、拡散層31a、31cに達するコンタクト孔42a、42bをSiN膜62及びSiO Next, sequentially deposited on the entire surface of the SiO 2 film 61 and the SiN film 62, the diffusion layer 31a, a contact hole 42a reaching the 31c, 42b and SiN film 62 and the SiO
2膜61等に形成する。 Formed in two film 61 or the like. そして、Si基板上の第4層目の配線層であるポリサイド膜63を全面に堆積させ、このポリサイド膜63をパターニングして、コンタクト孔42a、42bを介して拡散層31a、31cにコンタクトする接地線23を形成する。 Then, a polycide film 63 is the fourth layer of the wiring layer on the Si substrate is deposited on the entire surface, the polycide film 63 is patterned, the contact hole 42a, through 42b to contact the diffusion layer 31a, 31c ground to form a line 23.

【0038】その後、SiO 2膜64を全面に堆積させ、拡散層31e、31fに達するコンタクト孔44 [0038] Thereafter, the SiO 2 film 64 is deposited on the entire surface, contact holes 44 reaching the diffused layer 31e, 31f
a、44bをSiO 2膜64等に形成する。 a, 44b to form the SiO 2 film 64 or the like. そして、コンタクト孔44a、44bをタングステンプラグ65等で埋め、これらのタングステンプラグ65及びコンタクト孔44a、44bを介して拡散層31e、31fにコンタクト孔するビット線26、27を、Si基板上の第5層目の配線層であるAl膜(図示せず)で形成する。 Then, contact holes 44a, 44b are filled with the tungsten plug 65 and the like, these tungsten plugs 65 and a contact hole 44a, the diffusion layer 31e through 44b, the bit lines 26 and 27 which contact holes 31f, the Si substrate of fifth layer is a wiring layer is formed by Al film (not shown).
そして更に、表面保護膜(図示せず)等を形成して、この第1実施例を完成させる。 And further, by forming a surface protective film (not shown) or the like, thereby completing the first embodiment.

【0039】以上の様にして製造した第1実施例では、 [0039] In the first embodiment was prepared in the above manner is,
抵抗素子52、54及び容量素子58と抵抗素子53、 Resistive elements 52, 54 and the capacitor 58 and the resistor 53,
55及び容量素子57とで記憶ノード13a、14a間にRC回路が形成されているが、既述の様に抵抗素子5 Storage node 13a between 55 and the capacitor 57, but the RC circuit is formed between 14a, resistive element as described above 5
4、55の抵抗値を高くしてあるので、RC回路の時定数が高い。 Because it is to increase the resistance value of 4,55, a high time constant of the RC circuit. このため、データ保持時に電荷を蓄積している容量素子57、58にアルファ線が入射しても、記憶ノード13a、14aにおける電位の反転が生じにくくて、ソフトエラー率が低い。 Therefore, even when the alpha ray in the capacitor 57 and 58 are accumulating charges at the time of data holding is incident, the storage node 13a, reversal potential is less likely to occur at 14a, a low soft error rate.

【0040】図4〜6が、高抵抗負荷型SRAMに適用した第2実施例を示している。 [0040] Figure 4-6 shows the second embodiment applied to the high resistance load type SRAM. この第2実施例では、インバータ13、14の負荷素子である抵抗素子66、6 In this second embodiment, the resistance element is a load element of the inverter 13 66,6
7が多結晶Si膜36c、36dで形成されており、従って、多結晶Si膜33a、33bが多結晶Si膜36 7 is a polycrystalline Si film 36c, which is formed by 36d, therefore, the polycrystalline Si film 33a, 33b polycrystalline Si film 36
d、36cの上層には広がっていないことを除いて、図1〜3に示した第1実施例と実質的に同様の構成を有している。 d, the upper layer of 36c except that no spread, and a first embodiment substantially similar to the configuration shown in FIGS. この様な第2実施例でも、第1実施例と同様の作用効果を奏することができる。 In such second embodiment can achieve the same effects as the first embodiment.

【0041】 [0041]

【発明の効果】請求項1の半導体記憶装置では、記憶ノード同士の間にRC回路を形成することができるので、 In the semiconductor memory device according to claim 1 according to the present invention, since it is possible to form an RC circuit between the storage nodes between,
ソフトエラー耐性を高めることができる。 It is possible to increase the resistance to soft errors. しかも、RC Moreover, RC
回路を形成しても配線層の層数が少ないので、製造が容易である。 Since a small number of layers be formed circuit wiring layer, it is easy to manufacture.

【0042】請求項2、3の半導体記憶装置では、RC [0042] In the semiconductor memory device according to claim 2 and 3, RC
回路の時定数を高めることができるので、ソフトエラー耐性を更に高めることができる。 It is possible to increase the time constant of the circuit, it is possible to further improve the soft error resistance.

【0043】請求項4、5の半導体記憶装置では、第1 [0043] In the semiconductor memory device according to claim 4 and 5, first
及び第2の配線層かまたは第1の配線層のみで、インバータの負荷素子である薄膜トランジスタまたは抵抗素子を形成することができるので、TFT負荷型及び高抵抗負荷型の何れの半導体記憶装置にも適用することができる。 And only the second wiring layer or the first wiring layer, it is possible to form a thin film transistor or a resistive element is a load element of the inverter, even TFT load type and the high resistance load type any semiconductor memory device it is possible to apply.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本願の発明の第1実施例におけるメモリセルの平面図である。 1 is a plan view of a memory cell in the first embodiment of the present invention.

【図2】図1のII−II線に沿う位置における側断面図である。 It is a side cross-sectional view of FIG. 2 taken along the line II-II of Figure 1 position.

【図3】第1実施例におけるメモリセルの等価回路図である。 3 is an equivalent circuit diagram of a memory cell in the first embodiment.

【図4】本願の発明の第2実施例におけるメモリセルの平面図である。 4 is a plan view of a memory cell in a second embodiment of the present invention.

【図5】図4のV−V線に沿う位置における側断面図である。 5 is a side cross-sectional view at a position along the line V-V in FIG 4.

【図6】第2実施例におけるメモリセルの等価回路図である。 6 is an equivalent circuit diagram of a memory cell in the second embodiment.

【図7】本願の発明の先行例におけるメモリセルの平面図である。 7 is a plan view of a memory cell in the prior example of the present invention.

【図8】先行例におけるメモリセルの等価回路図である。 8 is an equivalent circuit diagram of a memory cell in the prior example.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 メモリセル 12 フリップフロップ 13、14 インバータ 15a、16a ゲート電極 17、18 PMOSトランジスタ 17a、18a ゲート電極 24 電源線 25 ワード線 31b、31d 拡散層 33a、33b 多結晶Si膜 36a〜36h 多結晶Si膜 66、67 抵抗素子 11 memory cell 12 flip-flops 13 and 14 inverters 15a, 16a gate electrode 17, 18 PMOS transistors 17a, 18a gate electrode 24 power supply line 25 word lines 31b, 31d diffusion layer 33a, 33b polycrystalline Si film 36a~36h polycrystalline Si film 66 and 67 resistance element

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一対のインバータの入力部と出力部とが互いに交差結合されて成るフリップフロップを用いてメモリセルが構成されており、このメモリセルの中央部をワード線が貫通しており、一方の前記インバータにおける前記入力部及び前記出力部が前記ワード線の一方側に配されており、他方の前記インバータにおける前記入力部及び前記出力部が前記ワード線の他方側に配されている半導体記憶装置において、 前記ワード線を跨いでいる前記交差結合用の第1の配線と前記インバータの負荷素子と電源線とが、同一層である第1の配線層で形成されており、 前記ワード線の一方側及び他方側の夫々で前記入力部に接続され且つ前記出力部における前記第1の配線に対向して広がっている第2の配線が、第2の配線層で形成されている [Claim 1] A memory cell is constituted by using a flip-flop and the input of the pair of inverters and an output unit, which are cross-coupled to each other, it has the word lines through the center portion of the memory cell, the input portion and the output portion of one of the inverter are arranged on one side of the word line, the semiconductor where the input portion and the output portion of the other of said inverter is disposed on the other side of the word line the storage device, the load element and the power supply line of the first wiring and the inverter for the cross-coupling that across the word lines are formed in the first wiring layer are the same layer, the word line one side and the other side of the respective in the first second wiring extends in opposition to wiring in the connected to the input portion and the output portion of is formed in the second wiring layer とを特徴とする半導体記憶装置。 The semiconductor memory device according to claim and.
  2. 【請求項2】 前記第1の配線の不純物濃度が領域によって互いに異なっていることを特徴とする請求項1記載の半導体記憶装置。 2. A semiconductor memory device according to claim 1, wherein the impurity concentration of said first wiring is characterized in that are different from each other by regions.
  3. 【請求項3】 前記第1の配線のうちで前記入力部側の領域における不純物濃度が前記出力部側の領域における不純物濃度よりも低いことを特徴とする請求項2記載の半導体記憶装置。 3. A semiconductor memory device according to claim 2, wherein the impurity concentration in the region of the input side of the first wiring is lower than the impurity concentration in the region of the output side.
  4. 【請求項4】 前記負荷素子が薄膜トランジスタであり、 この薄膜トランジスタの活性層が前記第1の配線層によって形成されており、 前記薄膜トランジスタのゲート電極が前記第2の配線層によって形成されていることを特徴とする請求項1〜3 Wherein said load element is a thin film transistor, and the active layer of the thin film transistor is formed by said first wiring layer, the gate electrode of the thin film transistor is formed by said second wiring layer claim wherein 1-3
    の何れか1項に記載の半導体記憶装置。 The semiconductor memory device according to any one of.
  5. 【請求項5】 前記負荷素子が抵抗素子であることを特徴とする請求項1〜3の何れか1項に記載の半導体記憶装置。 5. A semiconductor memory device according to any one of claims 1 to 3, wherein the load element is a resistive element.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700166B2 (en) 2002-06-03 2004-03-02 Renesas Technology Corp. Semiconductor memory device with improved soft-error resistance

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