JPH0878688A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH0878688A JPH0878688A JP21396394A JP21396394A JPH0878688A JP H0878688 A JPH0878688 A JP H0878688A JP 21396394 A JP21396394 A JP 21396394A JP 21396394 A JP21396394 A JP 21396394A JP H0878688 A JPH0878688 A JP H0878688A
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Abstract
し、素子特性および信頼性に優れたTFTを低温プロセ
スで得る。 【構成】 半導体層2上にゲート絶縁膜3を成膜した
後、レーザーアニールを行う。このレーザーアニールに
より、半導体層2とゲート絶縁膜3との界面近傍におけ
るゲート絶縁膜3の緻密化と界面原子のネットワークの
再構成が行って、界面準位密度を減少させると共に良好
な界面を形成する。このレーザーアニールは、半導体層
2とゲート絶縁膜3との界面が800℃〜1000℃と
なるようなエネルギー密度で行うのが望ましい。
Description
ジセンサ等に用いられ、薄膜トランジスタなどを備えた
薄膜半導体装置の製造方法に関し、特に、低温プロセス
で製造することができる薄膜半導体装置の製造方法に関
する。
ス基板を用いることにより、薄膜トランジスタ(以下T
FTと略する)が大面積な部分に形成されたものが作製
されている。
のTFTは、絶縁性基板11の上に半導体層12が形成
されており、この半導体層12の表面を覆ってゲート絶
縁膜13が形成されている。ゲート絶縁膜13上には、
半導体層12の中央部と重畳するようにゲート電極13
が形成され、ゲート電極13直下の半導体層12部分が
チャネル部となっている。チャネル部両側の半導体層部
分の一方はソース部であり、他方はドレイン部である。
ゲート電極14の上には層間絶縁膜15および引き出し
電極16が形成され、引き出し電極16は、ゲート絶縁
膜13および層間絶縁膜15に設けられたコンタクトホ
ールを介して半導体層12のソース部およびドレイン部
に接続されている。
てガラス基板を用いた場合、熱歪み等を防ぐためにTF
Tの製造は約600℃以下の低温プロセスで行われるの
が好ましい。このため、ゲート絶縁膜13を作製する
際、プラズマCVD(Chemical Vapour
Deposition)法、リモートプラズマCVD
法、AP(Atomosupheric Pressu
re)CVD法、LP(Low Pressure)C
VD法、スパッタリング法等の低温成膜が可能な堆積法
によりSiO2膜等の絶縁膜を成膜している。しかし、
これらの方法により得られるSiO2膜は緻密なもので
はないので、TFTの信頼性が低下する等の問題が生じ
ていた。これを防ぐため、例えば特公平5−46105
号公報には600℃程度の温度で絶縁膜をアニールする
方法が開示されているが、この方法では膜を十分に緻密
化させることはできない。
ウェハー等のガラス基板以外の基板を用いた場合には、
N2雰囲気中、900℃程度の高温アニールやランプア
ニール等によりSiO2膜を緻密化させる方法が考えら
れる。しかし、いずれの場合も600℃程度では不十分
であり、高品質のゲート絶縁膜は600℃以上の高温熱
処理を行わないと得られない。
絶縁膜を600℃以下の低温で作製すると緻密で高品質
なものが得られず、SiO2膜中に多数のトラップを含
んだものとなるので、TFT特性に悪影響を及ぼす。こ
れらのトラップはホットエレクトロン注入の原因になる
ので、素子の信頼性の点からも問題となる。また、ゲー
ト絶縁膜を低温形成しているために、界面準位密度も高
くなり、良好な界面が形成されにくい。
膜は高品質なものとすることができるが、熱歪み等の点
から低温プロセスでのTFT作製が強く要望されてい
る。
すべくなされたものであり、チャネル半導体層とゲート
絶縁膜との界面近傍が緻密であり、素子特性の信頼性に
優れた薄膜半導体装置の製造方法を提供することを目的
とする。
の製造方法は、チャネル半導体層とゲート絶縁膜とが接
する構造を有する薄膜半導体装置の製造方法であって、
該チャネル半導体層と該ゲート絶縁膜とを順次成膜し、
その後、レーザーアニールを行うようになし、そのこと
により上記目的が達成される。
て、前記レーザーアニールの後、熱処理によるアニール
を行うようにするのが好ましい。
て、前記半導体層と前記ゲート絶縁膜との界面が800
℃〜1000℃となるようなエネルギー密度で前記レー
ザーアニールを行うのが望ましい。
を成膜した後、レーザーアニールを行っている。このレ
ーザーアニールにより、半導体層とゲート絶縁膜との界
面近傍におけるゲート絶縁膜の緻密化と、界面原子のネ
ットワークの再構成とが行われる。このため、界面準位
密度が減少すると共に良好な界面が形成されることとな
る。よって、高移動度で、閾値電圧VthおよびS係数
(トランジスタのドレイン部より引き出される電流が一
桁上がるのに必要なゲート電圧を示す値)が低いTFT
特性を得ることができる。
ことができるので、界面近傍のトラップが少なく、ホッ
トエレクトロン注入に対して強くすることができる。よ
って、信頼性に優れたTFTを得ることができる。ゲー
ト絶縁膜の成膜は低温で行うことができるので、低温プ
ロセスでTFTを作製することができ、熱歪み等の問題
も生じない。
行われている熱処理によるアニールを施すと、半導体層
とゲート絶縁膜との界面近傍における前記緻密化と再構
成とをより効果的に行うことが可能となる。加えて、ゲ
ート絶縁膜の緻密化がなされる領域を界面近傍からもっ
と広い範囲にすることが可能となる。
すぎると効果が小さく、高すぎるとゲート絶縁膜へのダ
メージ等の問題が生じるので、半導体層とゲート絶縁膜
との界面が800℃〜1000℃となるようなエネルギ
ー密度で行うのが望ましい。特に、界面が約1000℃
となるようなエネルギー密度で行うのが最適である。
を使用する場合、600℃程度、具体的には550℃〜
650℃で行うとよい。このような温度範囲でアニール
を行うのは、温度が低すぎると効果が小さく、高すぎる
と基板に熱歪み等の問題が生じるからである。
よるアニールを施すのは、レーザーアニールでは周りに
悪影響を余り及ぼさずに局部的に600℃より高い温度
にでき、界面近傍の水素などの原子を切り離すことが可
能となり、その後の熱処理によるアニールにて界面近傍
から水素などの原子を分散させ得るからである。よっ
て、界面近傍における品質が向上することとなる。
ながら説明する。
示す断面図である。このTFTは、絶縁性基板1上に半
導体層2が形成され、その上を覆ってゲート絶縁膜3が
形成されている。ゲート絶縁膜3上には、半導体層2の
中央部に重畳するようにゲート電極3が形成され、ゲー
ト電極3直下の半導体層2部分がチャネル部となってい
る。チャネル部両側の半導体層部分の一方はソース部で
あり、他方はドレイン部である。ゲート電極4の上には
層間絶縁膜5および引き出し電極6が形成され、引き出
し電極6は、ゲート絶縁膜3および層間絶縁膜5に設け
られたコンタクトホールを介して半導体層2のソース部
およびドレイン部に接続されている。
ことができる。
板1上に半導体層2を形成する。この実施例では、約6
00℃の熱処理に耐え得るような歪み点温度の高いガラ
ス基板1上に、Si2H6ガスを用いたLPCVD法によ
り約450℃の基板温度でアモルファスSi膜を成膜し
た。このアモルファスSi膜をN2雰囲気中、600℃
で約2時間アニールして固相成長させることによりpo
ly−Si膜とし、これをエキシマレーザーアニールす
ることにより再結晶化させた。得られたpoly−Si
膜をエッチングにより所望の形状にアイランド化し、半
導体層2を形成した。
2を覆うようにゲート絶縁膜3を成膜する。この実施例
では、プラズマCVD法により厚み200nm程度のS
iO2膜を成膜してゲート絶縁膜3とした。
絶縁膜3上からレーザーアニールを行う。この実施例で
はエキシマレーザーを用い、poly−Siからなる半
導体層2とSiO2からなるゲート絶縁膜3との界面が
約800〜1000℃となるようにレーザーのPOWE
R密度を200〜300mJ/cm2に設定した。引き
続いて600℃で約12時間の熱処理によるアニールを
行ってゲート絶縁膜3を緻密化させた。
縁膜3上にゲート電極4を形成する。この実施例では、
厚み250nm程度のpoly−Si膜を成膜し、所望
の形状にパターニングしてゲート電極4を形成した。
て、ゲート絶縁膜3上から半導体層2に不純物元素(N
chの場合にはリン、Pchの場合にはボロン)を自己
整合的にドーピングしてソース部(図示せず)およびド
レイン部(図示せず)を形成する。この実施例では、不
純物元素を1×1015ion/cm2、40ke程度で
イオン注入し、不純物を活性化することによりソース部
およびドレイン部を形成した。この時、同時にゲート電
極4にも不純物元素が注入されて低抵抗化された。
膜5を形成する。この実施例では、厚み500nm程度
のSiO2膜を成膜して層間絶縁膜5とした。
絶縁膜3および層間絶縁膜5にコンタクトホールを形成
し、層間絶縁膜5上に引き出し電極6を形成する。この
実施例では、アルミニウムを用いて引き出し電極6を形
成した。
の特性(実施例)を示す。なお、比較例としてレーザー
アニールを行わず(但し、熱処理によるアニールは行っ
た。)、それ以外は実施例と同様にして作製したTFT
の特性を併せて示す。
Tは比較例のTFTに比べて高移動度で、Vthおよび
S係数が低くなっている。このことは、ゲート絶縁膜を
レーザーアニールすることにより半導体層とゲート絶縁
膜との界面が改善されたことを示している。
き、ゲート印加電界強度を8MW/cmとし、温度15
0℃の大気中で行った場合における、ストレス時間(横
軸)と累積故障率(縦軸)との関係(TDDB特性)を
示す。なお、図中の○印は実施例の場合であり、△印は
比較例の場合である。
アニールを行った実施例のTFTにおけるゲート絶縁膜
のTDDB特性は、レーザーアニールを行わなかった比
較例のTFTにおけるTDDB特性に比べて優れた値を
示しており、電子の注入の起こりにくい信頼性の高い絶
縁膜となっている。このことは、レーザーアニールする
ことによりTFT特性および素子の信頼性に優れたTF
Tが得られることを示している。
によるアニールとを行った場合を説明しているが、本発
明はこれに限らず、レーザーアニールのみを単独で行う
ようにしてもよい。
エキシマレーザーを用いたが、他のレーザーを使用でき
ることはもちろんである。
体層、ゲート絶縁膜およびゲート電極の順に積層したト
ップゲート構成としたが、この積層順を逆にしたボトム
ゲート構成であってもよい。
が、他の絶縁材料であるSiN等を用いてもよい。ま
た、チャネル半導体層としてはポリシリコンを用いた
が、他の半導体材料である結晶Si等を用いてもよい。
いずれの場合も、レーザーアニールのPOWER密度を
半導体層とゲート絶縁膜との界面が800〜1000℃
になるように設定するのが望ましい。
によれば、ゲート絶縁膜の成膜後にレーザーアニールを
行うことにより、半導体層とゲート絶縁膜との界面近傍
におけるゲート絶縁膜の緻密化と界面原子のネットワー
クの再構成を行うことができる。よって、界面準位密度
を減少させると共に良好な界面を形成することができ、
移動度、VthおよびS係数等のTFT特性を良好にす
ることができる。また、ゲート絶縁膜を緻密で高品質に
することができるので、界面近傍のトラップを減少させ
て、ホットエレクトロン注入に対して強くすることがで
きる。よって、信頼性に優れたTFTを得ることができ
る。更に、これらの効果は、レーザーアニールを行った
後に熱処理によるアニールを施すことにより、より向上
させることができる。
膜は低温で行うことができるので、低温プロセスでTF
Tを作製することができる。よって、熱歪み等の問題も
生じず、ガラス基板等を用いて薄膜半導体装置の大面積
部分にTFTを作製することができる。
製造工程を示す断面図である。
特性を示すグラフである。
Claims (3)
- 【請求項1】 チャネル半導体層とゲート絶縁膜とが接
する構造を有する薄膜半導体装置の製造方法であって、 該チャネル半導体層と該ゲート絶縁膜とを順次成膜し、
その後、レーザーアニールを行う薄膜半導体装置の製造
方法。 - 【請求項2】 前記レーザーアニールの後、熱処理によ
るアニールを行う請求項1に記載の薄膜半導体装置の製
造方法。 - 【請求項3】 前記チャネル半導体層と前記ゲート絶縁
膜との界面が800℃〜1000℃となるようなエネル
ギー密度で前記レーザーアニールを行う請求項1に記載
の薄膜半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21396394A JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21396394A JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0878688A true JPH0878688A (ja) | 1996-03-22 |
JP3169309B2 JP3169309B2 (ja) | 2001-05-21 |
Family
ID=16647970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21396394A Expired - Lifetime JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3169309B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999034431A1 (fr) * | 1997-12-26 | 1999-07-08 | Seiko Epson Corporation | Procede pour produire un film d'oxyde de silicium, procede pour fabriquer un dispositif a semi-conducteurs, dispositif a semi-conducteurs, affichage et dispositif de rayonnement infrarouge |
JP2008135457A (ja) * | 2006-11-27 | 2008-06-12 | Sharp Corp | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
-
1994
- 1994-09-07 JP JP21396394A patent/JP3169309B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999034431A1 (fr) * | 1997-12-26 | 1999-07-08 | Seiko Epson Corporation | Procede pour produire un film d'oxyde de silicium, procede pour fabriquer un dispositif a semi-conducteurs, dispositif a semi-conducteurs, affichage et dispositif de rayonnement infrarouge |
US6407012B1 (en) | 1997-12-26 | 2002-06-18 | Seiko Epson Corporation | Method of producing silicon oxide film, method of manufacturing semiconductor device, semiconductor device, display and infrared irradiating device |
US6632749B2 (en) | 1997-12-26 | 2003-10-14 | Seiko Epson Corporation | Method for manufacturing silicon oxide film, method for manufacturing semiconductor device, semiconductor device, display device and infrared light irradiating device |
JP2008135457A (ja) * | 2006-11-27 | 2008-06-12 | Sharp Corp | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
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Publication number | Publication date |
---|---|
JP3169309B2 (ja) | 2001-05-21 |
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