JPH0878688A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH0878688A JPH0878688A JP21396394A JP21396394A JPH0878688A JP H0878688 A JPH0878688 A JP H0878688A JP 21396394 A JP21396394 A JP 21396394A JP 21396394 A JP21396394 A JP 21396394A JP H0878688 A JPH0878688 A JP H0878688A
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- JP
- Japan
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- insulating film
- gate insulating
- semiconductor layer
- interface
- laser annealing
- Prior art date
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 緻密で高品質なゲート絶縁膜を低温で作製
し、素子特性および信頼性に優れたＴＦＴを低温プロセ
スで得る。 【構成】 半導体層２上にゲート絶縁膜３を成膜した
後、レーザーアニールを行う。このレーザーアニールに
より、半導体層２とゲート絶縁膜３との界面近傍におけ
るゲート絶縁膜３の緻密化と界面原子のネットワークの
再構成が行って、界面準位密度を減少させると共に良好
な界面を形成する。このレーザーアニールは、半導体層
２とゲート絶縁膜３との界面が８００℃〜１０００℃と
なるようなエネルギー密度で行うのが望ましい。
し、素子特性および信頼性に優れたＴＦＴを低温プロセ
スで得る。 【構成】 半導体層２上にゲート絶縁膜３を成膜した
後、レーザーアニールを行う。このレーザーアニールに
より、半導体層２とゲート絶縁膜３との界面近傍におけ
るゲート絶縁膜３の緻密化と界面原子のネットワークの
再構成が行って、界面準位密度を減少させると共に良好
な界面を形成する。このレーザーアニールは、半導体層
２とゲート絶縁膜３との界面が８００℃〜１０００℃と
なるようなエネルギー密度で行うのが望ましい。
Description
【０００１】
【産業上の利用分野】本発明は、ディスプレイやイメー
ジセンサ等に用いられ、薄膜トランジスタなどを備えた
薄膜半導体装置の製造方法に関し、特に、低温プロセス
で製造することができる薄膜半導体装置の製造方法に関
する。
ジセンサ等に用いられ、薄膜トランジスタなどを備えた
薄膜半導体装置の製造方法に関し、特に、低温プロセス
で製造することができる薄膜半導体装置の製造方法に関
する。
【０００２】
【従来の技術】近年、薄膜半導体装置においては、ガラ
ス基板を用いることにより、薄膜トランジスタ（以下Ｔ
ＦＴと略する）が大面積な部分に形成されたものが作製
されている。
ス基板を用いることにより、薄膜トランジスタ（以下Ｔ
ＦＴと略する）が大面積な部分に形成されたものが作製
されている。
【０００３】このＴＦＴ部分の断面図を図３に示す。こ
のＴＦＴは、絶縁性基板１１の上に半導体層１２が形成
されており、この半導体層１２の表面を覆ってゲート絶
縁膜１３が形成されている。ゲート絶縁膜１３上には、
半導体層１２の中央部と重畳するようにゲート電極１３
が形成され、ゲート電極１３直下の半導体層１２部分が
チャネル部となっている。チャネル部両側の半導体層部
分の一方はソース部であり、他方はドレイン部である。
ゲート電極１４の上には層間絶縁膜１５および引き出し
電極１６が形成され、引き出し電極１６は、ゲート絶縁
膜１３および層間絶縁膜１５に設けられたコンタクトホ
ールを介して半導体層１２のソース部およびドレイン部
に接続されている。
のＴＦＴは、絶縁性基板１１の上に半導体層１２が形成
されており、この半導体層１２の表面を覆ってゲート絶
縁膜１３が形成されている。ゲート絶縁膜１３上には、
半導体層１２の中央部と重畳するようにゲート電極１３
が形成され、ゲート電極１３直下の半導体層１２部分が
チャネル部となっている。チャネル部両側の半導体層部
分の一方はソース部であり、他方はドレイン部である。
ゲート電極１４の上には層間絶縁膜１５および引き出し
電極１６が形成され、引き出し電極１６は、ゲート絶縁
膜１３および層間絶縁膜１５に設けられたコンタクトホ
ールを介して半導体層１２のソース部およびドレイン部
に接続されている。
【０００４】上記ＴＦＴにおいて、絶縁性基板１１とし
てガラス基板を用いた場合、熱歪み等を防ぐためにＴＦ
Ｔの製造は約６００℃以下の低温プロセスで行われるの
が好ましい。このため、ゲート絶縁膜１３を作製する
際、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、リモートプラズマＣＶＤ
法、ＡＰ（Ａｔｏｍｏｓｕｐｈｅｒｉｃ Ｐｒｅｓｓｕ
ｒｅ）ＣＶＤ法、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）Ｃ
ＶＤ法、スパッタリング法等の低温成膜が可能な堆積法
によりＳｉＯ2膜等の絶縁膜を成膜している。しかし、
これらの方法により得られるＳｉＯ2膜は緻密なもので
はないので、ＴＦＴの信頼性が低下する等の問題が生じ
ていた。これを防ぐため、例えば特公平５−４６１０５
号公報には６００℃程度の温度で絶縁膜をアニールする
方法が開示されているが、この方法では膜を十分に緻密
化させることはできない。
てガラス基板を用いた場合、熱歪み等を防ぐためにＴＦ
Ｔの製造は約６００℃以下の低温プロセスで行われるの
が好ましい。このため、ゲート絶縁膜１３を作製する
際、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、リモートプラズマＣＶＤ
法、ＡＰ（Ａｔｏｍｏｓｕｐｈｅｒｉｃ Ｐｒｅｓｓｕ
ｒｅ）ＣＶＤ法、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）Ｃ
ＶＤ法、スパッタリング法等の低温成膜が可能な堆積法
によりＳｉＯ2膜等の絶縁膜を成膜している。しかし、
これらの方法により得られるＳｉＯ2膜は緻密なもので
はないので、ＴＦＴの信頼性が低下する等の問題が生じ
ていた。これを防ぐため、例えば特公平５−４６１０５
号公報には６００℃程度の温度で絶縁膜をアニールする
方法が開示されているが、この方法では膜を十分に緻密
化させることはできない。
【０００５】絶縁性基板１１として石英基板やシリコン
ウェハー等のガラス基板以外の基板を用いた場合には、
Ｎ2雰囲気中、９００℃程度の高温アニールやランプア
ニール等によりＳｉＯ2膜を緻密化させる方法が考えら
れる。しかし、いずれの場合も６００℃程度では不十分
であり、高品質のゲート絶縁膜は６００℃以上の高温熱
処理を行わないと得られない。
ウェハー等のガラス基板以外の基板を用いた場合には、
Ｎ2雰囲気中、９００℃程度の高温アニールやランプア
ニール等によりＳｉＯ2膜を緻密化させる方法が考えら
れる。しかし、いずれの場合も６００℃程度では不十分
であり、高品質のゲート絶縁膜は６００℃以上の高温熱
処理を行わないと得られない。
【０００６】
【発明が解決しようとする課題】上述のように、ゲート
絶縁膜を６００℃以下の低温で作製すると緻密で高品質
なものが得られず、ＳｉＯ2膜中に多数のトラップを含
んだものとなるので、ＴＦＴ特性に悪影響を及ぼす。こ
れらのトラップはホットエレクトロン注入の原因になる
ので、素子の信頼性の点からも問題となる。また、ゲー
ト絶縁膜を低温形成しているために、界面準位密度も高
くなり、良好な界面が形成されにくい。
絶縁膜を６００℃以下の低温で作製すると緻密で高品質
なものが得られず、ＳｉＯ2膜中に多数のトラップを含
んだものとなるので、ＴＦＴ特性に悪影響を及ぼす。こ
れらのトラップはホットエレクトロン注入の原因になる
ので、素子の信頼性の点からも問題となる。また、ゲー
ト絶縁膜を低温形成しているために、界面準位密度も高
くなり、良好な界面が形成されにくい。
【０００７】一方、比較的高温で作製されたゲート絶縁
膜は高品質なものとすることができるが、熱歪み等の点
から低温プロセスでのＴＦＴ作製が強く要望されてい
る。
膜は高品質なものとすることができるが、熱歪み等の点
から低温プロセスでのＴＦＴ作製が強く要望されてい
る。
【０００８】本発明はこのような従来技術の課題を解決
すべくなされたものであり、チャネル半導体層とゲート
絶縁膜との界面近傍が緻密であり、素子特性の信頼性に
優れた薄膜半導体装置の製造方法を提供することを目的
とする。
すべくなされたものであり、チャネル半導体層とゲート
絶縁膜との界面近傍が緻密であり、素子特性の信頼性に
優れた薄膜半導体装置の製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、チャネル半導体層とゲート絶縁膜とが接
する構造を有する薄膜半導体装置の製造方法であって、
該チャネル半導体層と該ゲート絶縁膜とを順次成膜し、
その後、レーザーアニールを行うようになし、そのこと
により上記目的が達成される。
の製造方法は、チャネル半導体層とゲート絶縁膜とが接
する構造を有する薄膜半導体装置の製造方法であって、
該チャネル半導体層と該ゲート絶縁膜とを順次成膜し、
その後、レーザーアニールを行うようになし、そのこと
により上記目的が達成される。
【００１０】本発明の薄膜半導体装置の製造方法におい
て、前記レーザーアニールの後、熱処理によるアニール
を行うようにするのが好ましい。
て、前記レーザーアニールの後、熱処理によるアニール
を行うようにするのが好ましい。
【００１１】本発明の薄膜半導体装置の製造方法におい
て、前記半導体層と前記ゲート絶縁膜との界面が８００
℃〜１０００℃となるようなエネルギー密度で前記レー
ザーアニールを行うのが望ましい。
て、前記半導体層と前記ゲート絶縁膜との界面が８００
℃〜１０００℃となるようなエネルギー密度で前記レー
ザーアニールを行うのが望ましい。
【００１２】
【作用】本発明においては、半導体層上にゲート絶縁膜
を成膜した後、レーザーアニールを行っている。このレ
ーザーアニールにより、半導体層とゲート絶縁膜との界
面近傍におけるゲート絶縁膜の緻密化と、界面原子のネ
ットワークの再構成とが行われる。このため、界面準位
密度が減少すると共に良好な界面が形成されることとな
る。よって、高移動度で、閾値電圧ＶｔｈおよびＳ係数
（トランジスタのドレイン部より引き出される電流が一
桁上がるのに必要なゲート電圧を示す値）が低いＴＦＴ
特性を得ることができる。
を成膜した後、レーザーアニールを行っている。このレ
ーザーアニールにより、半導体層とゲート絶縁膜との界
面近傍におけるゲート絶縁膜の緻密化と、界面原子のネ
ットワークの再構成とが行われる。このため、界面準位
密度が減少すると共に良好な界面が形成されることとな
る。よって、高移動度で、閾値電圧ＶｔｈおよびＳ係数
（トランジスタのドレイン部より引き出される電流が一
桁上がるのに必要なゲート電圧を示す値）が低いＴＦＴ
特性を得ることができる。
【００１３】また、ゲート絶縁膜を緻密で高品質にする
ことができるので、界面近傍のトラップが少なく、ホッ
トエレクトロン注入に対して強くすることができる。よ
って、信頼性に優れたＴＦＴを得ることができる。ゲー
ト絶縁膜の成膜は低温で行うことができるので、低温プ
ロセスでＴＦＴを作製することができ、熱歪み等の問題
も生じない。
ことができるので、界面近傍のトラップが少なく、ホッ
トエレクトロン注入に対して強くすることができる。よ
って、信頼性に優れたＴＦＴを得ることができる。ゲー
ト絶縁膜の成膜は低温で行うことができるので、低温プ
ロセスでＴＦＴを作製することができ、熱歪み等の問題
も生じない。
【００１４】更に、レーザーアニールの後に、従来より
行われている熱処理によるアニールを施すと、半導体層
とゲート絶縁膜との界面近傍における前記緻密化と再構
成とをより効果的に行うことが可能となる。加えて、ゲ
ート絶縁膜の緻密化がなされる領域を界面近傍からもっ
と広い範囲にすることが可能となる。
行われている熱処理によるアニールを施すと、半導体層
とゲート絶縁膜との界面近傍における前記緻密化と再構
成とをより効果的に行うことが可能となる。加えて、ゲ
ート絶縁膜の緻密化がなされる領域を界面近傍からもっ
と広い範囲にすることが可能となる。
【００１５】レーザーアニールは、エネルギー密度が低
すぎると効果が小さく、高すぎるとゲート絶縁膜へのダ
メージ等の問題が生じるので、半導体層とゲート絶縁膜
との界面が８００℃〜１０００℃となるようなエネルギ
ー密度で行うのが望ましい。特に、界面が約１０００℃
となるようなエネルギー密度で行うのが最適である。
すぎると効果が小さく、高すぎるとゲート絶縁膜へのダ
メージ等の問題が生じるので、半導体層とゲート絶縁膜
との界面が８００℃〜１０００℃となるようなエネルギ
ー密度で行うのが望ましい。特に、界面が約１０００℃
となるようなエネルギー密度で行うのが最適である。
【００１６】上記熱処理によるアニールは、ガラス基板
を使用する場合、６００℃程度、具体的には５５０℃〜
６５０℃で行うとよい。このような温度範囲でアニール
を行うのは、温度が低すぎると効果が小さく、高すぎる
と基板に熱歪み等の問題が生じるからである。
を使用する場合、６００℃程度、具体的には５５０℃〜
６５０℃で行うとよい。このような温度範囲でアニール
を行うのは、温度が低すぎると効果が小さく、高すぎる
と基板に熱歪み等の問題が生じるからである。
【００１７】なお、レーザーアニールより後に熱処理に
よるアニールを施すのは、レーザーアニールでは周りに
悪影響を余り及ぼさずに局部的に６００℃より高い温度
にでき、界面近傍の水素などの原子を切り離すことが可
能となり、その後の熱処理によるアニールにて界面近傍
から水素などの原子を分散させ得るからである。よっ
て、界面近傍における品質が向上することとなる。
よるアニールを施すのは、レーザーアニールでは周りに
悪影響を余り及ぼさずに局部的に６００℃より高い温度
にでき、界面近傍の水素などの原子を切り離すことが可
能となり、その後の熱処理によるアニールにて界面近傍
から水素などの原子を分散させ得るからである。よっ
て、界面近傍における品質が向上することとなる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１９】図１（ｅ）は、本発明を適用したＴＦＴを
示す断面図である。このＴＦＴは、絶縁性基板１上に半
導体層２が形成され、その上を覆ってゲート絶縁膜３が
形成されている。ゲート絶縁膜３上には、半導体層２の
中央部に重畳するようにゲート電極３が形成され、ゲー
ト電極３直下の半導体層２部分がチャネル部となってい
る。チャネル部両側の半導体層部分の一方はソース部で
あり、他方はドレイン部である。ゲート電極４の上には
層間絶縁膜５および引き出し電極６が形成され、引き出
し電極６は、ゲート絶縁膜３および層間絶縁膜５に設け
られたコンタクトホールを介して半導体層２のソース部
およびドレイン部に接続されている。
示す断面図である。このＴＦＴは、絶縁性基板１上に半
導体層２が形成され、その上を覆ってゲート絶縁膜３が
形成されている。ゲート絶縁膜３上には、半導体層２の
中央部に重畳するようにゲート電極３が形成され、ゲー
ト電極３直下の半導体層２部分がチャネル部となってい
る。チャネル部両側の半導体層部分の一方はソース部で
あり、他方はドレイン部である。ゲート電極４の上には
層間絶縁膜５および引き出し電極６が形成され、引き出
し電極６は、ゲート絶縁膜３および層間絶縁膜５に設け
られたコンタクトホールを介して半導体層２のソース部
およびドレイン部に接続されている。
【００２０】このＴＦＴは、以下のようにして作製する
ことができる。
ことができる。
【００２１】まず、図１（ａ）に示すように、絶縁性基
板１上に半導体層２を形成する。この実施例では、約６
００℃の熱処理に耐え得るような歪み点温度の高いガラ
ス基板１上に、Ｓｉ2Ｈ6ガスを用いたＬＰＣＶＤ法によ
り約４５０℃の基板温度でアモルファスＳｉ膜を成膜し
た。このアモルファスＳｉ膜をＮ2雰囲気中、６００℃
で約２時間アニールして固相成長させることによりｐｏ
ｌｙ−Ｓｉ膜とし、これをエキシマレーザーアニールす
ることにより再結晶化させた。得られたｐｏｌｙ−Ｓｉ
膜をエッチングにより所望の形状にアイランド化し、半
導体層２を形成した。
板１上に半導体層２を形成する。この実施例では、約６
００℃の熱処理に耐え得るような歪み点温度の高いガラ
ス基板１上に、Ｓｉ2Ｈ6ガスを用いたＬＰＣＶＤ法によ
り約４５０℃の基板温度でアモルファスＳｉ膜を成膜し
た。このアモルファスＳｉ膜をＮ2雰囲気中、６００℃
で約２時間アニールして固相成長させることによりｐｏ
ｌｙ−Ｓｉ膜とし、これをエキシマレーザーアニールす
ることにより再結晶化させた。得られたｐｏｌｙ−Ｓｉ
膜をエッチングにより所望の形状にアイランド化し、半
導体層２を形成した。
【００２２】次に、図１（ｂ）に示すように、半導体層
２を覆うようにゲート絶縁膜３を成膜する。この実施例
では、プラズマＣＶＤ法により厚み２００ｎｍ程度のＳ
ｉＯ2膜を成膜してゲート絶縁膜３とした。
２を覆うようにゲート絶縁膜３を成膜する。この実施例
では、プラズマＣＶＤ法により厚み２００ｎｍ程度のＳ
ｉＯ2膜を成膜してゲート絶縁膜３とした。
【００２３】続いて、図１（ｃ）に示すように、ゲート
絶縁膜３上からレーザーアニールを行う。この実施例で
はエキシマレーザーを用い、ｐｏｌｙ−Ｓｉからなる半
導体層２とＳｉＯ2からなるゲート絶縁膜３との界面が
約８００〜１０００℃となるようにレーザーのＰＯＷＥ
Ｒ密度を２００〜３００ｍＪ／ｃｍ2に設定した。引き
続いて６００℃で約１２時間の熱処理によるアニールを
行ってゲート絶縁膜３を緻密化させた。
絶縁膜３上からレーザーアニールを行う。この実施例で
はエキシマレーザーを用い、ｐｏｌｙ−Ｓｉからなる半
導体層２とＳｉＯ2からなるゲート絶縁膜３との界面が
約８００〜１０００℃となるようにレーザーのＰＯＷＥ
Ｒ密度を２００〜３００ｍＪ／ｃｍ2に設定した。引き
続いて６００℃で約１２時間の熱処理によるアニールを
行ってゲート絶縁膜３を緻密化させた。
【００２４】次に、図１（ｄ）に示すように、ゲート絶
縁膜３上にゲート電極４を形成する。この実施例では、
厚み２５０ｎｍ程度のｐｏｌｙ−Ｓｉ膜を成膜し、所望
の形状にパターニングしてゲート電極４を形成した。
縁膜３上にゲート電極４を形成する。この実施例では、
厚み２５０ｎｍ程度のｐｏｌｙ−Ｓｉ膜を成膜し、所望
の形状にパターニングしてゲート電極４を形成した。
【００２５】その後、このゲート電極４をマスクとし
て、ゲート絶縁膜３上から半導体層２に不純物元素（Ｎ
ｃｈの場合にはリン、Ｐｃｈの場合にはボロン）を自己
整合的にドーピングしてソース部（図示せず）およびド
レイン部（図示せず）を形成する。この実施例では、不
純物元素を１×１０15ｉｏｎ／ｃｍ2、４０ｋｅ程度で
イオン注入し、不純物を活性化することによりソース部
およびドレイン部を形成した。この時、同時にゲート電
極４にも不純物元素が注入されて低抵抗化された。
て、ゲート絶縁膜３上から半導体層２に不純物元素（Ｎ
ｃｈの場合にはリン、Ｐｃｈの場合にはボロン）を自己
整合的にドーピングしてソース部（図示せず）およびド
レイン部（図示せず）を形成する。この実施例では、不
純物元素を１×１０15ｉｏｎ／ｃｍ2、４０ｋｅ程度で
イオン注入し、不純物を活性化することによりソース部
およびドレイン部を形成した。この時、同時にゲート電
極４にも不純物元素が注入されて低抵抗化された。
【００２６】次に、ゲート電極４を覆うように層間絶縁
膜５を形成する。この実施例では、厚み５００ｎｍ程度
のＳｉＯ2膜を成膜して層間絶縁膜５とした。
膜５を形成する。この実施例では、厚み５００ｎｍ程度
のＳｉＯ2膜を成膜して層間絶縁膜５とした。
【００２７】最後に、図１（ｅ）に示すように、ゲート
絶縁膜３および層間絶縁膜５にコンタクトホールを形成
し、層間絶縁膜５上に引き出し電極６を形成する。この
実施例では、アルミニウムを用いて引き出し電極６を形
成した。
絶縁膜３および層間絶縁膜５にコンタクトホールを形成
し、層間絶縁膜５上に引き出し電極６を形成する。この
実施例では、アルミニウムを用いて引き出し電極６を形
成した。
【００２８】表１は、以上のようにして得られたＴＦＴ
の特性（実施例）を示す。なお、比較例としてレーザー
アニールを行わず（但し、熱処理によるアニールは行っ
た。）、それ以外は実施例と同様にして作製したＴＦＴ
の特性を併せて示す。
の特性（実施例）を示す。なお、比較例としてレーザー
アニールを行わず（但し、熱処理によるアニールは行っ
た。）、それ以外は実施例と同様にして作製したＴＦＴ
の特性を併せて示す。
【００２９】
【表１】
【００３０】表１から理解されるように、実施例のＴＦ
Ｔは比較例のＴＦＴに比べて高移動度で、Ｖｔｈおよび
Ｓ係数が低くなっている。このことは、ゲート絶縁膜を
レーザーアニールすることにより半導体層とゲート絶縁
膜との界面が改善されたことを示している。
Ｔは比較例のＴＦＴに比べて高移動度で、Ｖｔｈおよび
Ｓ係数が低くなっている。このことは、ゲート絶縁膜を
レーザーアニールすることにより半導体層とゲート絶縁
膜との界面が改善されたことを示している。
【００３１】図２は、実施例および比較例のＴＦＴにつ
き、ゲート印加電界強度を８ＭＷ／ｃｍとし、温度１５
０℃の大気中で行った場合における、ストレス時間（横
軸）と累積故障率（縦軸）との関係（ＴＤＤＢ特性）を
示す。なお、図中の○印は実施例の場合であり、△印は
比較例の場合である。
き、ゲート印加電界強度を８ＭＷ／ｃｍとし、温度１５
０℃の大気中で行った場合における、ストレス時間（横
軸）と累積故障率（縦軸）との関係（ＴＤＤＢ特性）を
示す。なお、図中の○印は実施例の場合であり、△印は
比較例の場合である。
【００３２】この図２から理解されるように、レーザー
アニールを行った実施例のＴＦＴにおけるゲート絶縁膜
のＴＤＤＢ特性は、レーザーアニールを行わなかった比
較例のＴＦＴにおけるＴＤＤＢ特性に比べて優れた値を
示しており、電子の注入の起こりにくい信頼性の高い絶
縁膜となっている。このことは、レーザーアニールする
ことによりＴＦＴ特性および素子の信頼性に優れたＴＦ
Ｔが得られることを示している。
アニールを行った実施例のＴＦＴにおけるゲート絶縁膜
のＴＤＤＢ特性は、レーザーアニールを行わなかった比
較例のＴＦＴにおけるＴＤＤＢ特性に比べて優れた値を
示しており、電子の注入の起こりにくい信頼性の高い絶
縁膜となっている。このことは、レーザーアニールする
ことによりＴＦＴ特性および素子の信頼性に優れたＴＦ
Ｔが得られることを示している。
【００３３】上記実施例ではレーザーアニールと熱処理
によるアニールとを行った場合を説明しているが、本発
明はこれに限らず、レーザーアニールのみを単独で行う
ようにしてもよい。
によるアニールとを行った場合を説明しているが、本発
明はこれに限らず、レーザーアニールのみを単独で行う
ようにしてもよい。
【００３４】また、上記実施例ではレーザーアニールに
エキシマレーザーを用いたが、他のレーザーを使用でき
ることはもちろんである。
エキシマレーザーを用いたが、他のレーザーを使用でき
ることはもちろんである。
【００３５】尚、上記実施例では、ＴＦＴの構成を半導
体層、ゲート絶縁膜およびゲート電極の順に積層したト
ップゲート構成としたが、この積層順を逆にしたボトム
ゲート構成であってもよい。
体層、ゲート絶縁膜およびゲート電極の順に積層したト
ップゲート構成としたが、この積層順を逆にしたボトム
ゲート構成であってもよい。
【００３６】ゲート絶縁膜としてはＳｉＯ2膜を用いた
が、他の絶縁材料であるＳｉＮ等を用いてもよい。ま
た、チャネル半導体層としてはポリシリコンを用いた
が、他の半導体材料である結晶Ｓｉ等を用いてもよい。
いずれの場合も、レーザーアニールのＰＯＷＥＲ密度を
半導体層とゲート絶縁膜との界面が８００〜１０００℃
になるように設定するのが望ましい。
が、他の絶縁材料であるＳｉＮ等を用いてもよい。ま
た、チャネル半導体層としてはポリシリコンを用いた
が、他の半導体材料である結晶Ｓｉ等を用いてもよい。
いずれの場合も、レーザーアニールのＰＯＷＥＲ密度を
半導体層とゲート絶縁膜との界面が８００〜１０００℃
になるように設定するのが望ましい。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート絶縁膜の成膜後にレーザーアニールを
行うことにより、半導体層とゲート絶縁膜との界面近傍
におけるゲート絶縁膜の緻密化と界面原子のネットワー
クの再構成を行うことができる。よって、界面準位密度
を減少させると共に良好な界面を形成することができ、
移動度、ＶｔｈおよびＳ係数等のＴＦＴ特性を良好にす
ることができる。また、ゲート絶縁膜を緻密で高品質に
することができるので、界面近傍のトラップを減少させ
て、ホットエレクトロン注入に対して強くすることがで
きる。よって、信頼性に優れたＴＦＴを得ることができ
る。更に、これらの効果は、レーザーアニールを行った
後に熱処理によるアニールを施すことにより、より向上
させることができる。
によれば、ゲート絶縁膜の成膜後にレーザーアニールを
行うことにより、半導体層とゲート絶縁膜との界面近傍
におけるゲート絶縁膜の緻密化と界面原子のネットワー
クの再構成を行うことができる。よって、界面準位密度
を減少させると共に良好な界面を形成することができ、
移動度、ＶｔｈおよびＳ係数等のＴＦＴ特性を良好にす
ることができる。また、ゲート絶縁膜を緻密で高品質に
することができるので、界面近傍のトラップを減少させ
て、ホットエレクトロン注入に対して強くすることがで
きる。よって、信頼性に優れたＴＦＴを得ることができ
る。更に、これらの効果は、レーザーアニールを行った
後に熱処理によるアニールを施すことにより、より向上
させることができる。
【００３８】また、本発明によれば、ゲート絶縁膜の成
膜は低温で行うことができるので、低温プロセスでＴＦ
Ｔを作製することができる。よって、熱歪み等の問題も
生じず、ガラス基板等を用いて薄膜半導体装置の大面積
部分にＴＦＴを作製することができる。
膜は低温で行うことができるので、低温プロセスでＴＦ
Ｔを作製することができる。よって、熱歪み等の問題も
生じず、ガラス基板等を用いて薄膜半導体装置の大面積
部分にＴＦＴを作製することができる。
【図１】（ａ）〜（ｅ）は、本発明を適用したＴＦＴの
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】実施例および比較例のＴＦＴにおけるＴＤＤＢ
特性を示すグラフである。
特性を示すグラフである。
【図３】従来のＴＦＴを示す断面図である。
１ 絶縁性基板 ２ 半導体層 ３ ゲート絶縁膜 ４ ゲート電極 ５ 層間絶縁膜 ６ 引き出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ
Claims (3)
- 【請求項１】 チャネル半導体層とゲート絶縁膜とが接
する構造を有する薄膜半導体装置の製造方法であって、 該チャネル半導体層と該ゲート絶縁膜とを順次成膜し、
その後、レーザーアニールを行う薄膜半導体装置の製造
方法。 - 【請求項２】 前記レーザーアニールの後、熱処理によ
るアニールを行う請求項１に記載の薄膜半導体装置の製
造方法。 - 【請求項３】 前記チャネル半導体層と前記ゲート絶縁
膜との界面が８００℃〜１０００℃となるようなエネル
ギー密度で前記レーザーアニールを行う請求項１に記載
の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21396394A JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21396394A JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878688A true JPH0878688A (ja) | 1996-03-22 |
| JP3169309B2 JP3169309B2 (ja) | 2001-05-21 |
Family
ID=16647970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21396394A Expired - Lifetime JP3169309B2 (ja) | 1994-09-07 | 1994-09-07 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169309B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034431A1 (fr) * | 1997-12-26 | 1999-07-08 | Seiko Epson Corporation | Procede pour produire un film d'oxyde de silicium, procede pour fabriquer un dispositif a semi-conducteurs, dispositif a semi-conducteurs, affichage et dispositif de rayonnement infrarouge |
| JP2008135457A (ja) * | 2006-11-27 | 2008-06-12 | Sharp Corp | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
-
1994
- 1994-09-07 JP JP21396394A patent/JP3169309B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034431A1 (fr) * | 1997-12-26 | 1999-07-08 | Seiko Epson Corporation | Procede pour produire un film d'oxyde de silicium, procede pour fabriquer un dispositif a semi-conducteurs, dispositif a semi-conducteurs, affichage et dispositif de rayonnement infrarouge |
| US6407012B1 (en) | 1997-12-26 | 2002-06-18 | Seiko Epson Corporation | Method of producing silicon oxide film, method of manufacturing semiconductor device, semiconductor device, display and infrared irradiating device |
| US6632749B2 (en) | 1997-12-26 | 2003-10-14 | Seiko Epson Corporation | Method for manufacturing silicon oxide film, method for manufacturing semiconductor device, semiconductor device, display device and infrared light irradiating device |
| JP2008135457A (ja) * | 2006-11-27 | 2008-06-12 | Sharp Corp | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3169309B2 (ja) | 2001-05-21 |
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