JPH0878515A - Fabrication of semiconductor device - Google Patents

Fabrication of semiconductor device

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JPH0878515A
JPH0878515A JP21399494A JP21399494A JPH0878515A JP H0878515 A JPH0878515 A JP H0878515A JP 21399494 A JP21399494 A JP 21399494A JP 21399494 A JP21399494 A JP 21399494A JP H0878515 A JPH0878515 A JP H0878515A
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film
silicon
etching
groove
step
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JP21399494A
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Japanese (ja)
Inventor
Takashi Kawahara
敬 川原
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PURPOSE: To planarize the trench isolation structure by exposing protrusions and recesses, formed at the time of oxidation of polysilicon, to an inert gas plasma thereby etching the silicon oxide and depositing the liberated silicon oxide at the lower part or in the recess. CONSTITUTION: A substrate silicon 2 is etched to make a trench in which silicon oxide 3 and silicon nitride 4 are deposited sequentially. Polysilicon 5 is deposited thereon and then etched over the entire surface such that the polysilicon 5 is left only in the trench. Subsequently, the polysilicon 5 is oxidized to form an oxide in the trench thus forming a protrusion 9 and a recess 8 at the border of element region and isolation region. When an inert gas plasma 10 is applied, the protrusion 9 of silicon oxide is physically etched and deposited again at the lower part or in the recess 8. Consequently, the surface is planarized and when the silicon nitride 4 is removed from the element region, a planarized isolation region can be obtained.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体装置の製造方法において、特にトレンチ素子分離における平坦化の処理に関するものである。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a process of planarizing the trench isolation.

【0002】 [0002]

【従来の技術】半導体装置の製造における高集積化の要求から、素子分離技術として溝を掘りこの溝を絶縁物で埋め込む技術、いわゆるトレンチ素子分離技術が検討されている。 The demand for high integration in the production of semiconductor devices, technology for embedding the groove digging a trench with an insulating material, a so-called trench isolation technology has been studied as an isolation technique. 従来のトレンチ素子分離技術の一つの方法として特開昭61−168241に示すものがある。 There is shown in JP-61-168241 as a conventional method of trench isolation technology. これを図11から図14に沿って工程順に説明すると、図1 To be in the order of steps along it from 11 to 14, FIG. 1
1(a)に示すようにフォトレジスト1によりパターニング後、素子分離領域の基板シリコン2をエッチングして溝を形成し、シリコン酸化膜3とシリコンナイトライド膜4を順次形成後、多結晶シリコン膜5を堆積させ、 1 after patterning by a photoresist 1 as shown in (a), a groove by etching the substrate silicon 2 in the element isolation region, after sequentially forming a silicon oxide film 3 and the silicon nitride film 4, a polycrystalline silicon film 5 is deposited,
レジスト膜6を塗布し(図11(b))、さらに図11 Resist film 6 is coated (FIG. 11 (b)), further 11
(c)のようにレジスト膜を全面エッチして溝内にのみレジスト膜6が残るようにした後、このレジスト膜6をマスクとして多結晶シリコン膜5の全面エッチを異方性のエッチングで行い、溝内に溝の深さの約1/2の膜厚の多結晶シリコン膜5が残るようにした(図12 After the resist film 6 is to remain only in the resist film on the entire surface is etched to the grooves as in (c), carried out total etch the polycrystalline silicon film 5 the resist film 6 as a mask in etching anisotropy and so that the polycrystalline silicon film 5 of approximately half the thickness of the depth of the groove in the groove remains (FIG. 12
(a))。 (A)). 次にレジスト膜6を除去して多結晶シリコン膜5を酸化した後、シリコンナイトライド膜4をエッチングして素子分離を形成する(図12(b))。 Next, after the resist film 6 by oxidizing the polycrystalline silicon film 5 is removed, the silicon nitride film 4 is etched to form an isolation (FIG. 12 (b)).

【0003】ここで従来技術の実施例として次のような工程で素子分離を形成後、上層の配線層を形成した。 [0003] After forming the isolation here in following steps as an embodiment of the prior art, to form the upper wiring layer. ウエハをフォトレジスト1によりパターニング後、基板シリコンを800nm程度エッチングして溝を形成した(図11(a))。 After patterning the wafer with a photoresist 1, grooves were formed the substrate silicon and 800nm ​​approximately etching (FIG. 11 (a)). フォトレジスト1を剥離後、表面を1000℃の酸素雰囲気中で酸化してシリコン酸化膜3 After peeling off the photoresist 1, the silicon oxide film 3 by oxidizing the surface in an oxygen atmosphere at 1000 ° C.
を形成し、シリコンナイトライド膜4を100nm程度化学的気相成長法により堆積させ、多結晶シリコン膜5 Forming a silicon nitride film 4 is deposited by 100nm about chemical vapor deposition, the polycrystalline silicon film 5
を300nm程度モノシラン(SiH 4 )の熱分解により形成した。 It was formed by thermal decomposition of 300nm approximately monosilane (SiH 4). その後図11(b)のようにレジスト膜6 Then 11 resist film 6 as (b)
を塗布してドライエッチングにより全面エッチを行ない、図11(c)のように溝内のレジスト膜6のみを残し、この溝内のレジスト膜6をマスクとして異方性のドライエッチングにより多結晶シリコン膜5のエッチングを行ない、溝内に溝の深さの約1/2の膜厚の多結晶シリコン膜5が残るようにした(図12(a))。 Was applied subjected to total etch by dry etching, 11 leaving the resist film 6 only the inner groove as (c), a polycrystalline silicon by anisotropic dry etching using the resist film 6 in the groove as a mask etching is performed of the film 5, and so that the polycrystalline silicon film 5 of approximately half the thickness of the depth of the groove in the groove remains (FIG. 12 (a)). 次にレジスト膜6を除去後、1000℃程度で湿式酸化を8時間程度行い、多結晶シリコン膜5を酸化した。 Then after removing the resist film 6, a wet oxidation is performed about 8 hours at about 1000 ° C., was oxidized polycrystalline silicon film 5. この時、 At this time,
図12(b)に示すように溝内に酸化物7が形成され、 Oxide 7 is formed in FIG. 12 (b) as shown in the groove,
素子領域と素子分離領域の境に突起9と窪み8が形成された。 Projections 9 and recesses 8 are formed in the boundary between the element region and the element isolation region. その後、ドライエッチングにより素子領域のシリコンナイトライド膜4を除去して素子分離構造を形成した(図12(b))。 Then, to form a device isolation structure to remove the silicon nitride film 4 in the element region by dry etching (FIG. 12 (b)).

【0004】次にウエハ表面を希フッ酸で洗浄後、ゲート酸化膜としてシリコン酸化膜11を熱酸化法により膜厚8nmで形成し(図13(a))、この極薄なシリコン酸化膜11の上層の配線層として250nmの膜厚の多結晶シリコン膜13をモノシラン(SiH 4 )の熱分解により形成し、フォトレジスト14によりパターニングしたウエハー(図13(b))のエッチングをおこなった。 [0004] Then after washing the wafer surface with dilute hydrofluoric acid, the silicon oxide film 11 is formed to a thickness of 8nm by thermal oxidation as a gate oxide film (FIG. 13 (a)), the ultrathin silicon oxide film 11 the upper layer of the polycrystalline silicon film 13 of 250nm in thickness as a wiring layer is formed by thermal decomposition of monosilane (SiH 4), were subjected to etching of the wafer was patterned by a photoresist 14 (FIG. 13 (b)).

【0005】図10に示すドライエッチング装置は一般的にECR型プラズマエッチャーと呼ばれ、17は下部電極、18はガス導入口、19はガス排気口、20は高周波電源、21はウエハー、22はソレノイドコイル、 [0005] Dry etching apparatus shown in FIG. 10, commonly referred to as ECR plasma etcher, the lower electrode 17, 18 is a gas inlet, 19 a gas outlet, 20 a high frequency power source, 21 is a wafer, is 22 solenoid coil,
23はマイクロ波発生装置を表わしている。 23 represents the microwave generator. この装置は2.45GHz近傍のマイクロ波とソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波と磁場の共鳴によりプラズマを発生させ、下部電極に高周波を印加することによってプラズマガスイオンをウエハに照射し、エッチングを行なう。 The device to generate a magnetic field of 875Gauss vicinity from a microwave and a solenoid coil of 2.45GHz near to generate plasma by resonance of the microwave and the magnetic field, the plasma gas ions to the wafer by applying a high frequency to the lower electrode irradiation, etching is performed. この装置において、Cl 2ガスとO 2ガスをガス導入口18よりそれぞれ80SCCMと5SCCM導入し、エッチング室内の圧力を0.015Torrのもとで、ソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波(2.45GHz)パワーを350W、高周波電源20より高周波(13.56MHz)を80W印加して、多結晶シリコン膜13のエッチングを行った。 In this apparatus, the Cl 2 gas and O 2 gas are introduced 80SCCM and 5SCCM from the gas inlet 18, under 0.015Torr the pressure in the etch chamber, by generating a magnetic field of 875Gauss near a solenoid coil, micro wave (2.45 GHz) 350 W power, from the high frequency power source 20 a high frequency of (13.56 MHz) to 80W applied, was etched polycrystalline silicon film 13. このとき440nmの波長のプラズマ発光をモニターし、エッチング中の発光強度の最高値より発光強度が30%下がったところで多結晶シリコン膜13のエッチングの終点を判定した。 At this time monitored plasma emission 440nm wavelength, luminous intensity than the maximum value of the emission intensity during the etching determines the end point of etching of the polycrystalline silicon film 13 where dropped 30 percent. このときのエッチング速度は210nm Etching rate at this time is 210nm
/min、均一性は3.3%、対シリコン酸化膜選択比は51.2であった。 / Min, uniformity 3.3%, vs. silicon oxide film selected ratio was 51.2. その結果、エッチング時間は87 As a result, the etching time is 87
秒で異方性の形状となったが、素子領域と素子分離領域の境の突起9の周辺と窪み8の部分でエッチング残り1 Was the shape anisotropy in seconds, but the portion by etching the remaining one-eighth recess with peripheral projections 9 of the boundary between the element region and the element isolation region
5が発生した(図13(c))。 5 occurs (FIG. 13 (c)). また、この多結晶シリコン膜のエッチング残り15を除去するためにエッチング時間をのばすとエッチング残り15は発生しなくなったが、図14に示すようにゲート酸化膜11が抜けてしまった。 Although the etching residues 15 when extending the etching time to remove the etching residues 15 of polycrystalline silicon film is no longer generated, the gate oxide film 11 as shown in FIG. 14 had missing.

【0006】 [0006]

【発明が解決しようとする課題】上記のように従来のトレンチ素子分離における素子分離の形成方法では、素子分離構造の形成時に突起や窪みが出来るため平坦化されず、ゲート酸化膜の薄膜化に対応できないため、近年の超LSIの微細加工技術には対応できないという課題を有していた。 The [0006] method for forming a device isolation in a conventional trench isolation as described above is not planarized since the projection and recess can be in the formation of the element isolation structure, the thickness of the gate oxide film It can not correspond, in recent super LSI microfabrication technology has been a problem that can not be handled.

【0007】 [0007]

【課題を解決するための手段】本発明の半導体装置の製造方法は、基板シリコンに溝を形成し、該溝内に絶縁物を形成するトレンチ素子分離の製造方法において、該基板シリコンをエッチングして該基板シリコンに溝を形成する工程と、シリコン酸化膜とシリコンナイトライド膜を順次形成する工程と、多結晶シリコン膜を堆積させ、 The method of manufacturing a semiconductor device of the present invention, in order to solve the problems] forms a trench in the substrate silicon, in the manufacturing method of the trench isolation to form an insulator in the groove, the substrate silicon is etched Te forming a groove in the substrate silicon, comprising the steps of sequentially forming a silicon oxide film and a silicon nitride film, a polycrystalline silicon film is deposited,
溝内にのみ該多結晶シリコン膜を残すように全面エッチングする工程と、該多結晶シリコン膜を酸化する工程と、不活性ガスのプラズマにさらす工程と、該シリコンナイトライド膜を除去する工程を少なくとも具備することを特徴とする。 A step of etching the entire surface so as to leave the polycrystalline silicon film only in the groove, a step of oxidizing the polycrystalline silicon film, and exposing to a plasma of an inert gas, a step of removing the silicon nitride film characterized by at least including.

【0008】また、本発明の半導体装置の製造方法は、 [0008] In the method of the present invention,
基板シリコンに溝を形成し、該溝内に絶縁物を形成するトレンチ素子分離の製造方法において、該基板シリコンをエッチングして該基板シリコンに溝を形成する工程と、シリコン酸化膜とシリコンナイトライド膜を順次形成する工程と、多結晶シリコン膜を堆積させ、溝内にのみ該多結晶シリコン膜を残すように全面エッチングする工程と、該多結晶シリコン膜を酸化する工程と、該シリコンナイトライド膜を除去する工程と、不活性ガスのプラズマにさらす工程を少なくとも具備することを特徴とする。 A groove is formed in the substrate silicon, in the manufacturing method of trench isolation to form an insulator in the groove, and forming a groove in the substrate silicon by etching the substrate silicon, silicon oxide film and a silicon nitride successively forming a film, polycrystalline silicon film is deposited, the step of etching the entire surface so as to leave the polycrystalline silicon film only in the groove, a step of oxidizing the polycrystalline silicon film, the silicon nitride removing the film, characterized by at least comprising the step of exposing to a plasma of an inert gas.

【0009】また、本発明の半導体装置の製造方法は、 [0009] In the method of the present invention,
該不活性ガスとして特にアルゴンを用いることを特徴とする。 Particularly characterized by using argon as the inert gas.

【0010】 [0010]

【作用】本発明の方法は、基板シリコンをエッチングして基板シリコンに溝を形成し、シリコン酸化膜とシリコンナイトライド膜を形成後、多結晶シリコン膜を堆積させ、溝内にのみ多結晶シリコン膜が残るように全面エッチを行い、多結晶シリコン膜を酸化した後、シリコンナイトライド膜を除去して素子分離を形成する方法において、特に多結晶シリコン膜を酸化する際に形成される突起および窪みの形状のシリコン酸化物を物理的にエッチングし、遊離したシリコン酸化物を下部や窪みの部分に再堆積させるという作用を有している。 Method of working the present invention, a groove is formed in the substrate silicon substrate silicon by etching, after forming a silicon oxide film and a silicon nitride film, it is deposited a polycrystalline silicon film, only in the trench polycrystalline silicon It performed entirely etched so that the film remains, polycrystalline after the silicon film is oxidized, the protrusion in a method of forming the removed element isolation silicon nitride film, is formed particularly when oxidizing the polycrystalline silicon film and has the effect that physically etched silicon oxide in the form of recesses, re depositing silicon oxide liberated at the bottom or recess portion.

【0011】 [0011]

【実施例】以下、本発明について実施例に基づき詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to embodiments for the present invention.

【0012】図9は本実施例において突起及び窪みの形状を平坦化するのに用いたドライエッチング装置の概略図で、上部電極16と下部電極17を有する平行平板型反応性イオンエッチング装置である。 [0012] Figure 9 is a schematic view of a dry etching apparatus used to planarize the shape of protrusions and depressions in the present embodiment, is a parallel plate type reactive ion etching apparatus having an upper electrode 16 and the lower electrode 17 .

【0013】第1の実施例として次のような工程で素子分離を形成後、上層の配線層を形成した。 [0013] After forming the element isolation by following steps as the first embodiment, to form the upper wiring layer. ウエハをフォトレジスト1によりパターニング後、基板シリコンを8 After patterning the wafer with a photoresist 1, the substrate silicon 8
00nm程度エッチングして溝を形成した(図1 To form a groove by 00nm etched by about (FIG. 1
(a))。 (A)). フォトレジスト1を剥離後、表面を1000 After peeling off the photoresist 1, the surface 1000
℃の酸素雰囲気中で酸化してシリコン酸化膜3を形成し、シリコンナイトライド膜4を100nm程度化学的気相成長法により堆積させ、多結晶シリコン膜5を30 Oxidized in an oxygen atmosphere at ℃ silicon oxide film 3 is formed, the silicon nitride film 4 is deposited by 100nm about chemical vapor deposition, the polycrystalline silicon film 5 30
0nm程度モノシラン(SiH 4 )の熱分解により形成した。 Formed by thermal decomposition of 0nm about monosilane (SiH 4). その後図1(b)のようにレジスト膜6を塗布してドライエッチングにより全面エッチを行ない、図1 Thereafter Figure 1 the resist film 6 as (b) applying subjected to total etch by dry etching, FIG
(c)のように溝内のレジスト膜6のみを残し、この溝内のレジスト膜6をマスクとして異方性のドライエッチングにより多結晶シリコン膜5のエッチングを行ない、 Leaving only the resist film 6 of the inner groove as (c), etching is performed of the polycrystalline silicon film 5 by anisotropic dry etching using the resist film 6 in the groove as a mask,
溝内に溝の深さの約1/2の膜厚の多結晶シリコン膜5 Polycrystalline silicon film of approximately half the thickness of the depth of the groove in the groove 5
が残るようにした(図2(a))。 Were to remain (Fig. 2 (a)). 次にレジスト膜6を除去後、1000℃程度で湿式酸化を8時間程度行い、 Then after removing the resist film 6, a wet oxidation is performed about 8 hours at about 1000 ° C.,
多結晶シリコン膜5を酸化した。 A polycrystalline silicon film 5 was oxidized. この時、図2(b)に示すように溝内に酸化物7が形成され、素子領域と素子分離領域の境に突起9と窪み8が形成された。 At this time, oxide 7 is formed so in the groove as shown in FIG. 2 (b), 8 depressions and the projections 9 on the border of the element region and the element isolation region is formed.

【0014】次に、図9のドライエッチング装置内にウエハを入れ、アルゴンガスをガス導入口18より50S [0014] Next, put the wafer into a dry etching apparatus of FIG. 9, 50S argon gas from the gas inlet 18
CCM導入し、圧力を0.10Torrに設定して高周波電源20より高周波を1000W印加する(図3 CCM was introduced, a high frequency is 1000W applied from the high frequency power source 20 to set the pressure to 0.10 Torr (FIG. 3
(a))。 (A)). 時間にして2分程度印加した。 It was applied for about 2 minutes in the time. これによって素子領域と素子分離領域の境にある突起9のシリコン酸化物が物理的にエッチングされ、下部や窪み8に再堆積する(図3(b))ため、従来の素子分離構造に比べて平坦化された形状となる。 This silicon oxide projections 9 on the border of the element region and the element isolation region is physically etched to redeposit the bottom or recess 8 (FIG. 3 (b)), compared with the conventional element isolation structure a flattened shape. . その後ドライエッチングにより素子領域のシリコンナイトライド膜4を除去して素子分離構造を形成した。 And forming an isolation structure by removing silicon nitride film 4 in the element region by the subsequent dry etching.

【0015】次にウエハ表面を希フッ酸で洗浄後、ゲート酸化膜としてシリコン酸化膜11を熱酸化法により膜厚8nmで形成し(図4(a))、この極薄なシリコン酸化膜11の上層の配線層として250nmの膜厚の多結晶シリコン膜13をモノシラン(SiH 4 )の熱分解により形成し、フォトレジスト14によりパターニングしたウエハー(図4(b))のエッチングをおこなった。 [0015] Then after washing the wafer surface with dilute hydrofluoric acid, the silicon oxide film 11 is formed to a thickness of 8nm by thermal oxidation as a gate oxide film (FIG. 4 (a)), the ultrathin silicon oxide film 11 the upper layer of the polycrystalline silicon film 13 of 250nm in thickness as a wiring layer is formed by thermal decomposition of monosilane (SiH 4), were subjected to etching of the wafer was patterned by a photoresist 14 (Figure 4 (b)).

【0016】図10に示すドライエッチング装置は一般的にECR型プラズマエッチャーと呼ばれ、17は下部電極、18はガス導入口、19はガス排気口、20は高周波電源、21はウエハー、22はソレノイドコイル、 The dry etching apparatus shown in FIG. 10, commonly referred to as ECR plasma etcher, the lower electrode 17, 18 is a gas inlet, 19 a gas outlet, 20 a high frequency power source, 21 is a wafer, is 22 solenoid coil,
23はマイクロ波発生装置を表わしている。 23 represents the microwave generator. この装置は2.45GHz近傍のマイクロ波とソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波と磁場の共鳴によりプラズマを発生させ、下部電極に高周波を印加することによってプラズマガスイオンをウエハに照射し、エッチングを行なう。 The device to generate a magnetic field of 875Gauss vicinity from a microwave and a solenoid coil of 2.45GHz near to generate plasma by resonance of the microwave and the magnetic field, the plasma gas ions to the wafer by applying a high frequency to the lower electrode irradiation, etching is performed. この装置において、Cl 2ガスとO 2ガスをガス導入口18よりそれぞれ80SCCMと5SCCM導入し、エッチング室内の圧力を0.015Torrのもとで、ソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波(2.45GHz)パワーを350W、高周波電源20より高周波(13.56MHz)を80W印加して、多結晶シリコン膜13のエッチングを行った。 In this apparatus, the Cl 2 gas and O 2 gas are introduced 80SCCM and 5SCCM from the gas inlet 18, under 0.015Torr the pressure in the etch chamber, by generating a magnetic field of 875Gauss near a solenoid coil, micro wave (2.45 GHz) 350 W power, from the high frequency power source 20 a high frequency of (13.56 MHz) to 80W applied, was etched polycrystalline silicon film 13. このとき440nmの波長のプラズマ発光をモニターし、エッチング中の発光強度の最高値より発光強度が30%下がったところで多結晶シリコン膜13のエッチングの終点を判定した。 At this time monitored plasma emission 440nm wavelength, luminous intensity than the maximum value of the emission intensity during the etching determines the end point of etching of the polycrystalline silicon film 13 where dropped 30 percent. このときのエッチング速度は210nm Etching rate at this time is 210nm
/min、均一性は3.3%、対シリコン酸化膜選択比は51.2であった。 / Min, uniformity 3.3%, vs. silicon oxide film selected ratio was 51.2. その結果、エッチング時間は86 As a result, the etching time is 86
秒で異方性の形状となり、従来の素子分離構造に比べ平坦化された形状となるため、エッチング残りも発生しなかった(図4(c))。 It becomes anisotropic in shape in seconds, since the flattened shape compared to the conventional element isolation structure, did not occur etching residues (Fig. 4 (c)).

【0017】第2の実施例としては次のような工程で素子分離を形成後、上層の配線層を形成した。 [0017] After forming the isolation in the following step as second embodiment, to form the upper wiring layer. ウエハをフォトレジスト1によりパターニング後、基板シリコンを800nm程度エッチングして溝を形成した(図5 After patterning the wafer with a photoresist 1, grooves were formed the substrate silicon and 800nm ​​approximately etching (FIG. 5
(a))。 (A)). フォトレジスト1を剥離後、表面を1000 After peeling off the photoresist 1, the surface 1000
℃の酸素雰囲気中で酸化してシリコン酸化膜3を形成し、シリコンナイトライド膜4を100nm程度化学的気相成長法により堆積させ、多結晶シリコン膜5を30 Oxidized in an oxygen atmosphere at ℃ silicon oxide film 3 is formed, the silicon nitride film 4 is deposited by 100nm about chemical vapor deposition, the polycrystalline silicon film 5 30
0nm程度モノシラン(SiH 4 )の熱分解により形成した。 Formed by thermal decomposition of 0nm about monosilane (SiH 4). その後図5(b)のようにレジスト膜6を塗布してドライエッチングにより全面エッチを行ない、図5 Performs total etch by dry etching thereafter Figure 5 is coated with a resist film 6 as in (b), however, Fig. 5
(c)のように溝内のレジスト膜6のみを残し、この溝内のレジスト膜6をマスクとして異方性のドライエッチングにより多結晶シリコン膜5のエッチングを行ない、 Leaving only the resist film 6 of the inner groove as (c), etching is performed of the polycrystalline silicon film 5 by anisotropic dry etching using the resist film 6 in the groove as a mask,
溝内に溝の深さの約1/2の膜厚の多結晶シリコン膜5 Polycrystalline silicon film of approximately half the thickness of the depth of the groove in the groove 5
が残るようにした(図6(a))。 Were to remain (Fig. 6 (a)). 次にレジスト膜6を除去後、1000℃程度で湿式酸化を8時間程度行い、 Then after removing the resist film 6, a wet oxidation is performed about 8 hours at about 1000 ° C.,
多結晶シリコン膜5を酸化した。 A polycrystalline silicon film 5 was oxidized. この時、図6(b)に示すように溝内に酸化物7が形成され、素子領域と素子分離領域の境に突起9と窪み8が形成された。 At this time, oxide 7 is formed so in the groove as shown in FIG. 6 (b), 8 depressions and the projections 9 on the border of the element region and the element isolation region is formed. その後、 after that,
ドライエッチングにより素子領域のシリコンナイトライド膜4を完全に除去した(図6(c))。 Completely remove the silicon nitride film 4 in the element region by dry etching (Figure 6 (c)).

【0018】次に、図9のドライエッチング装置内にウエハを入れ、アルゴンガスをガス導入口18より50S Next, put the wafer into a dry etching apparatus of FIG. 9, 50S argon gas from the gas inlet 18
CCM導入し、圧力を0.10Torrに設定して高周波電源20より高周波を1000W印加する(図7 CCM was introduced, a high frequency is 1000W applied from the high frequency power source 20 to set the pressure to 0.10 Torr (FIG. 7
(a))。 (A)). 時間にして2分程度印加した。 It was applied for about 2 minutes in the time. これによって素子領域と素子分離領域の境にある突起9のシリコン酸化物が物理的にエッチングされ、下部や窪み8に再堆積する(図7(b))。 This silicon oxide projections 9 on the border of the element region and the element isolation region is physically etched by, redeposited lower or recess 8 (FIG. 7 (b)). 突起や窪みが無くなり、前記実施例の素子分離構造に比べてさらに平坦化された形状となる。 Eliminates projections and depressions become more flattened shape than the device isolation structure of the embodiment.

【0019】次にウエハ表面を希フッ酸で洗浄後、ゲート酸化膜としてシリコン酸化膜11を熱酸化法により膜厚6nmで形成し(図7(c))、この極薄なシリコン酸化膜11の上層の配線層として250nmの膜厚の多結晶シリコン膜13をモノシラン(SiH 4 )の熱分解により形成し、フォトレジスト14によりパターニングしたウエハー(図8(a))のエッチングをおこなった。 [0019] Then after washing the wafer surface with dilute hydrofluoric acid, the silicon oxide film 11 is formed to a thickness of 6nm by a thermal oxidation method as the gate oxide film (FIG. 7 (c)), the ultrathin silicon oxide film 11 the upper layer of the polycrystalline silicon film 13 of 250nm in thickness as a wiring layer is formed by thermal decomposition of monosilane (SiH 4), were subjected to etching of patterned wafers with a photoresist 14 (FIG. 8 (a)).

【0020】図10に示すドライエッチング装置は一般的にECR型プラズマエッチャーと呼ばれ、17は下部電極、18はガス導入口、19はガス排気口、20は高周波電源、21はウエハー、22はソレノイドコイル、 The dry etching apparatus shown in FIG. 10, commonly referred to as ECR plasma etcher, the lower electrode 17, 18 is a gas inlet, 19 a gas outlet, 20 a high frequency power source, 21 is a wafer, is 22 solenoid coil,
23はマイクロ波発生装置を表わしている。 23 represents the microwave generator. この装置は2.45GHz近傍のマイクロ波とソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波と磁場の共鳴によりプラズマを発生させ、下部電極に高周波を印加することによってプラズマガスイオンをウエハに照射し、エッチングを行なう。 The device to generate a magnetic field of 875Gauss vicinity from a microwave and a solenoid coil of 2.45GHz near to generate plasma by resonance of the microwave and the magnetic field, the plasma gas ions to the wafer by applying a high frequency to the lower electrode irradiation, etching is performed. この装置において、Cl 2ガスとO 2ガスをガス導入口18よりそれぞれ80SCCMと5SCCM導入し、エッチング室内の圧力を0.015Torrのもとで、ソレノイドコイルより875Gauss近傍の磁場を発生させて、マイクロ波(2.45GHz)パワーを350W、高周波電源20より高周波(13.56MHz)を80W印加して、多結晶シリコン膜13のエッチングを行った。 In this apparatus, the Cl 2 gas and O 2 gas are introduced 80SCCM and 5SCCM from the gas inlet 18, under 0.015Torr the pressure in the etch chamber, by generating a magnetic field of 875Gauss near a solenoid coil, micro wave (2.45 GHz) 350 W power, from the high frequency power source 20 a high frequency of (13.56 MHz) to 80W applied, was etched polycrystalline silicon film 13. このとき440nmの波長のプラズマ発光をモニターし、エッチング中の発光強度の最高値より発光強度が30%下がったところで多結晶シリコン膜13のエッチングの終点を判定した。 At this time monitored plasma emission 440nm wavelength, luminous intensity than the maximum value of the emission intensity during the etching determines the end point of etching of the polycrystalline silicon film 13 where dropped 30 percent. このときのエッチング速度は210nm Etching rate at this time is 210nm
/min、均一性は3.3%、対シリコン酸化膜選択比は51.2であった。 / Min, uniformity 3.3%, vs. silicon oxide film selected ratio was 51.2. その結果エッチング時間は87秒で異方性の形状となり、従来の素子分離構造に比べ平坦化された形状となるため、エッチング残りも発生しなかった(図8(c))。 As a result the etching time becomes the shape anisotropy in 87 seconds, since the flattened shape compared to the conventional element isolation structure, etching residue did not occur (Fig. 8 (c)). 以上、本発明の実施例を図面に基づいて例を示したが、本発明は以上述べたエッチング条件や装置などは当然これに限るものではない。 Although the embodiments of the present invention showing an example with reference to the drawings, the present invention is not of course limited thereto, such as above-mentioned etching conditions and apparatus.

【0021】 [0021]

【発明の効果】本発明は、トレンチ素子分離構造の平坦化を行なうことができるため、薄いゲート酸化膜上の配線層のエッチングにおいてゲート酸化膜を抜くことなく、異方性のエッチングができ、近年の微細加工技術に対応できるという効果を有している。 According to the present invention, it is possible to perform planarization of the trench element isolation structure, without removing the gate oxide film in the etching of the wiring layer on the thin gate oxide film, it is anisotropic etching, It has the effect that can respond to recent microfabrication technology.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例における工程の断面図である。 1 is a cross-sectional view of a step in the first embodiment of the present invention.

【図2】本発明の第1の実施例における工程の断面図である。 2 is a cross-sectional view of a step in the first embodiment of the present invention.

【図3】本発明の第1の実施例における工程の断面図である。 3 is a cross-sectional view of a step in the first embodiment of the present invention.

【図4】本発明の第1の実施例における工程の断面図である。 It is a cross-sectional view of a step in the first embodiment of the present invention; FIG.

【図5】本発明の第2の実施例における工程の断面図である。 5 is a cross-sectional view of a step in the second embodiment of the present invention.

【図6】本発明の第2の実施例における工程の断面図である。 6 is a cross-sectional view of a step in the second embodiment of the present invention.

【図7】本発明の第2の実施例における工程の断面図である。 7 is a cross-sectional view of a step in the second embodiment of the present invention.

【図8】本発明の第2の実施例における工程の断面図である。 8 is a cross-sectional view of a step in the second embodiment of the present invention.

【図9】本発明の第1、第2の実施例において使用したドライエッチング装置の概略図である。 [9] The first present invention is a schematic diagram of a dry etching apparatus used in the second embodiment.

【図10】本発明の第1、第2の実施例および従来技術において使用したドライエッチング装置の概略図である。 [10] The first of the present invention, is a schematic diagram of a dry etching apparatus used in the second embodiment and the prior art.

【図11】従来技術の実施例における工程の断面図である。 11 is a cross-sectional view of a step in the example of the prior art.

【図12】従来技術の実施例における工程の断面図である。 12 is a cross-sectional view of a step in the example of the prior art.

【図13】従来技術の実施例における工程の断面図である。 13 is a cross-sectional view of a step in the example of the prior art.

【図14】従来技術の実施例における工程の断面図である。 14 is a cross-sectional view of a step in the example of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・・・・フォトレジスト 2・・・・・・シリコン基板 3・・・・・・シリコン酸化膜 4・・・・・・シリコンナイトライド膜 5・・・・・・多結晶シリコン膜 6・・・・・・レジスト膜 7・・・・・・シリコン酸化物 8・・・・・・窪み 9・・・・・・突起 10・・・・・・不活性ガスプラズマ 11・・・・・・シリコン酸化膜 12・・・・・・段差 13・・・・・・多結晶シリコン膜 14・・・・・・レジスト膜 15・・・・・・エッチング残り 16・・・・・・上部電極 17・・・・・・下部電極 18・・・・・・ガス導入口 19・・・・・・ガス排気口 20・・・・・・高周波電源 21・・・・・・ウエハー 22・・・・・・ソレノイドコイル 23・・・・・・マイクロ波発生装置 1 ...... photoresist 2 ...... silicon substrate 3 ...... silicon oxide film 4 ...... silicon nitride film 5 ...... polycrystalline silicon film 6 ...... resist film 7 ...... silicon oxide 8 ...... recess 9 ...... projections 10 ...... inert gas plasma 11 ... ... silicon oxide film 12 ...... step 13 ...... polycrystalline silicon film 14 ...... resist film 15 ...... etching residue 16 ...... upper electrode 17 ...... lower electrode 18 ...... gas inlet 19 ...... gas outlet 20 ...... high-frequency power source 21 ...... wafer 22, ----- solenoid coil 23 ...... microwave generator

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】基板シリコンに溝を形成し、該溝内に絶縁物を形成するトレンチ素子分離の製造方法において、該基板シリコンをエッチングして該基板シリコンに溝を形成する工程と、シリコン酸化膜とシリコンナイトライド膜を順次形成する工程と、多結晶シリコン膜を堆積させ、溝内にのみ該多結晶シリコン膜を残すように全面エッチングする工程と、該多結晶シリコン膜を酸化する工程と、不活性ガスのプラズマにさらす工程と、該シリコンナイトライド膜を除去する工程を少なくとも具備することを特徴とする半導体装置の製造方法。 1. A forming a groove in the substrate silicon, in the manufacturing method of the trench isolation to form an insulator in the groove, and forming a groove in the substrate silicon by etching the substrate silicon, silicon oxide successively forming a film and a silicon nitride film, is deposited a polycrystalline silicon film, a step of etching the entire surface so as to leave the polycrystalline silicon film only in the groove, a step of oxidizing the polycrystalline silicon film a step of exposing to a plasma of an inert gas, a method of manufacturing a semiconductor device, characterized by at least comprising a step of removing the silicon nitride film.
  2. 【請求項2】基板シリコンに溝を形成し、該溝内に絶縁物を形成するトレンチ素子分離の製造方法において、該基板シリコンをエッチングして該基板シリコンに溝を形成する工程と、シリコン酸化膜とシリコンナイトライド膜を順次形成する工程と、多結晶シリコン膜を堆積させ、溝内にのみ該多結晶シリコン膜を残すように全面エッチングする工程と、該多結晶シリコン膜を酸化する工程と、該シリコンナイトライド膜を除去する工程と、不活性ガスのプラズマにさらす工程を少なくとも具備することを特徴とする半導体装置の製造方法。 Wherein a groove is formed in the substrate silicon, in the manufacturing method of trench isolation to form an insulator in the groove, and forming a groove in the substrate silicon by etching the substrate silicon, silicon oxide successively forming a film and a silicon nitride film, is deposited a polycrystalline silicon film, a step of etching the entire surface so as to leave the polycrystalline silicon film only in the groove, a step of oxidizing the polycrystalline silicon film a method of manufacturing a semiconductor device, characterized by at least comprising a step of removing the silicon nitride film, exposing to a plasma of an inert gas.
  3. 【請求項3】該不活性ガスとして特にアルゴンを用いることを特徴とする請求項1、2記載の半導体装置の製造方法。 3. A particular method according to claim 1, wherein the use of argon as the inert gas.
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