JPH0869696A - Semiconductor storage - Google Patents

Semiconductor storage

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JPH0869696A
JPH0869696A JP20618294A JP20618294A JPH0869696A JP H0869696 A JPH0869696 A JP H0869696A JP 20618294 A JP20618294 A JP 20618294A JP 20618294 A JP20618294 A JP 20618294A JP H0869696 A JPH0869696 A JP H0869696A
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read
word lines
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time
operation
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JP20618294A
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Japanese (ja)
Inventor
Fujio Masuoka
Kazunori Ouchi
Yasushi Sakui
Takeshi Takeuchi
康司 作井
和則 大内
健 竹内
富士雄 舛岡
Original Assignee
Toshiba Corp
株式会社東芝
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Publication date
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Publication of JPH0869696A publication Critical patent/JPH0869696A/en
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Abstract

PURPOSE: To attain page read and random read and to attain the smooth page read and high speed write in particular by changing the number of pieces of selected word lines according to read operation and write operation. CONSTITUTION: This device is provided with an array arranging rewritable memory cells M on respective crossing parts between plural word lines ML and bit lines BL not shown in figure orthogonally intersecting each other and divided to two sub-arrays l, r. Then, at the time of read operation, the word lines ML array divided are selected one by one successively, and at the time of write operation, two pieces of the word lines WL array divided are selected simultaneously. Thus, when the data by plural pages are read out continuously, a random read time in switching a page becomes no useless in appearance, and thus, the smooth rage read is performed. Further, at the time of write operation, since plural word lines array divided are selected simultaneously, a page size at the time of write operation becomes longer than the page size at the time of read operation, and thus, the high speed write is attained.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ランダムリードとページリードを可能とした半導体記憶装置に係わり、特に読み出し動作と書き込み動作で選択されるワード線の本数を変えた半導体記憶装置に関する。 The present invention relates to relates to a semiconductor memory device capable of random read and page read, more particularly to a semiconductor memory device with different number of word lines selected by the read and write operations.

【0002】 [0002]

【従来の技術】電気的書き替え可能とした不揮発性半導体装置(EEPROM)の中で高集積化可能なものとして、NAND型EEPROMが知られている。 As may be highly integrated in the Background of the Invention Electrical rewritable and non-volatile semiconductor device (EEPROM), NAND type EEPROM is known. このEE The EE
PROMでは、1つのメモリセルは基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたFETMOS In PROM, 1 single memory cell floating gate and a control gate via an insulating film on a substrate is laminated FETMOS
構造を有し、複数個のメモリセルが隣接するもの同士でそのソース,ドレインを共有する形で直列接続されてN Has the structure, its source among those in which a plurality of memory cells adjacent are connected in series in the form of sharing drain N
ANDセルを構成している。 Constitute an AND cell.

【0003】NANDセルの一端側ドレインは選択ゲートを介してビット線に接続され、他端側ソースはやはり選択ゲートを介して共通ソース線に接続される。 [0003] One end drain of the NAND cell is connected to a bit line via a select gate, the other end a source connected to a common source line through a selection gate. メモリセルの制御ゲートは、行方向に連続的に接続されてワード線となる。 The control gate of the memory cell is a word line is continuously connected to the row direction. 通常、同一ワード線につながるメモリセルの集合を1ページと呼び、1組のドレイン側及びソース側の選択ゲートによって挟まれたページの集合を1NA Usually, a set of memory cells connected to the same word line is called one page, 1NA a set of pages sandwiched between select gates of a set of drain-side and source-side
NDブロック又は単に1ブロックと呼ぶ。 It referred to as ND block or simply one block. メモリセルアレイは通常、n型半導体基板に形成されたp型ウエル内に形成される。 The memory cell array is typically formed on n-type semiconductor substrate to form a p-type in the well.

【0004】NAND型EEPROMの動作は、次の通りである。 [0004] of the NAND-type EEPROM operation is as follows. データ書き込みは、ビット線から遠い方のメモリセルから順に行う。 Data write is performed sequentially from the far memory cell from the bit line. 選択されたメモリセルの制御ゲートには昇圧された書き込み電位Vpp(=20V程度) Selected write potential to the control gate has been boosted in the memory cell Vpp (= about 20V)
を印加し、他の非選択メモリセルの制御ゲート及び選択ゲートには中間電位(=10V程度)を印加し、ビット線にはデータに応じて0V(“0”書き込み)又は中間電位(“1”書き込み)を印加する。 Was applied to the control gates and selection gates of other non-selected memory cell by applying an intermediate potential (= about 10V), 0V to the bit line in accordance with data ( "0" write) or the intermediate potential ( "1 "writing) is applied to. このとき、ビット線の電位は選択メモリセルに伝達される。 At this time, the potential of the bit line is transmitted to the selected memory cell. データ“0” Data "0"
の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。 When the consuming floating gate and the high voltage between the substrate of the selected memory cell, electrons in the floating gate from the substrate is the threshold are tunnel-injected to move in the positive direction. データ“1”のときはしきい値は変化しない。 Threshold when the data "1" does not change.

【0005】データ消去は、NANDセル内の全てのメモリセルに対してほぼ同時に行われる。 [0005] Data erasure is performed substantially simultaneously on all the memory cells in the NAND cell. 即ち、全ての制御ゲート,選択ゲートを0Vとし、p型ウエル及びn型基板に昇圧された消去電位VppE (20V程度)を印加する。 That is, all of the control gates, the selection gates and 0V, thereby applying the boosted erase potential VppE (about 20V) to the p-type well and n-type substrate. これにより、全てのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値が負方向に移動する。 Thereby, electrons of the floating gates in all the memory cells are released into the well, the threshold is moved in the negative direction.

【0006】データ読み出しは、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vccとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。 [0006] Data reading, to the control gate of a selected memory cell and 0V, as the power supply potential Vcc to the control gate and the select gate of the other memory cell to detect whether a current flows in the selected memory cell It is carried out by.

【0007】NAND型EEPROMでは、メモリセルを直列に接続しているためにセル電流が小さく、ビット線の放電には数μs要する。 [0007] In the NAND type EEPROM, small cell current in order to connect the memory cells in series, it takes a few μs to discharge the bit line. よって、ランダムリードには約10μsかかる。 Thus, it takes about 10μs to random lead. データは1ページ分、センスアンプ兼データラッチ回路にラッチされる。 Data one page is latched by the sense amplifier and the data latch circuit. ページリードは、このラッチデータを読み出すだけであるから約10 Page lead is about because it is only reading the latch data 10
0nsで読める。 Read in 0ns. 例えば、ページ長が256バイトのもので、1ページのデータを読み出すためには、ランダムリード1回とページリード255回で 10+0.1×255〜35μs の時間を要する。 For example, those page length is 256 bytes, 1 to read the pages of data, requiring 10 + 0.1 × 255~35μs time in random read once and page read 255 times. よって、複数のページにわたるデータを読み出す場合には、ページの切り替え部で10μsのランダムリード動作を必要とする。 Therefore, when reading the data multiple pages require random read operation 10μs in the switching section of the page.

【0008】ページ切り替え時のランダムリード動作をなくして見かけ上ページリードのサイクルで複数ページのデータを読み出す方法として、例えばメモリセルアレイとセンスアンプ兼ラッチ回路を2分割してランダムリードとページリードを同時に行う方法がある(特願平4 As a method of reading the data of a plurality of pages in the page switching time of the random read operation to eliminate and apparently page read cycle, for example, a memory cell array and the sense amplifier and latch circuit is divided into two random read and page read at the same time there is a way to do (Japanese Patent Application No. 4
−157831号)。 No. -157,831). この方法では、2分割したメモリセルアレイの一方でページ読み出し動作をしている間に、他方でランダムリード動作を行うことによって、ページの切り替わり点でランダムリード動作を挟むことなく、ページリードのタイミングを保ったまま複数のページにわたるデータを読み出すことができる。 In this way, while the page read operation by one of the two divided memory cell arrays, by performing a random read operation on the other hand, without interposing a random read operation at switching point of the page, the timing of the page read data across multiple pages while keeping can be read out.

【0009】このように、メモリセルアレイを複数個のサブアレイに分割し、ページ切り替え時の無駄時間をなくすことによって、円滑なシリアル読み出しが実現できる。 [0009] Thus, a memory cell array is divided into a plurality of sub-arrays, by eliminating the dead time during page switching, smooth serial read can be realized. 従って、半導体記憶装置の高密度が進むに従って、 Thus, according to a high density of the semiconductor memory device advances,
高速かつ円滑な読み出しを実現するためには、サブアレイ化を進め、ワード線を分割し、ページサイズを縮小していく方向にある。 In order to realize high-speed and smooth reading advances the sub-array of, dividing the word line, in a direction to continue to reduce the page size.

【0010】しかしながら、ページサイズを縮小化すると、書き込みに時間がかかる問題が生じる。 [0010] However, reducing the page size, time to write such a problem arises. 例えば、ページ長が256バイトのNAND型EEPROMをページ長256バイトの場合と64バイトずつの4分割にした場合とで、1バイト当たりの書き込み時間を比較する。 For example, in the case of the four-divided the NAND type EEPROM page length is 256 bytes each case 64 bytes of the page length 256 bytes, comparing the write time per byte.

【0011】まず、ページ長256バイトの場合、データロード時間に 50ns×256=12.8μs かかり、書き込み確認読み出しを含んだワード線選択の書き込み時間を300μsとすると、1ページ256バイトの書き込み時間は、 12.8+300=312.8μs となり、1バイト当りの書き込み時間は、1.22μs [0011] First, in the case of the page length 256 bytes, 50ns × 256 = 12.8μs relates to data load time, and the writing time of the inclusive word line selects the write verification read and 300μs, 1 page 256-byte write time , 12.8 + 300 = 312.8μs, and the writing time per byte, 1.22Myuesu
となる。 To become.

【0012】しかし、1ページを4分割に64バイトずつにすると、データロード時間に 50ns×64=3.2μs かかり、書き込み確認読み出しを含んだワード線選択の書き込み時間に300μsかかる。 [0012] However, when one by 64 bytes one page divided into four, takes 50ns × 64 = 3.2μs to the data load time, it takes 300μs to write time of the inclusive word line selects the write verification read. この書き込み確認読み出しを含んだワード線選択の書き込み時間が300μ Write time of inclusive word line selecting this writing confirmation reading 300μ
sとページサイズによらず同一なのは1ページ一括で書き込みと、書き込み確認読み出しを行っているためである。 And write at the same Nanoha 1 page batch regardless of the s and the page size, it is because it has been written confirmation reading. 従って、1ページ64バイトの書き込み時間は 3.2+300=303.2μs となり、1バイト当りの書き込み時間は、4.74μs Therefore, one page 64 byte write time 3.2 + 300 = 303.2μs, and the writing time per byte, 4.74Myuesu
となる。 To become.

【0013】上記のように、ページサイズを分割していくと、その分割数に応じて、1バイト当りの書き込み時間が長くなり、例えばページサイズが4分割されると、 [0013] As described above, when we divide the page size, depending on the division number, write time per byte is increased, for example, the page size is divided into four,
1バイト当りの書き込み時間は約4倍となる問題があった。 Writing time per byte has been a problem to be approximately four times.

【0014】 [0014]

【発明が解決しようとする課題】このように従来の半導体記憶装置においては、ページ切り替え時のランダムリード時間中にもシリアルリードが途切れることなく、円滑に行われるようにするために、メモリセルアレイを複数のサブアレイに分割し、1つのサブアレイでページ読み出し動作をしている間に、他のサブアレイでランダムリード動作を行うようにしている。 [Problems that the Invention is to Solve In this way, the conventional semiconductor memory device, without serial read is interrupted even during random read time at page switching, in order to be performed smoothly, the memory cell array It is divided into a plurality of sub-arrays, while a page read operation in one sub-array, and to perform the random read operation in other sub-arrays. しかし、メモリセルアレイを複数のサブアレイに分割することにより、同時に書き込みのページサイズが短くなり、1バイト当りの書き込み時間が増加するという問題があった。 However, by dividing the memory cell array into a plurality of sub-arrays, a page size of the write is shortened at the same time, there is a problem that the writing time per byte is increased.

【0015】本発明は、上記の問題に鑑みてなされたもので、その目的とするところは、ページリードとランダムリードを可能とし、特に円滑なページリードと高速な書き込みを可能とした半導体記憶装置を提供することにある。 [0015] The present invention has been made in view of the above problems, and has as its object to allow the page read and random read, in particular can smooth page read and fast write and the semiconductor memory device It is to provide a.

【0016】 [0016]

【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。 The present invention in order to solve the above problems SUMMARY OF THE INVENTION adopts the following configuration. 即ち本発明は、互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部に書き替え可能なメモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせたことを特徴とする。 That is, the present invention is disposed a plurality present by word lines and bit lines which cross each other, dividing the array rewritable memory cells are arranged in the intersections of these word lines and bit lines to a plurality of sub-arrays in semiconductor memory device, in the read and write operations, characterized in that with different number of word lines selected. より具体的には、読み出し動作と書き込み動作とで、1回の動作で選択されるワード線の本数、即ちページサイズを変更する手段を備えたことを特徴とする。 More specifically, in the read and write operations, the number of word lines selected in one operation, that is, comprising the means for changing the page size.

【0017】ここで、本発明の望ましい実施態様としては、次のものがあげられる。 [0017] Here, as a preferred embodiment of the present invention, the following can be mentioned. (1) 読み出し動作若しくは書き込み動作で、1回の動作で選択されるワード線の本数は各サブアレイにおいて最大で1本であること。 (1) in a read operation or a write operation, that the number of word lines selected in one operation is one at the maximum in each subarray. (2) 読み出し動作で選択されるワード線の本数よりも、 (2) than the number of word lines selected in the read operation,
書き込み動作で選択されるワード線の本数を多くしたこと。 We have a lot of number of word lines selected in the write operation. つまり、読み出し動作のページサイズよりも書き込み動作のページサイズの方を大きくしたこと。 In other words, to be greater towards the page size of the write operation than the page size of the read operation. (3) 読み出し動作では、アレイ分割されたワード線を1 (3) read in operation, 1 array divided word line
本ずつ順次選択し、書き込み動作では、アレイ分割されたワード線の複数本を同時に選択すること。 Sequentially selected one by this, in a write operation, selecting a plurality of arrays divided word line simultaneously. (4) 書き替え可能なメモリセルは、トンネル電流で書き込みできる不揮発性メモリセルであること。 (4) is rewritable memory cells, it is a nonvolatile memory cell that can be written in the tunnel current. (5) 電気的書き替え可能な不揮発性メモリセルは、複数個ずつ直列接続されてNANDセルを構成していること。 (5) electrically rewritable nonvolatile memory cells that constitute the NAND cell connected in series by a plurality.

【0018】 [0018]

【作用】本発明によれば、読み出し動作時には、アレイ分割されたワード線が順次選択されるため、複数ページ分のデータの連続読み出しに際し、ページの切り替えでのランダムリード時間が見かけ上無駄とならず、これにより円滑なページ読み出しが実現できる。 According to the present invention, if the read operation, since the array divided word lines are sequentially selected, when the continuous reading of data for a plurality of pages, the apparent random read time in switching the page wasteful and not, this by the smooth page reading can be realized. また、書き込み動作時には、アレイ分割された複数本のワード線を同時に選択するため、書き込み動作時のページサイズが読み出し動作時のページサイズより長くなり、これにより高速書き込みが実現できる。 Also, during a write operation, for simultaneously selecting a plurality of word lines arrays divided, page size of the write operation is longer than the page size of the read operation, thereby high-speed writing can be realized.

【0019】 [0019]

【実施例】以下、本発明の実施例を図面を参照して説明する。 EXAMPLES Hereinafter, an embodiment of the present invention with reference to the drawings. (実施例1)図1は、本発明の一実施例に係わる半導体記憶装置のメモリアレイのブロック図である。 (Example 1) FIG. 1 is a block diagram of a memory array of a semiconductor memory device according to an embodiment of the present invention. 同図中、 In the figure,
WL1l〜WLml、WL1r〜WLmrはワード線、R/D1 WL1l~WLml, WL1r~WLmr the word line, R / D1
〜R/Dm はロウデコーダ、M11l 〜Mmnl ,M11r 〜 To R / Dm row decoder, M11l ~Mmnl, M11r ~
Mmnr はメモリセル、LA1l〜LAnl,LA1r〜LAnr Mmnr the memory cell, LA1l~LAnl, LA1r~LAnr
はセンスアンプ兼データラッチ回路であり、メモリセルアレイはサブアレイl、サブアレイrの2分割されている。 Is the sense amplifier and the data latch circuit, the memory cell array subarray l, is divided into two sub-arrays r. また、図には示さないが、ワード線WLと直交する方向にビット線BLが配置されており、各々のビット線BLにセンスアンプ兼データラッチ回路LAが接続されている。 Further, although not shown, in a direction perpendicular to the word lines WL are arranged bit line BL, and the sense amplifier and the data latch circuit LA is connected to each bit line BL.

【0020】メモリセルMとしては、1トランジスタ/ [0020] Examples of the memory cell M, 1 transistor /
1キャパシタのDRAMやスタティックRAMを用いることができ、また制御ゲートと浮遊ゲートを有する不揮発性ROM、更にはこれを直列接続したNANDセルを用いることも可能である。 Can be used one capacitor of a DRAM or static RAM, also nonvolatile ROM having a control gate and a floating gate, and further it is also possible to use a NAND cell so connected in series. ここでは、DRAMとして説明する。 Here, a description will be given as DRAM.

【0021】図2は、図1のメモリセルアレイの読み出し動作を示しているが、最初にワード線WL1lが選択されると、WL1lに関してランダムリードが行われ、メモリセルM11l 〜M1nl の記憶データがセンスアンプ兼データラッチ回路LA1l〜LAnlに転送される。 [0021] Figure 2 shows a read operation of the memory cell array 1, when the first word line WL1L is selected, random read is performed on WL1L, data stored in the memory cell M11L ~M1nl sense It is transferred to the amplifier and the data latch circuit LA1l~LAnl. 次に、センスアンプ兼データラッチ回路に転送されたデータが順次ページリードされている間に、次のワード線WL1rが選択され、WL1rに関してランダムリードが行われ、メモリセルM11r 〜M1nr の記憶データがセンスアンプ兼データラッチ回路LA1r〜LAnrに転送され、LA1l〜 Then, while the data transferred to the sense amplifier and the data latch circuit are sequentially page read, the next word line WL1R is selected, random read is performed on WL1R, data stored in the memory cell M11r ~M1nr is It is transferred to the sense amplifier and the data latch circuit LA1r~LAnr, LA1l~
LAnlのページリードが終わると連続的にLA1r〜LA Continuously LA1r~LA the LAnl page lead of the end
nrのページリードが行われる。 nr of the page read is performed.

【0022】そして、次にワード線WL2l、その次にW [0022] and, then word line WL2l, W to the next
L2rと選択され、サブアレイlとサブアレイrとのページデータが交互に途中間断なくシリアル読み出しされる。 And selected L2r, page data of the sub-array l and subarray r are without interruption serial read halfway alternately. また、ページとページの切り替え時に、図3に示したようにワード線選択のためのロウアドレスRAを入力してもよい。 Also, when switching between pages and page may input a row address RA for selecting a word line as shown in FIG. この場合、例えば最初にワード線WL(m- In this case, for example, the first word line WL (m-
1)lが選択され、次にWL1r,WL3l,WL(m-2)rというように、サブアレイlとサブアレイrとのページデータは交互にシリアル読み出しが行われるが、サブアレイ内のワード線の選択は入力するロウアドレスに応じて行われる。 1) l is selected, then WL1R, WL3l, so that WL (m-2) r, although the page data of the sub-array l and subarray r serial readout are alternately performed, the selection of the word line in sub-array It is performed according to a row address to be input.

【0023】また、図4に示したように、ワード線選択のためのロウアドレスRAの入力は、ページとページの切り替え時に行わず、読み出し時の最初にまとめて行ってもよい。 Further, as shown in FIG. 4, the input of the row address RA for selecting a word line is not performed at the time of switching of pages and pages may be collectively performed first at the time of reading.

【0024】図5は、図1のメモリセルアレイの書き込み動作を示しているが、最初に2分割されたサブアレイlとサブアレイrの両方のセンスアンプ兼データラッチ回路LA1l〜LAnlとLA1r〜LAnrに2ページ分のデータがロードされる。 [0024] Figure 5 shows a write operation of the memory cell array 1, the first two divided subarrays l and both the sense amplifier and the data latch circuit LA1l~LAnl and LA1r~LAnr subarrays r 2 page of data is loaded. 次に、例えば、ワード線WL1lとWL1rとが同時に選択されると、メモリセルM11l 〜M Then, for example, when the word line WL1l and WL1r are simultaneously selected, the memory cell M11L ~M
1nl とM11r 〜M1nr にセンスアンプ兼データラッチ回路LA1l〜LAnlとLA1r〜LAnrにロードされたデータが同時に書き込まれる。 1nl and M11r ~M1nr data loaded into the sense amplifier and the data latch circuit LA1l~LAnl and LA1r~LAnr are written simultaneously.

【0025】この場合、サブアレイlとサブアレイrとに関して、選択されるワード線はWL1lとWL1rとであるように、書き込み時に入力されるロウアドレスが、例えば“1”番地のみで、サブアレイlとサブアレイrとを区別するロウアドレスがなくても、ロウデコーダR/ [0025] In this case, with respect to the subarray l and subarray r, the selected word line such that the WL1l and WL1R, row address input during writing, for example, "1" address only, subarray l and subarray even if there is no distinguishing row address and r, the row decoder R /
D1 で対のワード線WL1lとWL1rとが選択されることになる。 A word line WL1l and WL1r pairs will be selected by D1.

【0026】また、図6に示したように、サブアレイl [0026] In addition, as shown in FIG. 6, the sub-array l
とサブアレイrとに関して、それぞれ任意の1本のワード線をロウアドレスRA入力によって選択してもよい。 And with respect to the subarray r, may be selected respectively any one word line by the row address RA input.
この場合、サブアレイlに関しては、“3l”番地、サブアレイrに関しては“(m−2)r”番地が入力され、2分割されたサブアレイlとサブアレイrの両方のセンスアンプ兼データラッチ回路LA1l〜LAnlとLA In this case, with respect to the subarray l, "3l" address, for the sub-array r "(m-2) r" address is inputted, two divided sub-array l and subarray both sense amplifier and the data latch circuit of r LA1l~ LAnl and LA
1r〜LAnrに2ページ分のデータがロードされると、ワード線WL3lとWL(m-2)rとが同時に選択され、メモリセルM31l〜M3nlとM(m-2)1r 〜M(m-2)nr にセンスアンプ兼データラッチ回路LA1l〜LAnlとLA1r〜L When two pages of data are loaded into 1R~LAnr, the word line WL3l and WL (m-2) r are simultaneously selected, the memory cell M31l~M3nl and M (m-2) 1r ~M (m- 2) the sense amplifiers cum nr data latch circuit LA1l~LAnl and LA1r~L
Anrにロードされたデータが同時に書き込まれる。 Data that has been loaded into the Anr is written at the same time.

【0027】このように本実施例によれば、メモリセルアレイを2つのサブアレイl,rに分割し、複数ページ分のデータの連続読み出しに際し、アレイ分割されたワード線WLを順次選択することにより、ページの切り替えでのランダムリード時間が見かけ上無駄とならず、これにより円滑なページ読み出しを行うことができる。 According to the present embodiment, two sub-arrays of memory cell array l, divided into r, upon continuous reading of data for a plurality of pages, by sequentially selecting the array divided word line WL, not random read time of the switching of the page is a waste apparently, which makes it possible to perform a smooth page read. しかも、書き込み動作時には、アレイ分割された2本のワード線WLを同時に選択するため、書き込み動作時のページサイズが読み出し動作時のページサイズより長くなり、これにより高速書き込みを行うことができる。 Moreover, during the write operation, to select the two word lines WL array divided simultaneously, the page size of the write operation is longer than the page size of the read operation, thereby it is possible to perform high-speed writing. (実施例2)図7には、メモリセルアレイが4分割された場合を示している。 (Example 2) FIG. 7 shows a case where the memory cell array is divided into four. 図中の1はサブアレイ、2はセンスアンプ兼データラッチ回路、3はロウデコーダ、4はカラムデコーダ、5はデータ入出力バッファを示している。 1 subarray in FIG, 2 is the sense amplifier and the data latch circuit, 3 denotes a row decoder, a column decoder 4, 5 shows a data input and output buffer. メモリセルアレイをA〜Dの4つのサブアレイ1に分割し、各々のサブアレイ1(A〜D)毎にセンスアンプ兼データラッチ回路2(A〜D),カラムデコーダ4 A memory cell array is divided into four sub-arrays 1 to D, the sense amplifier and the data latch circuits in each respective sub-array 1 (A~D) 2 (A~D), the column decoder 4
(A〜D)が設けられている。 (A~D) is provided. ロウデコーダ3はサブアレイA,B間とサブアレイC,D間に設けられている。 The row decoder 3 subarray A, B between the sub-arrays C, and provided between D.

【0028】この実施例の場合も、読み出し時には、ワード線が1本ずつ選択される。 [0028] In this embodiment also, at the time of reading, the word line is selected one by one. 例えば、図8に示したようにワード線A,B,C,Dが入力したロウアドレスR For example, word line A as shown in FIG. 8, B, C, the row address R and D inputs
Aに応じて順次選択され、円滑なシリアル読み出しが行われる。 Are sequentially selected in accordance with the A, smooth serial reading is performed.

【0029】また、図9に示したように書き込み時に、 [0029] In addition, at the time of writing as it is shown in FIG. 9,
書き込みデータがセンスアンプ兼データラッチ回路A〜 Write data sense amplifier and data latch circuit A~
Dにロードされた後、4本のワード線A〜Dが入力したロウアドレスRAに応じて同時に選択され、ワード線A After being loaded into D, are simultaneously selected in accordance with a row address RA four word lines A~D entered, the word line A
〜Dに関するメモリセルにセンスアンプ兼データラッチ回路A〜Dにロードされたデータが書き込まれる。 Data loaded into the sense amplifier and the data latch circuit A~D is written to the memory cell related to D.

【0030】従って、ロウデコーダAB,ロウデコーダCDにより、読み出し時にはワード線Aとワード線B、 [0030] Thus, the row decoder AB, by the row decoder CD, at the time of read word line A and the word line B,
及びワード線Cとワード線Dとをそれぞれ別々に選択でき、書き込み時にはワード線A〜Dを同時に選択できる。 And it can be selected word line C and a word line D, respectively separately, simultaneously can be selected word line A~D when writing. (実施例3)以上は、DRAM,SRAMを含む一般的な書き替え可能なメモリについて実施例を説明してきたが、本発明はこれに限らず、制御ゲートと浮遊ゲート(電荷蓄積層)を有する不揮発性メモリに適用することもできる。 (Example 3) or more has DRAM, the have been described EXAMPLES General rewritable memory including SRAM, the present invention is not limited to this, the control gate and the floating gates (charge storage layer) It can also be applied to a nonvolatile memory. 但し、長いページに渡ってアクセスすることを考えると、トンネル電流で書き込みができるものが望ましい。 However, given that access over long page, which can be written in the tunnel current is desirable. また、メモリセルを複数個接続してなるメモリセルユニットは、メモリセルを直列接続したNAND Also, NAND memory cell unit formed by connecting a plurality of memory cells, connected in series to the memory cell
型、メモリセルを複数個並列接続したOR型、メモリセルを複数個並列接続し、その両端に選択ゲートを設けたAND型、メモリセルを複数個並列接続し、その一方の端に選択ゲートを設けたDINOR型であってもよい。 Type, OR type in which a plurality are connected in parallel memory cell, the memory cell a plurality connected in parallel, the AND type having a select gate on both ends, the memory cell a plurality connected in parallel, a selection gate on one end it may be a DINOR type provided.

【0031】これらのフラッシュEEPROMにおける、読み出し及び書き込みのワード線電圧は、それぞれのデバイスに従う。 [0031] in these flash EEPROM, the read and the word line voltage of the write is according to each device. 例えば、NAND型EEPROMの場合、読み出し時に、選択されたメモリセルのワード線(制御ゲート)を0Vとし、それ以外のメモリセルのワード線及び選択ゲートを電源電位Vccとして、選択メモリセルで電流が流れるか否かを検出することにより行われる。 For example, in the case of a NAND type EEPROM, when the read word line of the selected memory cells (control gates) and 0V, the word lines and select gates of the other memory cells as the power source potential Vcc, a current in the selected memory cell It is performed by detecting whether the flow.

【0032】また、書き込み時には、選択されたメモリセルのワード線(制御ゲート)には昇圧された書き込み電位Vpp(=20V程度)を印加し、他の非選択メモリセルの制御ゲート及び選択ゲートには中間電位(=10 Further, at the time of writing, the word line of the selected memory cells (control gates) applies a boosted program potential Vpp (= about 20V), the control gates and selection gates of other non-selected memory cells intermediate potential (= 10
V程度)を印加し、ビット線にはデータに応じて0V Applying the degree of V), the bit lines in response to data 0V
(“0”書き込み)又は中間電位(“1”書き込み)を印加する。 ( "0" write) or applying an intermediate potential ( "1" write). このとき、ビット線の電位は選択メモリセルに伝達される。 At this time, the potential of the bit line is transmitted to the selected memory cell.

【0033】そして、データ“0”の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値が正方向に移動する。 [0033] Then, when the data "0", takes the floating gate and the high voltage between the substrate of the selected memory cell, electrons in the floating gate from the substrate is the threshold are tunnel-injected to move in the positive direction. データ“1”のときはしきい値は変化しない。 Threshold when the data "1" does not change.

【0034】データ消去は、NANDセル内の全てのメモリセルに対してほぼ同時に行われる。 [0034] Data erasure is performed substantially simultaneously on all the memory cells in the NAND cell. 即ち、全ての制御ゲート,選択ゲートを0Vとし、p型ウエル及びn型基板に昇圧された消去電位VppE (20V程度)を印加する。 That is, all of the control gates, the selection gates and 0V, thereby applying the boosted erase potential VppE (about 20V) to the p-type well and n-type substrate. これにより、全てのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値が負方向に移動する。 Thereby, electrons of the floating gates in all the memory cells are released into the well, the threshold is moved in the negative direction.

【0035】このような実施例であっても第1の実施例と同様の効果が得られるが、複数本のワード線を同時に選択して書き込みを行う動作は、NAND型EEPRO [0035] A similar effect as such an embodiment is a be the first embodiment can be obtained, operation for writing by selecting a plurality of word lines simultaneously, NAND type EEPRO
Mのように、書き込み確認読み出しを含んだワード線選択の書き込み時間が長いものにあって特に有効である。 As the M, it is particularly effective writing time inclusive word line selects the write verify read is in the long.

【0036】なお、本発明は上述した実施例に限定されるものではない。 [0036] The present invention is not limited to the embodiments described above. メモリセルアレイの分割数は2個や4 Number of divided memory cell array 2 and 4
個に限るものではなく、仕様に応じて適宜変更可能である。 The present invention is not limited in number, it can be appropriately changed in accordance with the specifications. また、1回の動作で選択されるワード線の本数は、 Further, the number of word lines selected in one operation,
各々のサブアレイにおいて最大で1本であり、読み出し動作で選択されるワード線の本数よりも、書き込み動作で選択されるワード線の本数を多くすればよい。 It is one at most in each subarray, than the number of word lines selected in the read operation, may be increasing the number of word lines selected in the write operation. 一般的には、読み出し動作では、アレイ分割されたワード線を1本ずつ順次選択し、書き込み動作では、アレイ分割されたワード線の複数本を同時に選択すればよい。 In general, in a read operation, sequentially selecting one by one the array divided word line, the write operation may be selected at the same time a plurality of arrays divided word line. その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 Other, without departing from the scope of the present invention can be modified in various ways.

【0037】 [0037]

【発明の効果】以上詳述したように本発明によれば、読み出し動作時には、アレイ分割されたワード線が順次選択されるため、複数ページ分のデータの連続読み出しに際し、ページの切り替えでのランダムリード時間が見かけ上無駄とならず、円滑なページ読み出しが実現できる。 According to the present invention as described in detail above, according to the present invention, in the read operation, random for an array divided word lines are sequentially selected, when the continuous reading of data for a plurality of pages, the switching of the page not wasted on the apparent lead time, smooth page reading can be realized. また、書き込み動作時には、アレイ分割された複数本のワード線を同時に選択するため、書き込み動作時のページサイズが読み出し動作時のページサイズより長くなり、高速書き込みが実現できる。 Also, during a write operation, for simultaneously selecting a plurality of word lines arrays divided, page size of the write operation is longer than the page size of the read operation, high-speed writing can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施例に係わる半導体記憶装置の基本構成を示すブロック図。 1 is a block diagram showing a basic structure of a semiconductor memory device according to the first embodiment.

【図2】図1のメモリセルアレイの読み出し動作を示す信号波形図。 [2] signal waveform diagram showing a memory cell array in a read operation FIG.

【図3】図1のメモリセルアレイの読み出し動作を示す信号波形図。 [3] signal waveform diagram showing a memory cell array in a read operation FIG.

【図4】図1のメモリセルアレイの読み出し動作を示す信号波形図。 [4] signal waveform diagram showing a memory cell array in a read operation FIG.

【図5】図1のメモリセルアレイの書き込み動作を示す信号波形図。 [5] signal waveform diagram showing a write operation of the memory cell array 1.

【図6】図1のメモリセルアレイの書き込み動作を示す信号波形図。 [6] signal waveform diagram showing a write operation of the memory cell array 1.

【図7】第2の実施例に係わる半導体記憶装置の基本構成を示すブロック図。 FIG. 7 is a block diagram showing a basic structure of a semiconductor memory device according to a second embodiment.

【図8】図7のメモリセルアレイの読み出し動作を示す信号波形図。 [8] signal waveform diagram showing a read operation of the memory cell array of FIG.

【図9】図7のメモリセルアレイの書き込み動作を示す信号波形図。 [9] signal waveform diagram showing a write operation of the memory cell array of FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,l,r…サブアレイ 2,LA1l〜LAnl,LA1r〜LAnr…センスアンプ兼データラッチ回路 3,R/D1 〜R/Dm …ロウデコーダ 4…カラムデコーダ 5…データ入出力バッファ WL1l〜WLml,WL1r〜WLmr…ワード線 M11l 〜Mmnl ,M11r 〜Mmnr …メモリセル 1, l, r ... subarray 2, LA1l~LAnl, LA1r~LAnr ... sense amplifier and the data latch circuit 3, R / D1 ~R / Dm ... row decoder 4 ... column decoder 5 ... data output buffer WL1l~WLml, WL1r ~WLmr ... word line M11l ~Mmnl, M11r ~Mmnr ... memory cell

フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/788 29/792 H01L 27/10 434 29/78 371 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 Of the front page Continued (51) Int.Cl. 6 identification symbol Agency in the docket number FI technology display location H01L 29/788 29/792 H01L 27/10 434 29/78 371 (72) inventor Fujio Masuoka, Kanagawa Prefecture Kou Kawasaki Subdivision Komukaitoshiba address 1 stock-cho company Toshiba research and development Center in

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部に書き替え可能なメモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、 読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせたことを特徴とする半導体記憶装置。 1. A are arranged a plurality present by word lines and bit lines which cross each other, dividing the array rewritable memory cells are arranged in the intersections of these word lines and bit lines to a plurality of sub-arrays the semiconductor memory device, in the read and write operations, the semiconductor memory device, characterized in that with different number of word lines selected.
  2. 【請求項2】前記読み出し動作若しくは書き込み動作で、1回の動作で選択されるワード線の本数は前記各サブアレイにおいて最大で1本であることを特徴とする請求項1記載の半導体記憶装置。 In wherein said read operation or a write operation, once the number of word lines selected by the operation of the semiconductor memory device according to claim 1, wherein the a one at the maximum in each subarray.
  3. 【請求項3】前記読み出し動作で選択されるワード線の本数よりも、前記書き込み動作で選択されるワード線の本数を多くしたことを特徴とする請求項1又は2に記載の半導体記憶装置。 3. A than the number of word lines selected by the read operation, the semiconductor memory device according to claim 1 or 2, characterized in that to increase the number of word lines selected in the write operation.
  4. 【請求項4】前記読み出し動作では、アレイ分割されたワード線を1本ずつ順次選択し、前記書き込み動作では、アレイ分割されたワード線の複数本を同時に選択することを特徴とする請求項1記載の半導体記憶装置。 The method according to claim 4, wherein the read operation, sequentially selecting one by one the array divided word line, in the write operation, according to claim 1, wherein selecting a plurality of arrays divided word line at the same time the semiconductor memory device according.
  5. 【請求項5】前記書き替え可能なメモリセルは、トンネル電流で書き込みできる不揮発性メモリセルであることを特徴とする請求項1,2,3又は4に記載の半導体記憶装置。 Wherein said rewriting a memory cell, the semiconductor memory device of claim 1, 2, 3 or 4, characterized in that a nonvolatile memory cell that can be written in the tunnel current.
  6. 【請求項6】前記電気的書き替え可能な不揮発性メモリセルは、複数個ずつ直列接続されてNANDセルを構成していることを特徴とする請求項5記載の半導体記憶装置。 Wherein said electrically rewritable nonvolatile memory cells, the semiconductor memory device according to claim 5, wherein a constituting the NAND cell connected in series by a plurality.
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