JPH0869447A - Data processor - Google Patents

Data processor

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JPH0869447A
JPH0869447A JP20618094A JP20618094A JPH0869447A JP H0869447 A JPH0869447 A JP H0869447A JP 20618094 A JP20618094 A JP 20618094A JP 20618094 A JP20618094 A JP 20618094A JP H0869447 A JPH0869447 A JP H0869447A
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JP
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fpga
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data
program
hardware
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JP20618094A
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Japanese (ja)
Inventor
Yoichi Suzuki
洋一 鈴木
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PURPOSE: To speed up program execution by making a specific part in a program into a hardware macro by a rewritable element with mapping data when the program is started. CONSTITUTION: A CPU 11, an FPGA 12 which assists the control operation of the CPU 11, a control circuit 13 which controls the writing of mapping data to the FPGA 12, and a main memory 15 are connected to a system bus 10. When the verification of a source program is completed, the part preferably to be made into a hardware macro is analyzed. The specified part is made into the hardware macro matching characteristics of the FPGA 12. Then the block of the specific part made into the hardware macro is divided and mapped corresponding to the circuit scale of the block and FPGA 12 so as to realize the block by the FPGA 12. Further, the remaining module part to be executed by the CPU 11 is compiled into a load module, which is put together with the mapping data to form one access unit, so that access units are stored as series of object programs in a hard disk device 21.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、ユーザが設計現場で所望の論理回路を実現できるプログラム可能な論理回路を用いたデータ処理装置に関する。 The present invention relates to relates to a data processing apparatus using a programmable logic circuit that can realize a desired logic circuit users in the design field.

【0002】 [0002]

【従来の技術】一般的なフォンノイマン型のコンピュータシステムでは、メモリに記憶したプログラムにしたがってCPUが逐次命令を実行し、キーボード、ディスプレイ、ディスク装置等の周辺機器とデータの入出力を行なうようになっている。 BACKGROUND OF THE INVENTION General Von Neumann type computer system, CPU executes the sequential instruction in accordance with a program stored in the memory, a keyboard, a display, to perform input and output peripherals and data in the disk device or the like going on.

【0003】上記コンピュータシステムにおけるプログラムの実行速度はCPUの性能に依存しており、特定の命令を高速に実行する必要がある場合でも、そのプログラムのコーディング手法の最適化や、コード生成の最適化といった作業で行なうことが一般的であり、システムによってはCPU内部のマイクロコードを書換えることで対処し、あるいはFPP(Floating Poi [0003] execution speed of a program in the computer system has depends on the performance of the CPU, even when it is necessary to perform a particular instruction at high speed, and optimization of the coding technique of the program, optimization code generation be carried out by operations such as is common, addressed by rewriting the microcode in the CPU by the system, or FPP (Floating Poi
nt Processor:浮動小数点演算器)等のようにLSIを含む特定演算処理用の専用のハードウェアを該CPUの外部に接続することで対処するようにしていた。 nt Processor: had a dedicated hardware for a specific arithmetic processing including LSI as a floating point unit) or the like so as to cope by connecting to an external of the CPU.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、上記専用のハードウェアをCPUの外部に接続する方法は、当該プログラムを専用で実行するシステムの実現時には有効ではあるが、汎用性がなく、簡単に他のハードウェアに変更することができないので、他のプログラムを実行する際には役に立たない。 [SUMMARY OF THE INVENTION However, the method of connecting the dedicated hardware outside the CPU is valid for the program during the implementation of the system running only, but no versatile, easy to other it is impossible to change the hardware, not useful in performing other programs.

【0005】また、現状のマイクロコードを書換える方法では、すでにCPUとして実現されているハードウェアに依存したレベルでの命令の高速化であるため、プログラムに依存した大幅な変更作業を行なうことはできないという不具合があった。 [0005] In the method of rewriting the microcode present, already because of the speed instruction at the level that depends on the hardware that is implemented as a CPU, to perform significant change work that depends on the program there was a problem that can not be.

【0006】ところで、一般のゲートアレイに代表されるマスクドASICに対して、ユーザが設計現場(フィールド)で所望の論理回路をプログラムしてそのまま使用できるPLD(Programmable Logi [0006] relative to masked ASIC typified by common gate array, PLD that it can be used to program a desired logic circuit user design field (field) (Programmable Logi
c Device)やFPGA(Field Prog c Device) and FPGA (Field Prog
rammable Gate Array)などの書換可能素子が注目されている。 rammable Gate Array) rewritable element, such as attention has been paid. このうちFPGAは、ユーザが手元で簡単に比較的大きな規模の所望回路を実現可能であり、開発の手間、費用、期間等を大幅に低減することができるため、ゲートアレイを量産する前の論理検証及び試作用デバイスを始め、近時では簡易型のASI Among the FPGA, the user is capable of realizing the desired circuit easily comparatively large scale at hand, the development of labor costs, since it is possible to significantly reduce the time or the like, before the production of the gate array logic verification and started a prototype for the device, ASI of simplified in recent years
Cそれ自体として利用されている。 C is used as such.

【0007】FPGAの基本的な構造は、ゲート回路を形成する基本セルとしての論理ブロックがチップ上に行列状に規則正しく配置され、その論理ブロックの周辺に論理ブロック間を接続するための汎用配線を施した配線領域を設ける。 [0007] The basic structure of the FPGA logic blocks as the basic cell of a gate circuit is regularly arranged in a matrix on the chip, the universal wiring for connecting the logic blocks in the neighborhood of the logical block providing a wiring area that has been subjected. さらに、配線領域には多数の配線接続ポイントがあり、FPGAのアーキテクチャに従ってその接続ポイントにアンチヒューズまたはパストランジスタ等によるプログラム素子を配するものとなっている。 Furthermore, there is the wiring region number of wiring connection points, which is intended to arrange a program element according to the anti-fuse or pass transistor or the like to the connection point according to the architecture of the FPGA.

【0008】回路の設計を行なうユーザは、これらの要素とI/Oブロックを使用して、指定する回路に応じて必要な論理ブロック領域と配線領域と配線接続ポイントとI/Oブロックを指定することにより、任意の回路を実現するものである。 [0008] user to perform circuit design uses these elements and I / O blocks, specify the wiring connection points and the I / O blocks needs logic block region and a wiring region according to the circuit to specify by, it realizes the arbitrary circuit.

【0009】しかしながら、簡易型のASICとしてF [0009] However, F as a simple type of ASIC
PGAを利用する場合、その利用形態としては、ゲートレベルでの図面入力から開始して設計する方法と、上流設計手法を用いて言語から合成ツールによりFPGA用のネットリストを作成して設計する方法とがあるが、そのどちらにおいてもハードウェア設計を意識して設計しなければならない。 When using the PGA, how to design As the usage mode, create and how to design starting from the drawing input at gate level, a netlist for FPGA by synthesis tools from a language using the upstream design method door, but there must be designed aware of the hardware design in both the. そして、このASICとしてのFP Then, FP as the ASIC
GAを用いたシステムも販売されてきているが、そのF System using the GA also have been sold, but its F
PGAの中に書込まれている回路は特定用途向けに作成されたもので、一般のソフトウェア作成者であるユーザが自由に利用できるレベルにまでは至っていない。 Circuits that are written into the PGA has been created for a specific application, the user is not reached to a level that can be used freely in general software creator.

【0010】本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、FPGA等の書換可能素子を用いて任意のプログラムを高速で実行可能なシステム構成を有するデータ処理装置を提供することにある。 [0010] The present invention has been made in view of the circumstances described above, the place of interest, the data processing having executable system configuration any program at a high speed by using a rewritable device such as an FPGA to provide an apparatus.

【0011】 [0011]

【課題を解決するための手段】すなわち本発明は、実行すべき任意のプログラムを記憶する主メモリと、この主メモリに記憶されたプログラムに従って演算を実行するCPUと、このCPUと接続され、上記プログラムのコンパイル時に自動生成されたプログラム中の特定部分のマッピングデータを、当該プログラムの起動時にロードしハードマクロ化して実現する、例えばFPGAとその書換制御を行なう制御回路とでなる書換可能素子とをシステム内に構成するようにしたものである。 SUMMARY OF THE INVENTION Namely, the present invention includes a main memory for storing any program to be executed, a CPU for executing calculation in accordance with the main memory to the stored program connected to the this CPU, the mapping data of a specific portion in automatically generated program during compilation of a program, loaded realized by hardware macro of startup of the program, for example, FPGA and a rewritable device consisting of a control circuit for performing the rewrite control it is obtained so as to constitute in the system.

【0012】 [0012]

【作用】上記のような構成とすることにより、プログラムのコンパイル時に実行速度を低下させるプログラム中の特定部分を検証して書換可能素子用のマッピングデータを自動生成し、当該プログラムの起動時に上記マッピングデータにより当該プログラム中の特定部分を書換可能素子でハードマクロ化して実現するようにしたので、 [Action] By such configuration, the automatically generated mapping data for the rewritable device to verify the specific part of the program to reduce the execution speed when compiling the program, the mapping at the start of the program since so as to realize by hardware macro of a specific portion in the program in the rewritable device by the data,
任意のプログラムを高速処理可能となる。 Any program becomes a high-speed processing possible.

【0013】 [0013]

【実施例】以下図面を参照して本発明の一実施例を説明する。 EXAMPLES Referring to the drawings illustrating an embodiment of the present invention. 図1はその回路構成を例示するもので、10がシステムバスである。 Figure 1 is intended to illustrate the circuit configuration 10 is a system bus. このシステムバス10に対して、システム全体の動作を制御するCPU11、このCPU11の制御動作を補助するFPGA12、このFPGA12へのマッピングデータの書込みを制御する制御回路13、実行すべきプログラムを記憶する主メモリ15が接続される。 For this system bus 10, CPU 11 for controlling the operation of the entire system, FPGA 12 to assist the control operation of the CPU 11, a main storing control circuit 13, to be executed the program for controlling the writing of the mapping data to the FPGA 12 memory 15 is connected. 上記C The above C
PU11とFPGA12及びその制御回路13は1つのLSI PU11 and FPGA12 and the control circuit 13 one LSI
チップ14として構成され、システムバス10を介さずにC It is configured as a chip 14, C without using the system bus 10
PU11とFPGA12との間で直接データ、制御信号の送受を行なうことができる。 Data directly between the PU11 and FPGA 12, can be performed transmission and reception of control signals.

【0014】また、システムバス10にはさらに、表示部としてのCRT16、入力部としてのキーボード(KB) [0014] In addition to the system bus 10, a keyboard as CRT 16, an input unit as a display unit (KB)
19及び外部記憶装置としてのハードディスク装置(HD 19 and a hard disk drive as an external storage device (HD
D)21が表示コントローラ(表示CNT)17、キ―ボ― D) 21 is a display controller (display CNT) 17, key - ball -
ドコントローラ(KB−CNT)20及びディスクコントローラ(ディスクCNT)22を介してそれぞれ外部接続される。 Each de controller (KB-CNT) 20 and via a disk controller (disk CNT) 22 is externally connected.

【0015】表示コントローラ17は、CPU11の制御の下にVRAM18を用いて上記システムバス10を介して送られてくる表示データをビットマップ状に展開しながらCRT16の表示制御を行なう。 The display controller 17 performs display control of CRT16 while developing display data sent via the system bus 10 to a bit-mapped using VRAM18 under the control of the CPU 11.

【0016】ハードディスク装置21は、ディスクコントローラ22を介してCPU11の制御の下に、OSと複数のコンパイルされたオブジェクトプログラム、データ等を保存し、必要に応じて読出すものである。 The hard disk drive 21, under the control of the CPU11 via the disk controller 22, OS and a plurality of compiled object program, and stores data or the like, it is intended to read as needed.

【0017】上記のような構成にあって、プログラムの作成から実行に至る間の動作は次のようになる。 [0017] In the structure described above, the operation during leading to execution by creating a program is as follows. 図2はユーザが例えばキーボード19でのキー入力によりソースプログラムを作成し、作成したソースプログラムをOS Figure 2 creates a source program by a key input of the user, for example, a keyboard 19, OS source program created
内のコンパイラに従ってオブジェクトプログラムに変換する間の処理過程を示すものである。 It shows the process during which converts the object program in accordance with the compiler of the inner.

【0018】同図で、まずユーザが実行したいと思う機能から外部仕様を決定し、詳細検討、内部仕様書の作成を経てソースプログラムを作成すると(ステップA1 [0018] In the figure, first determine the external specification from want and I think function to perform user, detailed study, when you create a source program through the creation of the internal specifications (step A1
)、これをコンパイルする際にまずそのソースプログラムが正しいかどうか検証を行ない、仕様に合っていない不具合があればこれを修正する作業を行なう(ステップA2 )。 ), Carried out the verification whether first or not the source program is correct when compiling this, carry out the work to fix this if there is a problem that does not match the specification (step A2). この場合、動作速度という仕様に関してのみ、これを満たしていない部分については問題点として残しておき、後で解決するものとする。 In this case, only for the specification that the operating speed, leave as a problem for the part that does not meet this, it shall be settled later.

【0019】その後、ソースプログラムの検証を終えたと判断するまで上記検証と修正の作業を繰返すもので、 [0019] After that, those that repeat the work of the verification and correction until it is determined that the completion of the verification of the source program,
終えたと判断した時点で(ステップA3 )、次に当該ソースプログラム中の各モジュール毎に動作速度を向上する上でネックとなっており、ハードマクロ化した方がよい部分を解析する(ステップA4 )。 Once it is determined that the finished (step A3), then has become a bottleneck in improving the operation speed for each module in the source program, it was hard macro of analyzes a good part (step A4) .

【0020】ここでは、例えば特定ステップ以上のサブルーチン等のように動作速度の仕様を満たさないモジュールあるいは高速であった方が望ましいモジュールを該当部分として特定するもので、特定した部分をFPGA [0020] Here, intended to identify for example the module is desired person was module or fast that do not meet the specifications of the operating speed as a subroutine or the like of the above identifying step as relevant part, FPGA specific portion
12の特性に合わせてハードマクロ化する(ステップA5 Hard macro of according to the characteristics of the 12 (step A5
)。 ).

【0021】次いで、このハードマクロ化した特定部分のブロックをFPGA12で実現するためにブロックとF [0021] Then, the block in order to realize the block of hard macro of the specific portion in FPGA 12 F
PGA12の回路規模に応じて分割、マッピングする(ステップA6 )。 Divided according to the circuit scale of the PGA 12, mapping (step A6). この際、ハードマクロ化したブロックがFPGA12で実現できる規模のものであればそのまま割当て、FPGA12が複数必要である場合には当該ブロックを複数の素子に分割した上で、FPGA12の各素子にロードできるデータ構造(マッピングデータ)に変換する。 At this time, it is allocated as long as the scale hard macro of blocks can be realized in FPGA 12, on FPGA 12 is in the case of a plurality necessary that divides the blocks into a plurality of elements, can be loaded into the elements of the FPGA 12 converting the data structure (mapping data).

【0022】そして、残るCPU11で実行するモジュール部分をコンパイルしてロードモジュールとし、これを上記マッピングデータと合成して1つのアクセス単位にまとめ(ステップA7 )、一連のオブジェクトプログラムとしてハードディスク装置21に記憶させるもので、以上でこの図2の処理を終了する。 [0022] Then, the remaining CPU11 compile the module portions for performing at the load module into one access unit this by combining with the mapping data (step A7), stored in the hard disk device 21 as a series of object program one which terminates the process of FIG. 2 above.

【0023】こうして得られたオブジェクトプログラムを呼出して実行する処理過程を図3に示す。 [0023] The process to be executed by calling the object program thus obtained is shown in FIG. すなわち、 That is,
ユーザがキーボード19でのキー入力によりプログラムの起動をかけるか、あるいは他の実行中のプログラムから起動指示があった場合(ステップB1 )、この指示に対応してCPU11がハードディスク装置21をアクセスし、 If the user that there is a key input applied to start the program or, alternatively activation instruction from other running programs of the keyboard 19 (step B1), CPU 11 in response to this instruction accesses the hard disk device 21,
該当するプログラムを呼出すもので、呼出されたプログラムはCPU11で処理するロードモジュール部分が主メモリ15へ、ハードマクロ化されたマッピングデータが制御回路13の制御の下にFPGA12へそれぞれロードされる(ステップB2 )。 Intended to call the appropriate program, the load module part program is called to be processed by CPU11 to the main memory 15, (step loaded respectively into FPGA12 under the control of the mapping data control circuit 13 which is hard macro of B2).

【0024】その後、主メモリ15にロードされたプログラムに基づいて処理の実行をスタートし(ステップB3 [0024] Then, to start the execution of the processing on the basis of the main memory 15 is loaded into the program (step B3
)、以後の各命令毎にその命令が主メモリ15から読出したソフトウェア部分であるか否かを判断し(ステップB4 )、ソフトウェアであればばCPU11により(ステップB5 )、ソフトウェアでなければFPGA12に形成したハードマクロ化された回路により(ステップB6 ) ), It is the instruction for subsequent each instruction to determine whether the software portion read out from the main memory 15 (formed in step B4), the CPU11 when long software (step B5), if a software FPGA12 by the hard macro of are circuit (step B6)
それぞれ命令を実行し、その後にプログラムが終了したか否か判断する(ステップB7 )。 Each executing instructions, then the program determines whether or not completed (Step B7).

【0025】終了していない場合は次の命令について再度上記ステップB4 からの処理を繰返し実行し、終了したと判断した時点で実行中のプログラムを停止して(ステップB8 )、以上でこの図3によるプログラムに関する処理を終了するものである。 [0025] If not completed by repeatedly executes the processes from step B4 again for the next instruction stops the program running and when it is judged to have been completed (step B8), FIG. 3 above it is intended to end the process related to the program by.

【0026】上記のような動作を行なうにあたって、C [0026] carrying out the operation as described above, C
PU11とFPGA12及びその制御回路13を一体化して1 Integrated PU11 and FPGA12 and the control circuit 13 1
つのLSIチップ14とすることにより、特にCPU11とFPGA12との間で信号を直接送受させることができるため、CPU11がソフトウェア処理として命令を実行処理する場合とFPGA12がハードウェア回路で命令を実行処理する際の移行を迅速に行なうことができ、プログラム全体をより高速に処理することができるようになる。 With One of the LSI chip 14, since it is possible to send and receive particular direct signals between the CPU 11 and the FPGA 12, CPU 11 executes process instructions when the FPGA 12 is a hardware circuit that performs processing instructions as software processing can make the transition upon quickly, it is possible to process the entire program faster.

【0027】なお、上記実施例では書換可能素子としてFPGAを用いたがこれに限るものではない。 [0027] In the above examples are not intended was used FPGA as rewritable elements limited thereto. さらに、 further,
近時FPGAから機能ブロックを取り除き、プログラム素子だけをアレイ状に集積した配線専用のLSIであるFPIC(Field Programmable i Recently remove functional blocks from FPGA, only the program element is a wiring dedicated LSI that integrates an array FPIC (Field Programmable i
nterconnect components)が販売されているが、このFPICをFPGA等の書換可能素子と組合わせて使用することにより、容易に回路規模を大きくすることができ、CPUの負担を軽減してより高速な処理が実行可能となる。 nterconnect components) but are sold, by using this FPIC in combination with rewritable devices such as FPGA, it is possible to easily increase the circuit scale, faster processing and reduce the burden of the CPU There be executed.

【0028】 [0028]

【発明の効果】以上に述べた如く本発明によれば、プログラムのコンパイル時に実行速度を低下させるプログラム中の特定部分を検証して書換可能素子用のマッピングデータを自動生成し、当該プログラムの起動時に上記マッピングデータにより当該プログラム中の特定部分を書換可能素子でハードマクロ化して実現するようにしたので、任意のプログラムを高速で実行可能なシステム構成を有するデータ処理装置を提供することができる。 According to as discussed above the present invention, to automatically generate a mapping data for rewritable device to verify the specific part of the program to reduce the execution speed when compiling the program, start of the program since at the specific portion in the program by the mapping data as implemented by hard macro of a rewritable device, it is possible to provide a data processing apparatus having executable system configuration any program at high speed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係る回路構成を示すブロック図。 Block diagram showing a circuit arrangement according to an embodiment of the present invention; FIG.

【図2】同実施例に係る動作を説明するフローチャート。 Figure 2 is a flowchart for explaining the operation according to the embodiment.

【図3】同実施例に係る動作を説明するフローチャート。 FIG. 3 is a flowchart for explaining the operation according to the embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…システムバス、11…CPU、12…FPGA、13…制御回路、14…LSIチップ、15…主メモリ、16…CR 10 ... system bus, 11 ... CPU, 12 ... FPGA, 13 ... control circuit, 14 ... LSI chip, 15 ... main memory, 16 ... CR
T、17…表示コントローラ(表示CNT)、18…VRA T, 17 ... display controller (display CNT), 18 ... VRA
M、19…キーボード(KB)、20…キ―ボ―ドコントローラ(KB−CNT)、21…ハードディスク装置(HD M, 19 ... keyboard (KB), 20 ... key - board - de controller (KB-CNT), 21 ... hard disk drive (HD
D)、22…ディスクコントローラ(ディスクCNT)。 D), 22 ... disk controller (disk CNT).

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 実行すべき任意のプログラムを記憶する主メモリと、 この主メモリに記憶されたプログラムに従って演算を実行するCPUと、 このCPUと接続され、上記プログラムのコンパイル時に自動生成されたプログラム中の特定部分のマッピングデータを、当該プログラムの起動時にロードしハードマクロ化して実現する書換可能素子とを具備したことを特徴とするデータ処理装置。 1. A main memory for storing any program to be executed, a CPU for executing calculation in accordance with the main memory to the stored program connected to the this CPU, automatically generated program during compilation of the program in the mapping data of the specific portion, the data processing apparatus characterized by comprising a rewritable element realized by loading hard macro of startup of the program.
  2. 【請求項2】 上記書換可能素子は上記主メモリに記憶されたプログラム中のサブルーチンをハードマクロ化して実現することを特徴とする請求項1記載のデータ処理装置。 Wherein said rewritable element is data processing apparatus according to claim 1, characterized in that implemented by hardware macro of a subroutine in the program stored in the main memory.
  3. 【請求項3】 上記書換可能素子はFPGA(Fiel Wherein said rewritable element FPGA (Fiel
    d Programmable Gate Arra d Programmable Gate Arra
    y)とその内容の書換制御を行なう制御回路とで構成することを特徴とする請求項1記載のデータ処理装置。 y) and the data processing apparatus according to claim 1, wherein the configuring in a control circuit for rewriting the control of its contents.
  4. 【請求項4】 上記CPUと書換可能素子とを1チップ化して構成することを特徴とする請求項1記載のデータ処理装置。 4. A data processing apparatus according to claim 1, characterized in that constructed by one chip and the CPU and the rewritable element.
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