JPH086681A - Power saving control system - Google Patents

Power saving control system

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JPH086681A
JPH086681A JP7915195A JP7915195A JPH086681A JP H086681 A JPH086681 A JP H086681A JP 7915195 A JP7915195 A JP 7915195A JP 7915195 A JP7915195 A JP 7915195A JP H086681 A JPH086681 A JP H086681A
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power
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JP7915195A
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Japanese (ja)
Inventor
Atsushi Hara
Ryuichi Hattori
Yasuhiro Hida
Takashi Oeda
Toshihiko Ogura
Koichi Okazawa
Makoto Sano
Yukihiro Seki
真 佐野
原  敦
高 大枝
敏彦 小倉
宏一 岡澤
隆一 服部
行宏 関
庸博 飛田
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE:To perform state transition control over respective CPUs and individual power saving control corresponding to the operation state so that the power consumption of a system in a stand-by state is suppressed without spoiling the consistency of the whole operation. CONSTITUTION:A multiprocessor system equipped with plural CPUs is provided with a processor bus monitor part 156 which detects the operation states of the individual CPUs by monitoring a processor bus and a system state monitor part 101 which monitors the load state of the system. Further, the system is provided with a system state control part 102 which controls the power consumption of the individual CPUs according to a report from the system state monitor part 101. If a state wherein the load on a specific CPU is small because of a key input waiting state continues, that is informed by the processor bus monitor part 156 to the system state control part 102, which sends a command to a clock switching part 153 to switch the clock supplied to the CPU to a low frequency.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は省電力制御システムに係り、特に、マルチプロセッサ方式を採用している情報処理装置に適用される省電力制御システムに関する。 The present invention relates relates to a power-saving control system, particularly to power saving control system applied to an information processing apparatus employing a multi-processor system.

【0002】 [0002]

【従来の技術】従来より、ノートブックタイプの小型パソコンやワードプロセッサなどの情報処理装置においては、内蔵バッテリーを使用した場合の動作時間を長くすることなどを目的として、例えば図24に示すような省電力制御システムが採用されている。 Conventionally, in an information processing apparatus such as a small personal computer or a word processor notebook type, the purpose of, for example to lengthen the operating time when using the internal battery, for example, saving as shown in FIG. 24 the power control system has been adopted.

【0003】図24は、従来の省電力制御システムの一例を示すブロック図であり、特開平4−130510号公報において開示されているものである。 [0003] Figure 24 is a block diagram showing an example of a conventional power-saving control system, those disclosed in JP-A 4-130510 JP. 同図中、システムバス11には、CPU7,キーボード3,キー入力待ち判別手段1,ROM8,RAM9および出力装置1 In the figure, a system bus 11, CPU 7, a keyboard 3, a key input waiting discriminating means 1, ROM 8, RAM 9 and output device 1
0がそれぞれ接続されており、システムがキーボードからの入力待ち状態にあることを常時検出して、入力待ち状態にある間はCPU1に与えるクロックを通常動作時に比べて周波数の低いクロックに切り替えることにより、入力待ち状態中におけるシステムの消費電力を低減させている。 0 are respectively connected, the system constantly detects that waits for input from the keyboard, while in the input waiting state by switching to a lower clock frequency than a clock to be supplied to the CPU1 during normal operation , thereby reducing the power consumption of the system in the input waiting state.

【0004】すなわち、システムバス11に接続されているキー入力待ち判別手段1は、RAM9に格納された応用プログラムを実行中のCPU7がROM8に格納されたキーセンス・ルーチンを呼びだしたときに、キー入力待ち信号35をアクティブ状態とする。 [0004] That is, the key input waiting determining means 1 connected to the system bus 11, when the CPU7 running application program stored in the RAM9 is call the key sense routine stored in ROM 8, the key the input waiting signal 35 and the active state. また、上記キーセンスルーチンが連続して呼び出されている間、キー入力待ち判別手段1は、キー入力信号12をアクティブ状態に保持する。 Further, while, waiting for key input discrimination means 1 the key sense routine is called in succession, hold the key input signal 12 to the active state. そして、キー入力信号12が所定の時間以上連続してアクティブ状態であったとき、制御手段2は、クロック切り替え信号13を切り替え手段4に対して送出する。 Then, when the key input signal 12 has been active state continuously more than a predetermined time, the control unit 2 sends against means 4 switches the clock switching signal 13. これに応じて、切り替え手段4は、高クロック5および低クロック6のいずれかを切り替えてC In response to this, switching means 4 is switched either a high clock 5 and the low clock 6 C
PU1に送出する。 And it sends it to the PU1. このように、消費電力を低減する方法の一つとして、システムが待機状態にあることを検出し、CPUの動作クロック周波数をより低い周波数に切り替える方法が従来より知られている。 Thus, as a method to reduce power consumption, to detect that the system is in the standby state, a method of switching the operating clock frequency of the CPU to a lower frequency has been known. また、最近の傾向として、日経エレクトロニクス誌1993年9月13日号(No.590: In addition, as a recent trend, Nikkei Electronics magazine September 13, No. 1993 (No.590:
P103〜123)に記載のように、米国のエナジースタープログラムなどにおいて商用電源で動作する一般の情報処理機器においても、待機状態にあるときの消費電力を削減することが求められつつある。 As described in P103~123), also in general information processing apparatus that operates at a commercial power supply such as in U.S. Energy Star program is being it is required to reduce power consumption when in a standby state.

【0005】一方、小型情報処理機器の分野においても複数個のCPUを搭載したマルチプロセッサシステムが普及しつつある。 On the other hand, multi-processor systems are being developed and mounted a plurality of CPU in the field of small-sized information processing apparatus. 一般的に、これらのマルチプロセッサシステムにおいては、演算性能が高く消費電力の大きなCPUが複数個搭載されることから、システム全体の消費電力が大きくなってしまう。 Generally, in these multiprocessor systems, large CPU of high power consumption calculation performance from being plurality mounted, power consumption of the entire system becomes large. そこで、電源回路の小型化を目的として、例えば図25に示すようなマルチプロセッサシステムにおける電源供給方式などが提案されている。 Therefore, for the purpose of miniaturization of the power supply circuit, such as a power supply system it is proposed in a multiprocessor system as shown in FIG. 25 for example.

【0006】図25は、従来のマルチプロセッサシステムにおける電源供給方式の一例を示すブロック図であり、特開平4−155512号公報において開示されているものである。 [0006] Figure 25 is a block diagram showing an example of a power supply system in a conventional multi-processor system, those disclosed in JP-A 4-155512 JP. 同図中、主電源部21は、N個のプロセッサ22 1 〜22 Nに対し、各プロセッサに供給すべき定格電圧V 1のN倍の直流電圧NV 1を供給している。 In the figure, a main power supply unit 21, with respect to N processors 22 1 through 22 N, and supplies the N times of the DC voltage NV 1 rated voltages V 1 to be supplied to each processor. そして、各プロセッサ22 1 〜22 Nには、定電圧回路23 To each processor 22 1 through 22 N, the constant voltage circuit 23
1 〜23 Nがそれぞれ電圧V 1を供給している。 1 ~ 23 N are supplied to voltages V 1, respectively. すなわち、実装するプロセッサの数に応じて、定電圧回路の個数と主電源部の電圧のみを変更することにより、電源装置の構成を簡単にしている。 That is, according to the number of processors that implement, by changing only the voltage of the number and the main power supply of the constant voltage circuit, and simplifies the configuration of the power supply. このように、マルチプロセッサシステムでは、システムを構成するプロセッサ数に応じて消費電力が異なるため、プロセッサ数に応じて適切な電源装置を設けなければならない。 Thus, in the multiprocessor system, since the power consumption according to the number of processors that make up the system are different, it must be provided suitable power supply in accordance with the number of processors.

【0007】上記従来技術の他、近年では製造当初から省電力機能が搭載されているCPUも発表されている。 [0007] In addition to the above prior art, the power-saving function is also announced CPU mounted from the beginning production in recent years.
省電力機能を内蔵したプロセッサとしては、例えば米国インテル社の Pentiumプロセッサなどが広く利用されており、その省電力機能については、インテル社発行のデータシート「Pentium TM Family User's Manual Volume The processor with a built-in power-saving function, for example, are utilized Intel Corporation such as the Pentium processor is wide, for its power saving features, Intel issued Datasheet "Pentium TM Family User's Manual Volume
1:Data Book」Order Number 241428-003,1994年発行における30−1〜30−11ページの記載により、一般に公開されている。 1: Data Book "Order Number 241428 - by 003, the description of the 30-1~30-11 page in the 1994 issue, is open to the public.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、上記従来の省電力制御システムは、単一のCPUを有するシングルプロセッサ方式の情報処理装置への適用を想定したものであり、マルチプロセッサ方式の情報処理装置については全く考慮されていない。 However [0006] The conventional power-saving control system, which has assumed the application to the information processing apparatus of a single-processor system having a single CPU, the information processing apparatus of the multi-processor system It is not taken into consideration at all about. 例えば、マルチプロセッサシステムにおいて、あるCPUがキーセンス・ルーチンを呼び出したとき、システムバスに接続されているキー入力待ち判別手段は、キーセンス・ルーチンがどのC For example, in a multiprocessor system, when a CPU is called the key sense routine, waiting for key input discrimination means connected to the system bus, which C key sense routine
PUによって呼び出されたのかまで判別することは不可能であり、したがって、省電力制御の対象とすべきCP It is not possible to determine to what has been called by the PU, therefore, it should be subject to power saving control CP
Uを特定できないという問題点があった。 There is a problem that can not be identified U.

【0009】また、上記従来の省電力制御システムは、 Further, the conventional power-saving control system,
オペレーティングシステム(以下OSと略す)からはソフトウェア的に透過であるように構成され、専用のハードウェアによって省電力制御を行っていたが、マルチプロセッサシステムでは、OS側でソフトウェア的に省電力制御を行うことも必要となる。 From an operating system (hereinafter abbreviated as OS) is configured to be software transparent, had been saving control by dedicated hardware, in a multiprocessor system, a software power saving control on the OS side it is also necessary to do. 例えば、複数のCPU For example, a plurality of CPU
を備えるマルチプロセッサシステムの状態遷移制御(通常状態←→待機状態)を行う場合には、複数のCPUのうちのいずれのCPUの状態を遷移させるのかを決定して、当該CPUの起動または停止処理を行うとともに、 When performing the state transition control of the multiprocessor system comprising a (normal state ← → standby state), to determine whether to transition the state of any CPU of the plurality of CPU, of the CPU start or stop processing performs,
接続されているハードウェア資源の論理的な管理を行う必要がある。 It is necessary to perform logical management of hardware resources that are connected. しかしながら、従来のマルチプロセッサシステム対応のOSは、このような省電力制御を行うことができないという問題点があった。 However, the conventional multiprocessor system compatible OS has a problem that it is impossible to perform such power saving control.

【0010】一方、上記従来のマルチプロセッサシステムにおける電源供給方式では、実装されているすべてのCPUに対して常時電力供給を行う構成とされているため、任意のCPUの動作を停止させたり、あるいは当該CPUへの電源供給を停止させるという、省電力制御に必要な処理を行うことは不可能であるという問題点があった。 On the other hand, in the power supply system in the conventional multiprocessor system, because it is configured to perform continuous power supply to all of the CPU is implemented, or stops the operation of any CPU, or that stops the power supply to the CPU, there is a problem that performing the processing necessary for the power saving control is not possible.

【0011】また近年、小型情報処理機器の本体の消費電力が増大するとともに、24時間通電状態で使用する場合も増大していることから、システム全体の消費電力の増大が大きな問題とされるようになった。 [0011] In recent years, along with the power consumption of the main body of the small information processing apparatus is increased, because it is also increased when using a 24-hour conduction state, so that the increase in power consumption of the entire system is a major problem Became. このため、例えば米国環境保護局の定めたエナジースタープログラムのように、システムが使用されていない待機時間中における消費電力を一定値以下に抑えることが求められている。 Thus, for example, as in the Energy Star program set of US Environmental Protection Agency, the system can reduce power consumption during the waiting time which is not used below a certain value are sought. ところが、最近では、マルチプロセッサシステムを比較的容易に構成できるCPUが続々と発表されつつあり、このようなCPUを複数個備えたマルチプロセッサシステムは、通常その消費電力が大きいので、上述したような省電力制御を行うことが以前にも増して重要な課題となっている。 However, recently, are becoming CPU that can be relatively easily configure the multiprocessor system is started introducing multiprocessor system having a plurality of such CPU is usually because the power consumption is large, as described above It has become an important issue than ever be carried out power-saving control. そこで、特に個々のプロセッサの消費電力が大きいマルチプロセッサシステムにおいては、システムが待機状態であるときに一度に動作させるCPU Therefore, especially in the multiprocessor system of large power consumption of individual processors, CPU of the system to operate at one time when a standby state
の個数を減らすことにより、省電力化を図る方法(日経エレクトロニクス誌1993年9月13日号p103〜p123に記載)が提案されている。 By reducing the number of, methods of power saving (Nikkei described Electronics Magazine 1993 13 September issue P103~p123) has been proposed.

【0012】さらに、上述した PentiumプロセッサなどのCPUに内蔵されている省電力機能を利用する場合、 Furthermore, when using a power saving function that is built into the CPU, such as a Pentium processor described above,
当該CPUを単体で用いれば特に問題は起こらないが、 Although not occur particular problem By using the CPU alone,
複数の当該CPUを一度に動作させるマルチプロセッサシステムでは、システム全体の動作に不都合が発生することのないように、十分に配慮しなければならないという問題点があった。 In a multiprocessor system which operates the plurality of the CPU at a time, so as not to inconvenience the operation of the entire system is generated, there is a problem that care must be taken sufficiently.

【0013】したがって本発明の目的は、上記の問題点を解決して、複数のCPUを備えるマルチプロセッサシステムにおいて、システム全体の動作の整合性を損なうことなく、システムが待機状態にあるときの消費電力が一定値以下となるように、各々のCPUの状態遷移制御およびその動作状態に応じた個別の省電力制御を行うことのできる省電力制御システムを提供することにある。 [0013] Accordingly, an object of the present invention is to solve the above problems, in a multiprocessor system comprising a plurality of CPU, without compromising the integrity of the operation of the entire system, consumption when the system is in the standby state as power is below a predetermined value to provide a power-saving control system capable of performing a separate power-saving control according to each of the CPU state transition control and its operational state.

【0014】 [0014]

【課題を解決するための手段】上記の目的を達成するため、本発明の省電力制御システムは、少なくとも二以上のCPUを備えるマルチプロセッサシステムにおいて、 To achieve the above object, according to an aspect of, the power saving control system of the present invention, in a multiprocessor system comprising at least two or more CPU,
システムの動作状態を常に検知する状態監視手段と、前記状態監視手段に検知されるシステムの動作状態が所定の境界条件を越えて変化したとき、指定されたCPUについて状態遷移制御(CPUの動作状態を通常状態から待機状態に遷移させる省電力制御と、CPUの動作状態を待機状態から通常状態に遷移させる復帰制御のいずれか)を行う状態制御手段とを具備する構成としたものである。 A state monitoring means for always detecting the operating state of the system, when said state operating state of the system is detected by the monitoring means is changed beyond a predetermined boundary condition, the state transition control for the specified CPU (operating state of the CPU the is obtained from the normal state and a power saving control to transition to the standby state, the structure comprising a state control means for performing any) of the control return that causes the operating state of the CPU from the standby state to the normal state.

【0015】そして、前記状態制御手段は、前記状態遷移制御を各々のCPUごとに順次行い、特に前記省電力制御に際しては、システム全体における消費電力があらかじめ定めた最小電力より小さくなるまで、あるいは、 [0015] Then, the state control unit performs sequentially the state transition control for each respective CPU, is when in particular the power saving control, to the power consumption in the entire system is smaller than the minimum power determined in advance or,
通常状態にあるCPUがひとつとなるまで、繰り返し前記省電力制御を行うものとする。 Until the CPU is one in the normal state, it is assumed that the repeat the power saving control.

【0016】また、前記省電力制御の開始条件を、システムの動作状態が前記境界条件の規定値を下回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を下回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段が入力待ち状態にあることを前記状態監視手段が検知したとき、などのように定めるとともに、前記復帰制御の開始条件を、システムの動作状態が前記境界条件の規定値を上回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を上回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段への入力操作があったことを前記状態監視手段が検知した Further, defining the start condition of the power saving control, when the operating state of the system was a state that is below the prescribed value of the boundary condition detecting said state monitoring means, the operating state of the system of the boundary condition when it is detected that the state monitoring means a state drops below the value has continued for a certain time or more, when the specified input means said status monitoring means that it is in the input standby state is detected, such as together define a start condition of said return control, when the operating state of the system was a state that is greater than the specified value of the boundary condition is detected said condition monitoring means, the operating state of the system exceeds a specified value of the boundary condition when it is detected that the state monitoring means which state is continued for a certain time or longer, the condition monitoring means that there is an input operation to the specified input unit detects き、などのように定めるものである。 It can, is intended to define as such.

【0017】また、前記状態制御手段による具体的な状態遷移制御として、前記省電力制御ではCPU内に設けられたクロック停止手段を用いて当該CPUの動作を休止させる一方、前記復帰制御では当該CPUの動作を再開させる、前記省電力制御ではCPUに供給するクロック周波数を通常状態用より低い省電力用周波数に切り替える一方、前記復帰制御では前記クロック周波数を通常状態用の周波数に切り替える、前記省電力制御ではCPUへの電源供給を遮断して当該CPUを停止させる一方、前記復帰制御では当該CPUへの電源供給を再開して当該CPUを再起動させる、などの処理を行うようにしたものである。 Further, as a specific state transition control by the state control unit, while halting the operation of the CPU the Ministry in power control by using a clock stop means provided in the CPU, the CPU is in said return control to resume operation, the Ministry of the power control while switching the clock frequency supplied to the CPU to a low power-saving frequencies than for the normal state, the in return control to switch the clock frequency to the frequency for the normal state, the power saving while stopping the CPU in the control to interrupt the power supply to the CPU, the in said return control to resume supply of power to the CPU to restart the CPU, it is obtained to perform the processing such as .

【0018】また、前記状態監視手段による具体的な検知処理として、前記境界条件の規定値を、システムの構成要素間でやり取りされる信号を中継するバス(システムバスまたはプロセッサバスおよびI/Oバスのうちの少なくともひとつ)の負荷状態を表す特定の値とし、 Further, as a specific detection processing by the state monitoring means, said prescribed value of the boundary condition, the bus (system bus or processor bus and I / O bus for relaying signals exchanged between the components of the system a particular value representing the load state of at least one) of,
現時点におけるバスの負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、システム全体におけるアプリケーション実行の負荷状態を表す特定の値とし、現時点におけるアプリケーション実行の負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、アプリケーションの機能を実現させるタスクまたはジョブを各々のCPUに分配するためのタスク・キューまたはジョブ・キューの状態および前記タスクまたはジョブの実行順序を制御するスケジューラの状態であるスケジューリング状態を表す特定の値とし、 Detecting the load state of the bus at the present time as the operating state of the system, the specified value of the boundary conditions, specific to a value, the operation state of the load state system application execution at the present time represents the load state of the application execution in the whole system detected as the specified value of the boundary conditions, to control the execution order of the state and the task or job task queue or job queue for distributing the task or job realizing functions of the application to each of the CPU a particular value representing the scheduling state is the state of the scheduler,
現時点におけるスケジューリング状態をシステムの動作状態として検知する、などの処理を行うようにしたものである。 Detecting a scheduling state at the present time as the operating state of the system, in which to perform the process, such as.

【0019】そしてさらに、前記状態監視手段および前記状態制御手段を、複数のCPUを用いたアプリケーション実行に必要なタスク・スレッドの生成および分配とスケジューリング制御とを行うマルチプロセッサ対応のオペレーティングシステムの内部に具備するとともに、 [0019] and further, the condition monitoring means and the state control unit, in the interior of the multiprocessor-capable operating system that performs the generation and distribution and scheduling control of the task threads required by the application execution using multiple CPU with comprising,
あらかじめ前記境界条件の規定値を登録しておくためのシステム負荷参照テーブルをファームウェアに具備し、 Comprising a system load reference table for beforehand registering the prescribed value of the boundary conditions in the firmware,
前記境界条件の規定値の登録または更新を行う際、前記システム負荷参照テーブルを前記ファームウェアからメモリ上に読み出し、システムの動作状態に応じてメモリ上の当該テーブル中に登録された各種の設定値を更新した後、新たに得られた当該テーブルを前記ファームウェアに書き込んだ上で、前記状態制御手段によるCPUの省電力制御に際して、システムの全体的な制御に影響を与えることのないアイドルスレッドを当該CPUに実行させるようにしたものである。 When performing registration or update the specified value of the boundary condition, reads out the system load reference table in the memory from the firmware, the various setting values ​​registered in the table in memory according to the operation state of the system after updating, the newly obtained this table on written in the firmware, the state when the power saving control of the CPU by the control means, overall the CPU without idle threads of affecting the control of the system it is obtained so as to execute.

【0020】 [0020]

【作用】上記構成に基づく作用を説明する。 [Action] a description will be given of the operation based on the above configuration.

【0021】本発明の省電力制御システムでは、少なくとも二以上のCPUを備えるマルチプロセッサシステムにおいて、システムの動作状態を常に検知する状態監視手段と、前記状態監視手段に検知されるシステムの動作状態が所定の境界条件を越えて変化したとき、指定されたCPUについて状態遷移制御(CPUの動作状態を通常状態から待機状態に遷移させる省電力制御と、CPU [0021] In the power saving control system of the present invention, in a multiprocessor system comprising at least two or more CPU, a condition monitoring means for always detecting the operating state of the system, the operating state of the system to be detected in said state monitoring means when changes beyond a predetermined boundary condition, and the power saving control to transition to the standby state the state transition control for the specified CPU (the operation state of the CPU from the normal state, CPU
の動作状態を待機状態から通常状態に遷移させる復帰制御のいずれか)を行う状態制御手段とを具備する構成としたことにより、マルチプロセッサシステムの運用状況などに応じて同時に動作するCPUの個数を切り替えながら、最適な消費電力での運用を維持することができる。 By the operation state is configured to and a state control means for performing any) of the return control to transition to the normal state from the standby state, the number of CPU operating simultaneously depending on, for example, the operation status of the multiprocessor system switching while, it is possible to maintain the operation in optimal power consumption.

【0022】そして、前記状態制御手段は、前記状態遷移制御を各々のCPUごとに順次行い、特に前記省電力制御に際しては、システム全体における消費電力があらかじめ定めた最小電力より小さくなるまで、あるいは、 [0022] Then, the state control unit performs sequentially the state transition control for each respective CPU, is when in particular the power saving control, to the power consumption in the entire system is smaller than the minimum power determined in advance or,
通常状態にあるCPUがひとつとなるまで、繰り返し前記省電力制御を行うことにより、マルチプロセッサシステムによる消費電力の限界値をあらかじめ設定して、より効率的な省電力化を図るとともに消費電力を最小限に抑えることができる。 Minimum to CPU becomes one in the normal state, by performing repeatedly the power saving control, it sets the limit value of power consumption by the multiprocessor system in advance, the power consumption while achieving a more efficient power saving it can be suppressed to the limit.

【0023】また、前記省電力制御の開始条件を、システムの動作状態が前記境界条件の規定値を下回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を下回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段が入力待ち状態にあることを前記状態監視手段が検知したとき、などのように定めるとともに、前記復帰制御の開始条件を、システムの動作状態が前記境界条件の規定値を上回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を上回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段への入力操作があったことを前記状態監視手段が検知した Further, defining the start condition of the power saving control, when the operating state of the system was a state that is below the prescribed value of the boundary condition detecting said state monitoring means, the operating state of the system of the boundary condition when it is detected that the state monitoring means a state drops below the value has continued for a certain time or more, when the specified input means said status monitoring means that it is in the input standby state is detected, such as together define a start condition of said return control, when the operating state of the system was a state that is greater than the specified value of the boundary condition is detected said condition monitoring means, the operating state of the system exceeds a specified value of the boundary condition when it is detected that the state monitoring means which state is continued for a certain time or longer, the condition monitoring means that there is an input operation to the specified input unit detects き、などのように定めることにより、演算処理などによる負荷が比較的少ないアイドリング状態のCPUを特定して、選択的に省電力制御の対象とすることができる。 Can, by defining as such, the load due to operation processing to identify the relatively small idling CPU, can be subjected to selective power saving control.

【0024】また、前記状態制御手段による具体的な状態遷移制御として、前記省電力制御ではCPU内に設けられたクロック停止手段を用いて当該CPUの動作を休止させる一方、前記復帰制御では当該CPUの動作を再開させる、前記省電力制御ではCPUに供給するクロック周波数を通常状態用より低い省電力用周波数に切り替える一方、前記復帰制御では前記クロック周波数を通常状態用の周波数に切り替える、前記省電力制御ではCPUへの電源供給を遮断して当該CPUを停止させる一方、前記復帰制御では当該CPUへの電源供給を再開して当該CPUを再起動させる、などの処理を行うようにしたことにより、同時に動作するCPUの個数に応じてマルチプロセッサシステム全体の消費電力を低減させることができる。 Further, as a specific state transition control by the state control unit, while halting the operation of the CPU the Ministry in power control by using a clock stop means provided in the CPU, the CPU is in said return control to resume operation, the Ministry of the power control while switching the clock frequency supplied to the CPU to a low power-saving frequencies than for the normal state, the in return control to switch the clock frequency to the frequency for the normal state, the power saving while shut off the power supply to the CPU stops the CPU in control, by the in return control to resume supply of power to the CPU to restart the CPU, and to perform processing such as, it is possible to reduce the power consumption of the entire multiprocessor system according to the number of CPU operating simultaneously.

【0025】また、前記状態監視手段による具体的な検知処理として、前記境界条件の規定値を、システムの構成要素間でやり取りされる信号を中継するバス(システムバスまたはプロセッサバスおよびI/Oバスのうちの少なくともひとつ)の負荷状態を表す特定の値とし、 Further, as a specific detection processing by the state monitoring means, said prescribed value of the boundary condition, the bus (system bus or processor bus and I / O bus for relaying signals exchanged between the components of the system a particular value representing the load state of at least one) of,
現時点におけるバスの負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、システム全体におけるアプリケーション実行の負荷状態を表す特定の値とし、現時点におけるアプリケーション実行の負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、アプリケーションの機能を実現させるタスクまたはジョブを各々のCPUに分配するためのタスク・キューまたはジョブ・キューの状態および前記タスクまたはジョブの実行順序を制御するスケジューラの状態であるスケジューリング状態を表す特定の値とし、 Detecting the load state of the bus at the present time as the operating state of the system, the specified value of the boundary conditions, specific to a value, the operation state of the load state system application execution at the present time represents the load state of the application execution in the whole system detected as the specified value of the boundary conditions, to control the execution order of the state and the task or job task queue or job queue for distributing the task or job realizing functions of the application to each of the CPU a particular value representing the scheduling state is the state of the scheduler,
現時点におけるスケジューリング状態をシステムの動作状態として検知する、などの処理を行うようにしたことにより、実際に稼動している個々のマルチプロセッサシステムの特徴に合わせて最適な省電力制御を行うことができる。 Detecting a scheduling state at the present time as the operating conditions of the system, by which to perform the process such as, it is possible to perform optimum power saving control in accordance with the features of the individual multiprocessor system actually running .

【0026】そしてさらに、前記状態監視手段および前記状態制御手段を、複数のCPUを用いたアプリケーション実行に必要なタスク・スレッドの生成および分配とスケジューリング制御とを行うマルチプロセッサ対応のオペレーティングシステムの内部に具備するとともに、 [0026] and further, the condition monitoring means and the state control unit, in the interior of the multiprocessor-capable operating system that performs the generation and distribution and scheduling control of the task threads required by the application execution using multiple CPU with comprising,
あらかじめ前記境界条件の規定値を登録しておくためのシステム負荷参照テーブルをファームウェアに具備し、 Comprising a system load reference table for beforehand registering the prescribed value of the boundary conditions in the firmware,
前記境界条件の規定値の登録または更新を行う際、前記システム負荷参照テーブルを前記ファームウェアからメモリ上に読み出し、システムの動作状態に応じてメモリ上の当該テーブル中に登録された各種の設定値を更新した後、新たに得られた当該テーブルを前記ファームウェアに書き込んだ上で、前記状態制御手段によるCPUの省電力制御に際して、システムの全体的な制御に影響を与えることのないアイドルスレッドを当該CPUに実行させるようにしたことにより、オペレーティングシステムを介して各々のCPU自体が有する省電力機能を利用することでハードウェア構成に依存しない省電力制御を行うとともに、マルチプロセッサシステムのアイドリング状態を前記システム負荷参照テーブルに定義しておくことでシステム構 When performing registration or update the specified value of the boundary condition, reads out the system load reference table in the memory from the firmware, the various setting values ​​registered in the table in memory according to the operation state of the system after updating, the newly obtained this table on written in the firmware, the state when the power saving control of the CPU by the control means, overall the CPU without idle threads of affecting the control of the system the system by which is adapted to execute, performs power saving control which does not depend on the hardware configuration by utilizing the power saving function of the respective CPU itself via the operating system, the idling state of the multiprocessor system system configuration by to be defined in the load reference table に変更があってもそれに応じて柔軟な省電力制御を行うことができる。 It is possible to perform flexible power saving control accordingly even if changed.

【0027】 [0027]

【実施例】以下、本発明の省電力制御システムの一実施例を図面を用いて詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to an embodiment of the power-saving control system of the present invention with reference to the accompanying drawings.

【0028】図1は、本発明の省電力制御システムの一実施例の全体構成を示すブロック図である。 [0028] Figure 1 is a block diagram showing the overall configuration of an embodiment of a power-saving control system of the present invention. 同図中、n In the figure, n
個のプロセッサ部103〜105はホストバス113に接続され、さらにホストバス113はI/Oバスブリッジ108を通じてI/Oバス114へ接続されている。 Number of the processor unit 103 to 105 is connected to a host bus 113, further host bus 113 is connected to the I / O bus 114 through the I / O bus bridge 108.
また、主メモり106はホストバスに、キーボード10 The main memory 106 to the host bus, a keyboard 10
9、ファイルシステム115、表示制御部112及びR 9, file system 115, the display control unit 112 and R
OM107はI/Oバス114に接続されている。 OM107 is connected to the I / O bus 114.

【0029】図1において、システム状態監視部101 [0029] In FIG. 1, the system status monitoring unit 101
(請求項中の“状態監視手段”に相当する)はホストバス101を通じて、上記n個のプロセッサ部103〜1 Through (billing corresponding to "condition monitoring means" in the term) host bus 101, the n processor unit 103-1
05それぞれの動作状態と、キーボード109からの入力の有無を監視し、システムがキーボード109からの入力待ち状態または低負荷状態のいずれかになったことを検出する。 05 and the respective operating state, monitors the presence or absence of an input from the keyboard 109, the system detects that became one of the input wait state or low load conditions from the keyboard 109. そして、システムが入力待ち状態または低負荷状態になってから一定時間が経過したとき、システム状態制御部102(請求項中の“状態制御手段”に相当する)に対して省電力制御を開始するように要求信号を送出する。 Then, when the system has passed a predetermined time from when the input waiting state or low load conditions, starts the power saving control to the system state control unit 102 (corresponding to "state control means" in the claims) It sends a request signal to. これに応じて、システム状態制御部は、入力待ち状態または低負荷状態となっているプロセッサ部に対して、当該プロセッサに供給するクロック信号を低速なクロック信号(通常より低い省電力用周波数のクロック信号)に切り替える旨の要求信号および当該プロセッサへの電源供給を停止する旨の要求信号を送出するとともに、システムの消費電力に応じて容量の異なる電源装置を適宜切り替えるための電源切り替え信号を電源装置110に対して送出する。 In response, the system state control unit, the processor unit which is an input waiting state or low load conditions, the clock signal supplied to the processor the low-speed clock signal (usually lower the power-saving frequency clock sends out a request signal for termination power supply to the request signal and the processor indicating the switching to the signal), the power supply power switching signal for switching the different power supply capacity depending on the power consumption of the system as appropriate It sends against 110. この他、ファイルシステム115に対してハードディスクドライブのモータ停止要求信号を、表示制御部112に対してCRT電源停止要求信号を送出するなどにより、システム全体の省電力制御を行う。 In addition, the motor stop request signal of a hard disk drive to the file system 115, such as by sending the CRT power stop request signal to the display control unit 112, performs power-saving control of the entire system.

【0030】図2は、図1中のプロセッサ部の構成を示すブロック図である。 FIG. 2 is a block diagram showing a configuration of a processor unit in FIG. 図2においては、通常動作時にC In Figure 2, C during normal operation
PUに供給する高クロック(通常動作用の高い周波数のクロック信号)と省電力制御時に供給する低クロック(省電力用の低い周波数のクロック信号)とを切り替えるようにプロセッサ部が構成されている。 Processor unit to switch between a low clock (low frequency clock signals for power saving) is configured to supply for supplying high clock and (high frequency clock signals for the normal operation) in the power saving control in PU.

【0031】図3は、図2中のプロセッサにおけるクロック切り替えの処理フローを示す図である。 [0031] FIG. 3 is a diagram depicting a processing flow of the clock switching in the processor in FIG. 以下、図2 Below, as shown in FIG. 2
および図3を用いてプロセッサ部における省電力制御の動作の一例を説明する。 And illustrating an example of an operation of the power saving control in a processor unit with reference to FIG. 図3において、プロセッサバス監視部156は、プロセッサ154とホストバス113 3, processor bus monitor 156 includes a processor 154 and a host bus 113
との間のプロセッサバス157に接続され、プロセッサの動作状態を判別する。 Coupled to the processor bus 157 between, to determine the operating state of the processor. 例えば、プロセッサ154がキーボードからの入力待ち状態になったときには、キーセンスルーチン(通常、図1中のROM107または主メモり106に格納されているプログラム)が実行される。 For example, when the processor 154 becomes an input waiting state for a keyboard, key sense routine (typically, a program stored in the ROM107 or main memory 106 in FIG. 1) is executed. プロセッサバス監視部156は、このキーセンスルーチンが実行されていることを判別し(図6中のステップ501)、システム状態監視部101に対してプロセッサ154がキー入力待ち状態にあることを示す信号を出力する。 Processor bus monitoring unit 156, a signal indicating that determines that the key sense routine is being executed (step 501 in FIG. 6), the processor 154 to the system state monitoring unit 101 is in a key entry wait state to output. システム状態監視部101は、あらかじめ決められた一定時間以上、キー入力待ち状態が続いていることを検出すると(ステップ502)、上記キー入力待ち状態となった特定のプロセッサ154に対する省電力制御を開始すべき旨の省電力制御要求信号をシステム状態制御部102に対して出力する(ステップ503)。 System status monitoring unit 101, a predetermined fixed time or more, when it detects that is followed by a key input waiting state (step 502), starts the power saving control for a specific processor 154 became the key input waiting state It outputs the power saving control request signal should do effect to the system state control unit 102 (step 503).
すると、システム状態制御部102は、当該プロセッサ部のクロック切り替え部153に対し、低クロックへの切り替え要求信号を送出し(ステップ504)、これに応じてクロック切り替え部は、プロセッサ154に対して低クロック151の供給を開始する(ステップ50 Then, the system state control unit 102 informs the clock switching unit 153 of the processor unit, and sends a switching request signal to the low-frequency clock (step 504), the clock switching unit in accordance with this, the low to the processor 154 It starts supplying the clock 151 (step 50
5)。 5). 一般に、動作周波数が低いほど、プロセッサによる消費電力が少ないため、キー入力待ち状態など高速な演算性能を必要としない場合には、低速なクロックに切り換えてやることでマルチプロセッサシステムの消費電力を低減することができる。 In general, the lower the operating frequency, because the power consumption by the processor is small, when the high-speed operation performance such as a key input waiting state not needed, reducing the power consumption of the multiprocessor system by'll switched to the low speed clock can do.

【0032】図4は図2中のプロセッサの停止・電源切断の処理フローを示す図である。 [0032] FIG. 4 is a diagram illustrating a processing flow of stopping and power down of the processor in FIG. 以下、図2および図4 Hereinafter, FIGS. 2 and 4
を用いてプロセッサ部における省電力制御の動作の他の例を説明する。 Illustrating another example of the operation of the power saving control in a processor unit with a. 図4において、プロセッサ154がキー入力待ち状態に入ったことをプロセッサバス監視部15 4, processor bus monitoring unit 15 that the processor 154 has entered the key input waiting state
6が検出する(図4中のステップ541)と、システム状態監視部101に対してプロセッサ154がキー入力待ち状態にあることを示す信号を出力する。 6 is detected (step 541 in FIG. 4), the processor 154 to the system state monitoring unit 101 outputs a signal indicating that the key input waiting state. そして、システム状態監視部101は、キー入力待ち状態が一定時間以上連続していることを検出すると(ステップ54 Then, the system status monitoring unit 101 detects that the key input waiting state is continuous predetermined time or more (step 54
2)、システム状態制御部102に対してキー入力待ち状態にある当該プロセッサ154を停止させる旨のプロセッサ停止要求を送出する(ステップ533)。 2), and it sends the processor stop request for stopping the processor 154 in the key input waiting state to the system state control unit 102 (step 533). これに応じて、システム状態制御部102は、システムの統括管理を行っているオペレーティングシステム(以下OS In response, the system state control unit 102, an operating system (hereinafter OS that performs overall control of the system
と略す)に対して、当該プロセッサ154の停止処理の開始を要求する(ステップ534)。 Against abbreviated), it requests the start of the stop processing of the processor 154 (step 534). OSによるプロセッサ154の停止処理が終了すると(ステップ53 When the stop processing of the processor 154 by the OS is terminated (Step 53
5)、システム状態制御部102は、動作停止中の当該プロセッサ154に電源を供給する電源制御部155に対し、電源供給停止を要求する信号を送出する(ステップ536)。 5), the system state control unit 102 informs the power control unit 155 supplies power to the processor 154 during operation stop, and sends a signal requesting the power supply stop (step 536). これに応じて、電源制御部155は当該プロセッサ154への電源供給を停止させる(ステップ5 In response to this, the power control unit 155 stops the power supply to the processor 154 (Step 5
37)。 37). この他のOSの詳細な動作については後述する。 The detailed operation of the other OS will be described later.

【0033】なお、上述したクロック切り換え処理またはプロセッサの停止処理は、キー入力待ち状態になった単独のプロセッサのみを対象として行ったが、ひとつのプロセッサがキー入力待ち状態になったとき、複数のプロセッサを対象として上述した省電力化制御を行なうようにしてもよい。 It should be noted, stop processing of the clock switching process or processor described above has been performed only a single processor has become a key input waiting state as an object, when the one processor becomes the key input waiting state, a plurality of it may perform power saving control described above as the target processor. これは、図3に示した処理フロー中のステップ503の直後に、クロック切り換えの対象とするCPUを決定する処理を追加することによって実現される。 This is achieved by adding immediately after step 503 in the processing flow shown in FIG. 3, a process of determining a CPU as a target of clock switching. また、図4に示した処理フロー中のステップ53 Further, the step 53 in the process flow shown in FIG. 4
3の直後に、停止処理の対象とするプロセッサを決定する処理を追加するとともに、処理535において対象とされた全てのプロセッサの停止処理が終了したかどうかを判定することによって実現される。 Immediately after the 3, as well as add a process to determine processor as a target of stop processing, stop processing of all the processors which are targeted in the process 535 is implemented by determining whether the termination.

【0034】次に、プロセッサの停止処理の詳細について説明する。 [0034] Next, a description will be given details of the processor of stop processing.

【0035】図5は、CPUの停止処理の詳細を示す図であり、図4中のステップ534,535で行われるプロセッサの停止処理の詳細を示している。 [0035] FIG. 5 is a diagram showing details of the stop process of the CPU, it shows the details of the stop processing of the processor performed in step 534 and 535 in FIG. プロセッサの停止処理にあたっては、コヒーレンシ維持処理(プロセッサ内部のキャッシュメモリおよび外部の二次キャッシュメモりの内容と、主メモりの内容とを一致させる処理)が必要不可欠である。 Of when the stop processor, coherency maintaining treatment (the contents of the processor internal cache memory and an external secondary Kyasshumemori, processing to match the contents of the main memory) is the essential. すなわち図5において、プロセッサの停止処理を行なう場合には、最初に、プロセッサおよび二次キャッシュメモりに対してキャッシュフラッシュ信号を送出する(ステップ561)。 That is, in FIG. 5, when performing the stop processing of the processor initially sends a cache flush signal to the processor and the secondary Kyasshumemori (step 561). フラッシュ信号を受け付けると、当該プロセッサおよび二次キャッシュメモりは、メモリ内に保持しているデータの中で、 When receiving the flush signal, the processor and the secondary Kyasshumemori, among data stored in memory,
プロセッサからの書き込みなどのために内容が更新され、主メモり内の該当アドレスに保持されている内容と不一致を生じているもの(これを“ダーティデータ”という)を、主メモり内の該当アドレスに書き込む処理(これを“掃き出し”という)を行なう(ステップ56 The content updates, such as for writing from the processor, the main relevant in memory addresses to those produced content and discrepancies held a (this is called "dirty data"), applicable in the main memory the process of writing to the address performing (this is called "sweep") (step 56
2)。 2). そして、ダーティデータの掃き出しがすべて完了すると(ステップ563)、当該プロセッサに対し停止命令を発行し(ステップ564)、当該プロセッサの停止処理が完了する。 When the sweep-out of the dirty data is completed (step 563), issues a stop instruction to the processor (step 564), stop processing of the processor is completed.

【0036】なお、上述したキャッシュメモりのフラッシュ機能を有するプロセッサとしては、例えば、米国インテル社からマイクロプロセッサ Pentium(TM)などが提供されており、フラッシュ機能については、米インテル社発行のデータシートPentium (TM) Processor Use [0036] Note that the processor having a flash function of Kyasshumemori described above, for example, a microprocessor Pentium (TM) from Intel Corporation there is provided, for the flash function, Intel issued Datasheet Pentium (TM) Processor Use
r's Manual Volume1:Pentium Processor Data Book中の5−31ページに記載がある。 r's Manual Volume1: is described in page 5-31 in the Pentium Processor Data Book.

【0037】次に、図2中のプロセッサバス監視部15 Next, the processor bus monitor unit 15 in FIG. 2
6の構成およびキーセンスルーチンの動作について図6 Figure 6, the operation of 6 configuration and key sense routine of
を用いて説明する。 It will be described with reference to.

【0038】図6は、図2中のプロセッサバス監視部の構成を示すブロック図である。 [0038] FIG. 6 is a block diagram showing a configuration of a processor bus monitoring unit in FIG. キーセンスルーチンには、フラグレジスタ156aの設定動作と同時にカウンタ156eの内容をクリアする動作を追加しておく。 The key sense routine, you add an operation to clear the contents of the at the same time counter 156e and the setting operation of the flag register 156a. 図6において、カウンタ156eは、その内容をクリアされるとすぐにカウントを開始し、カウント値がレジスタ156dに予め設定しておいた値を超えたとき、フラグレジスタ156aの内容をクリアする信号が送出される。 6, the counter 156e starts counting as soon as it is clear the contents, when the count value exceeds a value preset in the register 156d, a signal to clear the contents of the flag register 156a It is sent. これによって、キーセンスルーチンが連続して実行されている間はカウンタ156eの内容が連続してクリアされるので、フラグレジスタ156aはクリアされずに当該プロセッサがキー入力待ち状態であることを示す信号を出力し続ける。 Thereby, since while the key sense routine is performed sequentially contents of the counter 156e is cleared continuously, the flag register 156a is signal indicating that the processor without being cleared is a key input waiting state It continues to output. また、キーセンスルーチンの実行が開始されてから一定時間内にキー入力待ち状態が解消された場合には、所定の時間の後にカウンタ156eのカウント値がレジスタ156dに設定された値より大きくなってフラグレジスタ156aの内容がクリアされるため、キー入力待ち状態を示す信号は解除される。 Further, if the key input waiting state within a predetermined time after the execution of the key sense routine is started is canceled, it is greater than the value the count value of the counter 156e is set to the register 156d after a predetermined time since the content of the flag register 156a is cleared, the signal indicating the key input waiting state is canceled.

【0039】次に、図1中のプロセッサ部の他の2つの構成例を示す。 [0039] Next, the two other configurations of the processor unit in FIG.

【0040】図7は、図1中のプロセッサ部の他の構成を示すブロック図(その1)である。 [0040] Figure 7 is a block diagram illustrating another configuration of a processor unit of FIG. 1 (Part 1). 同図の例は、高クロック152の代わりにホストバスのシステムクロック信号159を利用し、低クロック発生手段151では、システムクロック信号159を分周することによって低クロックを発生させ、ROM107とは別にプロセッサバス157上にROM158を設けてプロセッサの停止処理を行なうシャットダウンルーチンなどのプログラムを格納する構成としたものである。 Examples of the figure, instead of the high clock 152 utilizing the system clock signal 159 of the host bus, the low-frequency clock generating unit 151 to generate a low-frequency clock by dividing the system clock signal 159, apart from the ROM107 it is obtained by a structure for storing a program, such as shutdown routine that performs stop processing of the processor by providing a ROM158 on the processor bus 157. これにより、 As a result,
クロック発生回路を節約して製造コストを低減させるとともに、プロセッサごとに異なるプログラムをROM1 Together reduce the manufacturing cost by saving clock generating circuit, a different program for each processor ROM1
58に格納して各々のプロセッサに固有の処理を実行させることもできる。 Stored in 58 may also execute specific processing to each processor.

【0041】図8は、図1中のプロセッサ部の他の構成を示すブロック図(その2)である。 [0041] FIG. 8 is a block diagram illustrating another configuration of a processor unit of FIG. 1 (Part 2). 同図の例は、システム状態監視部101およびシステム状態制御部10 Examples of the figure, the system state monitoring unit 101 and a system state control unit 10
2の代わりに、プロセッサバス監視部156と省電力制御部159をプロセッサバス157に接続させ、図3 Instead of 2, to connect the processor bus monitoring unit 156 the power saving control unit 159 to processor bus 157, FIG. 3
および図4に示した省電力動作を省電力制御部159において行なうようにしたものである。 And power-saving operation shown in FIG. 4 is obtained to perform the power saving control unit 159. これにより、ホストバス113を含むマルチプロセッサシステムの本体には影響を与えずに、プロセッサ部において独自に省電力制御を実行することができる。 Thus, the body of the multi-processor system including a host bus 113 without affecting, can perform its own power saving control in the processor unit.

【0042】なお、上述したプロセッサの低クロック動作状態または停止状態から、通常動作状態への復帰は、 [0042] Incidentally, the low-frequency clock operation state or stopped state of the processor described above, return to the normal operating state,
キーボードからの入力や通信ポートからの割り込みなどを契機として行われる。 It performed in response to an interrupt from the input and the communication port from the keyboard.

【0043】次に、マルチプロセッサシステム対応OS Next, a multi-processor system corresponding OS
を主体とする省電力制御システムについて説明を行う。 A description is given of the power-saving control system mainly composed of.

【0044】図9は、図1のシステムで動作するマルチプロセッサシステム対応OSの全体構成を示す図である。 [0044] Figure 9 is a diagram showing the overall configuration of a multiprocessor system compatible OS running in the system of FIG. 同図中、マルチプロセッサ対応OS201は、m個のプロセッサ154 1 〜154 mを有するマルチプロセッサシステム218上で動作する。 In the figure, multiprocessor-capable OS201 operates on a multi-processor system 218 having m processors 154 1 to 154 m. そして、OS201 Then, OS201
は、OSとしての基本機能を有するカーネル205, The kernel 205 having the basic functions of as OS,
アプリケーションソフトとの入出力を行なうアプリケーションインターフェース204,ユーザとの入出力を担当するユーザインターフェース203,プロセッサのブートアップルーチン217などの基本入出力ソフトウエアであるBIOS217,カーネル205に対しマルチプロセッサシステム218などのハードウェアを仮想化するハードウェア仮想化層213から構成される。 Application interface 204 for inputting and outputting the application software, user interface 203 responsible for input and output of the user is a basic input and output software, such as a processor boot-up routine 217 BIOS217, such as a multi-processor system 218 to the kernel 205 It comprised of hardware from the hardware virtualization layer 213 to virtualize. そして、カーネル205は、OSの資源であるn個の仮想CPU212 1 〜212 nを管理しており、上記仮想CPU212 1 〜212 nによって処理されるタスクの待ち行列であるn個のタスクキュー211 1 〜211 The kernel 205 manages the n virtual CPU 212 1 -212 n is a resource of OS, the n task queue 211 1 is a queue of tasks to be processed by the virtual CPU 212 1 -212 n ~211
nと、上記タスクキュー211 1 〜211 nに対するタスクの割当てを行うタスク割り当て部206からなる。 and n, it consists of the task allocation unit 206 for allocating the tasks for the task queue 211 1 ~211 n. また、ハードウエア仮想化層213は、上記n個の仮想C Further, the hardware virtualization layer 213, the n virtual C
PU212 1 〜212 nを実際のマルチプロセッサシステム218(図1に示したマルチプロセッサシステムに相当する)におけるm個のCPU154 1 〜154 mに対応させるCPU割り当て部214と、マルチプロセッサシステム218の省電力制御を行なう省電力制御部215 PU212 1 and CPU allocation unit 214 to correspond to the m CPU 154 1 to 154 m in the -212 n the actual multi-processor system 218 (corresponding to a multiprocessor system shown in FIG. 1), the power saving of the multi-processor system 218 power saving control unit 215 for controlling
からなる。 Consisting of.

【0045】次に、図10〜図12を用いて、図9に示したマルチプロセッサOS201による省電力制御の説明を行う。 Next, with reference to FIGS. 10 to 12, a description of the power saving control by the multiprocessor OS201 shown in FIG. マルチプロセッサ対応OS201による省電力制御は、負荷監視部209がタスクキュー211 1 Power saving control by the multiprocessor compatible OS201, the load monitoring unit 209 task queue 211 1
211 nおよびタスク割り当て部206を監視してシステムの負荷状態を判断し、これに応じてハードウエア仮想化層213内部の省電力制御部215がシステム状態監視部101およびシステム状態制御部102を制御することにより実現する。 211 monitors n and the task allocation unit 206 determines the load state of the system, the hardware virtualization layer 213 inside the power saving control unit 215 in response to this control system state monitoring unit 101 and a system state control unit 102 It is realized by.

【0046】図10は、図9のOSによるプロセッサのクロック切り替え動作の処理フローを示す図である。 [0046] Figure 10 is a diagram depicting a processing flow of the clock switching operation of a processor according to the OS of Fig. 同図中、負荷監視部209はタスクキュー211 1 〜21 In the figure, the load monitoring unit 209 task queue 211 1 to 21
nの状態をモニタして、システムの負荷が一定値より少ないことを検出する(ステップ511)。 Monitoring the state of 1 n, it detects that the system load is less than a predetermined value (step 511). そして、システムの負荷が一定値より少ない状態が一定時間以上続いたことを検出すると(ステップ512)、省電力制御部215が、システム状態監視部101に対してシステムの省電力制御を行なうべき旨の設定を行う(ステップ513)。 Then, when it is detected that the state load is less than a predetermined value the system continues longer than a predetermined time (step 512), the power saving control unit 215, that should perform the power saving control of the system to the system state monitoring unit 101 the setting of the (step 513). 以下、ステップ514,515においては、 Below, in step 514, 515,
図3中のステップ504,505と同様の処理を行う。 The same processing as steps 504, 505 in FIG.

【0047】図11は、図9のOSによる任意のCPU [0047] FIG. 11, any of the CPU by the OS 9
の停止・電源切断の処理フローを示す図である。 It is a diagram illustrating a processing flow of the stop-power off. 同図中、ステップ511〜513については図10と同一の処理を行う。 In the figure, the same processing as FIG. 10 for steps 511-513. そして、システム状態制御部102がOS Then, the system state control unit 102 OS
201に対して割り込みを発生させるなどにより、CP Interrupt, such as by generating a relative 201, CP
Uの停止処理を要求する(ステップ534)。 Requesting U stop processing (step 534). これに応じてOS201は、図5中に示したプロセッサの停止処理を行ない、停止処理が完了すると(ステップ53 OS201 in response to this, performs the stop processing of the processor shown in FIG. 5, the stop process is completed (step 53
5)、図4中のステップ536,537に示したのと同様の処理によって当該プロセッサへの電源供給を停止させる。 5), to stop supplying power to the processor by the same processing as shown in step 536 and 537 in FIG.

【0048】図12は、任意のCPUの停止処理の詳細を示す図であり、OS201のハードウエア仮想化層2 [0048] Figure 12 is a diagram showing details of the stop process of any CPU, the hardware virtualization layer 2 of OS201
13における処理を示す。 It shows the process in 13. ハードウエア仮想化層においてはOS201内部の仮想CPU212 1 〜212 nと実際のマルチプロセッサシステムにおけるCPU154 1 CPU154 in the actual multi-processor systems and virtual CPU 212 1 -212 n of the internal OS201 in hardware virtualization layer 1
〜154 mとの対応付けを行なっているため、プロセッサの停止処理を行なう場合には、CPU割り当て部20 Because doing the correspondence between to 154 m, in the case of performing the stop processing of the processor, CPU allocation section 20
4が次の動作を行う。 4 performs the following operations. すなわち図12において、プロセッサの停止要求を受け付けると、ハードウエア仮想化層213におけるCPU割り当て部214は、停止要求の対象となるCPUへの仮想CPUの割り当てを禁止する(ステップ591)。 That is, in FIG. 12, when accepting a processor stop request, CPU allocation unit 214 in the hardware virtualization layer 213 prohibits the allocation of the virtual CPU to CPU to be stop request (step 591). そして、当該CPUにおいて現在タスクが実行されているかどうかを調べ(ステップ59 Then, it is checked whether the current task is executed in the CPU (step 59
2)、実行されている場合には当該タスクの終了を待って(ステップ593)、前述したキャッシュメモリーのコヒーレンシ一致処理を行う(ステップ594)。 2) if it is running after completion of the task (step 593), it performs a coherency matching processing of the cache memory as described above (step 594). この後、当該プロセッサに対して停止命令を発行し(ステップ595)、システム状態制御部102に対して当該プロセッサの停止処理が完了したことを通知する(ステップ596)。 Thereafter, it issues a stop command to the processor (step 595), notifying that the stop processing of the processor has been completed to the system state control unit 102 (step 596).

【0049】図13および図14は、図9のOSによる他の省電力制御の動作を示すフローチャートであり、マルチプロセッサシステム全体の消費電力を常に一定値以下にするものである。 [0049] FIGS. 13 and 14 are flowcharts showing the operation of the other power saving control by the OS 9, the power consumption of the entire multiprocessor system is always to be below a certain value.

【0050】最初に、システムの複数のプロセッサを停止させて、消費電力を低減する処理について説明する。 [0050] First, stops the plurality of processors in the system, the processing will be described to reduce power consumption.
図13において、システムの省電力制御を開始すると、 13, when starting the power saving control of the system,
停止させるプロセッサの選択を行ない(ステップ60 It performs selection of the processor to be stopped (Step 60
1)、当該プロセッサの停止処理を行う(ステップ60 1), performs the stop processing of the processor (Step 60
2)。 2). さらに、当該プロセッサへの電源供給を停止してから(ステップ603)、マルチプロセッサシステム全体の消費電力を計測する(ステップ604)。 Further, the power supply to the processor from the stop (step 603), measures the power consumption of the entire multiprocessor system (step 604). そして、 And,
システムの消費電力が予め設定した設定値以下になったかどうかを判断し(ステップ605)、設定値以下でない場合には再びステップ601からの処理を繰り返し、 Determine whether the power consumption of the system is equal to or less than the setting value set in advance (step 605), repeats the process from step 601 again if not less than the set value,
システム全体の消費電力が設定値以下になるまで、あるいは動作状態にあるプロセッサが一つになるまで、順次プロセッサの停止処理を行なう。 Until the system power consumption is less than or equal to the specified value, or until the processor is in operation become one performs stop processing of the sequential processor.

【0051】次に、システムの複数のプロセッサが停止している状態から、順次プロセッサを復帰し稼動させていく処理について説明する。 Next, a state where a plurality of processors of the system is stopped, a description will be given of a process to continue by returning the sequence processor operation. 図14において、復帰制御を開始すると、まず復帰させるプロセッサの選択を行ない(ステップ611)、当該プロセッサへの電源供給を再開する(ステップ612)。 14, when starting the restoration control, performs selection of the processor which is first restored (step 611), resumes the power supply to the processor (step 612). さらに、当該プロセッサの復帰処理を行ってから(ステップ613)、システム全体の消費電力を計測する(ステップ614)。 Further, after performing the return processing of the processor (step 613), it measures the power consumption of the entire system (step 614). そして、システムの消費電力が予め定めた設定値以上になったかどうかを判断し(ステップ615)、設定値以下である場合には、再びステップ611から他のプロセッサの復帰処理を行ない、全てのプロセッサが通常動作状態になるまで、順次この復帰処理を繰り返す。 Then, to determine whether greater than or equal to the specified value the power consumption of the system is predetermined (step 615), if it is less than the set value, it performs the return processing of other processors from step 611 again, all processors There until the normal operating state, sequentially repeating the recovery process.

【0052】なお、上記図13および図14において説明した処理のうち、説明を省略した部分については、図1〜図12における相当部分と同様の処理が行われる。 [0052] Among the processes described in FIG. 13 and FIG. 14, for the omitted portion of the description, the same processing as corresponding portions in FIGS. 1 to 12 is performed.

【0053】図15は、本発明の省電力制御システムにおける電源部の一構成例を示すブロック図である。 [0053] Figure 15 is a block diagram showing an example of configuration of a power supply unit in the power saving control system of the present invention. 同図中、電源部は大容量電源部701と小容量電源部704 In the figure, the power supply unit and the high-capacity power supply unit 701 small-capacity power supply unit 704
とからなり、それぞれ整流及び平滑回路702、705 Consists of a respective rectifier and smoothing circuits 702, 705
および定電圧回路703、706から構成されている。 And and a constant voltage circuit 703, 706.
電源部切り換え制御部707は、前記図1におけるシステム状態制御部102が送出するモード切り換え信号7 Power supply unit switching control unit 707, the mode switching signal 7 system state control unit 102 in FIG. 1 is sent
08に応じて、大容量電源部701および小容量電源部704のどちらか一方を切り替えて、または、両方同時に使用して、システム電源の供給を行う。 08 depending on, by switching either the large-capacity power supply unit 701 and the small-capacity power supply unit 704, or both simultaneously used, to supply the system power.

【0054】図16は、本発明の省電力制御システムにおける電源部の他の構成例を示すブロック図である。 [0054] Figure 16 is a block diagram showing another configuration example of the power supply unit in the power saving control system of the present invention. 同図中、電源装置はn個の電源部710 1 〜710 nからなり、各電源部はそれぞれ、整流及び平滑回路714 1 In the figure, the power supply consists of n power source unit 710 1 ~710 n, each of the power supply unit rectifying and smoothing circuits 714 1 to
714 nと、定電圧回路715 1 〜715 nから構成されている。 And 714 n, and a constant voltage circuit 715 1 ~715 n. 電源容量制御部720は、前記システム状態制御部102が送出するモード切り換え信号708に応じて、上記各電源部710 1 〜710 nのうちの任意の電源部を選択して、または、全ての電源部を同時に動作させることにより、システム電源を供給する。 Power capacity control section 720, in response to the mode switching signal 708 to the system state control unit 102 sends, to select any of the power supply unit of said respective power supply sections 710 1 ~710 n, or, all of the power supply by the simultaneous operation section supplies system power.

【0055】図17は、本発明の省電力制御システムにおける電源部のさらに他の構成例を示すブロック図である。 [0055] Figure 17 is a block diagram showing still another example of configuration of a power supply unit in the power saving control system of the present invention. 同図中、CPU部a730 1 〜CPU部n730 In the figure, CPU unit A 730 1 to CPU portion n730
3と、表示制御部123およびCRT124への電源供給は、電源装置110から行われる。 3, the power supply to the display control unit 123 and CRT124 is performed from the power supply 110. システム状態監視回路733は、システムが待機状態に入ったことが検出されると、システム電源制御回路732を通じて、電源制御部731 1 ,731 2 ,....731 nおよび表示制御部132に対して電源制御信号を順に送出する。 System state monitoring circuit 733, when the system is detected to have entered the standby state, through the system power supply control circuit 732, the power supply control unit 731 1, 731 2, to .... 731 n and the display control unit 132 Te sends a power control signal in order. 電源制御部731 1 ,731 2 ,....731 nは、電源制御信号を受け取ると、それぞれの電源制御部に対応するCPU部a The power supply control unit 731 1, 731 2, .... 731 n receives the power control signal, CPU unit a corresponding to each of the power control unit
730 1 〜CPU部n730 3の停止処理が完了した後に、各CPU部a730 1 〜CPU部n730 3への電源供給を停止する。 After 730 1 stop processing to CPU unit N730 3 is completed, it stops the power supply to the CPU unit A 730 1 to CPU unit N730 3. さらに、表示制御部123は、電源制御信号を受け取ると、CRT124に対して表示データの制御を行う、あるいはCRT124に対してさらに電源制御信号を送出するなどにより、CRT124の省電力制御を行う。 Further, the display control unit 123 receives the power control signal, such as by further sends a power control signal to control the display data performed, or against CRT124 respect CRT124, performs power saving control CRT124.

【0056】次に、図18〜図23を用いて、本発明の省電力制御システムの他の実施例についての説明を行う。 Next, with reference to FIGS. 18 to 23, description will be made of another embodiment of the power-saving control system of the present invention.

【0057】図18は、本発明の省電力制御システムの他の実施例の全体構成を示すブロック図である。 [0057] Figure 18 is a block diagram showing the overall configuration of another embodiment of a power-saving control system of the present invention. 同図中、CPU -1 (103),CPU -2 (10 In the figure, CPU -1 (103), CPU -2 (10
4),......,CPU -n (105)のn個(nは自然数)のCPUは、それぞれCPU内部のクロック動作を停止する機能を有しており、システムバス801を介してI/Oバスブリッジ108,システムマネジメント部802,主メモリ106に接続されている。 4), ......, CPU of n CPU -n (105) (n is a natural number) has the function of stopping the clock operation within the CPU, respectively, via the system bus 801 I / O bus bridge 108, the system management unit 802 is connected to main memory 106. なお、本実施例では、請求項中の“状態監視手段”に相当する部分はシステムマネジメント部802に、“状態制御手段” In this embodiment, the portion corresponding to the "state monitoring unit" in the claims the system management unit 802, "state control means"
に相当する部分は各々のCPU内部に、それぞれ設けられているものとする。 A portion corresponding to the CPU within each shall be provided, respectively.

【0058】図19は、図18のシステムにおける省電力制御動作の処理フローを示す図である。 [0058] Figure 19 is a diagram depicting a processing flow of the power saving control operation in the system of FIG. 18. 以下、図18 Below, as shown in FIG. 18
のシステムの各部の動作を図19を用いて説明する。 It will be described with reference to FIG. 19 the respective parts of the system operation.

【0059】図18において、システムマネジメント部802は、前述したシステムバス801およびI/Oバス114の動作状態を監視して(ステップ830)、これら2つのバスの両方あるいはどちらか一方のバスの動作状態からバス負荷率を算出し(ステップ831)、さらに、図18のマルチプロセッサシステム全体の負荷状態に基づき、当該システムがアイドル状態に入ったか否かを判定する(ステップ832)。 [0059] In FIG. 18, the system management unit 802 monitors the operation state of the system bus 801 and I / O bus 114 as described above (step 830), operation of the two buses both or either bus calculated from the state bus load factor (step 831), further, on the basis of the load state of the entire multi-processor system of Figure 18, it is determined whether the system has entered an idle state (step 832). そして、当該システムがアイドル状態に入ったと判定した場合(ステップ8 When it is determined that the system has entered the idle state (Step 8
32=YES)、システムマネジメント部802は、当該システム全体の負荷状態に応じて、前述したn個のC 32 = YES), the system management unit 802, in accordance with the load state of the entire system, of n mentioned above C
PUのうちの任意のCPUに対して、当該CPU内部のクロック信号を停止させるクロック停止信号801 -1 For any CPU of the PU, the clock stop signal 801 -1 to stopping the clock signal of the internal the CPU
-nを送出する(ステップ833)。 delivering -n (step 833).

【0060】ここで、上述したシステムマネジメント部802は、当該システムの負荷状態を検出するために、 [0060] Here, the system management unit 802 described above, in order to detect the load state of the system,
システムバス801における単位時間当たりのトランザクション回数,システムバス801上のトランザクションの種別,トランザクションのアクセスアドレス範囲などの情報を参照する。 Number of transactions per unit time in the system bus 801, the type of transaction on the system bus 801, reference information such as the access address range of transactions. なお、これらシステムバス801 In addition, these system bus 801
上のトランザクションに関する情報の代わりに、I/O Instead of information about the transaction of the above, I / O
バス114におけるトランザクション回数や、システムバス801に接続された主メモリ106への単位時間当たりのアクセス回数、あるいは、I/Oバス114に接続されている特定の入出力装置へのアクセス状況などを監視するようにしてもよい。 And number of transactions on the bus 114, the unit number of accesses per time to the main memory 106 connected to the system bus 801, or the like to monitor access conditions to specific output devices connected to I / O bus 114 it may be.

【0061】図20は、図18のシステムで動作するマルチプロセッサシステム対応OSの全体構成を示す図であり、図9と同一構成部分については同一符号を付し、 [0061] Figure 20 is a diagram showing the overall configuration of a multiprocessor system compatible OS running in the system of FIG. 18, the same numerals are allotted to the same components as in FIG. 9,
その説明を省略する。 A description thereof will be omitted. 同図中、オペレーティングシステム201aは、m個のCPUを有するマルチプロセッサシステム218aとの組み合わせにより、以下のように動作する。 In the figure, the operating system 201a, in combination with a multiprocessor system 218a having m CPU, and operates as follows.

【0062】すなわち、オペレーティングシステム20 [0062] In other words, the operating system 20
1a中のハードウエア仮想化層213は、マルチプロセッサシステム218a中のシステムマネジメント部80 Hardware virtualization layer 213 in 1a, the system management unit 80 in the multiprocessor system 218a
2を制御するためのシステム制御部215aを具備し、 Comprising a system control unit 215a for controlling the 2,
システムマネジメント部802を介してシステムバス8 The system bus 8 via a system management unit 802
01の動作状態を監視する。 To monitor the operation state of 01. システム制御部215a The system control unit 215a
は、このシステムバス801の監視結果から検出されたマルチプロセッサシステム218aの負荷状態を、あらかじめオペレーティングシステム201a内のシステム負荷参照テーブル803(詳細については後述する)に登録されている値と比較する。 Is the load state of the multiprocessor system 218a detected from the monitoring result of the system bus 801, (for details will be described later) advance system load reference table 803 in the operating system 201a is compared with the values ​​registered in the. そして、システム制御部215aはこの比較結果に基づき、当該マルチプロセッサシステム218aの負荷状態に応じたシステムの省電力制御を行なう。 Then, the system control unit 215a, based on the comparison result, performs power saving control of the system in accordance with the load state of the multiprocessor system 218a. このとき、具体的なシステムの省電力制御としては、図18に示した各々のCPU自体に設けられている省電力機能を用いる方法、図1〜図17 At this time, the power saving control of a specific system, each method using a power saving function provided to CPU itself shown in FIG. 18, FIGS. 1 to 17
を用いて説明したように各々のCPUに外部から与えるクロック周波数を切り替える方法、任意のCPUを選択して前述したCPUの停止処理を行なった後に当該C The C a method of switching the clock frequency externally applied to each of the CPU, after select any CPU performs stop processing of the CPU described above as described with reference to
PUへのクロック起用給と電源供給を停止させる方法のうち、いずれの方法を採用してもよい。 Among the methods of stopping the clock appointed supply and power supply to the PU, it may employ any method.

【0063】なお、図20のオペレーティングシステム201aについて、任意のCPUに対する省電力処理として当該CPUへのクロック供給を停止させる機能を用いる場合には、オペレーティングシステム201aの全体的な動作に何らかの不具合が生じないように、あらかじめクロック供給を停止させるべきCPUを選択してから、タスク割当部206およびタスクキュー211 1 [0063] Note that the operating system 201a in FIG. 20, when a function of stopping the clock supply to the CPU as a power saving process for any the CPU, some trouble is caused in the overall operation of the operating system 201a as no, select the CPU to stop the advance clock supply, the task allocation unit 206 and the task queue 211 1
211 nを介して当該オペレーティングシステム201 The operating system 201 through a 211 n
aの機能に対して全く無関係なアイドルタスク804を実行させておくとよい。 Good idea to perform a completely unrelated idle task 804 against a feature of the. 以下、図21のフローチャートを用いてこの処理の説明を行う。 Hereinafter, a description of this process with reference to a flowchart of FIG. 21.

【0064】図21は、図20のOSによる省電力制御動作の処理フローを示す図である。 [0064] Figure 21 is a diagram depicting a processing flow of the power saving control operation by the OS in FIG. 同図中、システム制御部215aは、システムマネジメント部802を介してシステムバス801及び図18に示したI/Oバス1 In the figure, the system control unit 215a is, I / O bus 1 shown in the system bus 801 and 18 through the system management unit 802
14の動作を監視し、検出された2つのバスの動作状態をシステム負荷参照テーブル803の登録値と比較する(ステップ840)。 Monitors the operation of 14, the operating state of the two buses that have been detected is compared with the registered value of the system load reference table 803 (step 840). システム制御部215aは、この比較結果に基づいてマルチプロセッサシステム218a The system control unit 215a, the multi-processor system 218a based on the comparison result
がアイドル状態に入ったか否かを判定する(ステップ8 Is equal to or enters the idle state (Step 8
41)。 41). そして、マルチプロセッサシステム218aがアイドル状態に入ったと判定された場合(ステップ84 When the multiprocessor system 218a is determined to have entered the idle state (step 84
1=YES)、当該マルチプロセッサシステム218a 1 = YES), the multiprocessor system 218a
を構成する複数のCPUの中から停止させるCPUを選択し、オペレーティングシステム201a全体の動作に不都合が生じないようにアイドルタスクを与える(ステップ842)。 Configuring the selected multiple CPU stopping from the CPU, providing the idle task so as not to cause inconvenience to the operation of the entire operating system 201a (step 842). さらに、システムマネジメント部802 Furthermore, the system management unit 802
を介して、ステップ842で選択された停止させるCP Through, CP to stop selected in step 842
Uに対して、当該CPU内部の省電力機能を動作させるための信号(STPCLK#信号)を送出する(ステップ84 Against U, and it sends a signal for operating the power saving function of the internal the CPU (STPCLK # signal) (Step 84
3)。 3).

【0065】続いて、図20に示したオペレーティングシステム201aにおけるシステム負荷参照テーブル8 [0065] Subsequently, the system load reference table 8 in an operating system 201a shown in FIG. 20
03の具体例について説明する。 Specific examples of the 03 will be described.

【0066】図22は、図20中のシステム負荷参照テーブルの一例を示す図である。 [0066] Figure 22 is a diagram illustrating an example of a system load reference table in FIG. 20. 同図中、前述したシステム負荷参照テーブル803は、マルチプロセッサシステム218aにおけるBIOS-ROM107に格納されており、 In the figure, the system load reference table 803 as described above, is stored in the BIOS-ROM 107 in a multiprocessor system 218a,
BIOS-ROMアドレスマップ801に示されるように、BIOS As shown in the BIOS-ROM address map 801, BIOS
領域811とマルチプロセッサシステム218aに固有のファームウェア領域812とから構成される。 Composed of specific firmware area 812 in the region 811 and the multiprocessor system 218a. 図22 Figure 22
の例では、BIOS領域812の容量が128KBで、かつ、 In this example, and a volume of BIOS area 812 is 128KB,,
ファームウェア領域812の容量が128KBとされている場合を示している。 Size of the firmware area 812 indicates a case where there is a 128KB. システム負荷参照テーブル803 System load reference table 803
は、前述したファームウェア領域812内にあり、マルチプロセッサシステム218aにおけるシステムバス8 Is in the firmware area 812 described above, the system bus 8 in a multi-processor system 218a
01またはI/Oバス114、あるいは、主メモリ10 01 or I / O bus 114, or the main memory 10
6または特定の入出力デバイスに対するCPUからのアクセス頻度などの情報が格納される。 Information such as the access frequency from the CPU for 6 or a specific input and output devices are stored. すなわち、図22 That is, FIG. 22
に示すシステム負荷参照テーブル803では、例えば、 In the system load reference table 803 shown in, for example,
マルチプロセッサシステム218aのシステムバス80 System bus 80 of the multi-processor system 218a
1上における単位時間当たりのメモリリード回数の情報(814)や、単位時間当たりのメモリライト回数の情報(815)などを登録している。 Memory read count per unit time on the first information and (814), is registered and information of the memory write frequency per unit time (815).

【0067】この他、マルチプロセッサシステム218 [0067] In addition, a multi-processor system 218
aのシステムバス801または主メモリ106へアクセスする際のメモリアドレス範囲の上限の情報(816) The upper limit information memory address range when accessing a system bus 801 or main memory 106 (816)
や同じくメモリアドレス範囲の下限の情報(817)をさらに登録するようにしてもよい。 Ya also may further register the memory address range limit information (817). また、マルチプロセッサシステム218aにおけるI/Oバス114の動作状態を検出するための情報として、I/Oバス114上のトランンザクションがアクセスする特定のI/Oアドレス情報(818)や単位時間当たりのI/Oリード回数の情報(819)や同じく単位時間あたりのI/Oライト回数の情報(820)を登録するようにしてもよい。 Further, as information for detecting the operating state of the I / O bus 114 in a multi-processor system 218a, I / O specific I / O address information (818) to Trang stanza transfection on bus 114 to access or unit per time may be registered information of the I / O read count (819) and also the I / O write count per unit time information (820). また、マルチプロセッサシステム218aに接続された周辺機器からCPUに対する単位時間あたりの割り込み処理要求回数の情報(821)を登録するようにしてもよい。 Further, it may be from a peripheral device connected to the multiprocessor system 218a to register the interrupt processing request count information per unit time for the CPU (821).

【0068】最後に、システム負荷参照テーブル803 [0068] Finally, the system load reference table 803
の更新について説明する。 For the update description.

【0069】図23は、図20のOSによるシステム負荷参照テーブルの更新処理フローを示す図である。 [0069] Figure 23 is a diagram illustrating an update processing flow of the system load reference table according to the OS of Fig. 図1 Figure 1
8および図20に示したマルチプロセッサシステム21 Multiprocessor system 21 shown in 8 and 20
8aにおいて、システム負荷参照テーブル803は、図22に示したように当該マルチプロセッサシステム21 In 8a, system load reference table 803, the multiprocessor system 21 as shown in FIG. 22
8aに固有のファームウェアとしてBIOS-ROM107に格納されている。 Stored in the BIOS-ROM 107 as a unique firmware 8a. そこで、図20に示したオペレーティングシステム201aは、当該マルチプロセッサシステム218aの起動時に、BIOS-ROM107からシステム負荷参照テーブル803を主メモリ106上に読み出す。 Therefore, an operating system 201a shown in FIG. 20, when starting the multiprocessor system 218a, read from BIOS-ROM 107 the system loads the reference table 803 in the main memory 106.

【0070】図23において、負荷参照テーブル803 [0070] In FIG. 23, the load reference table 803
を更新する場合には、図18中のCRT111およびキーボード109を用いて、当該マルチプロセッサシステム218aのユーザとの対話形式で更新作業を行なう。 The when updating, using CRT111 and keyboard 109 in FIG. 18, for updating work interactively with the user of the multi-processor system 218a.
すなわち、ユーザとの対話処理を通じ、オペレーティングシステム以外のアプリケーションプログラム(負荷プログラム)を全て停止する(ステップ850)。 That is, through dialogue with the user, and stops all operating system other than the application program (Load Program) (step 850). その後、負荷プログラムが全て停止して、マルチプロセッサシステム218aがアイドル状態に入ったことを確認してから(ステップ851=YES)、一定時間の間、システムマネジメント部802を通じてシステムバス80 Then, stop load programs are all (step 851 = YES) Make sure that the multiprocessor system 218a has entered the idle state, for a predetermined time, the system bus 80 through the system management unit 802
1及びI/Oバス114の動作状態を監視する(ステップ852)。 1 and monitoring the operating state of the I / O bus 114 (step 852). そしてさらに、2つのバスの監視結果から各々のバスにおける単位時間あたりの当該バスの負荷状態を算出し、これに基づいてメモリ上のシステム負荷参照テーブル803への登録パラメータを作成する(ステップ853)。 And further calculates the load condition of the bus per unit time in each of the bus two bus monitoring results, to create a registration parameters to the system load reference table 803 in the memory based on this (step 853) . このようにして得られたシステム負荷参照テーブル803をBIOS-ROM107におけるファームウェア内のテーブルに書き込む(ステップ854)。 It writes this way the system load reference table 803 obtained in the table in the firmware in the BIOS-ROM 107 (step 854). このとき、BIOS-ROM107のファームウェア部分については、例えばEEPROM(電気的消去可能なROM)などの書き替え可能なデバイスで構成すればよい。 At this time, the firmware portion of the BIOS-ROM 107, for example, may be composed of a rewritable device such as EEPROM (electrically erasable ROM).

【0071】 [0071]

【発明の効果】以上詳しく説明したように、本発明の省電力制御システムによれば、少なくとも二以上のCPU As described above in detail, according to the present invention, according to the power-saving control system of the present invention, at least two or more CPU
を備えるマルチプロセッサシステムにおいて、システムの動作状態を常に検知する状態監視手段と、前記状態監視手段に検知されるシステムの動作状態が所定の境界条件を越えて変化したとき、指定されたCPUについて状態遷移制御(CPUの動作状態を通常状態から待機状態に遷移させる省電力制御と、CPUの動作状態を待機状態から通常状態に遷移させる復帰制御のいずれか)を行う状態制御手段とを具備する構成としたことにより、マルチプロセッサシステムの運用状況などに応じて同時に動作するCPUの個数を切り替えながら、最適な消費電力での運用を維持することができるという効果が得られる。 In a multiprocessor system and a status monitoring means for always detecting the operating state of the system, when the operating state of the system to be detected in said state monitoring unit has changed beyond a predetermined boundary condition, the state for the specified CPU structure comprising transition control and a state control means for (a power-saving control for shifting the operating status of the CPU from the normal state to the standby state, any of the control return that causes the operating state of the CPU from the standby state to the normal state) by the the, while switching the number of CPU operating simultaneously depending on, for example, the operation status of the multiprocessor system, there is an advantage that it is possible to maintain the operation at optimum power consumption.

【0072】そして、前記状態制御手段は、前記状態遷移制御を各々のCPUごとに順次行い、特に前記省電力制御に際しては、システム全体における消費電力があらかじめ定めた最小電力より小さくなるまで、あるいは、 [0072] Then, the state control unit performs sequentially the state transition control for each respective CPU, is when in particular the power saving control, to the power consumption in the entire system is smaller than the minimum power determined in advance or,
通常状態にあるCPUがひとつとなるまで、繰り返し前記省電力制御を行うことにより、マルチプロセッサシステムによる消費電力の限界値をあらかじめ設定して、より効率的な省電力化を図るとともに消費電力を最小限に抑えることができるという効果が得られる。 Minimum to CPU becomes one in the normal state, by performing repeatedly the power saving control, it sets the limit value of power consumption by the multiprocessor system in advance, the power consumption while achieving a more efficient power saving the effect is obtained that can be kept to a limit.

【0073】また、前記省電力制御の開始条件を、システムの動作状態が前記境界条件の規定値を下回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を下回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段が入力待ち状態にあることを前記状態監視手段が検知したとき、などのように定めるとともに、前記復帰制御の開始条件を、システムの動作状態が前記境界条件の規定値を上回っている状態を前記状態監視手段が検知したとき、システムの動作状態が前記境界条件の規定値を上回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、指定された入力手段への入力操作があったことを前記状態監視手段が検知した [0073] Further, defining the start condition of the power saving control, when the operating state of the system was a state that is below the prescribed value of the boundary condition detecting said state monitoring means, the operating state of the system of the boundary condition when it is detected that the state monitoring means a state drops below the value has continued for a certain time or more, when the specified input means said status monitoring means that it is in the input standby state is detected, such as together define a start condition of said return control, when the operating state of the system was a state that is greater than the specified value of the boundary condition is detected said condition monitoring means, the operating state of the system exceeds a specified value of the boundary condition when it is detected that the state monitoring means which state is continued for a certain time or longer, the condition monitoring means that there is an input operation to the specified input unit detects き、などのように定めることにより、演算処理などによる負荷が比較的少ないアイドリング状態のCPUを特定して、選択的に省電力制御の対象とすることができるという効果が得られる。 Can, by determining, such as, calculation processing load to identify the relatively small idling CPU due, the effect is obtained that can be subjected to selective power saving control.

【0074】また、前記状態制御手段による具体的な状態遷移制御として、前記省電力制御ではCPU内に設けられたクロック停止手段を用いて当該CPUの動作を休止させる一方、前記復帰制御では当該CPUの動作を再開させる、前記省電力制御ではCPUに供給するクロック周波数を通常状態用より低い省電力用周波数に切り替える一方、前記復帰制御では前記クロック周波数を通常状態用の周波数に切り替える、前記省電力制御ではCPUへの電源供給を遮断して当該CPUを停止させる一方、前記復帰制御では当該CPUへの電源供給を再開して当該CPUを再起動させる、などの処理を行うようにしたことにより、同時に動作するCPUの個数に応じてマルチプロセッサシステム全体の消費電力を低減させることができるという [0074] As a specific state transition control by the state control unit, while halting the operation of the CPU the Ministry in power control by using a clock stop means provided in the CPU, the CPU is in said return control to resume operation, the Ministry of the power control while switching the clock frequency supplied to the CPU to a low power-saving frequencies than for the normal state, the in return control to switch the clock frequency to the frequency for the normal state, the power saving while shut off the power supply to the CPU stops the CPU in control, by the in return control to resume supply of power to the CPU to restart the CPU, and to perform processing such as, that it is possible to reduce the power consumption of the entire multiprocessor system according to the number of CPU operating simultaneously 果が得られる。 Results can be obtained.

【0075】また、前記状態監視手段による具体的な検知処理として、前記境界条件の規定値を、システムの構成要素間でやり取りされる信号を中継するバス(システムバスまたはプロセッサバスおよびI/Oバスのうちの少なくともひとつ)の負荷状態を表す特定の値とし、 [0075] Further, as a specific detection processing by the state monitoring means, said prescribed value of the boundary condition, the bus (system bus or processor bus and I / O bus for relaying signals exchanged between the components of the system a particular value representing the load state of at least one) of,
現時点におけるバスの負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、システム全体におけるアプリケーション実行の負荷状態を表す特定の値とし、現時点におけるアプリケーション実行の負荷状態をシステムの動作状態として検知する、前記境界条件の規定値を、アプリケーションの機能を実現させるタスクまたはジョブを各々のCPUに分配するためのタスク・キューまたはジョブ・キューの状態および前記タスクまたはジョブの実行順序を制御するスケジューラの状態であるスケジューリング状態を表す特定の値とし、 Detecting the load state of the bus at the present time as the operating state of the system, the specified value of the boundary conditions, specific to a value, the operation state of the load state system application execution at the present time represents the load state of the application execution in the whole system detected as the specified value of the boundary conditions, to control the execution order of the state and the task or job task queue or job queue for distributing the task or job realizing functions of the application to each of the CPU a particular value representing the scheduling state is the state of the scheduler,
現時点におけるスケジューリング状態をシステムの動作状態として検知する、などの処理を行うようにしたことにより、実際に稼動している個々のマルチプロセッサシステムの特徴に合わせて最適な省電力制御を行うことができるという効果が得られる。 Detecting a scheduling state at the present time as the operating conditions of the system, by which to perform the process such as, it is possible to perform optimum power saving control in accordance with the features of the individual multiprocessor system actually running the effect is obtained that.

【0076】そしてさらに、前記状態監視手段および前記状態制御手段を、複数のCPUを用いたアプリケーション実行に必要なタスク・スレッドの生成および分配とスケジューリング制御とを行うマルチプロセッサ対応のオペレーティングシステムの内部に具備するとともに、 [0076] and further, the condition monitoring means and the state control unit, in the interior of the multiprocessor-capable operating system that performs the generation and distribution and scheduling control of the task threads required by the application execution using multiple CPU with comprising,
あらかじめ前記境界条件の規定値を登録しておくためのシステム負荷参照テーブルをファームウェアに具備し、 Comprising a system load reference table for beforehand registering the prescribed value of the boundary conditions in the firmware,
前記境界条件の規定値の登録または更新を行う際、前記システム負荷参照テーブルを前記ファームウェアからメモリ上に読み出し、システムの動作状態に応じてメモリ上の当該テーブル中に登録された各種の設定値を更新した後、新たに得られた当該テーブルを前記ファームウェアに書き込んだ上で、前記状態制御手段によるCPUの省電力制御に際して、システムの全体的な制御に影響を与えることのないアイドルスレッドを当該CPUに実行させるようにしたことにより、オペレーティングシステムを介して各々のCPU自体が有する省電力機能を利用することでハードウェア構成に依存しない省電力制御を行うとともに、マルチプロセッサシステムのアイドリング状態を前記システム負荷参照テーブルに定義しておくことでシステム構 When performing registration or update the specified value of the boundary condition, reads out the system load reference table in the memory from the firmware, the various setting values ​​registered in the table in memory according to the operation state of the system after updating, the newly obtained this table on written in the firmware, the state when the power saving control of the CPU by the control means, overall the CPU without idle threads of affecting the control of the system the system by which is adapted to execute, performs power saving control which does not depend on the hardware configuration by utilizing the power saving function of the respective CPU itself via the operating system, the idling state of the multiprocessor system system configuration by to be defined in the load reference table に変更があってもそれに応じて柔軟な省電力制御を行うことができるという効果が得られる。 There is an advantage that it is possible to perform a flexible power saving control accordingly even if changed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の省電力制御システムの一実施例の全体構成を示すブロック図である。 1 is a block diagram showing the overall configuration of an embodiment of a power-saving control system of the present invention.

【図2】図1中のプロセッサ部の構成を示すブロック図である。 2 is a block diagram showing a configuration of a processor unit in FIG.

【図3】図2中のプロセッサにおけるクロック切り替えの処理フローを示す図である。 3 is a diagram illustrating a processing flow of clock switching in the processor in FIG.

【図4】図2中のプロセッサの停止・電源切断の処理フローを示す図である。 4 is a diagram illustrating a processing flow of stopping and power down of the processor in FIG.

【図5】CPUの停止処理の詳細を示す図である。 5 is a diagram showing details of a stop process of the CPU.

【図6】図2中のプロセッサバス監視部の構成を示すブロック図である。 6 is a block diagram showing a configuration of a processor bus monitoring unit in FIG.

【図7】図1中のプロセッサ部の他の構成を示すブロック図(その1)である。 FIG. 7 is a block diagram illustrating another configuration of a processor unit of FIG. 1; FIG.

【図8】図1中のプロセッサ部の他の構成を示すブロック図(その2)である。 A 8 is a block diagram illustrating another configuration of a processor unit of FIG. 1 (Part 2).

【図9】図1のシステムで動作するマルチプロセッサシステム対応OSの全体構成を示す図である。 9 is a diagram showing the overall configuration of a multiprocessor system compatible OS running in the system of FIG.

【図10】図9のOSによるプロセッサのクロック切り替え動作の処理フローを示す図である。 It is a diagram depicting a processing flow of the clock switching operation of a processor according to the OS of FIG. 10 FIG.

【図11】図9のOSによる任意のCPUの停止・電源切断の処理フローを示す図である。 11 is a diagram illustrating a processing flow of stopping and power down any CPU by the OS in FIG.

【図12】任意のCPUの停止処理の詳細を示す図である。 12 is a diagram showing details of a stop process of any CPU.

【図13】図9のOSによる他の省電力制御の動作を示すフローチャート(その1)である。 13 is a flowchart showing the operation of the other power saving control by the OS in FIG. 9 (Part 1).

【図14】図9のOSによる他の省電力制御の動作を示すフローチャート(その2)である。 14 is a flowchart showing the operation of the other power saving control by the OS in FIG. 9 (Part 2).

【図15】本発明の省電力制御システムにおける電源部の一構成例を示すブロック図である。 It is a block diagram showing an example of configuration of a power supply unit in the power saving control system of the present invention; FIG.

【図16】本発明の省電力制御システムにおける電源部の他の構成例を示すブロック図である。 16 is a block diagram showing another configuration example of the power supply unit in the power saving control system of the present invention.

【図17】本発明の省電力制御システムにおける電源部のさらに他の構成例を示すブロック図である。 17 is a block diagram showing still another example of configuration of a power supply unit in the power saving control system of the present invention.

【図18】本発明の省電力制御システムの他の実施例の全体構成を示すブロック図である。 18 is a block diagram showing the overall configuration of another embodiment of a power-saving control system of the present invention.

【図19】図18のシステムにおける省電力制御動作の処理フローを示す図である。 19 is a diagram showing a processing flow of the power saving control operation in the system of FIG. 18.

【図20】図18のシステムで動作するマルチプロセッサシステム対応OSの全体構成を示す図である。 20 is a diagram showing the overall configuration of a multiprocessor system compatible OS running in the system of FIG. 18.

【図21】図20のOSによる省電力制御動作の処理フローを示す図である。 21 is a diagram showing a processing flow of the power saving control operation by the OS in FIG.

【図22】図20中のシステム負荷参照テーブルの一例を示す図である。 22 is a diagram showing an example of a system load reference table in FIG. 20.

【図23】図20のOSによるシステム負荷参照テーブルの更新処理フローを示す図である。 23 is a diagram illustrating an update processing flow of the system load reference table according to the OS of Fig.

【図24】従来の省電力制御システムの一例を示すブロック図である。 FIG. 24 is a block diagram showing an example of a conventional power-saving control system.

【図25】従来のマルチプロセッサシステムにおける電源供給方式の一例を示すブロック図である。 FIG. 25 is a block diagram showing an example of a power supply system in a conventional multiprocessor system.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 システム状態監視部 102 システム状態制御部 103,104,105 プロセッサ部 106 主メモり 107 ROM 109 キーボード 110 電源装置 113 ホストバス 151 低クロック 152 高クロック 153 クロック切り換え手段 154 プロセッサ 155 電源制御部 156 プロセッサバス監視部 157 プロセッサバス 158 ROM 202 シェル 203 ユーザインターフェース 204 アプリケーションインターフェース 205 カーネル 206 タスク割り当て部 207 負荷監視部 208 メモり管理部 211 1 ,211 2 ,211 nタスクキュー 212 1 ,212 2 ,212 n仮想CPU 213 ハードウエア仮想化層 215 省電力制御部 801 システムバス 802 システムマネジメント部 803 システ 101 system status monitoring unit 102 the system state control unit 103, 104, 105, the processor unit 106 main memory 107 ROM 109 keyboard 110 power supply 113 host bus 151 low clock 152 high clock 153 clock switching means 154 Processor 155 power control unit 156 processor bus monitoring unit 157 processor bus 158 ROM 202 shell 203 user interface 204 application interface 205 kernel 206 task allocation unit 207 load monitoring unit 208 memory management unit 211 1, 211 2, 211 n task queue 212 1, 212 2, 212 n virtual CPU 213 hardware virtualization layer 215 power saving control unit 801 system bus 802 system Management 803 system ム負荷参照テーブル No-load reference table

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 G06F 15/16 460 Z (72)発明者 原 敦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所システム開発研究所内 (72)発明者 小倉 敏彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所システム開発研究所内 (72)発明者 岡澤 宏一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所システム開発研究所内 (72)発明者 大枝 高 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所システム開発研究所内 (72)発明者 佐野 真 茨城県ひたちなか市稲田1410番地 株式会 社日立製作所マルチメディアシステム事業 部内 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol Agency in the docket number FI technology display location G06F 15/16 460 Z (72) inventor Atsushi Hara Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address shares company Hitachi systems development Laboratory in (72) inventor Toshihiko Kokura Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address Co., Ltd., Hitachi systems development Laboratory in (72) inventor Okazawa Koichi Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address Co., Ltd., Hitachi systems development Laboratory in (72) inventor boughs high Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address Co., Ltd., Hitachi systems development Laboratory in (72) inventor Shin Sano Hitachinaka City, Ibaraki Prefecture Inada 1410 address stock Company, Hitachi multimedia system business portion

Claims (24)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 少なくとも二以上のCPUを備えるマルチプロセッサシステムにおいて、 システムの動作状態を常に検知する状態監視手段と、 前記状態監視手段に検知されるシステムの動作状態が所定の境界条件を越えて変化したとき、指定されたCPU 1. A multiprocessor system comprising at least two or more CPU, a condition monitoring means for always detecting the operating state of the system, the operating state of the system is detected in said state monitoring means exceeds a predetermined boundary condition when it changes, the designated CPU
    について状態遷移制御を行う状態制御手段とを具備することを特徴とする省電力制御システム。 Saving control system characterized by comprising a state control means for performing a state transition control for.
  2. 【請求項2】 前記状態遷移制御を、CPUの動作状態を通常状態から待機状態に遷移させる省電力制御と、C The method according to claim 2, wherein the state transition control, the power saving control for shifting the operating status of the CPU from the normal state to the standby state, C
    PUの動作状態を待機状態から通常状態に遷移させる復帰制御のいずれかとすることを特徴とする請求項1記載の省電力制御システム。 Power-saving control system of claim 1, wherein that the operating state of the PU from the standby state and one of the return control to transition to the normal state.
  3. 【請求項3】 前記状態制御手段は、前記状態遷移制御を各々のCPUごとに順次行うことを特徴とする請求項2記載の省電力制御システム。 Wherein said state control means, power-saving control system of claim 2, wherein the sequential be performed for each CPU of each of said state transition control.
  4. 【請求項4】 前記状態制御手段は、システム全体における消費電力があらかじめ定めた最小電力より小さくなるまで前記省電力制御を行うことを特徴とする請求項3 Wherein said state control means, according to claim 3, characterized in that said power saving control to the power consumption in the entire system is smaller than the minimum power predetermined
    記載の省電力制御システム。 Power saving control system according.
  5. 【請求項5】 前記状態制御手段は、通常状態にあるC Wherein said state control means, C in the normal state
    PUがひとつとなるまで前記省電力制御を行うことを特徴とする請求項3記載の省電力制御システム。 Power-saving control system of claim 3, wherein the performing the power saving control until PU becomes one.
  6. 【請求項6】 前記状態制御手段は、システムの動作状態が前記境界条件の規定値を下回っている状態を前記状態監視手段が検知したとき、前記省電力制御を開始することを特徴とする請求項2〜5のいずれか一項記載の省電力制御システム。 Wherein said state control means, when a state in which the operating state of the system is below the specified value of the boundary conditions the state monitoring means detects, claims, characterized in that to start the power saving control power saving control system according to any one claim of claim 2-5.
  7. 【請求項7】 前記状態制御手段は、システムの動作状態が前記境界条件の規定値を上回っている状態を前記状態監視手段が検知したとき、前記復帰制御を開始することを特徴とする請求項2〜5のいずれか一項記載の省電力制御システム。 Wherein said state control means, when a state in which the operating state of the system is greater than the specified value of the boundary conditions the state monitoring means detects, claims, characterized in that initiating the return control 2-5 saving control system according to one of.
  8. 【請求項8】 前記状態制御手段は、システムの動作状態が前記境界条件の規定値を下回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、前記省電力制御を開始することを特徴とする請求項2〜5のいずれか一項記載の省電力制御システム。 Wherein said state control means, when the operating state of the system was that detects said state monitoring means a state in which a prescribed value below the said boundary condition is continued for a certain time or longer, the power saving control power saving control system of any one of claims 2-5, characterized in that the start.
  9. 【請求項9】 前記状態制御手段は、システムの動作状態が前記境界条件の規定値を上回った状態が一定時間以上継続していることを前記状態監視手段が検知したとき、前記復帰制御を開始することを特徴とする請求項2 Wherein said state control means, when the operating state of the system was that the state exceeds the specified value of the boundary condition is continued for a certain time or longer detects said state monitoring means, starting the return control claim 2, characterized in that
    〜5のいずれか一項記載の省電力制御システム。 5 saving control system according to one of.
  10. 【請求項10】 前記状態制御手段は、指定された入力手段が入力待ち状態にあることを前記状態監視手段が検知したとき、前記省電力制御を開始することを特徴とする請求項2〜5のいずれか一項記載の省電力制御システム。 Wherein said state control means, when said state monitoring means that the specified input means is in the input standby state is detected, claims 2 to 5, characterized in that to start the power saving control power saving control system according to one of.
  11. 【請求項11】 前記状態制御手段は、指定された入力手段への入力操作があったことを前記状態監視手段が検知したとき、前記復帰制御を開始することを特徴とする請求項2〜5のいずれか一項記載の省電力制御システム。 Wherein said state control means, when said state monitoring means that there is an input operation to the specified input unit detects, claims 2 to 5, characterized in that initiating the return control power saving control system according to one of.
  12. 【請求項12】 前記省電力制御ではCPU内に設けられたクロック停止手段を用いて当該CPUの動作を休止させる一方、前記復帰制御では当該CPUの動作を再開させることを特徴とする請求項2〜8のいずれか一項記載の省電力制御システム。 12. The method of claim in the power saving control whereas halting the operation of the CPU using a clock stop means provided in the CPU, in the restoration control is characterized in that to resume the operation of the CPU 2 8 power saving control system according to one of.
  13. 【請求項13】 前記省電力制御ではCPUに供給するクロック周波数を通常状態用より低い省電力用周波数に切り替える一方、前記復帰制御では前記クロック周波数を通常状態用の周波数に切り替えることを特徴とする請求項2〜8のいずれか一項記載の省電力制御システム。 13. While switching the clock frequency to be supplied to the CPU in the power saving control in a low power-saving frequencies than for the normal state, the in return control and switches the clock frequency to the frequency for the normal state power saving control system of any one of claims 2-8.
  14. 【請求項14】 前記省電力制御ではCPUへの電源供給を遮断して当該CPUを停止させる一方、前記復帰制御では当該CPUへの電源供給を再開して当該CPUを再起動させることを特徴とする請求項2〜8のいずれか一項記載の省電力制御システム。 14. While stopping the CPU to interrupt the power supply to the CPU by the power saving control, in the return control is a feature that is restarted the CPU to resume power supply to the CPU power saving control system of any one of claims 2-8 for.
  15. 【請求項15】 前記境界条件の規定値を、システムの構成要素間でやり取りされる信号を中継するバスの負荷状態を表す特定の値とし、 前記状態監視手段は、現時点におけるバスの負荷状態をシステムの動作状態として検知することを特徴とする請求項1〜14のいずれか一項記載の省電力制御システム。 The 15. prescribed value of the boundary conditions, and the specific value representing the load state of the bus for relaying signals exchanged between the components of the system, the status monitoring means, the load state of the bus at the present time power saving control system of any one of claims 1 to 14, characterized in that to detect the operating state of the system.
  16. 【請求項16】 前記バスは、システムバスまたはプロセッサバスおよびI/Oバスのうちの少なくともひとつであることを特徴とする請求項15記載の省電力制御システム。 16. The bus power-saving control system of claim 15, wherein the at least one of the system bus or processor bus and the I / O bus.
  17. 【請求項17】 前記境界条件の規定値を、システム全体におけるアプリケーション実行の負荷状態を表す特定の値とし、 前記状態監視手段は、現時点におけるアプリケーション実行の負荷状態をシステムの動作状態として検知することを特徴とする請求項1〜14のいずれか一項記載の省電力制御システム。 The 17. prescribed value of the boundary conditions, and the specific value representing the load state of the application execution in the whole system, the condition monitoring means is to detect the load state of the application execution at the present time as the operating state of the system power saving control system of any one of claims 1 to 14, characterized in.
  18. 【請求項18】 前記境界条件の規定値を、アプリケーションの機能を実現させるタスクまたはジョブを各々のCPUに分配するためのタスク・キューまたはジョブ・ 18. The specified value of the boundary condition, the task queue or job to distribute the task or job to each of the CPU to implement the functions of the application
    キューの状態および前記タスクまたはジョブの実行順序を制御するスケジューラの状態であるスケジューリング状態を表す特定の値とし、 前記状態監視手段は、現時点におけるスケジューリング状態をシステムの動作状態として検知することを特徴とする請求項1〜14のいずれか一項記載の省電力制御システム。 A particular value representing the scheduling state is a state of a scheduler for controlling the execution order of the queue status and the task or job, the status monitoring means, and characterized by detecting a scheduling state at the present time as the operating state of the system power saving control system of any one of claims 1 to 14.
  19. 【請求項19】 前記状態監視手段および前記状態制御手段を、複数のCPUを用いたアプリケーション実行に必要なタスク・スレッドの生成および分配とスケジューリング制御とを行うマルチプロセッサ対応のオペレーティングシステムの内部に具備する構成としたことを特徴とする請求項1〜18のいずれか一項記載の省電力制御システム。 Comprising a method according to claim 15, wherein the state monitoring means and the state control unit, in the interior of the multiprocessor-capable operating system that performs the generation and distribution and scheduling control of the task threads required by the application execution using multiple CPU power saving control system of any one of claims 1 to 18, characterized in that a configuration in which.
  20. 【請求項20】 あらかじめ前記境界条件の規定値を登録しておくためのシステム負荷参照テーブルをファームウェアに具備する構成としたことを特徴とする請求項1 20. The method of claim 1, characterized in that the system load reference table has a configuration which includes the firmware for you to register a specified value of the boundary condition
    9記載の省電力制御システム。 9 power-saving control system according.
  21. 【請求項21】 前記境界条件の規定値の登録または更新を行う際、前記システム負荷参照テーブルを前記ファームウェアからメモリ上に読み出し、システムの動作状態に応じてメモリ上の当該テーブル中に登録された各種の設定値を更新した後、新たに得られた当該テーブルを前記ファームウェアに書き込むことを特徴とする請求項20記載の省電力制御システム。 21. When performing the registration or update of the specified value of the boundary condition, reads out the system load reference table in the memory from the firmware, which is registered in the table in memory according to the operation state of the system after updating the various setting values, power-saving control system of claim 20, wherein the writing newly obtained this table to the firmware.
  22. 【請求項22】 前記システム負荷参照テーブルには、 The method according to claim 22, wherein the system load reference table,
    システム中のバスにおける単位時間当たりのメモリアクセストランザクションの回数を表す情報,メモリリードトランザクションの回数を表す情報,単位時間当たりのメモリライトトランザクションの回数を表す情報,I/ Information representing the number of memory accesses transactions per unit time in the bus in the system, information representing the information representing the number of memory read transaction, the number of memory write transactions per unit time, I /
    Oアクセストランザクションの回数を表す情報のうちの少なくともひとつを登録させておくことを特徴とする請求項20または21記載の省電力制御システム。 O access transaction power-saving control system of claim 20 or 21, wherein the number is registered at least one of information indicating a wherein the keep.
  23. 【請求項23】 前記システム負荷参照テーブルには、 The method according to claim 23, wherein the system load reference table,
    システム中のバスにおける単位時間内のメモリアクセスアドレス範囲を表す情報,I/Oアクセスアドレス範囲を表す情報のいずれかまたは両方を登録させておくことを特徴とする請求項20または21記載の省電力制御システム。 Information indicating the memory access address ranges within a unit time in the bus in the system, the power saving according to claim 20 or 21 wherein the allowed to register one or both of information indicating the I / O access address range control system.
  24. 【請求項24】 前記状態制御手段によるCPUの省電力制御に際して、システムの全体的な制御に影響を与えることのないアイドルスレッドを当該CPUに実行させることを特徴とする請求項19記載の省電力制御システム。 In the power saving control of the CPU according to claim 24, wherein said state control means, the power saving according to claim 19, wherein the free idle threads of affecting the overall control of the system, characterized in that to be executed by the CPU control system.
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Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249167B1 (en) 1997-07-03 2001-06-19 Seiko Epson Corporation Semiconductor integrated circuit, semiconductor device, and electronic equipment comprising the same
US6826702B1 (en) 1999-09-28 2004-11-30 Nec Corporation Method and apparatus for reducing power consumption of a CPU in a radio set by adaptively adjusting CPU clock frequency according to CPU load
US6928566B2 (en) 2001-01-18 2005-08-09 Renesas Technology Corp. Multiprocessor system controlling frequency of clock input to processor according to ratio of processing times of processors, and method thereof
WO2006117950A1 (en) * 2005-04-27 2006-11-09 Matsushita Electric Industrial Co., Ltd. Power controller in information processor
US7373269B2 (en) 2004-11-19 2008-05-13 International Business Machines Corporation Processor power consumption control
JP2008129846A (en) * 2006-11-21 2008-06-05 Nippon Telegr & Teleph Corp <Ntt> Data processor, data processing method, and program
WO2009047853A1 (en) * 2007-10-11 2009-04-16 Fujitsu Limited Information processor, operation control method, and operation control program
JP2009223687A (en) * 2008-03-17 2009-10-01 Nec Corp Information processing system and control method thereof
JP2009251693A (en) * 2008-04-01 2009-10-29 Nec Corp Information processing system, information processor, power supply control method, and program
JP2010097257A (en) * 2008-10-14 2010-04-30 Nec Corp Processor control system, method, and program
JP2010160801A (en) * 2004-05-05 2010-07-22 Qualcomm Inc Dynamic voltage scaling system
US7770176B2 (en) 2004-09-30 2010-08-03 Kabushiki Kaisha Toshiba Multiprocessor computer and program
JP2010282585A (en) * 2009-06-08 2010-12-16 Fujitsu Ltd Power management circuit, power management method and power management program
US7870241B2 (en) 2002-11-27 2011-01-11 International Business Machines Corporation Automated power control policies based on application-specific redundancy characteristics
US7900081B2 (en) 2006-07-28 2011-03-01 Denso Corporation Microcomputer and control system having the same
JP2011103109A (en) * 2009-11-12 2011-05-26 Toyota Motor Corp Multiprocessor system
WO2011111230A1 (en) * 2010-03-12 2011-09-15 富士通株式会社 Multicore processor system, power control method, and power control program
US8214679B2 (en) 2009-05-21 2012-07-03 Kabushiki Kaisha Toshiba Multi-core processor system with thread queue based power management
WO2013001576A1 (en) * 2011-06-29 2013-01-03 Nec Corporation Multiprocessor system and method of saving energy therein
JP2013513891A (en) * 2009-12-16 2013-04-22 クアルコム,インコーポレイテッド System and method for controlling a central processing unit power based on workload parallelism estimated
JP2013532855A (en) * 2010-07-13 2013-08-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Dynamic enable or disable simd units in the graphics processor
JP2013239199A (en) * 2005-09-30 2013-11-28 Synopsys Inc Scheduling in multi-core architecture
JP2013250962A (en) * 2012-05-01 2013-12-12 Semiconductor Energy Lab Co Ltd Semiconductor device
US8650426B2 (en) 2009-12-16 2014-02-11 Qualcomm Incorporated System and method for controlling central processing unit power in a virtualized system
US8689037B2 (en) 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
US8909962B2 (en) 2009-12-16 2014-12-09 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
JP2015060345A (en) * 2013-09-18 2015-03-30 日本電気株式会社 Information processing apparatus controlling consumption power, power controlling method, and program therefor
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9128705B2 (en) 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US9311102B2 (en) 2010-07-13 2016-04-12 Advanced Micro Devices, Inc. Dynamic control of SIMDs
US9395777B2 (en) 2012-09-27 2016-07-19 Samsung Electronics Co., Ltd. System-on-chip with capability for controlling power supply according to data transaction and method of operating the same

Cited By (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249167B1 (en) 1997-07-03 2001-06-19 Seiko Epson Corporation Semiconductor integrated circuit, semiconductor device, and electronic equipment comprising the same
US6826702B1 (en) 1999-09-28 2004-11-30 Nec Corporation Method and apparatus for reducing power consumption of a CPU in a radio set by adaptively adjusting CPU clock frequency according to CPU load
US6928566B2 (en) 2001-01-18 2005-08-09 Renesas Technology Corp. Multiprocessor system controlling frequency of clock input to processor according to ratio of processing times of processors, and method thereof
US7870241B2 (en) 2002-11-27 2011-01-11 International Business Machines Corporation Automated power control policies based on application-specific redundancy characteristics
JP2010160801A (en) * 2004-05-05 2010-07-22 Qualcomm Inc Dynamic voltage scaling system
US7770176B2 (en) 2004-09-30 2010-08-03 Kabushiki Kaisha Toshiba Multiprocessor computer and program
US7373269B2 (en) 2004-11-19 2008-05-13 International Business Machines Corporation Processor power consumption control
WO2006117950A1 (en) * 2005-04-27 2006-11-09 Matsushita Electric Industrial Co., Ltd. Power controller in information processor
US8156348B2 (en) 2005-04-27 2012-04-10 Panasonic Corporation Power controller in information processor
JP4838240B2 (en) * 2005-04-27 2011-12-14 パナソニック株式会社 The power control apparatus in an information processing apparatus
US9442886B2 (en) 2005-09-30 2016-09-13 Synopsys, Inc. Scheduling in a multicore architecture
US9286262B2 (en) 2005-09-30 2016-03-15 Synopsys, Inc. Scheduling in a multicore architecture
JP2013239199A (en) * 2005-09-30 2013-11-28 Synopsys Inc Scheduling in multi-core architecture
US7900081B2 (en) 2006-07-28 2011-03-01 Denso Corporation Microcomputer and control system having the same
JP2008129846A (en) * 2006-11-21 2008-06-05 Nippon Telegr & Teleph Corp <Ntt> Data processor, data processing method, and program
WO2009047853A1 (en) * 2007-10-11 2009-04-16 Fujitsu Limited Information processor, operation control method, and operation control program
US8171320B2 (en) 2007-10-11 2012-05-01 Fujitsu Limited Information processing apparatus, operation control method and operation control program storage medium
KR101149838B1 (en) * 2007-10-11 2012-05-25 후지쯔 가부시끼가이샤 Information processor, operation control method, and computer readable storage medium storing operation control program
JP2009223687A (en) * 2008-03-17 2009-10-01 Nec Corp Information processing system and control method thereof
JP2009251693A (en) * 2008-04-01 2009-10-29 Nec Corp Information processing system, information processor, power supply control method, and program
JP2010097257A (en) * 2008-10-14 2010-04-30 Nec Corp Processor control system, method, and program
US8214679B2 (en) 2009-05-21 2012-07-03 Kabushiki Kaisha Toshiba Multi-core processor system with thread queue based power management
JP2010282585A (en) * 2009-06-08 2010-12-16 Fujitsu Ltd Power management circuit, power management method and power management program
JP2011103109A (en) * 2009-11-12 2011-05-26 Toyota Motor Corp Multiprocessor system
US9128705B2 (en) 2009-12-16 2015-09-08 Qualcomm Incorporated System and method for controlling central processing unit power with reduced frequency oscillations
JP2013513891A (en) * 2009-12-16 2013-04-22 クアルコム,インコーポレイテッド System and method for controlling a central processing unit power based on workload parallelism estimated
US9081558B2 (en) 2009-12-16 2015-07-14 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on tempature
US9563250B2 (en) 2009-12-16 2017-02-07 Qualcomm Incorporated System and method for controlling central processing unit power based on inferred workload parallelism
US8689037B2 (en) 2009-12-16 2014-04-01 Qualcomm Incorporated System and method for asynchronously and independently controlling core clocks in a multicore central processing unit
US8775830B2 (en) 2009-12-16 2014-07-08 Qualcomm Incorporated System and method for dynamically controlling a plurality of cores in a multicore central processing unit based on temperature
US9176572B2 (en) 2009-12-16 2015-11-03 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8909962B2 (en) 2009-12-16 2014-12-09 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
US8650426B2 (en) 2009-12-16 2014-02-11 Qualcomm Incorporated System and method for controlling central processing unit power in a virtualized system
US9104411B2 (en) 2009-12-16 2015-08-11 Qualcomm Incorporated System and method for controlling central processing unit power with guaranteed transient deadlines
WO2011111230A1 (en) * 2010-03-12 2011-09-15 富士通株式会社 Multicore processor system, power control method, and power control program
JP2013532855A (en) * 2010-07-13 2013-08-19 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Dynamic enable or disable simd units in the graphics processor
US9311102B2 (en) 2010-07-13 2016-04-12 Advanced Micro Devices, Inc. Dynamic control of SIMDs
US9323319B2 (en) 2011-06-29 2016-04-26 Nec Corporation Multiprocessor system and method of saving energy therein
JP2014521131A (en) * 2011-06-29 2014-08-25 日本電気株式会社 Multiprocessor systems, and a method thereof energy saving
WO2013001576A1 (en) * 2011-06-29 2013-01-03 Nec Corporation Multiprocessor system and method of saving energy therein
US9703704B2 (en) 2012-05-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013250962A (en) * 2012-05-01 2013-12-12 Semiconductor Energy Lab Co Ltd Semiconductor device
US9395777B2 (en) 2012-09-27 2016-07-19 Samsung Electronics Co., Ltd. System-on-chip with capability for controlling power supply according to data transaction and method of operating the same
JP2015060345A (en) * 2013-09-18 2015-03-30 日本電気株式会社 Information processing apparatus controlling consumption power, power controlling method, and program therefor

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