JPH0865139A - Semiconductor integrated circuit device and electronic device - Google Patents

Semiconductor integrated circuit device and electronic device

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JPH0865139A
JPH0865139A JP6198139A JP19813994A JPH0865139A JP H0865139 A JPH0865139 A JP H0865139A JP 6198139 A JP6198139 A JP 6198139A JP 19813994 A JP19813994 A JP 19813994A JP H0865139 A JPH0865139 A JP H0865139A
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JP
Japan
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circuit
semiconductor integrated
integrated circuit
power supply
combinational
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JP6198139A
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Japanese (ja)
Inventor
Hiroyuki Mizuno
弘之 水野
Takahiro Nagano
隆洋 長野
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Hitachi Ltd
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Hitachi Ltd
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Abstract

PURPOSE: To obtain the semiconductor integrated circuit device and the electronic device automatically following a characteristic dispersion in the device, a temperature change and a power supply voltage fluctuation or the like by operating the device at a maximum throughput of a combined circuit. CONSTITUTION: The device is made up of latches LTH1, LTH2, a combination circuit LOG and a control circuit CONT formed on a semiconductor chip. In this sequence circuit, operating state detection circuits SEN1, SEN2 detecting the operation stable state of the combination circuit LOG are connected between a negative power supply Vss and a power supply line 1 and between a positive power supply Vdd and a power supply line 2 starting the operation by an output of the latch LTH 1. The control circuit CONT outputs a clock signal CK based on detection signals S1, S2 of the operation state detection circuit and the operation timing of the latches LTH1, LTH2 is controlled by the signal CK to output a data string DATA.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体集積回路装置およ
び電子装置に係り、特に組み合わせ回路を有する順序回
路で構成される自己同期型の半導体集積回路装置および
電子装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and an electronic device, and more particularly to a self-synchronous semiconductor integrated circuit device and an electronic device which are composed of sequential circuits having combinational circuits.

【0002】[0002]

【従来の技術】この種の従来の順序回路を図11に示
す。このような構成の順序回路は、例ええば、アイ・イ
ー・イー・イー、ジャーナル・オブ・ソリッド・ステー
ト・サーキット、第23巻、第1号、第111頁から第
117頁、1988年2月(IEEEJOURNAL OF SOLID-STAT
E CIRCUITS,VOL 23,NO 1, pp.111-117, FEBRUARY 1988)
に記載されている。
2. Description of the Related Art FIG. 11 shows a conventional sequential circuit of this type. A sequential circuit having such a configuration is described in, for example, IEE, Journal of Solid State Circuits, Vol. 23, No. 1, pp. 111 to 117, February 1988. (IEEEJOURNAL OF SOLID-STAT
E CIRCUITS, VOL 23, NO 1, pp.111-117, FEBRUARY 1988)
It is described in.

【0003】図11に示した順序回路は、組み合わせ回
路LOG、ラッチLTH1、LTH2、ディレイライン
DL、およびそれらを制御する制御回路CONT0で構
成されている。ディレイラインDLは組み合わせ回路L
OGとは別のパスで組み込まれており、組み合わせ回路
LOGの最大遅延時間より長い遅延が得られるように設
計されている。
The sequential circuit shown in FIG. 11 is composed of a combination circuit LOG, latches LTH1 and LTH2, a delay line DL, and a control circuit CONT0 for controlling them. The delay line DL is a combinational circuit L
It is incorporated in a different path from the OG, and is designed to obtain a delay longer than the maximum delay time of the combinational circuit LOG.

【0004】この順序回路の動作は、以下の通りであ
る。まず、前段からのクロックL1によりラッチLTH
1の出力が変化すると、組み合わせ回路LOGの入力が
変化し、組み合わせ回路LOGは遷移状態に移行する。
時間が経過し、組み合わせ回路LOGの出力が決定され
ると、組み合わせ回路LOGの出力は安定状態になる。
この一連の動作と並行して、ラッチLTH1の出力が変
化するタイミングと同じタイミングで、ディレイライン
DLへクロックL1が与えられる。上述のようにディレ
イラインDLは組み合わせ回路LOGの最大遅延時間の
ディレイを得られるように設計されているので、組み合
わせ回路LOGが安定状態になったタイミングでディレ
イラインDLの出力が変化する。制御回路CONT0は
ディレイラインDLの出力によってクロックL2を発生
し、ラッチLTH2が組み合わせ回路LOGの出力をラ
ッチし、データ列DATAを出力する。
The operation of this sequential circuit is as follows. First, the latch LTH is generated by the clock L1 from the previous stage.
When the output of 1 changes, the input of the combination circuit LOG changes, and the combination circuit LOG shifts to the transition state.
When time passes and the output of the combination circuit LOG is determined, the output of the combination circuit LOG becomes stable.
In parallel with this series of operations, the clock L1 is applied to the delay line DL at the same timing as the timing at which the output of the latch LTH1 changes. Since the delay line DL is designed to obtain the maximum delay time of the combinational circuit LOG as described above, the output of the delay line DL changes at the timing when the combinational circuit LOG is in a stable state. The control circuit CONT0 generates the clock L2 by the output of the delay line DL, the latch LTH2 latches the output of the combination circuit LOG, and outputs the data string DATA.

【0005】なお、組み合わせ回路の一例としてはAN
D回路、OR回路、比較器、加算器、デコーダ、エンコ
ーダなどがあり、順序回路の一例としては各種フリップ
フロップ、各種カウンタ、各種シフトレジスタなどがあ
る。
An example of a combinational circuit is AN
There are D circuits, OR circuits, comparators, adders, decoders, encoders, and the like, and examples of sequential circuits include various flip-flops, various counters, various shift registers, and the like.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、前述し
た従来の回路方式では、組み合わせ回路LOGの最大遅
延時間を予め見積もる必要がある。その為には、組み合
わせ回路LOGを構成するデバイスの特性ばらつきや、
温度変化、組み合わせ回路LOGへ供給される電源の電
圧変動等を考慮する必要があり、組み合わせ回路LOG
の最大遅延時間に合わせて回路全体のスピードを決定し
なければならない。従って、ディレイラインDLの遅延
時間は組み合わせ回路LOGの遅延時間の平均値に比べ
て大きな値となり、回路のスループット、すなわち単位
時間内で出力されるデータ量が回路が本来有する値より
もかなり小さい値に制限されてしまう問題点が有った。
However, in the above-mentioned conventional circuit system, it is necessary to estimate the maximum delay time of the combinational circuit LOG in advance. For that purpose, characteristic variations of the devices forming the combinational circuit LOG,
It is necessary to consider temperature changes, voltage fluctuations of the power supply to the combination circuit LOG, etc.
The overall circuit speed must be determined according to the maximum delay time of. Therefore, the delay time of the delay line DL becomes larger than the average value of the delay time of the combinational circuit LOG, and the throughput of the circuit, that is, the amount of data output in a unit time is a value much smaller than the original value of the circuit. There was a problem that was limited to.

【0007】そこで、本発明の目的は、組み合わせ回路
の本来有するスループット性能を得ることができる順序
回路を備えた自己同期型の半導体集積回路装置および電
子装置を提供することにある。
Therefore, an object of the present invention is to provide a self-synchronous semiconductor integrated circuit device and an electronic device having a sequential circuit capable of obtaining the throughput performance originally possessed by a combinational circuit.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、少なくとも一つの組み
合わせ回路と、少なくとも一つのラッチと、前記組み合
わせ回路およびラッチを制御する少なくとも一つの制御
回路とから構成される順序回路を含む半導体集積回路装
置において、前記組み合わせ回路の内部動作の遷移状態
から安定状態への移行を検出する動作状態検出回路を少
なくとも一つ設け、前記制御回路が、前記動作状態検出
回路からの信号に基づいて前記順序回路を制御するよう
に構成したことを特徴とするものである。すなわち、従
来のディレイラインに替わって、組み合わせ回路の動作
状態を検出する動作状態検出回路を組合せ回路に直接接
続し、動作状態検出回路からの出力により、制御回路が
順序回路の動作タイミングを制御するように構成したも
のである。
To achieve the above object, a semiconductor integrated circuit according to the present invention comprises at least one combinational circuit, at least one latch, and at least one control circuit for controlling the combinational circuit and the latch. In a semiconductor integrated circuit device including a sequential circuit composed of, at least one operating state detection circuit for detecting a transition from a transition state of the internal operation of the combinational circuit to a stable state is provided, and the control circuit is The sequential circuit is controlled based on a signal from the state detection circuit. That is, instead of the conventional delay line, an operation state detection circuit for detecting the operation state of the combination circuit is directly connected to the combination circuit, and the control circuit controls the operation timing of the sequential circuit by the output from the operation state detection circuit. It is configured as follows.

【0009】前記半導体集積回路において、動作状態検
出回路は、組み合わせ回路の動作状態を電源ラインに流
れる電源電流によって検出できるように、前記組み合わ
せ回路の正、負電源ラインの少なくとも一方に接続すれ
ばよい。また、前記動作状態検出回路は、カレントミラ
ー回路によって構成すれば好適である。
In the semiconductor integrated circuit, the operation state detection circuit may be connected to at least one of the positive and negative power supply lines of the combinational circuit so that the operation state of the combinational circuit can be detected by the power supply current flowing through the power supply line. . Further, it is preferable that the operating state detection circuit is configured by a current mirror circuit.

【0010】或いは、前記動作状態検出回路は、組み合
わせ回路の正、負電源ライン以外の信号線からの信号に
よって、前記組み合わせ回路の動作状態を検出するよう
に構成してもよい。この場合、前記信号線は、前記組み
合わせ回路を構成する少なくとも一つのMOSトランジ
スタのバックゲートに接続された信号線とすれば好適で
ある。
Alternatively, the operating state detection circuit may be configured to detect the operating state of the combinational circuit by a signal from a signal line other than the positive and negative power supply lines of the combinational circuit. In this case, it is preferable that the signal line is a signal line connected to a back gate of at least one MOS transistor forming the combinational circuit.

【0011】さらに、前記制御回路に常に遷移状態にあ
る発振回路を少なくとも一つ設けると共に、前記制御回
路が、前記組み合わせ回路と前記発振回路との動作状態
を比較することにより、前記組み合わせ回路の動作状態
を検出して前記順序回路を制御するように構成してもよ
い。
Further, the control circuit is provided with at least one oscillation circuit which is always in a transition state, and the control circuit compares the operation states of the combination circuit and the oscillation circuit to thereby operate the combination circuit. It may be configured to detect a state and control the sequential circuit.

【0012】また、前記動作状態検出回路は、前記組み
合わせ回路のクリティカルパスとなる一部分の回路に接
続することにより、前記組み合わせ回路全体の動作状態
を検出するように構成することもできる。また、前記制
御回路から前記ラッチに供給しているクロック信号の周
波数を、より低い周波数のクロック信号に変換する分周
器を更に備え、該分周器の出力を外部に供給するように
構成してもよい。
Further, the operating state detection circuit may be configured to detect the operating state of the entire combinational circuit by connecting to a part of the circuit which is a critical path of the combinational circuit. Further, a frequency divider for converting the frequency of the clock signal supplied from the control circuit to the latch to a clock signal of a lower frequency is further provided, and the output of the frequency divider is supplied to the outside. May be.

【0013】前記制御回路のクロック信号と外部から供
給される入力クロック信号とから前記ラッチを制御する
信号を生成する回路を更に少なくとも一つ設けることが
できる。さらに、前記制御回路は、前記動作状態検出回
路からの信号を用いて、前記ラッチを個別に制御するよ
うに構成してもよい。
At least one circuit for generating a signal for controlling the latch from the clock signal of the control circuit and an input clock signal supplied from the outside can be further provided. Further, the control circuit may be configured to individually control the latch by using a signal from the operation state detection circuit.

【0014】また、本発明に係る電子装置は、少なくと
も一つの半導体集積回路装置と、該半導体集積回路装置
を制御する制御装置からなる電子装置において、前記半
導体集積回路装置の内部状態の遷移状態から安定状態へ
の移行を検出する動作状態検出装置を少なくとも一つ設
け、前記制御装置が前記動作状態検出装置からの信号に
基づいて前記半導体集積回路装置の動作を制御すること
を特徴とするものである。
The electronic device according to the present invention is an electronic device comprising at least one semiconductor integrated circuit device and a control device for controlling the semiconductor integrated circuit device, wherein the internal state of the semiconductor integrated circuit device changes from a transition state. At least one operation state detection device for detecting a transition to a stable state is provided, and the control device controls the operation of the semiconductor integrated circuit device based on a signal from the operation state detection device. is there.

【0015】[0015]

【作用】一般に、組み合わせ回路の前段のラッチの出力
が変化すると、組み合わせ回路の入力が変化し、組み合
わせ回路は遷移状態に移行する。時間が経過し、組み合
わせ回路の出力が決定されると、組み合わせ回路の出力
は安定状態になる。
In general, when the output of the latch at the previous stage of the combinational circuit changes, the input of the combinational circuit changes, and the combinational circuit shifts to the transition state. When time passes and the output of the combination circuit is determined, the output of the combination circuit becomes stable.

【0016】本発明に係る半導体集積回路装置によれ
ば、組み合わせ回路に直接接続している動作状態検出回
路を用いて、前記遷移状態と前記安定状態の二つの状態
の違いを検出する。動作状態検出回路が、組み合わせ回
路が安定状態になったことを検出すると、制御回路はク
ロック信号を発生する。このクロック信号により、組み
合わせ回路の後段ラッチが、組み合わせ回路の出力をラ
ッチしてデータ列DATAを出力し、この動作を繰り返
すことにより順序回路の動作が進行する。
According to the semiconductor integrated circuit device of the present invention, the difference between the transition state and the stable state is detected by using the operation state detection circuit directly connected to the combinational circuit. When the operating state detection circuit detects that the combinational circuit is in the stable state, the control circuit generates a clock signal. By this clock signal, the latter stage latch of the combinational circuit latches the output of the combinational circuit and outputs the data string DATA. By repeating this operation, the operation of the sequential circuit proceeds.

【0017】動作状態検出回路は、組み合わせ回路の
正、負電源ラインの少なくとも一方に接続することによ
り、電源ラインに流れる電源電流の前記二つの動作状態
に対応した電流の差を利用して組み合わせ回路の安定状
態を検出する。
The operating state detection circuit is connected to at least one of the positive and negative power supply lines of the combination circuit to utilize the difference between the power supply currents flowing in the power supply lines corresponding to the two operation states. Detect the stable state of.

【0018】また、この動作状態検出回路をカレントミ
ラー回路構成にすることにより、増幅率を持った電流検
出を行うことができる。
Further, by forming the operating state detecting circuit into a current mirror circuit configuration, it is possible to detect a current having an amplification factor.

【0019】前記動作状態検出回路を、組み合わせ回路
の正、負電源ライン以外の信号線に接続した場合、例え
ば前記組み合わせ回路を構成する少なくとも一つのMO
Sトランジスタのバックゲートに接続された信号線によ
っても、組み合わせ回路の動作状態の検出を行うことが
でき、その場合、組み合わせ回路は電源ラインに直接接
続できるので、組み合わせ回路に影響を与えずに動作状
態を検出することができる。
When the operating state detection circuit is connected to a signal line other than the positive and negative power supply lines of the combination circuit, for example, at least one MO forming the combination circuit.
The signal line connected to the back gate of the S-transistor can also detect the operating state of the combinational circuit. In that case, the combinational circuit can be directly connected to the power supply line, so that the combinational circuit operates without affecting the operation. The state can be detected.

【0020】さらに、前記制御回路に設けた常に遷移状
態にある発振回路の電源電流検出信号と、組み合わせ回
路の電源電流検出信号とを比較することにより、制御回
路は組み合わせ回路の内部状態の微小な変化を確実に検
出することができる。
Further, by comparing the power supply current detection signal of the oscillator circuit, which is provided in the control circuit, which is always in the transition state, with the power supply current detection signal of the combination circuit, the control circuit detects the minute internal state of the combination circuit. The change can be reliably detected.

【0021】また、前記動作状態検出回路は、組み合わ
せ回路が複数の回路ブロックから構成される場合に、前
記組み合わせ回路のクリティカルパスとなる回路ブロッ
クに接続することにより、前記組み合わせ回路全体の動
作状態を検出することができる。
Further, when the combinational circuit is composed of a plurality of circuit blocks, the operation state detection circuit connects the operation state of the whole combinational circuit by connecting to the circuit block which is a critical path of the combinational circuit. Can be detected.

【0022】前記制御回路から前記ラッチへ供給してい
るクロック信号の周波数を、より低い周波数のクロック
信号に変換する分周期を更に備え、該分周期の出力を外
部に供給するように構成したことにより、内部の組み合
わせ回路を高速に動作せても、外部の低い周波数のクロ
ック信号に合わせて出力することができる。
The control circuit is further provided with a division period for converting the frequency of the clock signal supplied to the latch into a clock signal of a lower frequency, and the output of the division period is supplied to the outside. Thus, even if the internal combinational circuit operates at high speed, it is possible to output the clock signal in accordance with the external low-frequency clock signal.

【0023】また、前記制御回路のクロック信号と外部
から供給される入力クロック信号とから前記ラッチを制
御する信号を生成する回路は、外部回路のクロック信号
に同期させて内部の組み合わせ回路を動作させる。
The circuit for generating the signal for controlling the latch from the clock signal of the control circuit and the input clock signal supplied from the outside operates the internal combinational circuit in synchronization with the clock signal of the external circuit. .

【0024】さらに、前記制御回路は、前記動作状態検
出回路からの信号を用いて、前記ラッチを個別に制御す
るように構成することにより、各ラッチの動作時間間隔
を伸縮自在な動作にすることができる。
Further, the control circuit is configured to individually control the latches by using the signal from the operation state detection circuit, so that the operation time intervals of the respective latches can be expanded and contracted. You can

【0025】また、本発明に係る電子装置によれば、動
作状態検出装置は半導体集積回路装置の内部状態の遷移
状態から安定状態への移行を検出し、次の半導体集積回
路装置を動作させるので、半導体集積回路装置の持って
いる最大限のスループットで動作させることができる。
Further, according to the electronic device of the present invention, the operation state detecting device detects the transition of the internal state of the semiconductor integrated circuit device from the transition state to the stable state and operates the next semiconductor integrated circuit device. The semiconductor integrated circuit device can be operated at the maximum throughput it has.

【0026】[0026]

【実施例】次に、本発明に係る半導体集積回路装置およ
び電子装置の実施例につき、添付図面を参照しながら以
下詳細に説明する。 <実施例1>図1は本発明に係る半導体集積回路装置の
第1の実施例を示す回路ブロック図である。本実施例の
順序回路は、半導体チップ(不図示)上に2つのラッチ
と組合せ回路と制御回路とから構成され、本発明の動作
原理を説明するのに最も簡単な実施例である。図1にお
いて、参照符号LOGは組合せ回路を示し、組み合わせ
回路LOGはラッチLTH1とラッチLTH2の間に接
続される。この組み合わせ回路LOGの電源ライン1と
負電源Vssの間、および電源ライン2と正電源Vddの間
に、それぞれの電源ライン1,2を流れる電流を検出す
る動作状態検出回路SEN1,SEN2を接続する。動
作状態検出回路SEN1,SEN2の各出力S1,S2
は、制御回路CONTに接続し、この制御回路CONT
の出力をクロック信号CKとしてラッチLTH1,LT
H2に供給する。
Embodiments of a semiconductor integrated circuit device and an electronic device according to the present invention will be described below in detail with reference to the accompanying drawings. <First Embodiment> FIG. 1 is a circuit block diagram showing a first embodiment of a semiconductor integrated circuit device according to the present invention. The sequential circuit of this embodiment is composed of two latches, a combination circuit and a control circuit on a semiconductor chip (not shown), and is the simplest embodiment for explaining the operation principle of the present invention. In FIG. 1, reference numeral LOG indicates a combination circuit, and the combination circuit LOG is connected between the latches LTH1 and LTH2. Operating state detection circuits SEN1 and SEN2 for detecting currents flowing in the power supply lines 1 and 2 are connected between the power supply line 1 and the negative power supply Vss and between the power supply line 2 and the positive power supply Vdd of the combinational circuit LOG. . Outputs S1 and S2 of operating state detection circuits SEN1 and SEN2
Is connected to the control circuit CONT, and this control circuit CONT
The output of the clock signal CK as latches LTH1, LT
Supply to H2.

【0027】このように構成される半導体集積回路装置
の順序回路の動作を、図12に示したタイミング波形図
と共に説明する。時刻t1で組み合わせ回路LOGの電
源ライン1,2に流れる電源電流Idd,Issがなくなる
と、動作状態検出回路SEN1,SEN2が時刻t1で
それぞれ出力信号S1,S2を出力する。この出力信号
S1,S2を用いて制御回路CONTは、時刻t2でク
ロック信号CKを発生する。ラッチLTH1,LTH2
がこのクロック信号CKにより入力をラッチし、時刻t
3で組み合わせ回路LOGに入力されているデータDA
TAが変化する。組み合わせ回路LOGに入力されてい
るデータDATAが変化すると、組み合わせ回路LOG
は遷移状態に変化するので、時刻t4で組み合わせ回路
LOGの電源ライン1,2に電源電流Idd,Issが流れ
る。時刻t5で動作状態検出回路SEN1,SEN2が
この電源電流Idd,Issを検出し、出力信号S1,S2
を変化させ、時刻t6でクロック信号CKが変化する。
The operation of the sequential circuit of the semiconductor integrated circuit device thus configured will be described with reference to the timing waveform chart shown in FIG. When the power supply currents Idd and Iss flowing through the power supply lines 1 and 2 of the combinational circuit LOG disappear at time t1, the operating state detection circuits SEN1 and SEN2 output the output signals S1 and S2, respectively, at time t1. Using the output signals S1 and S2, the control circuit CONT generates the clock signal CK at time t2. Latch LTH1, LTH2
Latches its input with this clock signal CK,
The data DA input to the combinational circuit LOG in 3
TA changes. When the data DATA input to the combination circuit LOG changes, the combination circuit LOG
Changes to a transition state, so that power supply currents Idd and Iss flow through the power supply lines 1 and 2 of the combinational circuit LOG at time t4. At time t5, the operating state detection circuits SEN1 and SEN2 detect the power supply currents Idd and Iss, and output signals S1 and S2.
And the clock signal CK changes at time t6.

【0028】すなわち、定性的に動作を説明すれば以下
の通りである。ラッチLTH1の出力が変化すると、組
み合わせ回路LOGの入力が変化し、組み合わせ回路L
OGは遷移状態に移り、電源電流Idd,Issが変化す
る。時間が経過し、組み合わせ回路LOGの出力が決定
されると、組み合わせ回路LOGの出力は安定状態に移
行し、電源電流Idd,Issが定常値(図12の場合はゼ
ロ)に落ち着く。この遷移状態と安定状態での電源電流
Idd,Issのそれぞれの差を利用して、動作状態検出回
路SEN1,SEN2が組み合わせ回路LOGの遷移状
態と安定状態の二つの動作状態の検出を行い、制御回路
CONTを用いてクロック信号CKを発生させる。
That is, the operation will be described qualitatively as follows. When the output of the latch LTH1 changes, the input of the combination circuit LOG changes, and the combination circuit L
The OG shifts to the transition state, and the power supply currents Idd and Iss change. When time passes and the output of the combination circuit LOG is determined, the output of the combination circuit LOG shifts to a stable state, and the power supply currents Idd and Iss settle at a steady value (zero in the case of FIG. 12). Using the difference between the power supply currents Idd and Iss in the transition state and the stable state, the operating state detection circuits SEN1 and SEN2 detect the two operating states of the combinational circuit LOG, the transition state and the stable state, and control The circuit CONT is used to generate the clock signal CK.

【0029】このように、組み合わせ回路LOGが安定
状態になったことを検出して、順序回路を次の状態に移
しているので、その組み合わせ回路の持っている最大限
のスループットを得ることができる。
Since the sequential circuit is moved to the next state by detecting that the combinational circuit LOG is in the stable state, the maximum throughput of the combinational circuit can be obtained. .

【0030】また、組み合わせ回路LOGは、これを構
成するデバイスの特性ばらつきや温度変化、電源電圧変
動などの外来変動因子によって回路の遅延時間が変化す
るが、本発明では組み合わせ回路LOGが安定状態にな
ったことを検出して、順序回路を次の状態に移している
ので、上記遅延時間変動に自動的に追従した自己同期型
のクロック信号CKを各ラッチLTH1,LTH2に供
給することができる。
Further, the combination circuit LOG changes its delay time due to external fluctuation factors such as characteristic variations of devices constituting the combination circuit, temperature changes, and power supply voltage fluctuations. In the present invention, however, the combination circuit LOG becomes stable. Since it is detected that the sequential circuit is moved to the next state, it is possible to supply the self-synchronous clock signal CK which automatically follows the delay time variation to each of the latches LTH1 and LTH2.

【0031】なお、ここでラッチLTH1,LTH2と
しては、例えば、図13に示すような構成のラッチ回路
を好適に使用することができる。図13において、D
1,D2,……,Dnは各入力データ信号であり、クロ
ック信号CKによりオン・オフするMOSトランジスタ
を介してそれぞれインバータ4個からなるラッチ回路が
接続され、ラッチ出力信号Q1,Q2,……,Qnとし
て出力される。
Here, as the latches LTH1 and LTH2, for example, a latch circuit having a structure as shown in FIG. 13 can be preferably used. In FIG. 13, D
1, D2, ..., Dn are input data signals, and a latch circuit composed of four inverters is connected to each of the latch output signals Q1, Q2 ,. , Qn.

【0032】<実施例2>図2を用いて、本発明に係る
半導体集積回路装置の第2の実施例を説明する。図2
は、実施例1の図1に示した組み合わせ回路LOGと動
作状態検出回路SEN1,SEN2を示す図であり、
(a)は負電源Vssと組み合わせ回路の電源ライン1の
間に動作状態検出回路SEN1を設けた場合の回路ブロ
ック図であり、(b)は正電源Vddと組み合わせ回路の
電源ライン2の間に動作状態検出回路SEN2を設けた
場合の回路ブロック図である。
<Second Embodiment> A second embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. Figure 2
FIG. 3 is a diagram showing the combinational circuit LOG and the operating state detection circuits SEN1 and SEN2 shown in FIG. 1 of the first embodiment,
(A) is a circuit block diagram when the operating state detection circuit SEN1 is provided between the negative power supply Vss and the power supply line 1 of the combination circuit, and (b) is a circuit block diagram between the positive power supply Vdd and the power supply line 2 of the combination circuit. It is a circuit block diagram in the case of providing an operating state detection circuit SEN2.

【0033】図2(a)において、組み合わせ回路LO
GはCMOS型の論理回路で構成されている。CMOS
型の論理ゲートの出力は常に反転出力となるので、多段
に接続されたCMOS論理ゲート回路列においては、あ
る入力に対して、正、負、いずれか一方の電源ラインに
だけ流れるという遷移状態は存在しえず、従って負電源
ライン1だけ動作状態検出回路SEN1を接続しても有
効に組み合わせ回路LOGの動作状態を検出することが
できる。また、図1の場合に比べて、動作状態検出回路
の構造が簡単になる効果も有る。なお、タイミング波形
は、図12に示した波形図において、IddとS2の波形
を除いた図となり、詳細な動作は図12を用いて説明し
たのと同様であるので省略する。
In FIG. 2A, the combination circuit LO
G is composed of a CMOS type logic circuit. CMOS
Since the output of each type of logic gate is always an inverted output, in a CMOS logic gate circuit array connected in multiple stages, a transition state in which a certain input flows to either the positive or negative power line Therefore, even if the operating state detecting circuit SEN1 is connected only to the negative power supply line 1, the operating state of the combinational circuit LOG can be effectively detected. Further, compared to the case of FIG. 1, there is an effect that the structure of the operation state detection circuit becomes simpler. The timing waveform is the same as the waveform diagram shown in FIG. 12 except the waveforms of Idd and S2, and the detailed operation is the same as that described with reference to FIG.

【0034】図2(b)においても、組み合わせ回路L
OGはCMOS型の論理回路で構成されている。従っ
て、図2(a)の場合と同様に、正電源ライン2だけ動
作状態検出回路SEN2を接続しても有効に組み合わせ
回路LOGの動作状態を検出することができるし、図1
の場合に比べて、動作状態検出回路の構造が簡単になる
効果も有る。なお、タイミング波形は、図12に示した
波形図において、IssとS1の波形を除いた図となり、
詳細な動作は図12を用いて説明したのと同様であるの
で省略する。
Also in FIG. 2B, the combination circuit L
The OG is composed of a CMOS type logic circuit. Therefore, as in the case of FIG. 2A, even if the operation state detection circuit SEN2 is connected only to the positive power supply line 2, the operation state of the combination circuit LOG can be effectively detected, and FIG.
Compared with the case of 1, there is also an effect that the structure of the operating state detection circuit is simplified. The timing waveform is the same as the waveform diagram shown in FIG. 12, except that the Iss and S1 waveforms are removed.
The detailed operation is the same as that described with reference to FIG.

【0035】なお、本実施例では、組み合わせ回路LO
GがCMOS型トランジスタで構成されているが、動作
状態検出回路SEN1又はSEN2を接続することによ
り組み合わせ回路LOGの動作状態が検出できれば、組
み合わせ回路LOGはどのような回路方式のもので構成
されていてもよい。
In this embodiment, the combination circuit LO
G is composed of a CMOS type transistor, but if the operating state of the combinational circuit LOG can be detected by connecting the operating state detection circuit SEN1 or SEN2, the combinational circuit LOG is formed by any circuit system. Good.

【0036】<実施例3>図3を用いて、本発明に係る
半導体集積回路装置の第3の実施例を説明する。図3
は、実施例1の図1に示した動作状態検出回路SEN
1,SEN2をカレントミラー回路で構成した場合の一
例を示す図である。
<Third Embodiment> A third embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. FIG.
Is the operating state detection circuit SEN shown in FIG. 1 of the first embodiment.
It is a figure which shows an example in case 1 and SEN2 are comprised by the current mirror circuit.

【0037】図3において、カレントミラー回路C1は
一方のnチャネルMOS(以下、NMOSと称する。)
トランジスタのドレインとゲートが接続されると共に、
ゲート同志およびソース同志が接続された2個のNMO
SトランジスタMN1から構成され、カレントミラー回
路C2は一方のpチャネルMOS(以下、PMOSと称
する。)トランジスタのドレインとゲートが接続される
と共に、ゲート同志およびソース同志が接続された2個
のPMOSトランジスタMP1から構成されている。こ
のようなカレントミラー回路C1,C2を図1に示した
動作状態検出回路SEN1,SEN2として用いること
により、増幅率を持った電流検出が可能となるので微小
な電流変化を検出することができる。さらに、カレント
ミラー回路C1,C2を構成するMOSトランジスタM
N1,MP1に低しきい値のMOSトランジスタを用い
ることにより、組み合わせ回路LOGに影響を与えるこ
となく電源電流を検出することができる。
In FIG. 3, the current mirror circuit C1 has one n-channel MOS (hereinafter referred to as NMOS).
The drain and gate of the transistor are connected,
Two NMOs with gates and sources connected
The current mirror circuit C2 is composed of an S-transistor MN1. The current mirror circuit C2 has two PMOS transistors in which the drain and gate of one p-channel MOS (hereinafter referred to as PMOS) transistor are connected, and the gates and sources are connected to each other. It is composed of MP1. By using the current mirror circuits C1 and C2 as the operation state detection circuits SEN1 and SEN2 shown in FIG. 1, it is possible to detect a current having an amplification factor, and thus a minute current change can be detected. Furthermore, the MOS transistor M that constitutes the current mirror circuits C1 and C2
By using low threshold MOS transistors for N1 and MP1, the power supply current can be detected without affecting the combinational circuit LOG.

【0038】本実施例では、カレントミラー回路C1,
C2にMOSトランジスタを用いているが、バイポーラ
トランジスタを用いて構成してもよい。また、実施例2
のように、組み合わせ回路がCMOS型の論理回路で構
成されている場合には、カレントミラー回路C1,C2
のいずれか一方だけでよいことは勿論である。
In this embodiment, the current mirror circuit C1,
Although a MOS transistor is used as C2, a bipolar transistor may be used instead. Example 2
As described above, when the combinational circuit is composed of a CMOS type logic circuit, the current mirror circuits C1 and C2
Of course, only one of these is required.

【0039】<実施例4>図4を用いて、本発明に係る
半導体集積回路装置の第4の実施例を説明する。図4
は、組み合わせ回路LOGがMOSトランジスタを含ん
でいる場合に、MOSトランジスタのバックゲートに動
作状態検出回路を接続した構成の一例を示す図である。
<Fourth Embodiment> A fourth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. FIG.
FIG. 9 is a diagram showing an example of a configuration in which an operation state detection circuit is connected to a back gate of a MOS transistor when the combinational circuit LOG includes a MOS transistor.

【0040】図4において、組み合わせ回路LOGはN
MOSトランジスタMNBとPMOSトランジスタMP
Bを有し、これらのトランジスタMNB,MPBの各バ
ックゲートBN,BPに動作状態検出回路SEN1Bお
よびSEN2Bをそれぞれ接続して、各出力信号S1
B,S2Bを図1と同様に制御回路(不図示)へ接続す
る。
In FIG. 4, the combination circuit LOG is N
MOS transistor MNB and PMOS transistor MP
B, and the operating state detection circuits SEN1B and SEN2B are connected to the back gates BN and BP of the transistors MNB and MPB, respectively, to output the output signals S1.
B and S2B are connected to a control circuit (not shown) as in FIG.

【0041】MOSトランジスタにドレイン電流が流れ
ると、そのバックゲートにも電流が流れるので、この電
流を検出することにより組み合わせ回路LOGの動作状
態の検出を行うことができる。実施例1の図1に示した
構成では、組み合わせ回路LOGの電源ライン1,2と
負電源Vss,正電源Vddの間に、それぞれ動作状態検出
回路SEN1,SEN2が挿入されていた。これに対し
て、本実施例では動作状態検出回路SEN1B,SEN
2BをそれぞれバックゲートBN,BPに接続する構成
としたことにより、組み合わせ回路LOGの電源ライン
1,2をそれぞれ負電源Vss,正電源Vddに直接接続で
きるので、組み合わせ回路LOGに影響を与えることな
く組み合わせ回路LOGの動作状態を検出することがで
きる。
When a drain current flows through the MOS transistor, a current also flows through its back gate. Therefore, the operating state of the combinational circuit LOG can be detected by detecting this current. In the configuration of the first embodiment shown in FIG. 1, the operation state detection circuits SEN1 and SEN2 are inserted between the power supply lines 1 and 2 of the combinational circuit LOG and the negative power supply Vss and the positive power supply Vdd, respectively. On the other hand, in the present embodiment, the operating state detection circuits SEN1B, SEN
By connecting 2B to the back gates BN and BP, respectively, the power supply lines 1 and 2 of the combinational circuit LOG can be directly connected to the negative power supply Vss and the positive power supply Vdd, respectively, without affecting the combinational circuit LOG. The operating state of the combinational circuit LOG can be detected.

【0042】なお、本実施例では、CMOSインバータ
を用いて組み合わせ回路LOGを構成しているが、一般
のMOSトランジスタを用いた組み合わせ回路であって
も適用できることは言うまでもない。
In this embodiment, the combination circuit LOG is formed by using the CMOS inverter, but it goes without saying that the combination circuit can also be applied to a combination circuit using general MOS transistors.

【0043】また、本実施例では、NMOSトランジス
タMNBのバックゲートBNに動作状態検出回路SEN
1Bが接続され、PMOSトランジスタMPBのバック
ゲートBPに動作状態検出回路SEN2Bが接続されて
いるが、どちらか一方に動作状態検出回路を設けてもよ
い。
Further, in this embodiment, the back gate BN of the NMOS transistor MNB is provided with the operation state detection circuit SEN.
1B is connected, and the operating state detection circuit SEN2B is connected to the back gate BP of the PMOS transistor MPB, but the operating state detection circuit may be provided in either one.

【0044】さらに、本実施例では、組み合わせ回路L
OG中のNMOSトランジスタMNBおよびPMOSト
ランジスタMPBの両方を用いて動作状態を検出してい
るが、組み合わせ回路LOGがMOSトランジスタを少
なくとも一つ含んで構成されている場合には、そのMO
Sトランジスタのバックゲートに動作状態検出回路を設
ければよい。
Further, in the present embodiment, the combinational circuit L
The operating state is detected by using both the NMOS transistor MNB and the PMOS transistor MPB in the OG. However, when the combinational circuit LOG is configured to include at least one MOS transistor, the MO
An operation state detection circuit may be provided at the back gate of the S transistor.

【0045】また、動作状態検出回路SEN1B,SE
N2Bとしては、実施例3の図3に示したカレントミラ
ー構成の動作状態検出回路C1,C2をそれぞれ用いる
ことができる。
Further, the operating state detection circuits SEN1B, SE
As N2B, the operating state detection circuits C1 and C2 of the current mirror configuration shown in FIG. 3 of the third embodiment can be used.

【0046】<実施例5>図5を用いて、本発明に係る
半導体集積回路装置の第5の実施例を説明する。図5
は、制御回路CONTの具体的な回路構成の一例を示す
要部回路図である。図5において、組み合わせ回路LO
Gには動作状態検出回路として、実施例3の図3に示し
たカレントミラー回路C1が電源ライン1と負電源Vss
との間に設けられ、この出力信号S1が制御回路CON
T内の差動増幅器DIFの一方の入力端に接続されてい
る。また、制御回路CONT内には正電源Vddと負電源
Vss間に奇数段(図5の場合3段)のインバータの直列
回路からなるリングオシレータRINGと、カレントミ
ラー回路C3が接続され、カレントミラー回路C3の出
力信号S3は、差動増幅器DIFの他方の入力端に接続
されている。ここで、カレントミラー回路C1は組み合
わせ回路LOGの電源電流を検出し、カレントミラー回
路C3はリングオシレータRINGの電源電流を検出し
ている。また、差動増幅器DIFは、カレントミラーC
3の出力信号S3を参照信号として、カレントミラーC
1の出力信号S1を比較する。なお、インバータとして
は、周知のMOSトランジスタ構成のインバータを用い
ればよい。
<Fifth Embodiment> A fifth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. Figure 5
FIG. 4 is a main-portion circuit diagram showing an example of a specific circuit configuration of a control circuit CONT. In FIG. 5, the combination circuit LO
In G, the current mirror circuit C1 shown in FIG. 3 of the third embodiment as an operating state detection circuit is connected to the power supply line 1 and the negative power supply Vss.
Is provided between the control circuit CON and the output signal S1.
It is connected to one input terminal of the differential amplifier DIF in T. Further, in the control circuit CONT, a ring oscillator RING including a series circuit of odd-numbered stages (three stages in FIG. 5) of inverters and a current mirror circuit C3 are connected between the positive power source Vdd and the negative power source Vss. The output signal S3 of C3 is connected to the other input end of the differential amplifier DIF. Here, the current mirror circuit C1 detects the power supply current of the combinational circuit LOG, and the current mirror circuit C3 detects the power supply current of the ring oscillator RING. The differential amplifier DIF is a current mirror C.
The output signal S3 of the current mirror C as a reference signal.
The output signal S1 of 1 is compared. As the inverter, an inverter having a known MOS transistor configuration may be used.

【0047】リングオシレータRINGを構成するMO
Sトランジスタにオン電流が十分小さなものを用いる
と、組み合わせ回路LOGが遷移状態にあるときは、カ
レントミラー回路C1の出力信号S1はカレントミラー
回路C3の出力信号S3よりも大きくなる。一方、組み
合わせ回路が安定状態にあるときは、カレントミラー回
路C1の出力信号S1が小さくなるが、リングオシレー
タRINGは常に内部状態が変化する遷移状態に有るの
で、カレントミラー回路C3の出力信号S3は一定値で
ある。このカレントミラー回路C3の出力信号S3の一
定値を組み合わせ回路が安定状態にあるときのカレント
ミラー回路C1の出力信号S1よりも大きく、かつ、遷
移状態にあるときの出力信号S1よりも小さく設定して
おけば、カレントミラーC1とC3の出力信号S1とS
3の差を差動増幅器DIFで検出することにより、組み
合わせ回路LOGの内部動作状態の微小な変化を確実に
検出してクロック信号CKを出力することができる。な
お、カレントミラー回路C3の電流値の設定は、カレン
トミラー回路C3を構成するMOSトランジスタのゲー
ト幅の比により設定できる。リングオシレータRING
およびカレントミラー回路C3をバイポーラトランジス
タで構成する場合には、エミッタの面積比により設定す
ればよい。
MO constituting the ring oscillator RING
If an S-transistor having a sufficiently small on-current is used, the output signal S1 of the current mirror circuit C1 becomes larger than the output signal S3 of the current mirror circuit C3 when the combinational circuit LOG is in the transition state. On the other hand, when the combinational circuit is in the stable state, the output signal S1 of the current mirror circuit C1 is small, but the ring oscillator RING is always in the transition state in which the internal state changes, so the output signal S3 of the current mirror circuit C3 is It is a constant value. The constant value of the output signal S3 of the current mirror circuit C3 is set to be larger than the output signal S1 of the current mirror circuit C1 when the combinational circuit is in the stable state and smaller than the output signal S1 when it is in the transition state. Then, the output signals S1 and S of the current mirrors C1 and C3
By detecting the difference of 3 with the differential amplifier DIF, it is possible to reliably detect a minute change in the internal operation state of the combinational circuit LOG and output the clock signal CK. The current value of the current mirror circuit C3 can be set by the ratio of the gate widths of the MOS transistors forming the current mirror circuit C3. Ring oscillator RING
When the current mirror circuit C3 is composed of bipolar transistors, it may be set according to the area ratio of the emitters.

【0048】<実施例6>図6を用いて、本発明に係る
半導体集積回路装置の第6の実施例を説明する。図6
は、実施例1の図1で示したラッチLTH1とラッチL
TH2間の組み合わせ回路LOGが幾つかの回路ブロッ
クにわけられる場合の回路構成の一例を示す回路図であ
る。図6において、組み合わせ回路LOGは回路ブロッ
クB1,B2,B3,B4に分解されて、データ列DA
TAが流れるパスは回路ブロックB1,B3を通るパス
と、回路ブロックB2,B3を通るパスと、回路ブロッ
クB4を通るパスの3通りがあるとする。そして、それ
ぞれの回路ブロックごとに、動作状態検出回路SEN1
1,SEN21,SEN31,SEN41を設ける。各
動作状態検出回路の出力信号S11,S21,S31,
S41は、制御回路CONTに入力され、これらの信号
に基づいて制御回路CONTはクロック信号CKを発生
し、このクロック信号CKをラッチLTH1,LTH2
に供給する。
<Sixth Embodiment> A sixth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. Figure 6
Is the latch LTH1 and the latch L shown in FIG. 1 of the first embodiment.
It is a circuit diagram which shows an example of a circuit structure when the combination circuit LOG between TH2 is divided into some circuit blocks. In FIG. 6, the combination circuit LOG is decomposed into circuit blocks B1, B2, B3, B4, and a data string DA is obtained.
It is assumed that there are three paths in which TA flows, that is, a path that passes through the circuit blocks B1 and B3, a path that passes through the circuit blocks B2 and B3, and a path that passes through the circuit block B4. The operating state detection circuit SEN1 is provided for each circuit block.
1, SEN21, SEN31, SEN41 are provided. Output signals S11, S21, S31 of each operation state detection circuit,
S41 is input to the control circuit CONT, the control circuit CONT generates a clock signal CK based on these signals, and the clock signal CK is latched LTH1 and LTH2.
Supply to.

【0049】このように、組み合わせ回路を複数の回路
ブロックに分解すると共に、それぞれに動作状態検出回
路を設けることにより、各動作状態検出回路SEN11
〜SEN41にかかる負荷を軽くして高速に組み合わせ
回路LOGの動作状態を検出することができる。
As described above, by disassembling the combinational circuit into a plurality of circuit blocks and providing the respective operation state detection circuits, each operation state detection circuit SEN11.
It is possible to detect the operating state of the combinational circuit LOG at high speed by reducing the load on the SEN 41.

【0050】また、前段のラッチLTH1からのどのよ
うな出力に対してもそのパスがクリティカルパスとなる
ようなパス、すなわちパスの中で一番遅延時間の長いパ
スが存在すれば、そのクリティカルパスの動作状態を検
出するだけでよい。例えば、図6に示した回路ブロック
の中で回路ブロックB4がクリティカルパスであるとす
ると、その場合には、動作状態検出回路SEN41だけ
を設ければよい。
Further, if there is a path that becomes a critical path for any output from the latch LTH1 in the previous stage, that is, if there is a path with the longest delay time, then that critical path is present. It is only necessary to detect the operating state of. For example, if the circuit block B4 is a critical path in the circuit blocks shown in FIG. 6, in that case, only the operating state detection circuit SEN41 needs to be provided.

【0051】<実施例7>図7を用いて、本発明に係る
半導体集積回路装置の第7の実施例を説明する。図7
は、マイクロプロセッサなどに用いるパイプラインの制
御に応用した場合の順序回路のブロック図である。図7
において、組み合わせ回路LOG10,LOG20,L
OG30,LOG40は、パイプライン間にある算術論
理演算装置などの論理回路である。パイプラインラッチ
LTH1,LTH2間に組み合わせ回路LOG10、パ
イプラインラッチLTH2,LTH3間に組み合わせ回
路LOG20、パイプラインラッチLTH3,LTH4
間に組み合わせ回路LOG30、パイプラインラッチL
TH4,LTH5間に組み合わせ回路LOG40が配置
され、各組み合わせ回路LOG10〜LOG40には負
電源Vss側の電源ラインに動作状態検出回路SEN10
〜SEN40がそれぞれ設けられている。各動作状態検
出回路SEN10〜SEN40の出力信号S10〜S4
0は制御回路CONTに入力され、制御回路の出力であ
るクロック信号CKは各パイプラインラッチLTH1〜
LTH5に供給されると共に、分周回路DEVを介して
外部へ低周波化したクロック信号CLKとして出力され
る。
<Embodiment 7> A seventh embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. Figure 7
FIG. 7 is a block diagram of a sequential circuit when applied to control of a pipeline used in a microprocessor or the like. Figure 7
In combination circuit LOG10, LOG20, L
The OG 30 and the LOG 40 are logic circuits such as arithmetic logic operation units located between pipelines. Combination circuit LOG10 between pipeline latches LTH1 and LTH2, combination circuit LOG20 between pipeline latches LTH2 and LTH3, pipeline latches LTH3 and LTH4
A combination circuit LOG30 and a pipeline latch L in between
A combination circuit LOG40 is arranged between TH4 and LTH5, and each combination circuit LOG10 to LOG40 has an operating state detection circuit SEN10 in the power supply line on the negative power supply Vss side.
-SEN40 is provided, respectively. Output signals S10 to S4 of the operating state detection circuits SEN10 to SEN40
0 is input to the control circuit CONT, and the clock signal CK, which is the output of the control circuit, is supplied to each of the pipeline latches LTH1 to LTH1.
The clock signal CLK is supplied to the LTH 5 and is output to the outside as a low-frequency clock signal CLK via the frequency dividing circuit DEV.

【0052】このように構成することにより、組み合わ
せ回路LOG10〜LOG40の動作状態が終了し、出
力が安定状態になったことを各動作状態検出回路SEN
10〜SEN40を用いて検出して、これらの信号S1
0〜S40に基づいて制御回路CONTはクロック信号
CKを発生し、このクロック信号CKを各パイプライン
ラッチLTH1〜LTH5に供給して自己同期的に動作
させることができる。マイクロプロセッサ外部へは、こ
のクロック信号CKを直接出力してもよいが、周辺回路
(不図示)の動作に合わせて分周回路DEVによって低
周波化したクロック信号CLKを出力する。
With this configuration, the operating states of the combinational circuits LOG10 to LOG40 are completed, and the output is in a stable state.
10 to SEN40 to detect these signals S1
Based on 0 to S40, the control circuit CONT can generate a clock signal CK and supply the clock signal CK to each of the pipeline latches LTH1 to LTH5 to operate in a self-synchronous manner. The clock signal CK may be directly output to the outside of the microprocessor, but the frequency-divided clock signal CLK is output by the frequency dividing circuit DEV in accordance with the operation of the peripheral circuit (not shown).

【0053】従来の方式では、パイプライン間にある組
み合わせ回路の中で、クリティカルパスとなるパスの最
大遅延時間dmaxに、さらにデバイス特性のばらつき
や温度変化などの影響を考慮したオフセット時間t0を
加えた時間により、パイプラインクロック周期を決定し
ていた。これに対して、本実施例では、自己同期的に動
作するので、上記のパイプラインのオフセット時間t0
を考慮する必要がなくなり、パイプラインのクロックの
設計が容易になる。そして、自動的にデバイスの特性ば
らつきや温度変化、電源電圧変動などに追従する回路を
構成することができる。
In the conventional method, in the combinational circuit between the pipelines, the offset time t0 is added to the maximum delay time dmax of the path which becomes the critical path, in consideration of the influence of variations in device characteristics and temperature changes. The pipeline clock period was determined by the time. On the other hand, in the present embodiment, since the operation is self-synchronous, the offset time t0 of the above pipeline is
It becomes easy to design a pipeline clock. Then, it is possible to configure a circuit that automatically follows device characteristic variations, temperature changes, power supply voltage changes, and the like.

【0054】なお、動作状態検出回路SEN10〜SE
N40を、正電源Vdd側に設けてもよく、或いは負電源
Vss側と正電源Vdd側の両方に設けてもよい。また、動
作状態検出回路の構成としては、実施例3の図3に示し
たカレントミラー回路C1,C2が使用できることは勿
論である。或いは、実施例5の図5に示したように、制
御回路CONT内にリングオシレータRING、カレン
トミラー回路C3,および差動増幅器DIFを設けて、
動作状態検出回路SEN10〜SEN40をそれぞれカ
レントミラー回路C1で構成してもよいことは言うまで
もない。
The operating state detection circuits SEN10 to SE
N40 may be provided on the positive power supply Vdd side, or may be provided on both the negative power supply Vss side and the positive power supply Vdd side. As a configuration of the operating state detection circuit, it goes without saying that the current mirror circuits C1 and C2 shown in FIG. 3 of the third embodiment can be used. Alternatively, as shown in FIG. 5 of the fifth embodiment, a ring oscillator RING, a current mirror circuit C3, and a differential amplifier DIF are provided in the control circuit CONT,
It goes without saying that the operating state detection circuits SEN10 to SEN40 may each be configured by the current mirror circuit C1.

【0055】<実施例8>図8を用いて、本発明に係る
半導体集積回路装置の第8の実施例を説明する。図8
は、実施例7の図7と同様にマイクロプロセッサなどに
用いるパイプラインの制御に応用した場合の順序回路の
ブロック図である。図8において、図7と同一構成部分
には同一の参照符号を付して、説明の便宜上その詳細な
説明は省略する。すなわち、制御回路CONTの出力で
あるクロック信号CKが同期回路SYNを介して各パイ
プラインラッチLTH1〜LTH5へ供給されている点
が実施例7と相違する。この同期回路SYNは、外部か
ら入力されたクロック信号CLK0に、制御回路CON
Tからのクロック信号CKを同期させたクロック信号C
K0を出力する。従って、各パイプラインラッチLTH
1〜LTH5は、外部からのクロック信号CLK0に同
期したクロック信号CK0によって制御される。
<Embodiment 8> An eighth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. FIG.
9 is a block diagram of a sequential circuit when applied to control of a pipeline used in a microprocessor or the like as in FIG. 7 of the seventh embodiment. 8, the same components as those in FIG. 7 are designated by the same reference numerals, and detailed description thereof will be omitted for convenience of description. That is, the clock signal CK output from the control circuit CONT is supplied to each of the pipeline latches LTH1 to LTH5 via the synchronization circuit SYN, which is different from the seventh embodiment. The synchronizing circuit SYN receives the control signal CON from the clock signal CLK0 input from the outside.
Clock signal C in which clock signal CK from T is synchronized
Outputs K0. Therefore, each pipeline latch LTH
1 to LTH5 are controlled by a clock signal CK0 synchronized with an external clock signal CLK0.

【0056】このように構成することにより、組み合わ
せ回路LOG10〜LOG40を外部クロック信号CL
K0と同期して動作させることができるので、組み合わ
せ回路LOG10〜LOG40がそれぞれ本来持ってい
る最大限のスループットを得ながら、順序回路の出力を
外部のシステムと同期させることができる。
With this configuration, the combinational circuits LOG10 to LOG40 are connected to the external clock signal CL.
Since the operation can be performed in synchronization with K0, the output of the sequential circuit can be synchronized with an external system while obtaining the maximum throughput originally possessed by each of the combinational circuits LOG10 to LOG40.

【0057】<実施例9>図9を用いて、本発明に係る
半導体集積回路装置の第9の実施例を説明する。図9
は、制御回路を二つ用いた順序回路のブロック図であ
る。図9において、参照符号LOG1,LOG2は組み
合わせ回路、SEN11,SEN21,SEN31,S
EN41は動作状態検出回路、LTH1,LTH2はラ
ッチ、およびCONT1,CONT2は制御回路を示
す。
<Embodiment 9> A ninth embodiment of the semiconductor integrated circuit device according to the present invention will be described with reference to FIG. Figure 9
FIG. 6 is a block diagram of a sequential circuit using two control circuits. In FIG. 9, reference numerals LOG1 and LOG2 are combinational circuits, SEN11, SEN21, SEN31, S.
EN41 is an operating state detection circuit, LTH1 and LTH2 are latches, and CONT1 and CONT2 are control circuits.

【0058】前述した図1、図6〜図8に示した各実施
例では、制御回路CONTが一つで、その出力信号CK
は各ラッチにクロック信号として共通に供給していた
が、本実施例では、制御回路CONT1,CONT2を
各ラッチLTH1,LTH2に対して個別に設けて、ク
ロック信号CK11,CK21をそれぞれのラッチに供
給している。
In each of the embodiments shown in FIGS. 1 and 6 to 8 described above, there is one control circuit CONT, and the output signal CK thereof.
Is commonly supplied to each latch as a clock signal, but in the present embodiment, the control circuits CONT1 and CONT2 are individually provided for each latch LTH1 and LTH2, and the clock signals CK11 and CK21 are supplied to each latch. are doing.

【0059】このように構成される順序回路の動作は次
の通りである。組み合わせ回路LOG1に設けた動作状
態検出回路SEN11,SEN21からの出力信号S1
1,S21によって制御回路CONT1で発生したクロ
ックCK11により、組み合わせ回路LOG1が安定状
態になった時の出力をラッチLTH1でラッチし、この
ラッチLTH1の出力を組み合わせ回路LOG2の入力
として与える。
The operation of the sequential circuit thus configured is as follows. Output signal S1 from operation state detection circuits SEN11 and SEN21 provided in combination circuit LOG1
The output of the combination circuit LOG1 when the combination circuit LOG1 is in a stable state is latched by the latch LTH1 by the clock CK11 generated by the control circuit CONT1 by 1, S21, and the output of the latch LTH1 is given as the input of the combination circuit LOG2.

【0060】一方、組み合わせ回路LOG2は前段のラ
ッチLTH1の出力を入力として受入れることにより、
動作を開始する。組み合わせ回路LOG2の安定状態に
なった時の出力は、動作状態検出回路SEN31,SE
N41により検出され、この出力信号S31,S41を
用いて、制御回路CONT2でクロック信号CK21を
発生し、このクロック信号CK21によりラッチLTH
2でラッチし、データ列DATAとして出力される。こ
の時、組み合わせ回路LOG2の出力は動作状態検出回
路SEN31,SEN41の出力信号S31,S41を
用いてラッチされるので、前段の組み合わせ回路LOG
1はこの動作によって影響を受けない。
On the other hand, the combinational circuit LOG2 receives the output of the latch LTH1 in the preceding stage as an input,
Start operation. The output when the combinational circuit LOG2 is in the stable state is the operation state detection circuits SEN31, SE.
The output signal S31, S41 detected by N41 is used to generate the clock signal CK21 in the control circuit CONT2, and the clock signal CK21 causes the latch LTH.
It is latched by 2 and output as a data string DATA. At this time, the output of the combination circuit LOG2 is latched by using the output signals S31, S41 of the operation state detection circuits SEN31, SEN41, so that the combination circuit LOG of the preceding stage is output.
1 is unaffected by this operation.

【0061】このように複数の制御回路CONT1,C
ONT2を用いることにより、ラッチLTH1にはクロ
ック信号CK11を供給し、ラッチLTH2には別のク
ロック信号CK21を供給することができ、この結果、
各ラッチLTH1,LTH2間の動作時間間隔がエラス
ティックな動作、すなわち伸縮自在な動作にすることが
できるので、各組み合わせ回路の固有の遅延時間でラッ
チ動作を行うラッチによって構成されたパイプラインを
制御することができる。
In this way, the plurality of control circuits CONT1, C
By using the ONT2, the clock signal CK11 can be supplied to the latch LTH1 and another clock signal CK21 can be supplied to the latch LTH2. As a result,
Since the operation time interval between the latches LTH1 and LTH2 can be an elastic operation, that is, a flexible operation, the pipeline configured by the latches that perform the latch operation with the delay time unique to each combinational circuit is controlled. can do.

【0062】<実施例10>図10を用いて、本発明に
係る電子装置の実施例を説明する。前述の実施例1〜実
施例9は一つの半導体集積回路チップ内部での実施例で
あるが、図10に示した本実施例は、複数の半導体集積
回路装置からなる電子装置にも適用した場合の一実施例
である。図10において、参照符号UNIT1は半導体
集積回路装置を示し、正電源Vddと負電源Vss間に接続
された半導体集積回路装置UNIT1に電源電流の変化
を検出する動作状態検出装置SEN1Uを設け、この出
力信号S1Uは、制御装置CONTUに接続する。制御
装置CONTUの出力信号CK1Uを半導体集積回路装
置UNIT1に接続する。同様にして、正電源Vddと負
電源Vss間に接続された半導体集積回路装置UNIT2
にも、電源電流の変化を検出する動作状態検出装置SE
N2Uを設け、この出力信号S2Uを前記制御装置CO
NTUに接続する。制御装置CONTUの出力信号CK
2Uは、半導体集積回路装置UNIT2に接続する。
<Embodiment 10> An embodiment of the electronic device according to the present invention will be described with reference to FIG. Although the above-described first to ninth embodiments are examples inside one semiconductor integrated circuit chip, the present embodiment shown in FIG. 10 is applied to an electronic device including a plurality of semiconductor integrated circuit devices. FIG. In FIG. 10, reference numeral UNIT1 indicates a semiconductor integrated circuit device, and the semiconductor integrated circuit device UNIT1 connected between the positive power supply Vdd and the negative power supply Vss is provided with an operation state detection device SEN1U for detecting a change in the power supply current, and this output The signal S1U is connected to the control unit CONTU. The output signal CK1U of the control unit CONTU is connected to the semiconductor integrated circuit device UNIT1. Similarly, the semiconductor integrated circuit device UNIT2 connected between the positive power supply Vdd and the negative power supply Vss
Also, an operating state detection device SE that detects changes in the power supply current
N2U is provided, and the output signal S2U is supplied to the control device CO
Connect to NTU. Output signal CK of control unit CONTU
2U is connected to the semiconductor integrated circuit device UNIT2.

【0063】このように構成される電子装置において、
半導体集積回路装置UNIT1,UNIT2の動作が遷
移状態から安定状態になったことを、それぞれに直接接
続された動作状態検出装置SEN1U,SEN2Uが検
出し、検出信号S1U,S2Uを制御装置CONTUに
伝送する。制御装置CONTUは、これらの信号S1
U,S2Uに基づいて、それぞれに対応した出力信号C
K1U,CK2Uを発生して各半導体集積回路装置UN
IT1,UNIT2に伝送し、各半導体集積回路装置の
制御を行う。
In the electronic device constructed as above,
The operation state detection devices SEN1U and SEN2U directly connected to the semiconductor integrated circuit devices UNIT1 and UNIT2 detect that the operation has changed from the transition state to the stable state, and the detection signals S1U and S2U are transmitted to the control unit CONTU. . The control unit CONTU determines these signals S1.
Output signals C corresponding to U and S2U
Generating K1U and CK2U to generate semiconductor integrated circuit devices UN
It is transmitted to IT1 and UNIT2 to control each semiconductor integrated circuit device.

【0064】従って、本実施例の電子装置は、電子装置
を構成する各半導体集積回路装置UNIT1,UNIT
2の持っている最大限のスループットを得ることがで
き、各半導体集積回路装置UNIT1,UNIT2が持
っている固有の特性ばらつきや温度変化、電源電圧変動
などの外来変動因子による特性変化に自動的に追従した
制御を行うことができる。なお、本実施例では、各半導
体集積回路装置に設けた動作状態検出装置は負電源ライ
ン側だけに設けた場合を示したが、正電源側ラインに設
けてもよく、或いは両方に設けてもよいことは言うまで
もない。
Therefore, the electronic device according to the present embodiment has the semiconductor integrated circuit devices UNIT1 and UNIT which constitute the electronic device.
The maximum throughput of 2 can be obtained, and the semiconductor integrated circuit devices UNIT1 and UNIT2 automatically change their characteristics due to characteristic fluctuations, temperature changes, and external fluctuation factors such as power supply voltage fluctuations. Followed control can be performed. In this embodiment, the operation state detecting device provided in each semiconductor integrated circuit device is shown only on the negative power supply line side, but it may be provided on the positive power supply line or on both sides. It goes without saying that it is good.

【0065】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。
The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above embodiments, and various design changes can be made without departing from the spirit of the present invention. Is.

【0066】[0066]

【発明の効果】前述した実施例から明らかなように、本
発明によれば、組み合わせ回路に直接接続している動作
状態検出回路を用いて、組み合わせ回路が安定状態にな
ったことを検出し、この検出信号に基づいて順序回路を
制御する。このため、組み合わせ回路が持っている最大
限のスループットを得ることができ高速動作が可能であ
ると共に、デバイスの特性ばらつきや温度変化、電源電
圧変動などに自動的に追従する半導体集積回路装置なら
びに電子装置を実現することができる。
As is apparent from the above-described embodiments, according to the present invention, it is possible to detect that the combinational circuit is in a stable state by using the operation state detection circuit directly connected to the combinational circuit. The sequential circuit is controlled based on this detection signal. Therefore, the maximum throughput of the combinational circuit can be obtained, high-speed operation is possible, and the semiconductor integrated circuit device and the electronic device that automatically follow the variation in device characteristics, temperature change, power supply voltage change, etc. The device can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る半導体集積回路装置の一実施例を
示すブロック図である。
FIG. 1 is a block diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention.

【図2】図1に示した半導体集積回路装置の組み合わせ
回路がCMOSインバータで構成されている場合の動作
状態検出回路の接続例を示す要部回路図であり、(a)
は負電源ライン側に接続した場合、(b)は正電源ライ
ン側に接続した場合である。
FIG. 2 is a main part circuit diagram showing a connection example of an operation state detection circuit when the combinational circuit of the semiconductor integrated circuit device shown in FIG. 1 is configured by a CMOS inverter;
Shows the case of connection to the negative power supply line side, and (b) shows the case of connection to the positive power supply line side.

【図3】図1に示した半導体集積回路装置の動作状態検
出回路をカレントミラー回路で構成した場合を示す要部
回路図である。
3 is a circuit diagram of essential parts showing a case where the operating state detection circuit of the semiconductor integrated circuit device shown in FIG. 1 is configured by a current mirror circuit.

【図4】本発明に係る半導体集積回路装置の別の実施例
を示す要部回路図である。
FIG. 4 is a main part circuit diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.

【図5】本発明に係る半導体集積回路装置のまた別の実
施例を示す要部回路図であり、制御回路内にリングオシ
レータを内蔵する場合の構成を示す図である。
FIG. 5 is a main part circuit diagram showing still another embodiment of the semiconductor integrated circuit device according to the present invention, and is a diagram showing a configuration in the case where a ring oscillator is incorporated in the control circuit.

【図6】本発明に係る半導体集積回路装置のさらに別の
実施例を示すブロック図であり、組み合わせ回路が複数
の回路ブロックに分解できる場合を示す図である。
FIG. 6 is a block diagram showing still another embodiment of a semiconductor integrated circuit device according to the present invention, showing a case where a combinational circuit can be decomposed into a plurality of circuit blocks.

【図7】本発明に係る半導体集積回路装置のまた別の実
施例を示すブロック図であり、パイプライン制御に適用
した場合の一例を示す図である。
FIG. 7 is a block diagram showing still another embodiment of the semiconductor integrated circuit device according to the present invention, which is an example when applied to pipeline control.

【図8】本発明に係る半導体集積回路装置のまたさらに
別の実施例を示すブロック図であり、パイプライン制御
に適用した場合の別の例を示す図である。
FIG. 8 is a block diagram showing still another embodiment of the semiconductor integrated circuit device according to the present invention, and is a view showing another example when applied to pipeline control.

【図9】本発明に係る半導体集積回路装置のまた別の実
施例を示すブロック図であり、制御回路を各組み合わせ
回路に対して個別に設けた場合を示す図である。
FIG. 9 is a block diagram showing still another embodiment of the semiconductor integrated circuit device according to the present invention, showing a case where a control circuit is individually provided for each combinational circuit.

【図10】本発明に係る電子装置の一実施例を示すブロ
ック図である。
FIG. 10 is a block diagram showing an embodiment of an electronic device according to the present invention.

【図11】従来の順序回路の構成を示すブロック図であ
る。
FIG. 11 is a block diagram showing a configuration of a conventional sequential circuit.

【図12】図1に示した半導体集積回路装置の動作を示
すタイミング波形図である。
12 is a timing waveform chart showing an operation of the semiconductor integrated circuit device shown in FIG.

【図13】図1に示した半導体集積回路装置で使用する
ラッチの構成の一例を示す回路図である。
13 is a circuit diagram showing an example of a configuration of a latch used in the semiconductor integrated circuit device shown in FIG.

【符号の説明】[Explanation of symbols]

1…正電源側ライン、 2…負電源側ライン、 C1,C2,C3…カレントミラー回路、 CK,CK11,CK21…クロック信号、 CONT…制御回路、 CONT1,CONT2…制御回路、 CONTU…制御装置、 DATA…データ列、 DEV…分周回路、 DIF…差動増幅器、 Idd,Iss…電源電流、 LOG,LOG1〜LOG4…組合せ回路、 LTH1〜LTH5…ラッチ、 SEN1,SEN2…動作状態検出回路、 SEN10〜SEN40…動作状態検出回路、 SEN1U,SEN2U…動作状態検出装置、 UNIT1,UNIT2…半導体集積回路装置、 Vdd…正電源、 Vss…負電源。 1 ... Positive power supply side line, 2 ... Negative power supply side line, C1, C2, C3 ... Current mirror circuit, CK, CK11, CK21 ... Clock signal, CONT ... Control circuit, CONT1, CONT2 ... Control circuit, CONTU ... Control device, DATA ... Data string, DEV ... Frequency divider circuit, DIF ... Differential amplifier, Idd, Iss ... Power supply current, LOG, LOG1 to LOG4 ... Combination circuit, LTH1 to LTH5 ... Latch, SEN1, SEN2 ... Operating state detection circuit, SEN10. SEN40 ... Operating state detecting circuit, SEN1U, SEN2U ... Operating state detecting device, UNIT1, UNIT2 ... Semiconductor integrated circuit device, Vdd ... Positive power source, Vss ... Negative power source.

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】少なくとも一つの組み合わせ回路と、少な
くとも一つのラッチと、前記組み合わせ回路およびラッ
チを制御する少なくとも一つの制御回路とから構成され
る順序回路を含む半導体集積回路装置において、前記組
み合わせ回路の内部動作の遷移状態から安定状態への移
行を検出する動作状態検出回路を少なくとも一つ設け、
前記制御回路が、前記動作状態検出回路からの信号に基
づいて前記順序回路を制御するように構成したことを特
徴とする半導体集積回路装置。
1. A semiconductor integrated circuit device including a sequential circuit including at least one combinational circuit, at least one latch, and at least one control circuit for controlling the combinational circuit and the latch, wherein Providing at least one operating state detection circuit that detects transition from internal operation transition state to stable state,
A semiconductor integrated circuit device, wherein the control circuit is configured to control the sequential circuit based on a signal from the operating state detection circuit.
【請求項2】前記動作状態検出回路は、組み合わせ回路
の動作状態を電源ラインに流れる電源電流によって検出
できるように、前記組み合わせ回路の正、負電源ライン
の少なくとも一方に接続して成る請求項1に記載の半導
体集積回路装置。
2. The operation state detection circuit is connected to at least one of positive and negative power supply lines of the combinational circuit so that the operation state of the combinational circuit can be detected by a power supply current flowing through the power supply line. The semiconductor integrated circuit device according to 1.
【請求項3】前記動作状態検出回路は、カレントミラー
回路によって構成される請求項2に記載の半導体集積回
路装置。
3. The semiconductor integrated circuit device according to claim 2, wherein the operating state detection circuit is configured by a current mirror circuit.
【請求項4】前記動作状態検出回路は、組み合わせ回路
の正、負電源ライン以外の信号線からの信号によって、
前記組み合わせ回路の動作状態を検出して成る請求項1
に記載の半導体集積回路装置。
4. The operating state detection circuit is configured to detect a signal from a signal line other than the positive and negative power supply lines of the combinational circuit,
2. The operation state of the combinational circuit is detected.
The semiconductor integrated circuit device according to 1.
【請求項5】前記信号線は、前記組み合わせ回路を構成
する少なくとも一つのMOSトランジスタのバックゲー
トに接続された信号線である請求項4に記載の半導体集
積回路装置。
5. The semiconductor integrated circuit device according to claim 4, wherein the signal line is a signal line connected to a back gate of at least one MOS transistor forming the combination circuit.
【請求項6】前記制御回路に常に遷移状態にある発振回
路を少なくとも一つ設けると共に、前記制御回路が、前
記組み合わせ回路と前記発振回路との動作状態を比較す
ることにより、前記組み合わせ回路の動作状態を検出し
て前記順序回路を制御するように構成した請求項1に記
載の半導体集積回路装置。
6. The operation of the combinational circuit, wherein the control circuit is provided with at least one oscillation circuit which is always in a transition state, and the control circuit compares the operation states of the combinational circuit and the oscillation circuit. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is configured to detect a state and control the sequential circuit.
【請求項7】前記動作状態検出回路は、前記組み合わせ
回路のクリティカルパスとなる一部分の回路に接続する
ことにより、前記組み合わせ回路全体の動作状態を検出
するように構成した請求項1に記載の半導体集積回路装
置。
7. The semiconductor according to claim 1, wherein the operation state detection circuit is configured to detect the operation state of the entire combinational circuit by connecting to a part of the circuit which is a critical path of the combinational circuit. Integrated circuit device.
【請求項8】前記制御回路から前記ラッチに供給してい
るクロック信号の周波数を、より低い周波数のクロック
信号に変換する分周器を更に備え、該分周器の出力を外
部に供給するように構成した請求項1に記載の半導体集
積回路装置。
8. A frequency divider for converting the frequency of a clock signal supplied from the control circuit to the latch to a clock signal having a lower frequency, and supplying the output of the frequency divider to the outside. The semiconductor integrated circuit device according to claim 1, configured as described above.
【請求項9】前記制御回路のクロック信号と外部から供
給される入力クロック信号とから前記ラッチを制御する
信号を生成する回路を更に少なくとも一つ設けて成る請
求項1に記載の半導体集積回路装置。
9. The semiconductor integrated circuit device according to claim 1, further comprising at least one circuit for generating a signal for controlling the latch from a clock signal of the control circuit and an input clock signal supplied from the outside. .
【請求項10】前記制御回路は、前記動作状態検出回路
からの信号を用いて、前記ラッチを個別に制御して成る
請求項1に記載の半導体集積回路装置。
10. The semiconductor integrated circuit device according to claim 1, wherein the control circuit controls the latches individually by using a signal from the operation state detection circuit.
【請求項11】少なくとも一つの半導体集積回路装置
と、該半導体集積回路装置を制御する制御装置からなる
電子装置において、前記半導体集積回路装置の内部状態
の遷移状態から安定状態への移行を検出する動作状態検
出装置を少なくとも一つ設け、前記制御装置が前記動作
状態検出装置からの信号に基づいて前記半導体集積回路
装置の動作を制御することを特徴とする電子装置。
11. An electronic device comprising at least one semiconductor integrated circuit device and a control device for controlling the semiconductor integrated circuit device, wherein transition of an internal state of the semiconductor integrated circuit device from a transition state to a stable state is detected. An electronic device comprising at least one operating state detecting device, wherein the control device controls the operation of the semiconductor integrated circuit device based on a signal from the operating state detecting device.
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