JPH0834189B2 - 広がりを調整可能な低酸素領域を有するエピタキシアル半導体ウェーハ及びその製造方法 - Google Patents

広がりを調整可能な低酸素領域を有するエピタキシアル半導体ウェーハ及びその製造方法

Info

Publication number
JPH0834189B2
JPH0834189B2 JP4145042A JP14504292A JPH0834189B2 JP H0834189 B2 JPH0834189 B2 JP H0834189B2 JP 4145042 A JP4145042 A JP 4145042A JP 14504292 A JP14504292 A JP 14504292A JP H0834189 B2 JPH0834189 B2 JP H0834189B2
Authority
JP
Japan
Prior art keywords
wafer
layer
substrate
epitaxial
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4145042A
Other languages
English (en)
Other versions
JPH05182920A (ja
Inventor
ラインハルト・シャウアー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WATSUKAA JIRUTORONIKU G FUYUA HARUBURAITAAMATERIARIEN MBH
Original Assignee
WATSUKAA JIRUTORONIKU G FUYUA HARUBURAITAAMATERIARIEN MBH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by WATSUKAA JIRUTORONIKU G FUYUA HARUBURAITAAMATERIARIEN MBH filed Critical WATSUKAA JIRUTORONIKU G FUYUA HARUBURAITAAMATERIARIEN MBH
Publication of JPH05182920A publication Critical patent/JPH05182920A/ja
Publication of JPH0834189B2 publication Critical patent/JPH0834189B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、単ウェーハ反応炉内で
単結晶基板ウェーハのエピタキシアル成長により形成し
た低酸素領域を有するエピタキシアル半導体ウェーハの
製造方法に関するものである。本発明は更にこの方法に
より製造した半導体ウェーハに関するものである。
【０００２】
【従来の技術】電子部品の製造に使用され、棒状又は塊
状加工品を細かく鋸引きすることによって製造される特
にシリコンからなる半導体ウェーハ中には普通９×1017
原子／cm3 以下の酸素濃度が存在する。プロセス上制約
されて石英製加工品、例えばチョクラルスキー結晶引上
るつぼの使用によって半導体材料中に持ち込まれるこの
酸素含量は結晶格子中で格子欠陥としてその他の不純物
にとっての萌芽センタとなるので全く望ましいものであ
る。残留不純物の濃縮によるこの、「インターナルゲッ
タリング」として知られている清浄効果はしかし半導体
ウェーハの内部でのみ有益である。電子部品を集積する
シリコンウェーハの表面範囲ではこの酸素センタが著し
く障害となる。部品製造時に行われる例えばエピタキシ
ャル成長、ドーパント処理、酸化及びそれに伴うアニー
ル工程等のプロセス工程により酸素センタは不純物析出
の傾向があり、これにより結晶格子中に応力を引き起こ
し、この応力自身が部品群全体の故障を結果する。
【０００３】それ故数μｍ厚の酸素空乏化表面領域（い
わゆるデヌーデッドゾーン［無欠陥層］）を含有したウ
ェーハを使用するのが望ましい。デヌーデッドゾーンを
製造する方法は久しく知られている。炉内で不活性ガス
雰囲気の下（例えば1000℃〜1200℃の温度で）シリコン
ウェーハのアニーリングによって表面の酸素を外拡散さ
せることができる。1000℃の温度で５時間後、外拡散酸
素のみによって達成可能なデヌーデッドゾーンの層厚は
10μｍを超える（ディー・フーバー(D. Huber)、ジェイ
・レフル(J. Reffle) 、固体技術(Solid State Tech
n.)、26(8) 号、1983年、1383頁）。
【０００４】デヌーデッドゾーンの生成は有利には部品
製造の枠内で必要となる不純物添加エピタキシアル層の
析出前、析出中又は析出後に実施される。なぜなら両過
程は同様のプロセス温度を必要とし、相互に妨げ合うこ
とがないからである。生成するデヌーデッドゾーンの厚
さは実質的に許容拡散時間に合わせられる。エピタキシ
アル層の被着は一般に半導体材料の電気的性質中に明確
な遷移を生成するのに役立つ。通常、基板から表面近傍
のエピタキシアル層に移行する箇所で抵抗率分布の急上
昇が望ましい。それ故基板とエピタキシアル層とは通常
別様にドーピングしてある。
【０００５】この技術水準により、デヌーデッド工程は
従来バッチ式エピタキシアル炉内で実施された。これは
収容能力が一般にウェーハ４〜50枚を超える反応炉であ
る。この反応炉は、エピタキシアル層を析出するのに必
要な時間に制約されて（この型の反応炉の成長率：毎分
１μｍ〜２μｍ）、従来要請された仕様―維持すべき低
酸素表面近傍層の厚さは少なくとも５μｍでなければな
らない―を満たすデヌーデッドゾーンを生成するのに十
分な長さのサイクル時間を有する。しかしデヌーデッド
ゾーンの品質及び広がりに対する部品製造業者の期待が
高まった。これらの要求条件を満たすためバッチ炉内で
のウェーハ滞留時間が増大するのを甘受しなければなら
ず、これによりプロセスが益々不経済となる。
【０００６】バッチ炉は更に幾つかの欠点を有してお
り、そうこうするうちにエピタキシアルプロセスにはい
わゆる単ウェーハ反応炉が優先的に利用されることとな
った。バッチ炉内でウェーハの加工時間が長いことの結
果、ドーパントが基板から拡散し、成長したエピタキシ
アル層中に一部取り込まれる。基板材料からエピタキシ
アル層に移行する箇所で所期の急峻な抵抗率分布は甘受
できない程度に弱まる（オートドーピング効果）。一連
の加工工程の過程で適切に持ち込まれたドーパントを比
較的容量の大きいかかる反応炉から殆ど完全には取り除
くことができず、後に望ましくないことにエピタキシア
ル層中に吸収されること（メモリー効果）によっても同
様の困難が生じる。直径が150 mm〜200 mm以上の大きな
ウェーハが益々加工されるようになったが、これがこう
した問題を一層先鋭化し、従来のバッチ炉の使用を益々
魅力ないものにする。
【０００７】単ウェーハ反応炉は成長率が高く（５μｍ
／分以上）、従って比較的短時間で大きなウェーハのエ
ピタキシアル成長も可能とし、バッチ炉を使用した場合
に現れる前記問題も重要ではない。しかし単ウェーハ反
応炉を使用した場合欠点として反応炉内のウェーハ滞留
時間はデヌーデッドゾーンの所要の広がりを専らアニー
リングによって達成するには十分でない。デヌーデッド
ゾーンの広がりは付加的アニーリングによって希望する
程度に高めることができるのではあるが、しかしこれに
より特に酸素含量が高い場合プロセスの経済性が著しく
低下する。しかし低酸素基板ウェーハの利用は、かかる
材料の場合冒頭指摘したインターナルゲッタリングが十
分には現れないので排除されている。
【０００８】
【発明が解決しようとする課題】そこで本発明の課題
は、単ウェーハ反応炉内で広がりを調整可能なデヌーデ
ッドゾーンを有するエピタキシアルウェーハの経済的製
造を可能とする方法を示すことであった。更に、この方
法により製造したウェーハはデヌーデッドゾーンから表
面近傍のエピタキシアル層に移行する箇所で急峻な抵抗
分布を有していなければならなかった。
【０００９】
【課題を解決するための手段】この課題は、単ウェーハ
反応炉内で単結晶基板ウェーハのエピタキシアル成長に
より形成された低酸素層を有するエピタキシアル半導体
ウェーハの製造方法において、２つのエピタキシアル層
を基板ウェーハの一表面上に連続して堆積させるととも
に、前記第１のエピタキシアル層のドーピングは該第１
のエピタキシアル層の抵抗率が前記基板の抵抗率と同一
もしくは５〜２０％の範囲をもって高くなるように選定
され、かつ前記低酸素層は前記基板に接する基板ウェー
ハ層およびその上に形成される前記２つのエピタキシア
ル層から構成されることを特徴とする製造方法、並びに
前記方法により製造される半導体ウェーハによって解決
される。
【００１０】本発明方法により使用する単ウェーハ反応
炉は当業者にとって周知であり、例えば「固体技術」 1
1(6)号、1988年、24頁に記載してある。それは、作業工
程ごとに各１枚のウェーハを加工するだけであることを
特徴としている。プロセス室はバッチ炉で使用するもの
より相対的に小さくすることができ、例えば容量４であ
り、そのなかで基板ホルダに載置した１枚のウェーハが
加熱ランプにより、又は抵抗加熱器を介し加熱される。
プロセスガスを流過させると基板ウェーハ上にエピタキ
シアル層が析出する。
【００１１】この種の反応炉は直径が150 mm〜200 mm以
上と大きいウェーハを加工するのに特に適しているが、
直径75mm〜150 mmの小さなウェーハもそのなかでエピタ
キシアル成長させることができる。達成可能な５μｍ／
分以上の成長率は比較的大きな―ウェーハ径に応じて―
100 μｍまでの層厚の経済的生成を可能とするほど高い
ものである。
【００１２】所要の抵抗に依存して例えばホウ素、アン
チモン、リン又はヒ素等のドーパントを含有することの
できるシリコン単結晶ウェーハが基板として主に使用さ
れる。結晶方位に制限はないが、しかし特に厚さ250 μ
ｍ〜1000μｍ、(100) 、(111) 方位のウェーハが使用さ
れる。本発明によれば基板上に低酸素領域が、まず第一
に基板からの酸素の外拡散によってではなく、なかんず
く基板上に第一無酸素エピタキシアル層が析出すること
によって発生する。ウェーハ厚はプロセス条件に応じて
第一エピタキシアル層の析出によって１μｍ〜20μｍ、
しかし好ましくは５μｍ〜10μｍ高まる。生成したデヌ
ーデッドゾーンの広がりは第一エピタキシアル層の広が
りとエピタキシアル成長中に酸素の外拡散によって発生
する低酸素基板範囲の広がりとの和に一致する。従って
それは第一エピタキシアル層の層厚を選定することによ
り広い限界内で変更可能である。第一エピタキシアル層
のドーピングは有利には、基板及びエピタキシアル層が
同じ抵抗率又は５％〜20％、好ましくは５％〜10％の狭
い公差内で類似した抵抗率を有するよう選定される。基
板の抵抗率は普通0.005 Ωcm〜100 Ωcm、特に0.005 Ω
cm〜0.05Ωcmの値である。しかし本発明は基本的には基
板とは異なる抵抗率の第一エピタキシアル層の析出も可
能とする。
【００１３】エピタキシアル層の被着前に望ましくは反
応室及び基板表面の予備洗浄が行われる。好ましくはこ
の予備洗浄は反応室を不活性ガス、例えば窒素で洗浄し
又ウェーハをエッチングガス、例えば塩化水素で表面処
理し、その後不活性ガスで新たに洗浄することにある。
しかしかかる予備洗浄は、特に半導体ウェーハの洗浄条
件が損なわれ得るとき、未装填反応炉だけに行うことも
できる。
【００１４】シリコンエピタキシアル成長で利用される
プロセスガスは良く知られている。洗浄ガスとして好ま
しくは窒素、アルゴン又は水素が使用される。シリコン
を析出するガス、例えばテトラクロロシラン、トリクロ
ロシラン、ジクロロシラン又はシラン等用のキャリヤガ
スとして好ましくは水素が利用される。ドーパントはジ
ボラン、ホスフィン又はアルシン等の気状化合物の形で
ドーピングガスに添加される。塩化水素は好ましいエッ
チング・洗浄ガスである。
【００１５】シリコンの析出は有利には900 ℃〜1250
℃、特に1100℃〜1200℃の温度で行われる。エッチング
過程の間温度は好ましくは900 ℃〜1300℃、特に1200℃
に設定される。エピタキシアル成長は通常大気圧の下で
実施されるが、しかし特別のプロセス変種では10トルま
での負圧でも析出が可能である。その後、ウェーハホル
ダを１rpm 〜50 rpm、特に25 rpmの回転速度で回転させ
るのが好ましいことが判明した。
【００１６】同一又は類似の抵抗率を有する第一エピタ
キシアル層を本発明により析出させ、この層と基板の表
面近傍部分とを含むデヌーデッドゾーンを形成した後、
一般に第二エピタキシアル層の成長が行われる。この第
二層は通常その基板及び第一エピタキシアル析出層より
も抵抗率が高い。エピタキシアル成長時の析出率は通常
２μｍ／分〜６μｍ／分、好ましくは５μｍ／分であ
る。反応炉によるシリコン含有プロセスガス、例えばト
リクロロシランの処理量は毎分１ｇ〜50ｇ、特に20ｇで
ある。洗浄ガス、例えば窒素又は水素は一般に毎分１標
準ｌ(SLM) 〜200 SLM が反応炉に通され、代表的には20
SLM〜80 SLMの流量である。エッチングガス、例えば塩
化水素の流量は１SLM 〜20 SLM、好ましくは20 SLMの値
である。
【００１７】ドーピングガスに含まれたドーパント、例
えばジボランの量は10 ppm〜10000ppm、代表的には1000
ppmである。ドーピングガスの処理量はエピタキシアル
層中の希望するドーパント濃度に適合される。それは第
一析出層が１SLM 〜４SLM の範囲、好ましくは２SLM 、
第二層が毎分１標準立方センチメートル(SCCM)〜200SCC
M、好ましくは100 SCCMである。
【００１８】本発明方法は広がりを調整可能なデヌーデ
ッドゾーンを有するエピタキシアル半導体ウェーハ、特
にシリコンウェーハの製造に利用される。本方法は直径
の大きい、例えば少なくとも150 mmのウェーハの製造に
おいて特に好ましいことが判明した。本方法は有利には
結晶方位(100) 又は(111) のウェーハにおいて利用され
る。主に使用されるウェーハ厚は725 μｍである。使用
する基板の抵抗率は、通常どおりヒ素、アンチモン、リ
ン、ホウ素、ガリウム又はアルミニウムをドーピングし
た場合0.005 Ωcm〜100 Ωcm、特に0.005 Ωcm〜0.05Ω
cmである。
【００１９】本発明方法により得られるウェーハは以下
の付加的仕様を有する：デヌーデッドゾーンの主部を形
成する第一エピタキシアル層の厚さは可変とすることが
でき、好ましくは１μｍ〜20μｍ、特に有利には10μｍ
である。エピタキシアル成長中基板表面からの酸素の外
拡散によって全デヌーデッドゾーンは第一エピタキシア
ル層を超えてなお２μｍ〜10μｍ基板内に延びる。デヌ
ーデッドゾーン中の酸素含量は基板に比べ著しく低下し
ている。好ましくは１×1017原子／cm3 未満の酸素含量
が達成される。
【００２０】ウェーハの第二エピタキシアル析出層はプ
ロセスに制約されて第一エピタキシアル層と同様に酸素
含量が低い。しかし第二層の抵抗率は一般に第一層とは
異なり、通常それより高く、0.1 Ωcm〜1000Ωcm、主に
３Ωcmである。設定層厚は１μｍ〜100 μｍ、好ましく
は３μｍである。ドーパントとしては基板又は第一エピ
タキシアル層のドーピングと同じ物質群から１化合物が
選定される。
【００２１】本発明方法により製造する半導体ウェーハ
は一連の有利な性質を有する。第一無酸素エピタキシア
ル層の析出によって、生成するデヌーデッドゾーンの広
がりは自由に設定可能且つ正確に再現可能である。基板
の酸素含量はその生成に事実上影響しない。デヌーデッ
ドゾーンは抵抗率がその広がり範囲内では平均値から10
％以下相違するだけであることを特徴としている。表面
近傍のエピタキシアル層に向かっての抵抗率の変化は急
峻な勾配を特徴としており、別の重要な品質基準であ
る。しかもこのエピタキシアル層中の結晶欠陥の濃度は
基板中よりもはるかに少ない。
【００２２】長いアニール時間によるオートドーピン
グ、大きな反応炉容量によるメモリー効果、反応炉内で
の長い滞留時間による不経済等の従来のプロセスの欠点
が本発明方法により殆ど取り除かれる。広がりを調整可
能なデヌーデッドゾーンを有するエピタキシアルウェー
ハの製造が本発明により格別経済的となる。
【００２３】
【実施例】以下１実施例を基に本発明方法を説明する。
実施例に示した方法は本発明による半導体ウェーハを製
造する本発明による１実施態様にすぎず、発明思想がこ
の実施態様に限定されるものではない。結晶方位(100)
、厚さ725 μｍ、直径200 mmの単結晶シリコンウェー
ハを単ウェーハ反応炉の900 ℃の高温のサセプタに載せ
る。予め水素で洗浄したプロセス室を1190℃に加熱す
る。毎分20標準ｌの水素流で25 rpmのサセプタ回転を維
持する。
【００２４】析出前に安定させるため水素流を毎分60標
準ｌに高め、所要の0.01Ωcmの抵抗値を達成するためト
リクロロシラン洗浄を毎分約22ｇに設定し、ジボランの
ドーピングは水素中のジボラン1000 ppmのとき毎分1.8
標準ｌに設定する。50秒後、プロセスガス流をプロセス
室に転向させて第一高ドープエピタキシアル層の析出を
開始する。135 秒後、10μｍ厚の層が析出する。次に10
秒間、毎分180 標準ｌで水素洗浄を行う。
【００２５】次に温度を1055℃に下げ、水素流を毎分10
0 標準ｌに減らす。ドーピングを毎分90標準立方センチ
メートルに減らすと約３Ωcmの抵抗となる。安定化段階
の後、その他は同じパラメータにして1080℃の温度で厚
さ2.8 μｍの第二エピタキシアル層を析出する。室を10
秒間水素で洗浄後、温度を30秒間900 ℃に下げ、水素流
を毎分20標準ｌに下げる。サセプタの回転終了後、窒素
で洗浄しながらウェーハを取り出す。
【００２６】次にプロセス室は、ウェーハを入れること
なく、毎分20標準ｌの水素と毎分20標準ｌの塩化水素と
の混合物で35秒間1200℃でエッチングし、毎分100 標準
ｌの水素で７秒間洗浄し、再び20秒間エッチングする。
温度を900 ℃に下げ、水素流を高め、塩化水素流を切っ
た後、次のウェーハを装入して新たなプロセスサイクル
を行う。
【００２７】以下、本発明の好適な実施態様を例示す
る。 １． テトラクロロシラン(SiCl 4 ) 、トリクロロシラ
ン(SiCl 3 H)、ジクロロシラン(SiCl 2 H 2 ) 及びシラ
ン(SiH4 ) の群から選定した１種又は複数種の気体を分
解することにより析出を行うことを特徴とする請求項１
記載の方法。
【００２８】２． 析出を10トル〜大気圧で行うことを
特徴とする請求項１又は前項１記載の方法。
【００２９】３． 析出を900 ℃〜1250℃の温度で行う
ことを特徴とする請求項１、前項１〜前項２のいずれか
１項又は複数項記載の方法。
【００３０】４． 第一エピタキシアル層を１μｍ〜20
μｍの層厚で析出することを特徴とする請求項１、前項
１〜前項３のいずれか１項又は複数項記載の方法。
【００３１】５． 第二エピタキシアル層を１μｍ〜10
0 μｍの層厚で析出することを特徴とする請求項１、前
項１〜前項４のいずれか１項又は複数項記載の方法。
【００３２】６． エピタキシアル層を毎分２〜６μｍ
の割合で成長させることを特徴とする請求項１、前項１
〜前項５のいずれか１項又は複数項記載の方法。
【００３３】７． エピタキシアル析出前にエッチング
剤を使って反応炉・ウェーハ処理を行うことを特徴とす
る請求項１、前項１〜前項６のいずれか１項又は複数項
記載の方法。
【００３４】８． エッチング剤として気状塩化水素を
用いることを特徴とする前項７記載の方法。
【００３５】９． ジボラン、アルシン、ホスフィンの
群から選定したドーピングガスを添加してエピタキシア
ル層の析出を行うことを特徴とする請求項１、前項１〜
前項８のいずれか１項記載の方法。
【００３６】10． 析出層中の酸素濃度が１×1017原子
／cm3 未満であることを特徴とする請求項２記載の半導
体ウェーハ。
【００３７】11． 第一エピタキシアル層の抵抗率が0.
005 Ωcm〜100 Ωcmであることを特徴とする請求項２及
び前項10のいずれか１項又は複数項記載の半導体ウェー
ハ。
【００３８】12． 第二エピタキシアル層の抵抗率が0.
1 Ωcm〜1000Ωcmであることを特徴とする請求項２、前
項10〜前項11のいずれか１項又は複数項記載の半導体ウ
ェーハ。
【００３９】13． 第一エピタキシアル層の層厚が１μ
ｍ〜20μｍであることを特徴とする請求項２、前項10〜
前項12のいずれか１項又は複数項記載の半導体ウェー
ハ。
【００４０】14． 第二エピタキシアル層の層厚が１μ
ｍ〜100 μｍであることを特徴とする請求項２、前項10
〜前項13のいずれか１項又は複数項記載の半導体ウェー
ハ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−233937（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 単ウェーハ反応炉内で単結晶基板ウェー
    ハのエピタキシアル成長により形成された低酸素層を有
    するエピタキシアル半導体ウェーハの製造方法におい
    て、２つのエピタキシアル層を基板ウェーハの一表面上
    に連続して堆積させるとともに、前記第１のエピタキシ
    アル層のドーピングは該第１のエピタキシアル層の抵抗
    率が前記基板の抵抗率と同一もしくは５〜２０％の範囲
    をもって高くなるように選定され、かつ前記低酸素層は
    前記基板に接する基板ウェーハ層およびその上に形成さ
    れる前記２つのエピタキシアル層から構成されることを
    特徴とする製造方法。
  2. 【請求項２】 請求項１記載の方法により製造される半
    導体ウェーハ。
JP4145042A 1991-06-13 1992-05-12 広がりを調整可能な低酸素領域を有するエピタキシアル半導体ウェーハ及びその製造方法 Expired - Lifetime JPH0834189B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE41-19-531-0 1991-06-13
DE4119531A DE4119531A1 (de) 1991-06-13 1991-06-13 Epitaxierte halbleiterscheiben mit sauerstoffarmer zone einstellbarer ausdehnung und verfahren zu ihrer herstellung

Publications (2)

Publication Number Publication Date
JPH05182920A JPH05182920A (ja) 1993-07-23
JPH0834189B2 true JPH0834189B2 (ja) 1996-03-29

Family

ID=6433879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4145042A Expired - Lifetime JPH0834189B2 (ja) 1991-06-13 1992-05-12 広がりを調整可能な低酸素領域を有するエピタキシアル半導体ウェーハ及びその製造方法

Country Status (6)

Country Link
US (1) US5355831A (ja)
EP (1) EP0518325B1 (ja)
JP (1) JPH0834189B2 (ja)
KR (1) KR960001464B1 (ja)
DE (2) DE4119531A1 (ja)
TW (1) TW216469B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0573921A3 (en) * 1992-06-12 1994-09-28 Seiko Instr Inc Semiconductor device having a semiconductor film of low oxygen concentration
US5923071A (en) * 1992-06-12 1999-07-13 Seiko Instruments Inc. Semiconductor device having a semiconductor film of low oxygen concentration
US5342805A (en) * 1993-07-01 1994-08-30 G.I. Corporation Method of growing a semiconductor material by epilaxy
DE19520175A1 (de) * 1995-06-01 1996-12-12 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
JP3312553B2 (ja) * 1996-03-09 2002-08-12 信越半導体株式会社 シリコン単結晶およびシリコン単結晶薄膜の製造方法
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
DE19740905C1 (de) * 1997-09-17 1999-03-04 Siemens Ag Verfahren zum Beseitigen von Sauerstoff-Restverunreinigungen aus tiegelgezogenen Siliziumwafern
US6022793A (en) * 1997-10-21 2000-02-08 Seh America, Inc. Silicon and oxygen ion co-implantation for metallic gettering in epitaxial wafers
US6339016B1 (en) * 2000-06-30 2002-01-15 Memc Electronic Materials, Inc. Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
JP2003124219A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
US6809003B1 (en) * 2003-04-02 2004-10-26 Polarfab Llc Bi-directional epitaxial doping technique
DE102009004557B4 (de) * 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
JP6142496B2 (ja) * 2012-10-12 2017-06-07 富士電機株式会社 半導体装置の製造方法
DE102013008787A1 (de) 2013-05-22 2014-11-27 Hans-Martin Paschetag Holzhebewerkzeug und Verfahren zum Ablegen oder Abwerfen von Holzteilen
DE102015224446A1 (de) * 2015-12-07 2017-06-08 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
DE102018200415A1 (de) 2018-01-11 2019-07-11 Siltronic Ag Halbleiterscheibe mit epitaktischer Schicht
DE102018202059A1 (de) 2018-02-09 2019-08-14 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961997A (en) * 1975-05-12 1976-06-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Fabrication of polycrystalline solar cells on low-cost substrates
JPS55160443A (en) * 1979-05-22 1980-12-13 Semiconductor Res Found Manufacture of semiconductor integrated circuit device
US4522662A (en) * 1983-08-12 1985-06-11 Hewlett-Packard Company CVD lateral epitaxial growth of silicon over insulators
JPH0639357B2 (ja) * 1986-09-08 1994-05-25 新技術開発事業団 元素半導体単結晶薄膜の成長方法
IT1216212B (it) * 1986-10-29 1990-02-22 S G S Microelettrica S P A Strati epitassiali con quanti ta' controllate di azoto cresciuti su substrati di silicio
US5061652A (en) * 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
JPH0493031A (ja) * 1990-08-09 1992-03-25 Nec Corp シリコン半導体基板

Also Published As

Publication number Publication date
US5355831A (en) 1994-10-18
EP0518325A3 (en) 1993-03-17
KR930001304A (ko) 1993-01-16
JPH05182920A (ja) 1993-07-23
TW216469B (ja) 1993-11-21
EP0518325B1 (de) 1995-05-24
EP0518325A2 (de) 1992-12-16
DE4119531A1 (de) 1992-12-17
KR960001464B1 (ko) 1996-01-30
DE59202300D1 (de) 1995-06-29

Similar Documents

Publication Publication Date Title
JPH0834189B2 (ja) 広がりを調整可能な低酸素領域を有するエピタキシアル半導体ウェーハ及びその製造方法
JP3889939B2 (ja) 半導体基板の製造方法及びその使用
JP4982355B2 (ja) ゲルマニウム膜の形成方法
US7547615B2 (en) Deposition over mixed substrates using trisilane
US5200022A (en) Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
KR101478331B1 (ko) 에피택셜 탄화규소 단결정 기판의 제조 방법
WO2005124838A1 (en) Low temperature epitaxial growth of silicon-containing films using uv radiation
JP2009539264A (ja) クロロポリシランを用いてＳｉ含有膜を選択的に堆積させる方法及びシステム
JPH0834190B2 (ja) 低温シリコン・エピタキシアル成長方法
US3941647A (en) Method of producing epitaxially semiconductor layers
US20140299056A1 (en) Low temperature migration enhanced Si-Ge epitaxy with plasma assisted surface activation
JP4782670B2 (ja) エピタキシャルＧｅ含有膜の成長方法及びエピタキシャル半導体成膜システム
US6583024B1 (en) High resistivity silicon wafer with thick epitaxial layer and method of producing same
JP3578396B2 (ja) 結晶格子欠陥を有する半導体ディスク及びその製造法
US20050032337A1 (en) Method and apparatus for forming a silicon wafer with a denuded zone
US5296087A (en) Crystal formation method
JP2003188107A (ja) 半導体エピタキシャルウエーハの製造方法および半導体エピタキシャルウエーハ
JPH0660401B2 (ja) シリコン薄膜製造方法
JPS62147722A (ja) エピタキシヤル成長方法
JPS63196082A (ja) 太陽電池の製造方法
EP0265988A1 (en) Epitaxial layers with controlled quantities of nitrogen, grown on silicon substrates and method for producing the same
Hsieh et al. Dopant‐enhanced low‐temperature epitaxial growth of in situ doped silicon by rapid thermal processing chemical vapor deposition
KR101224568B1 (ko) 에피택셜 웨이퍼의 제조방법
EP1887617B1 (en) Deposition method over mixed substrates using trisilane
KR0185985B1 (ko) 실리콘 웨이퍼의 에피택셜층 형성방법