JPH08328533A - Display device - Google Patents

Display device

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JPH08328533A
JPH08328533A JP13061895A JP13061895A JPH08328533A JP H08328533 A JPH08328533 A JP H08328533A JP 13061895 A JP13061895 A JP 13061895A JP 13061895 A JP13061895 A JP 13061895A JP H08328533 A JPH08328533 A JP H08328533A
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JP
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display
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Pending
Application number
JP13061895A
Other languages
Japanese (ja)
Inventor
Yoshikazu Shibamiya
芳和 柴宮
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PURPOSE: To perform a satisfactory display by inhibiting the phase comparing operation for generating a clock in accordance with the state of the symnchronizing signal in an input video signal to prevent the clock from being disturbed in the case before and after the synchronizing signal is changed. CONSTITUTION: A clock generating part 104 is constituted of a PLL, circuit in which a phase comparator 305, charge pump type loop filters 306 to 308, a voltage controlled oscillator(VCO) 301 and a frequency diveder 304 are made to be basic constitutions. The polarity inversion circuit 302 of the clock generating circuit 104 is controlled by judging whether the detection edge of a next HD synchronization is to be made to be a rising edge or a falling edge. At this time, the phase difference detecting operation is made so as not to be disturbed by making a phase comparison enabling signal cs305 to tempolarily be in an inhibition state (an operation inhibition state) before and after the polarity inversion. Thus, the state of the synchronizing signal in the input video signal is detected and the phase comparing operation in the clock generating part 104 is inhibited in accordance with the detection result.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、表示装置に関し、特には入力ビデオ信号に位相同期したクロックを用いて表示動作を行う装置に関するものである。 The present invention relates to relates to a display device, particularly to an apparatus for performing a display operation by using a clock synchronized in phase with the input video signal.

【0002】 [0002]

【従来の技術】従来より、パーソナルコンピュータ(以下PC)やワークステーション(以下WS)といったホストコンピュータの表示装置として、ラスタスキャン型のいわゆるCRT表示装置が広く使用されている。 Conventionally, a personal computer (hereinafter PC) and a display device of a work station (hereinafter WS) such as a host computer, a raster scan type called CRT display devices are widely used. そして、昨今においては、省スペース,省エネルギー及びエルゴノミクス等の点から、液晶パネルやプラズマディスプレイといったフラットパネル表示装置が注目されている。 Then, in recent years, saving space, from the viewpoint of the energy saving and ergonomics, the flat panel display devices have attracted attention, such as a liquid crystal panel or a plasma display.

【0003】これらホストコンピュータとCRT表示装置の間にはビデオ信号、すなわち、アナログの画像データと垂直及び水平同期信号、あるいはこれらの複合同期信号のが組み合わされた信号が授受されるが、このビデオ信号の種類には非常に多くの仕様があり、特にPCでは解像度の異なる複数のビデオ信号を扱っている。 [0003] Video signals between these host computers and CRT display device, i.e., image data and vertical and horizontal analog sync signal or the signal which is combined of these composite synchronizing signal are exchanged, the video There are so many specifications of the type of signal, in particular dealing with multiple video signals having different resolutions in PC.

【0004】例えば、IBM社のPC互換機などは、3 [0004] For example, such as IBM's PC-compatible machine, 3
20画素×200ライン(以下同じ),640×40 20 pixels × 200 lines (the same applies hereinafter), 640 × 40
0,720×400,640×350,640×48 0,720 × 400,640 × 350,640 × 48
0,800×600,1024×768,1280×1 0,800 × 600,1024 × 768,1280 × 1
024などの表示が可能なものがある。 There are things that can be displayed, such as 024.

【0005】これに対し、CRT表示装置では、いわゆるマルチシンクCRT表示装置と呼ばれるものが存在し、これは、入力ビデオ信号の同期信号の状態を検出し、走査線の駆動周期と振れ幅とをビデオ信号の同期信号に合わせることにより各ビデオ信号に応じた画像を表示するものである。 [0005] In contrast, a CRT display device, there is a so-called multi-sync CRT display device, which detects the state of the synchronizing signal of the input video signal, and amplitude and the driving period of the scan line it is for displaying an image corresponding to each video signal by matching to the synchronization signal of the video signal.

【0006】この際、あらかじめいくつかのホストコンピュータに関してはビデオ信号あるいはその同期信号の状態を測定してその測定結果を装置内のメモリに表示パラメータとして記憶しておき、入力ビデオ信号の同期信号の状態を検出した際に、その検出結果によりホストコンピュータが特定できた場合にはメモリ内の表示パラメータを使用して良好な表示を行うようにしている。 [0006] This time, is stored as a memory in the display parameters of the device and the measurement result by measuring the state of the video signal or a synchronizing signal with respect to advance some host computer, the input video signal synchronization signal upon detecting the condition, if it can be identified that the host computer by the detection result is to perform excellent display by using the display parameters in the memory.

【0007】 [0007]

【発明が解決しようとしている課題】前述のようなCR The present invention is trying to solve], such as the above-mentioned CR
T表示装置に対し、液晶パネルやプラズマといったドットマトリクスディスプレイはその表示制御としてはデジタル信号による制御が向いているため、入力されたアナログ画像信号をA/D変換し、その後表示するという方法がとられることが多い。 To T display device, since the control by the digital signal is directed as a dot matrix display and the display control such as a liquid crystal panel or a plasma, an analog image signal A / D conversion input, a method that subsequent to display DOO it is in many cases.

【0008】この際、水平方向のサンプリングは、ドットマトリクスディスプレイの性能が、CRTのシャドウマスクに比べて大きく制御が困難であるということから、ビデオ信号の1画素をパネル1画素に対応させてサンプリングし、表示するのが一般的である。 [0008] At this time, the horizontal sampling, the performance of the dot matrix display, from the fact that large control compared to CRT of the shadow mask is difficult, made to correspond to one pixel of the video signal to the panel 1 pixel sampling and, to display it is common. 従って、ビデオ信号の解像度とパネルの解像度が等しいような機器で使用されることがほとんどであった。 Therefore, it was almost used by equipment such as equal resolutions resolution and the panel of the video signal.

【0009】例えばいくつかの解像度の画像を表示する機器はあっても、機器とディスプレイが対になっており、この組み合わせ以外では表示できない。 [0009] Even in devices that display some resolution image, for example, equipment and which displays a pair, can not be displayed except in this combination. また、いくつかの解像度の画像を表示するが、サンプルした画像データと表示データの解像度が同一であるか、またはある一定周期で画像データを間引いてドットマトリクスディスプレイに表示するといった簡易的な機能しか持たないため、前述のような多岐にわたる解像度の画像には対応できなかった。 Although display several resolution images, whether sample image data with the resolution of the display data is the same, or only simple functions, such as displaying on the dot matrix display by thinning out the image data at a certain period because it does not have, it could not respond to the resolution of the image variety as described above.

【0010】このように、前述のようなドットマトリクス表示装置において、マルチシンクCRT表示装置と同等な機能を持たせるためには、入力ビデオ信号の特定や解像度に応じた制御が必要になる。 [0010] Thus, in the dot matrix display device as described above, in order to provide a multi-sync CRT display device and the same function, it is necessary to control according to a particular and resolution of the input video signal.

【0011】しかしながら、現在、CRT表示装置に入力されるビデオ信号には、A/D変換の最適なサンプリング周波数を決定するための、水平方向の画素のドットクロック周波数に関する情報が含まれていない。 [0011] However, currently, the video signal input to the CRT display device, for determining the optimum sampling frequency of the A / D conversion does not include information about the dot clock frequency of the horizontal direction of the pixel.

【0012】また、前述の各ビデオ信号中の同期信号についても、画像の有効表示期間外で周波数や波形の異なるものが多く存在する。 Further, the sync signal in each video signal described above is also different frequencies and waveforms outside the effective display period of the image there are many. 一般に、前述のようなマルチシンクCRT表示装置においてはこれらは問題とはならないため、同期信号の測定は表示期間内の一部の期間のみの水平,垂直同期信号の周波数を測定するといった簡単なものでよかった。 In general, because these are not a problem in multi-sync CRT display device as described above, the horizontal measurement of the synchronization signal is only part of the period in the display period, as simple as measuring the frequency of the vertical synchronizing signal I was good at.

【0013】しかしながら、ドットマトリクスディスプレイのような入力同期信号に位相同期したドットクロックでA/D変換を行い、表示を行うような装置においては、ドットクロックの発生回路としていわゆるPLL回路を用いている。 [0013] However, A / D conversion in a dot clock synchronized in phase with input synchronizing signal, such as a dot matrix display, in an apparatus to perform the display uses a so-called PLL circuit as generating circuit of the dot clock . 従って、前述のような入力同期信号の変化は位相同期のずれやジッタの増加は、クロックの発生に悪影響を及ぼし、これが表示画像の劣化や装置の動作制御の不安定さにつながっていた。 Therefore, the change of the input synchronizing signal as described above is increased phase synchronization shift and jitter, adversely affect the generation of the clock, which had led to the instability of the operation control of the degradation and apparatus of the display image.

【0014】前記課題を考慮して、本発明は、どのようなビデオ信号が入力されてもそのビデオ信号における同期信号に位相同期したクロックを安定して発生させることができ、画像を良好に表示可能な装置を提供することを目的とする。 [0014] In view of the above problems, the present invention is what a video signal is input can be stably generate a clock phase-synchronized with the synchronizing signal in the video signal, favorably display an image and to provide an apparatus capable.

【0015】 [0015]

【課題を解決するための手段】従来抱えている課題を解決し、前記目的を達成するため、本発明は、入力ビデオ信号に位相同期したクロックを用いて前記入力ビデオ信号に係る画像を表示する装置において、前記入力ビデオ信号中の同期信号と前記クロックとの位相を比較する位相比較手段を有し、前記入力ビデオ信号に位相同期したクロックを発生するクロック発生手段と、前記クロック発生手段により発生されたクロックを用いて前記入力ビデオ信号に係る画像を表示する表示手段と、前記入力ビデオ信号中の同期信号の状態を検出する検出手段と、前記検出手段の出力に応じて前記位相比較手段の比較動作を禁止する制御手段とを備えて構成されている。 To solve the problems that are faced conventional SUMMARY OF THE INVENTION To achieve the above object, the present invention relates to an image displays a according to the input video signal by using a phase-synchronized with the input video signal clock in the device, a phase comparator for comparing a phase of said synchronized signal in said input video signal clock, and a clock generating means for generating a phase-synchronized with the clock on the input video signal, generated by said clock generating means display means for displaying an image according to the input video signal by using a clock, a detecting means for detecting the state of the synchronizing signal in the input video signal, said phase comparing means in response to an output of said detecting means It is configured to include a control means for inhibiting comparison operation.

【0016】 [0016]

【実施例】以下、本発明の実施例を図面を用いて詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to the drawings an embodiment of the present invention.

【0017】図1は、本発明の実施例を含む表示装置の全体の構成を表すブロック図である。 [0017] Figure 1 is a block diagram showing the overall configuration of a display device including an embodiment of the present invention.

【0018】本実施例の表示装置はNTSC,PAL, [0018] The display device of the present embodiment is NTSC, PAL,
SECAM等のコンポジットビデオ信号,輝度信号と色差信号が分離されたコンポーネントビデオ信号、そして、PCやWS等のアナログコンピュータ入力信号を入力可能に構成されている。 Composite video signal such as SECAM, Component video signal luminance and chrominance signals are separated, and, which can be input constituting the analog computer input signal such as a PC or a WS.

【0019】図1において、11はPC,WS等のホストコンピュータからのアナログ画像信号の処理部である。 [0019] In FIG. 1, 11 is a processing unit of the analog image signal from the PC, the host computer WS like. この処理部11は同期信号分離部101,同期信号測定102,A/D変換部103,クロック発生部10 The processing unit 11 the synchronization signal separation unit 101, a synchronization signal measurement 102, A / D converter 103, the clock generator 10
4,補間部10及びオンスクリーンディスプレイ(OS 4, the interpolation unit 10 and the on-screen display (OS
D)切り換え部106から構成されている。 D) and a switching unit 106.

【0020】以下、処理部11の各ブロックについて説明する。 [0020] Hereinafter, a description will be given of each block of the processing unit 11.

【0021】101は同期信号分離部であって、ホストコンピュータ等からのRGB画像信号と、コンポジットシンクあるいはセパレートシンクまたはシンクオングリーンなどの同期信号からなるビデオ信号s101を入力し、画像信号s102と同期信号とに分離する。 [0021] 101 is a synchronous signal separator, an RGB image signal from the host computer or the like, and inputs the video signal s101 consisting synchronizing signal such as a composite sync or separate sync or sync-on-green, image signals s102 and synchronization It is separated into a signal. さらに、分離した同期信号から、負極性の水平・垂直同期信号cs101と同期信号極性判別信号cs102とを生成する。 Furthermore, from the separated synchronizing signal to generate a horizontal and vertical synchronizing signals cs101 negative polarity sync signal polarity discriminating signal CS 102.

【0022】分離された画像信号s102はA/D変換部103に出力される。 The image signal s102 that has been separated is output to the A / D converter 103.

【0023】また、同期信号cs101は同期信号測定部102,クロック発生部104,補間処理部105及びシステム制御回路191に出力される。 [0023] The synchronous signal cs101 synchronization signal measurement unit 102, a clock generator 104, is output to the interpolation processing unit 105 and system controller 191.

【0024】ここで、同期信号極性判別信号cs102 [0024] In this case, the synchronization signal polarity discrimination signal cs102
は入力された同期信号s101の極性を示すものであり、同期信号測定部102及びシステム制御回路191 Are those indicates the polarity of the synchronization signal s101 input, the synchronization signal measurement unit 102 and the system control circuit 191
に出力される。 It is output to.

【0025】102は同期信号測定部であって、水平・ [0025] 102 is a synchronous signal measurement unit, the horizontal and
垂直同期信号cs101及び同期信号極性判別信号cs Vertical synchronizing signal cs101 and sync signal polarity discriminating signal cs
102を入力し、後述の如く測定結果を制御バスcs1 102 enter a control measurement results as described later bus cs1
19を介してシステム制御回路191に出力する。 And outputs to the system control circuit 191 via a 19.

【0026】以下、同期信号測定部102の動作について説明する。 [0026] Hereinafter, the operation of the synchronizing signal measurement unit 102.

【0027】図2は同期信号測定部102の構成を示すブロック図である。 [0027] FIG. 2 is a block diagram showing a configuration of the synchronization signal measurement unit 102.

【0028】図2において、201はクロック発生器であり、水平同期信号(以下HD信号)cs201及び垂直同期信号(以下VD信号)cs202の周期の測定動作に必要な十分に高い周波数のクロックcs203及びcs204を発生する。 [0028] In FIG. 2, 201 is a clock generator, a horizontal synchronizing signal (hereinafter HD signal) CS201 and a vertical synchronizing signal (hereinafter VD signal) Cs202 sufficiently high frequency clock cs203 and required for the measurement operation of the period of to generate a cs204.

【0029】202はHD信号の周期測定用のカウンタで、HD信号の立ち下がりから次のHD信号の立ち下がりまでの期間、クロック発生器201からのクロックc [0029] 202 is a counter for periodically measuring the HD signal, the period from the fall of the HD signal to the fall of the next HD signal, a clock c from the clock generator 201
s203をカウントする。 s203 to count. そして、そのカウント結果c Then, the count result c
s205はPHD1としてHD信号の立ち下がりに同期して後述のようにFIFO205に書き込まれる。 s205 is written to FIFO205 as described below in synchronization with the falling of the HD signal as PHD1.

【0030】203はHD信号のブランキング期間TH [0030] 203 of the HD signal blanking period TH
D(負極性であるので、HD信号のレベルが0)の測定を行うカウンタで、HD信号の立ち下がりから次のHD D (because it is negative, the level of the HD signal is 0) the counter for measuring the next HD from the fall of the HD signal
信号の立ち下がりまでの期間、クロック発生器201からのクロックcs203をカウントする。 Period to the falling of the signal, counts the clock cs203 from the clock generator 201. そして、そのカウント結果cs206はTHDとしてHD信号の立ち下がりにどう期して後述のようにFIFO205に書き込まれる。 Then, the count result cs206 is written to FIFO205 as described below in synchronization with the fall of the HD signal as a THD.

【0031】202はHD信号の周期測定用のカウンタで、HD信号の立ち上がりから次のHD信号の立ち上がりまでの期間、クロック発生器201からのクロックc [0031] 202 is a counter for periodically measuring the HD signal, the period from the rise of the HD signal to the rising of the next HD signal, a clock c from the clock generator 201
s203をカウントする。 s203 to count. そして、そのカウント結果c Then, the count result c
s205はPHD2としてHD信号の立ち下がりに同期して後述のようにFIFO206に書き込まれる。 s205 is written to FIFO206 as described below in synchronization with the falling of the HD signal as PHD2.

【0032】205はFIFOであって、前述のPHD [0032] 205 is a FIFO, the above-mentioned PHD
1,THD及びVD値のデータを1VD期間以上にわたって記憶し、これらのデータを読み出し/書き込み制御回路(以下R/W制御回路)230を介してバスcs1 1, the data of THD and VD value stored for more than 1VD period, bus cs1 through the read these data / write control circuit (hereinafter R / W control circuit) 230
19に出力する。 And outputs it to the 19.

【0033】206はFIFOで、前述のPHD2を1 [0033] 206 is a FIFO, the PHD2 of the above-mentioned 1
VD期間以上にわたって記憶し、R/W制御回路230 Stored over VD period, R / W control circuit 230
を介してバスcs119に出力する。 Through the output to the bus cs119.

【0034】211はVD1周期中のHD信号の数を測定するためのカウンタで、VD信号の立ち上がりから次のVD信号の立ち上がりまでの1周期期間、クロック発生器201からのクロックcs204をカウントする。 [0034] 211 is a counter for measuring the number of the HD signal in the VD1 period, one cycle period from the rise of the VD signal to the rising of the next VD signal, counts the clock cs204 from the clock generator 201.
そして、そのカウント結果cs213はTVDとしてV Then, V the count result cs213 as TVD
D信号の立ち上がりに同期して後述のようにレジスタ2 In register 2 as will be described later in synchronization with the rise of the D signal
14に書き込まれる。 It is written to the 14.

【0035】214はレジスタで、前述のNHD,PV [0035] 214 in the register, the above-mentioned NHD, PV
D,VTD及び極性判別信号cs102をVD信号に同期して記憶し、これらの値の書き込みが終了したことに応じてR/W制御回路230を介してバスcs119に出力する。 D, and stores the VTD and polarity determination signal cs102 in synchronism with the VD signal, via the R / W control circuit 230 outputs to the bus cs119 in response to the writing of these values ​​has been completed.

【0036】221はHD数比較用レジスタで、比較したいHD信号の数をcs119,R/W制御回路230 [0036] 221 is a register for comparing number of HD, Cs119 the number of the HD signal to be compared, R / W control circuit 230
を介して記憶する。 And stores through.

【0037】222はコンパレータで、カウンタ211 [0037] 222 is a comparator, counter 211
のカウント値とレジスタ221の出力値とを比較し、一致した場合、cs222をアクティブにして、R/W制御回路230を介してcs119に制御信号を出力する。 The count value is compared with the output value of the register 221, if there is a match, you activate the Cs222, and outputs a control signal to the cs119 through the R / W control circuit 230.

【0038】230はR/W制御回路であって、FIF [0038] 230 is a R / W control circuit, FIF
O205,206,レジスタ214,HD数比較レジスタ221及びコンパレータ222と、制御バスcs11 O205,206, a register 214, HD number comparison register 221 and the comparator 222, control bus cs11
9との間のデータの伝送を制御する。 Controlling transmission of data between the 9.

【0039】このような構成において、本実施例においては、FIFO205,206の内容はそれぞれ図3, [0039] In such a configuration, in the present embodiment, each content of FIFO205,206 is Figure 3,
4のようになる。 So as to of 4.

【0040】再び図1に戻って説明を続ける。 [0040] Referring back to FIG. 1 again.

【0041】103はA/D変換部で、その詳細な構成を図5に示す。 [0041] 103 by the A / D converter, showing the detailed configuration in FIG.

【0042】図5において、330はA/D変換回路であって、同期信号分離後のアナログRGB信号s102 [0042] In FIG. 5, 330 denotes a A / D conversion circuit, an analog RGB signal after the synchronizing signal separation s102
をクロック発生部104からのドットクロックcs10 Dot clock cs10 of the clock generator 104
3によりサンプリングしてデジタル信号に変換する。 Into a digital signal by sampling by 3.

【0043】331〜333はラッチ回路であって、ドットクロックcs103及びクロック発生部104からの制御信号cs104に応じて、A/D変換されたデジタル画像データの転送レートを1/2の速度に落とし、 [0043] 331 to 333 are dropped to a latch circuit in accordance with the control signal cs104 from dot clock cs103 and clock generator 104, the transfer rate of the digital image data subjected to A / D conversion on the speed of 1/2 ,
デジタルRGB画像信号s113として出力する。 And outputs it as a digital RGB image signal s113.

【0044】次に、104はクロック発生部であって、 Next, 104 denotes a clock generator,
前述のような画像データs102のサンプリング用のクロック、すなわちドットクロックを発生する。 Clock for sampling the image data s102 as described above, i.e., to generate a dot clock.

【0045】クロック発生部104の動作について図6 [0045] The operation of the clock generator 104 6
を用いて説明する。 It will be described with reference to.

【0046】図6はクロック発生部104の構成を示すブロック図であり、位相比較器305,チャージポンプ型ループフィルタ(以下フィルタ)306〜308,電圧制御発振器(VCO)310及び分周器304を基本的な構成とするPLL回路で構成されている。 [0046] Figure 6 is a block diagram showing a configuration of a clock generator 104, a phase comparator 305, a charge pump-type loop filter (hereinafter filter) 306 to 308, a voltage controlled oscillator (VCO) 310 and the frequency divider 304 It is composed of a PLL circuit having a basic structure.

【0047】317はシステム制御回路191に接続されているバスcs119との通信を行うと共に、クロック発生部104の動作を制御するための制御データを記憶する制御回路である。 [0047] 317 performs communication with the bus cs119 connected to the system control circuit 191, a control circuit for storing control data for controlling the operation of the clock generator 104.

【0048】前述のように入力されたビデオ信号のHD The HD of the input video signal as described above
信号はI/Fレベル制御回路301に入力される。 Signal is input to the I / F level control circuit 301. I/ I /
Fレベル制御回路301は、制御信号cs301に応じて、同期分離回路101に対して信号を供給したインターフェイス、例えばTTLやPECL等に適したレベルに変換し、極性反転回路302に出力する。 F level control circuit 301, in response to the control signal Cs301, and conversion for the synchronization separation circuit 101 interface provides a signal, for example, to a level suitable for the TTL or PECL or the like, and outputs the polarity inversion circuit 302.

【0049】極性反転回路302は後段の位相比較回路305にて位相比較動作を行う際、HD信号の立ち上がり及び立ち下がりの両方のエッジで位相比較動作が可能となるように入力同期信号の極性を制御するものであり、制御信号cs302に応じて極性を切り換えて遅延回路303に出力する。 [0049] When the polarity inversion circuit 302 performs phase comparison operation in the subsequent stage of the phase comparator circuit 305, the polarity of the input synchronizing signal so as to allow the phase comparing operation at the rising and falling of both edges of the HD signal is intended to control, by switching the polarity is output to the delay circuit 303 in response to the control signal Cs302.

【0050】遅延回路303はHD信号とドットクロックとを入力し、HD信号に対してドットクロック1周期分以上の遅延調整をプログラマブルに行うものであり、 The delay circuit 303 is to carry out inputs an HD signal and a dot clock, the dot clock one period or more delay adjustment to the HD signal to programmable,
制御信号cs303に応じてその遅延時間を変更可能である。 It is possible to change the delay time in response to a control signal Cs303.

【0051】前述のように、入力ビデオ信号は同期信号と画像信号とに分離される。 [0051] As described above, the input video signal is separated into a sync signal and an image signal. そして、これらの信号は各々異なる処理系に入力されるため、A/D変換部103 Since these signals are input to different processing systems, A / D converter 103
に入力される画像データとクロック発生部104が発生するA/D変換サンプリングクロックとの間で位相差が生じてしまう。 Phase difference between the A / D converter sampling clock image data and the clock generator 104 to be input is generated occurs in. そこで、遅延回路303により画像データとサンプリングクロックの位相を調整する。 Therefore, to adjust the image data and the sampling clock phase by the delay circuit 303. 調整が施されたHD信号は基準HD信号s302として位相比較回路305及び出力レベル切り換え回路315,316 HD signal has been adjusted phase comparison circuit 305 and an output level conversion circuit 315, 316 as a reference HD signal s302
に出力される。 It is output to.

【0052】分周器304は後述するプログラマブルカウンタ312から出力だれたドットクロック信号s30 [0052] The frequency divider 304 dot clock signal whom output from the programmable counter 312 to be described later s30
3を、システム制御回路191により設定された分周比で分周するものであり、制御信号cs305により分周比が制御される。 3, which divide by the division ratio set by the system control circuit 191, the frequency division ratio is controlled by a control signal Cs305.

【0053】図7に分周器304の構成を示す。 [0053] shows the configuration of FIG. 7 two frequency divider 304.

【0054】分周器制御信号cs304はクロック,データ及びラッチの3つの信号を含んでおり、クロック信号に同期してデータがシフトレジスタ320へシリアルに転送される。 [0054] divider control cs304 clock, includes three signal data and the latch, data is transferred to the shift register 320 serially in synchronization with the clock signal. データの転送が終了後、ラッチ信号によってシフトレジスタ320のデータをメインデバイダのレジスタ321に転送する。 After the data transfer is completed, it transfers the data in the shift register 320 to the register 321 of the main divider by a latch signal.

【0055】323はメインデバイダ322の値が0になるのを判別するものであり、0になるとロード信号c [0055] 323 is intended to determine that the value of the main divider 322 becomes 0, becomes 0 when the load signal c
s320をメインデバイダ322に出力する。 And outputs the s320 to the main divider 322. メインデバイダ322はロード信号cs320を受けて、レジスタ321のデータをメインデバイダ322に転送する。 The main divider 322 receives a load signal Cs320, and transfers the data of the register 321 to the main divider 322.

【0056】位相比較器305は遅延調整された基準H [0056] reference phase comparator 305 is adjusted delayed H
D信号s302と分周器304からの出力信号s304 The output signal from the frequency divider 304 and the D signal s302 s304
を入力し、それらの位相を比較する。 Type and comparing their phases. そして、位相差に応じた電圧の信号をフィルタ306に出力する。 Then, it outputs a voltage signal corresponding to the phase difference to the filter 306.

【0057】また、位相比較器305は位相ロック状態であるか否かを示す位相ロック信号cs314を出力し、制御回路317を介してシステム制御回路191に出力する。 [0057] The phase comparator 305 outputs a phase lock signal cs314 indicating whether the phase locked state, and outputs to the system control circuit 191 via the control circuit 317.

【0058】フィルタ306はチャージポンプ306及びローパスフィルタ307,308で構成される。 [0058] Filter 306 is composed of a charge pump 306 and low pass filter 307 and 308. フィルタ306は位相比較器305からの出力信号中の高周波成分と雑音を除去し、直流電圧をVCO306に供給するものであり、チャージポンプ電流を以下のように可変することによりPLLの応答速度を制御するものである。 Filter 306 removes high-frequency components and noise in the output signal from the phase comparator 305, which supplies a DC voltage to the VCO 306, control the response speed of the PLL by variably as follows charge pump current it is intended to.

【0059】すなわち、制御回路317はシステム制御回路191が設定した値を制御信号cs307としてD [0059] That is, the control circuit 317 D values ​​system control circuit 191 is set as the control signal cs307
/A変換器309に出力し、その値に対応する電流に変換してチャージポンプ306に供給することによりチャージポンプ電流を制御する。 / A converter 309, and controls the charge pump current by supplying the charge pump 306 is converted into a current corresponding to the value.

【0060】また、PLLの応答特性は抵抗とコンデンサで構成され、所定のフィルタ係数を有するフィルタ3 [0060] The response characteristic of the PLL is composed of a resistor and a capacitor, a filter 3 having a predetermined filter coefficient
07または308により決定される。 It is determined by 07 or 308. このように、本実施例においては、位相比較器305の出力信号のゲインとフィルタ定数を調整することによりPLLの応答速度を制御可能に構成している。 Thus, in this embodiment, it is capable of controlling the response speed of the PLL by adjusting the gain and filter constants of the output signal of the phase comparator 305.

【0061】VCO310はフィルタ306の出力信号の電圧に応じた周波数を有する信号を出力する。 [0061] VCO310 outputs a signal having a frequency corresponding to the voltage of the output signal of the filter 306. また、 Also,
VCO310はD/A変換器311の出力信号によってフリーラン周波数が決定される。 VCO310 is a free-running frequency is determined by the output signal of the D / A converter 311. すなわち、制御回路3 That is, the control circuit 3
17はシステム制御回路191が設定した周波数に応じた値を制御信号cs308をD/A変換器311に出力し、VCOはこのD/A変換器311の出力電圧に応じた周波数で自走発振する。 17 outputs a value corresponding to the frequency set by the system control circuit 191 a control signal cs308 to the D / A converter 311, VCO is free-running oscillation at a frequency corresponding to the output voltage of the D / A converter 311 .

【0062】プログラマブルカウンタ312はVCO3 [0062] The programmable counter 312 VCO3
10の出力信号をシステム制御回路191が設定した分周比で分周する回路であり、制御回路317からの制御信号cs309により分周比が設定される。 10 is a circuit for the system control circuit 191 is divided by the division ratio set the output signal of the division ratio is set by a control signal cs309 from the control circuit 317.

【0063】このカウンタ312によりVCO310の可変周波数レンジよりも低い周波数の信号を得ることが可能となり、結果としてPLLのロックレンジを広げることができる。 [0063] The counter 312 makes it possible to obtain a lower frequency signal than the variable frequency range of the VCO 310, it is possible to widen the PLL lock range as a result. また、逆にVCO310の可変周波数レンジを狭くすることができるので、VCO310の発振動作の安定性が向上する。 Further, it is possible to narrow the variable frequency range of the VCO 310 in the opposite, to improve the stability of oscillation of the VCO 310. プログラマブルカウンタ31 Programmable counter 31
2の出力信号はドットクロックs303として分周器3 Divider 3 second output signal as a dot clock s303
04と遅延回路313に出力される。 04 to be output to the delay circuit 313.

【0064】遅延回路313は、以下のような理由からドットクロックs303と基準HD信号s302の位相調整を行うものである。 [0064] Delay circuit 313 performs a phase adjustment of the dot clock s303 and the reference HD signal s302 from the following reasons.

【0065】すなわち、クロック発生部104におけるPLL回路は、基準HD信号と分周器の出力信号との位相差をロックするものであり、その位相差を調整するものではない。 [0065] That is, PLL circuit in the clock generator 104 is to lock the phase difference between the output signal of the reference HD signal and the frequency divider, not to adjust the phase difference. 従って、基準HD信号とドットクロックには位相差が生じているので、遅延回路313は制御信号cs310に応じてプログラマブルカウンタ312の出力信号を遅延して、これらの信号の間の位相差を調整する。 Therefore, the reference HD signal and the dot clock because the phase difference is generated, the delay circuit 313 delays the output signal of the programmable counter 312 in response to control signals Cs310, adjusts the phase difference between these signals . 遅延回路313の出力信号はレベル切り換え回路3 The output signal of the delay circuit 313 level conversion circuit 3
14,315に出力される。 Is output to 14,315.

【0066】レベル切り換え回路314〜316はTT [0066] The level switching circuit 314 to 316 is TT
LやECL,PECLなどクロック供給先に応じて出力レベルを変換する。 L and ECL, converts the output level in response to a clock supply destination PECL.

【0067】レベル切り換え回路314は遅延回路31 [0067] level switching circuit 314 is a delay circuit 31
3からのドットクロックs303を入力してECLに適したレベルに変換し、A/D変換部103に出力する。 Enter the dot clock s303 from 3 into a level suitable for ECL, and outputs it to the A / D converter 103.

【0068】レベル切り換え回路315は遅延回路31 [0068] level conversion circuit 315 is a delay circuit 31
3からのドットクロックs303とリセット信号としての基準HD信号s302とを入力し、ECLとTTLに適したレベルに変換し、ドットクロックs303を1/ Inputs the reference HD signal s302 as dot clock s303 and the reset signal from the 3, converted into a level suitable for ECL and TTL, the dot clock s303 1 /
2分周した信号を出力する。 Outputting a half-frequency signal.

【0069】図8にレベル切り換え回路315の動作タイミングチャートを示す。 [0069] shows an operation timing chart of the level conversion circuit 315 in FIG. 8.

【0070】リセット信号s302のロー状態をクロックs303の立ち上がりエッジbで検出し、出力s10 [0070] The low state of the reset signal s302 detects the rising edge b of the clock s303, output s10
4とs106をクロックs303の4サイクル期間リセット状態にする。 4 and s106 to 4 cycle period reset state of the clock s303.

【0071】このとき、立ち上がりエッジbで確実にロー状態をラッチするために、bに対するセットアップタイムを満足する必要がある。 [0071] At this time, in order to reliably latch low state at the rising edge b, it is necessary to satisfy the setup time for b. そこで遅延回路313がリセット信号s302とドットクロックs302との位相差の調整を行うことによりセットアップタイムを満足するようにしている。 So that so as to satisfy the setup time by the delay circuit 313 adjusts the phase difference between the reset signal s302 and the dot clock s302. この後、クロックs303の立ち上がりエッジで信号cs104とcs106をアクティブにする。 Thereafter, to activate the signal cs104 and cs106 at the rising edge of the clock s303.

【0072】ECLコンプリメンタリ信号cs104はA/D変換部103のデマルチプレクサ用信号として出力され、TTLシングルエンド信号cs106は補間回路105のマスタクロックとして出力される。 [0072] ECL complementary signal cs104 is output as a demultiplexer for signals of the A / D conversion unit 103, TTL single-ended signal cs106 is output as the master clock of the interpolation circuit 105.

【0073】次に、入力ビデオ信号の測定,機種の特定,表示モードの決定の方法について説明する。 [0073] Next, measurement of the input video signal, a specific model, the method of determining the display mode will be described.

【0074】図9,10は一般的なビデオ信号のタイミング波形を示している。 [0074] Figure 9 is a timing waveform of a general video signal.

【0075】本実施例で用いるドットマトリクスパネルに画像を良好に表示するためには、前述の同期信号測定部の出力PHD1,PHD2,PVD,VD値,1VD [0075] In order to better display the image on a dot matrix panel is used in this embodiment, the output of the synchronizing signal measurement unit described above PHD1, PHD2, PVD, VD value, 1 VD
中のHD信号の数,同期パルス幅THD,VHDといった実際に供給される同期信号から直接得ることのできるパラメータの他、水平・垂直表示開始時間,フロントポーチ,バックポーチ,そして、画像信号のドットクロックといったパラメータが必要になってくる。 The number in the HD signal, sync pulse width THD, other parameters that can be obtained directly from the synchronizing signal actually supplied such VHD, horizontal and vertical display start time, front porch, back porch, and, an image signal dot parameter becomes necessary, such as clock.

【0076】本実施例においては、メモリ194内に、 [0076] In this embodiment, in the memory 194,
接続が予想されるホストコンピュータの出力ビデオ信号の前記各パラメータをあらかじめ測定したものを表示モードテーブルとして記憶している。 Connection is stored as the display mode table those previously measured the parameters of the output video signal of the host computer to be expected. この表示モードテーブルには、この他、表示モードを特定できない場合に使用するデフォルトパラメータを1組記憶している。 This display mode table, the other, and one set stored default parameters to be used when it is not possible to identify the display mode. このデフォルトパラメータは、本実施例における表示装置の表示パネルの解像度と一般的なビデオ信号とかに基づいて、最も適すると思われるであろう値が選ばれている。 The default parameters, based on Toka resolution and common video signal of the display panel of the display device in this embodiment, will be considered to be the most suitable value is selected.

【0077】図11〜13はビデオ信号の同期信号についていくつかの例を示す図である。 [0077] Figure 11-13 illustrates a few examples of the synchronization signal of the video signal.

【0078】図11は最も一般的なもので、VD信号T [0078] Figure 11 is intended most common, VD signals T
VDに同期してHD信号の極性が反転するが、HD信号の周期は一定で、エッジも立ち下がりで一定であるようなタイプである。 Although the polarity of the HD signal in synchronization with VD is reversed, with the period of the HD signal constant, of the type such that constant edge also fall.

【0079】図12はVD信号TVDに同期してHD信号の周期が変化するタイプであるが、エッジは立ち下がりで一定である。 [0079] Although FIG. 12 is a type which changes the period of the HD signal in synchronism with the VD signal TVD, the edge is constant at the fall.

【0080】図13はVD信号TVDに同期して検出エッジを変えるとHD信号の周期が一定になるタイプである。 [0080] Figure 13 is a type period of HD signals changing the detected edge in synchronization with the VD signal TVD is constant.

【0081】さて、本実施例では前述のように、入力が像信号をデジタル信号に変換するために、まずHD信号に同期した画像信号のサンプリングクロックを形成する必要がある。 [0081] Now, in the present embodiment as described above, because the input to convert the image signal into a digital signal, it is necessary to form the sampling clock of the first image signal synchronized with the HD signal. このために、システム制御回路191は、 For this, the system controller 191,
後述のように機種,表示モードの判定後、クロック発生部104の制御回路317に各種パラメータをセットすることにより、ドットクロック信号s303及びこれらより生成される各種クロック信号cs103〜cs10 Model as described below, after the determination of the display mode, by setting various parameters to the control circuit 317 of the clock generator 104, various clock signals are generated from the dot clock signal s303 and their cs103~cs10
5の発生を制御することで、所望のサンプリングクロックを得ている。 By controlling the generation of the 5, to obtain the desired sampling clock.

【0082】図14は本実施例において、入力ビデオ信号の測定,機種の特定及び表示モードの決定までの一連の制御を行う際の動作の大まかな流れを示した図である。 [0082] Figure 14 In this example, the measurement of the input video signal is a diagram showing a general flow of operations of a series of control to determine the specific and display mode models.

【0083】図14に示したように、この制御は同期信号変化測定モジュール701と表示モード判別及び制御モジュール702の2つに分けることができ、これら2 [0083] As shown in FIG. 14, can be divided into the control two synchronized signals change measurement module 701 display mode determination and control module 702, these 2
つのモジュールはそれぞれ独立して動作している。 One of the modules are operating independently.

【0084】同期信号変化測定モジュール701は、ホスト装置を変えた,ホスト装置と接続しているケーブルが抜けた,表示モードが変わって同期信号の周波数が変化した,等の何らかの変化が起こったことを検出し、表示モード判別及び制御モジュール702に対して表示モード変更要求を出すモジュールである。 [0084] synchronous signal change measurement module 701 has changed the host device, the cable connecting the host device has passed, the frequency of the synchronizing signal changes the display mode is changed, that some change etc. has occurred It detects a module that issues a display mode change request to the display mode determination and control module 702.

【0085】表示モード判別及び制御モジュール702 [0085] The display mode determination and control module 702
は、同期信号変化検出モジュール701よりの変更要求を受けて表示モードの判別とそのモードに対する制御を行うモジュールである。 Is a module for determination and control for the mode of the display mode by receiving a request for a change from the synchronization signal change detection module 701.

【0086】次に、図15を用いて同期信号変化検出モジュール701の動作を説明する。 [0086] Next, the operation of the synchronization signal change detection module 701 with reference to FIG. 15.

【0087】いま、何らかの表示モードで動作しているとする。 [0087] Now, it is to be operating in some kind of display mode. そして、まず、ステップS701でシステム制御回路191がクロック発生部104から出力される位相ロック信号cs314を観測し、位相ロックがはずれた場合、入力ビデオ信号に変化が生じたと判断してステップS704に進む。 Then, first, the process proceeds to step S704 it is determined that the system control circuit 191 in step S701 observes a phase lock signal cs314 output from the clock generator 104, when the phase locked out, the change occurs in the input video signal .

【0088】ステップS704ではシステム制御部19 [0088] In step S704 the system control unit 19
1内の変更終了フラグをクリアし、表示モード判定及び制御モジュールへ表示モード変更要求を出力する。 The change end flag in 1 clear, outputs a display mode change request to the display mode decision and control module.

【0089】位相ロックがかかっている状態であると、 [0089] If there is in a state in which the phase lock is at stake,
ステップS702へ進み、同期信号測定部102よりH The process proceeds to step S702, H from the synchronization signal measurement unit 102
D信号及びVD信号の周期を読み出し、ステップS70 Reading the period of the D signal and VD signal, step S70
3で前回読み出したものと比較する。 Compared to those previously read in 3. そして、同じであれば入力ビデオ信号に変化がなかったものとみなし、ステップS701に戻る。 Then, if the same assumes no change in the input video signal, the flow returns to step S701.

【0090】また、比較結果が前回と異なる場合には変化が生じたと判断し、ステップS704に進んで表示モード判定及び制御モジュールへ表示モード変更要求を出す。 [0090] The comparison result is determined to change if different from the last time has occurred, issues a display mode change request to the display mode decision and control module proceeds to step S704.

【0091】その後、ステップS705でシステム制御回路191内に変更処理フラグがセットされ、変更処理の終了を待つ。 [0091] Thereafter, change process flag to the system control circuit 191 in step S705 is set, and waits for the end of the change process. 変更処理が終了するとステップS706 Step S706 When the change process is completed
に進み、クロック発生部104が入力画像信号に位相同期するために要する時間を待って、位相ロック信号cs The process proceeds, the clock generator 104 waits for the time required for phase synchronization with the input image signal, a phase lock signal cs
314を観測する。 314 to observe.

【0092】そして、位相ロックがかかっていればステップS701に戻り、そうでない場合には本モジュールでは対応不能としてステップS707に進み、例外処理を行う。 [0092] Then, if it takes phase lock returns to the step S701, the process proceeds to step S707 as the corresponding impossible in this module. Otherwise, perform the exception processing.

【0093】次に、図16を用いて表示モード判定及び制御モジュールの動作について説明する。 [0093] Next, the operation of the display mode decision and control module will be described with reference to FIG. 16.

【0094】本モジュールにおいては、まず、ステップS751においてシステム制御回路191は同期信号測定部102のR/W制御回路230を制御し、VD信号の立ち上がりに同期して1VD期間分の各パラメータP [0094] In this module, first, the system control circuit 191 controls the R / W control circuit 230 of the synchronization signal measurement unit 102 in step S751, the parameters of 1VD period in synchronization with the rising edge of the VD signal P
HD1,PHD2,PVD,VD値,1VD期間中のH HD1, PHD2, PVD, VD value, H in 1VD period
D信号の数及びTHD,VHDをFIFO205,20 The number of D signals and THD, the VHD FIFO205,20
6及びレジスタ214より読み出す。 Read than 6 and a register 214.

【0095】次に、ステップS752で読み出した各パラメータをメモリ194内にある前述の各種ホスト装置の表示パラメータテーブルの内容と比較し、機種が1機種に特定できるかどうかを判定する。 [0095] Next, compared with the contents of the display parameter table of the aforementioned various host devices with the parameters read in step S752 in the memory 194, determines whether the model can be identified in one model.

【0096】内容がすべて一致するものがテーブル内より見つかれば1機種に特定できるとし、ステップS75 [0096] that the contents match all and can be specified in one model if it finds than in the table, step S75
6に進む。 Proceed to 6. また、1機種に特定できない場合にはステップS754に進み、複数機種なら特定可能かどうかを判断して、特定できる場合にはステップS755にてキーマトリクス192の機種設定スイッチがセットされているかどうかをチェックする。 In addition, the flow proceeds to step S754 in the case that can not be specific to one model, to determine whether it is possible to identify if a plurality of models, whether the model setting switch of the key matrix 192 in step S755 in the case that can be identified are set To check.

【0097】そして、機種設定スイッチの設定による設定表示モードが、ステップS754で特定した複数の機種のモードのなかにあるかどうかを判断する。 [0097] Then, the setting display mode due to the setting of the model setting switch, it is determined whether or not there Among the mode of the plurality of models that you identified in step S754. 複数の機種のモードのなかにあった場合には前記機種設定スイッチによる設定モードを1つのモードに特定し、ステップS756に進む。 If there Some of the plurality of models modes to identify the configuration mode by the model setting switch one mode, the process proceeds to step S756.

【0098】ステップS756ではHD信号の立ち下がり周期PHD1の種類が1種類であるかどうかを判断し、1つであればステップS757へ進んでメモリ19 [0098] The memory 19 step S756 falling types of periodic PHD1 of the HD signal in it is determined whether it is one, the process proceeds to step S757 if one
4の表示モードテーブル内より各パラメータを読み出す。 Reading each parameter from the fourth display mode table. そして、クロック発生部104の制御回路317に出力し、分周器304,D/A変換器309,311等を制御して、所望のクロックを発生する。 Then, outputs to the control circuit 317 of the clock generator 104, and controls the frequency divider 304, D / A converters 309, 311, etc., to generate the desired clocks.

【0099】その後、ステップS758で変更処理終了フラグをセットし、更に、同期信号測定モジュールへ変更処理の終了を知らせる。 [0099] Then, set the change process completion flag at step S758, further, signaling the end of the change process to the synchronization signal measurement module.

【0100】一方、HD信号の立ち下がり周期PHD1 [0100] On the other hand, the falling period of the HD signal PHD1
が1種類ではない場合にはステップS759に進み、単純には1種類ではないが、途中で周期検出エッジを変化させると1種類になるような場合、例えば図13のようにVD信号の立ち上がりを含めてi個は立ち下がりHD There proceeds to step S759 if not one kind, but simply not 1 kind, if middle such that one varying the period detection edge, for example, the rise of the VD signal as shown in FIG. 13 down HD i individual stands including
周期PHD1がt1、その後N−i−1個はPHD2がt1になるような場合はステップS760に進む。 Period PHD1 is t1, when subsequently N-i-1 pieces PHD2 is such that t1 proceeds to step S760. そして、メモリ194内の表示モードテーブルより特定した表ぞモードのパラメータのうち、分周器304,D/A Of the respective tables identified from the display mode table in the memory 194 mode parameters, the frequency divider 304, D / A
変換器309,311等を制御するためのパラメータを制御回路317に出力する。 And it outputs a parameter for controlling the converter 309, 311, etc. to the control circuit 317.

【0101】次いでステップS761に進み、HD周期検出エッジの変化点のHD信号の数、PHD(i−1) [0102] The program then proceeds to step S761, the number of the HD signal change point HD phase detection edge, PHD (i-1)
とPHD(N−1)を特定したモードテーブル内より読み出し、同期信号測定部102のHD数比較レジスタ2 And PHD (N-1) read from the specified mode table a, HD-number comparison register 2 of the synchronizing signal measurement unit 102
21に書き込む。 Write to 21.

【0102】その後ステップS762に進み、変更処理終了フラグをセットし、ステップS763にて同期信号測定部102のHD数比較レジスタの値と入力ビデオ信号中のHD信号の数が一致し、コンパレータ222からの制御信号cs222がアクティブになったかどうかを検出する。 [0102] Then the process proceeds to step S762, sets the change process end flag, the number of the HD signal in the value of the number of HD approximation register synchronizing signal measurement unit 102 and the input video signal does not match at step S763, the comparator 222 control signal cs222 of to detect whether becomes active. 制御信号cs222がアクティブになるとステップS764へ進み、次のHD周期の検出エッジを立ち下がりにするのか立ち上がりにするのかを判定、すなわち、図13の例ではHD信号のカウント値がPHD When the control signal cs222 becomes active proceeds to step S764, determines whether to rise or to the falling edge detection of the next HD cycle, i.e., the count value of the HD signal in the example of FIG. 13 PHD
(i−1)ならば立ち下がり、PHD(N−1)ならば立ち下がりと判断する。 (I-1) if falling, PHD (N-1) if it is determined that the trailing edge. 立ち下がりであればステップS If the falling step S
765でクロック発生部104に対し極性反転回路30 765 polarity inverting circuit 30 to the clock generator 104 by
2を制御して立ち下がりで位相比較器305が位相比較検出動作を行うようにし、また、立ち上がりであればステップS766で立ち上がりで位相比較器305が位相比較検出動作を行うようにする。 The phase comparator 305 at the falling edge to control the 2 to perform a phase comparison detection operation, also, the phase comparator 305 on the rising in step S766 if the rise is to perform a phase comparison detection operation.

【0103】そして、ステップS763に戻り、この動作を繰り返すことで位相比較エッジを変化させる。 [0103] Then, the process returns to step S763, changes the phase comparator edges by repeating this operation.

【0104】一方、ステップS759で、機種(表示モード)は1つに特定できるが、HD信号が複数種類存在するような場合、例えば図12のようにVD信号の立ち上がりを含めてi個のPHD1がt1、その後N−i個のPHD1がt2になるような場合には、ステップS7 [0104] On the other hand, in step S759, although the model (display mode) can be specified in one, if the HD signal is such that a plurality of types exists, the i number, including the rise of the VD signal as shown in FIG. 12 for example PHD1 There t1, then when N-i-number of PHD1 is such that t2 is the step S7
67においてメモリ194の表示モードテーブルより特定したモードのパラメータのHD周期の変化点のHD信号の数、PHD(i−1)とPHD(N−1)を読み出し、同期信号測定部102のHD数比較レジスタ221 The number of HD signal change point of HD cycle parameters of the specified mode from the display mode table of memory 194 in 67 reads a PHD (i-1) and PHD (N-1), HD number of synchronization signal measurement unit 102 comparison register 221
に書き込む。 Write to.

【0105】その後、ステップS768において変更処理終了フラグをセットし、ステップS769にてHD数比較レジスタ221とHD信号の数が一致し、コンパレータ222からの制御信号cs222がアクティブになったかどうかを検出する。 [0105] Then, set the change process completion flag at step S768, the number of HD number comparison register 221 and the HD signal are matched in step S769, the control signal cs222 from the comparator 222 detects whether the activated . 制御信号cs222がアクティブになるとステップS770にて対応するパラメータを表示モードテーブルより読み出し、前述のようにクロック発生部104のクロック発生動作を制御する。 Read from the display mode table corresponding parameters when the control signal cs222 is activated in step S770, controls the clock generation operation of the clock generator 104 as described above. その後、ステップS769に戻る。 After that, the process returns to step S769.

【0106】このようにHD周期が変化しても、ドットクロック信号s303及び各クロック信号cs103〜 [0106] Even if this way HD cycle is changed, the dot clock signal s303 and each clock signal cs103~
cs105が所望の周波数,位相になるように制御できる。 cs105 can be controlled to a desired frequency, phase.

【0107】さて、ステップS754あるいはS755 [0107] Now, step S754 or S755
で、入力されたビデオ信号の表示モードが特定できない場合には、ステップS721において、ステップS75 In the case where the display mode of the input video signal can not be specified, in step S721, step S75
6,759と同様にビデオ信号のHD周期が1つ、あるいはHD検出エッジを変化させれば1つになるかどうかを判断する。 Is one 1 HD period of the video signal in the same manner as 6,759, or to determine what happens to a single be varied to HD detected edge.

【0108】HD周期が1種類の場合には、ステップS [0108] If the HD period is of one type, step S
772にてステップS757〜758の処理とほぼ同様な処理を行う。 Perform substantially the same processing as the steps S757~758 at 772. すなわち、まず、メモリ194の表示モードテーブルよりデフォルトモードのパラメータを読み出し、クロック発生部104の動作を前述のように制御する。 That is, first, reads out the parameters of the default mode from the display mode table in the memory 194, controls the operation of the clock generator 104 as described above. その後、ステップS773にて変更処理終了フラグをセットし、同期信号測定モジュールへ変更処理の終了を知らせる。 Then, set the change process completion flag at step S773, signaling the end of the change process to the synchronization signal measurement module.

【0109】一方、立ち下がり周期PHD1が1種類ではない場合にはステップS774に進み、ステップS7 [0109] On the other hand, when the falling period PHD1 is not one, the process proceeds to step S774, step S7
59と同様に、単純には1種類ではないが、途中で周期検出エッジを変化させると1種類になるような場合、例えば図13のようにVD信号の立ち上がりを含めてi個は立ち下がりHD周期PHD1がt1、その後N−i− As with 59, but simply not one in the middle when varying the period detection edge such that one type, for example, i pieces falling HD including the rise of the VD signal as shown in FIG. 13 period PHD1 is t1, then N-i-
1個はPHD2がt1になるような場合は、ステップS If one has such PHD2 is t1, the step S
760〜766と同様の処理を行う。 It performs the same processing as 760-766.

【0110】すなわち、ステップS775にてメモリ1 [0110] That is, the memory 1 in step S775
94の表示モードテーブルよりデフォルト表示モードのパラメータを読み出し、クロック発生部104に出力する。 Reading the parameters of the default display mode than 94 display mode table, and outputs the clock generator 104. 次いでステップS776に進み、HD周期検出エッジの変化点のHD信号の数、PHD(i−1)とPHD Next, in step S776, the number of the HD signal change point HD phase detection edge, the PHD (i-1) PHD
(N−1)を読み出し、同期信号測定部102のHD数比較レジスタ221に書き込む。 (N-1) reads, writes the number of HD comparison register 221 of the synchronization signal measurement unit 102.

【0111】その後ステップS777に進み、変更処理終了フラグをセットする。 [0111] and then the procedure proceeds to step S777, to set the change process end flag. そして、ステップS778にてHD数比較レジスタ221の値とHD信号の計数値とが一致し、コンパレータ222からの制御信号cs22 Then, the count value of the value and HD signal HD-number comparison register 221 matches at step S778, the control signal from the comparator 222 CS 22
2がアクティブになったかどうかを検出する。 2 detects whether or not becomes active. 制御信号cs222がアクティブになるとステップS779に進み、次のHD周期の検出エッジを立ち下がりにするのか立ち上がりにするのかを判定し、クロック発生部104 When the control signal cs222 becomes active the process proceeds to step S779, and determines whether to rise or to the falling edge detection of the next HD period, the clock generator 104
の極性反転回路302を制御する。 Controlling the polarity inversion circuit 302. この際、極性反転前後に位相比較イネーブル信号cs305を一時的にインヒビット状態(動作禁止状態)にして位相差検出動作が乱れないようにしている。 In this case, so that no disturbances phase difference detection operation to temporarily inhibit state phase comparison enable signal cs305 around the polarity inversion (operation disabled state).

【0112】HD信号の検出エッジの制御が終了したらステップS778に戻り、以上の動作を繰り返し、位相比較エッジを入力ビデオ信号に応じて制御する。 [0112] Returning to step S778 When the control of the detection edge of the HD signal has ended, repeating the above operation is controlled in accordance with an input video signal a phase comparison edge.

【0113】一方、ステップS774で、表示モードを1つに特定できず、更にVD期間内にHD周期が複数存在する場合、例えば図12のような場合にはステップS [0113] On the other hand, in step S774, it can not identify the display mode to one further if the HD period there are a plurality in VD period, for example, step S in the case of FIG. 12
782に進む。 Proceed to 782.

【0114】図12においては、VD信号の立ち上がりを含めてi個のPHD1がt1,その後N−i個のPH [0114] In FIG. 12, i pieces of PHD1, including the rise of the VD signals t1, then N-i-number of PH
D1がt2である2種類のHD周期が存在する。 D1 there are two kinds of HD period is t2. 今、i Now, i
>N−iとすると、図12におけるHD周期の中で出現数が最大のものは周期がt1のものであり、この最大周期から他の周期へ変化する1つ前のHD信号の数はi− > When N-i, are those periods that the number of appearances is the maximum among the HD cycle in FIG. 12 is t1, the number of the previous HD signal which changes from the maximum period to another period i -
1であり、他の周期から最大周期へ変化する1つ前のH 1, before one that varies from the other periodic to maximum period H
D信号の数はN−1である。 The number of D signals is N-1.

【0115】このような場合は、ステップS782にて、まず複数種類のHD周期の中で最大のHD周期とその出現数を検出し、その最大数のHD周期から他のHD [0115] In this case, at step S782, first, the largest HD period among a plurality of types of HD period and detects the number of occurrences, the HD period other maximum number HD
周期へ変化する1つ前のHD信号数NHD1と、他の周期から最大数のHD周期へ変化する1つ前のHD信号数NHD2を同期信号測定部102のHD数比較レジスタ221にセットする。 A preceding HD signal number NHD1 varying the period, sets the HD signal number NHD2 before one that changes the HD period of maximum number from other periods in HD-number comparison register 221 of the synchronization signal measurement unit 102.

【0116】そして、ステップS783にてメモリ19 [0116] Then, the memory 19 in step S783
4の表示モードテーブルよりデフォルト表示モードのパラメータを読み出し、クロック発生部104に出力し、 Reading the parameters of the default display mode than fourth display mode table, and outputs the clock generator 104,
前述のようにクロック発生動作を制御する。 It controls the clock generation operation as described above.

【0117】その後ステップS784にて変更処理終了フラグをセットし、ステップS785に進む。 [0117] then set the change process end flag in step S784, the process proceeds to step S785. ステップS785ではHD信号比較レジスタ221の値とHD信号の計数値が一致し、コンパレータ222からアクティブの制御信号cs222が出力されたかどうかを検出する。 Step count of S785 in HD signal comparison value of the register 221 and the HD signal are matched, to detect whether the control signal cs222 active is output from the comparator 222. 制御信号cs222がアクティブになるとステップS786に進み、その制御信号が前述の最大数のHD周期から他の周期へ変化する1つ前のHD信号であることを示しているのか、または、他の周期から最大数のHD When the control signal cs222 becomes active the process proceeds to step S786, whether the control signal indicates that the HD signal before one that varies from the HD period of the maximum number of the foregoing to other periods, or other periodic the maximum number of HD from
周期に変化する1つ前のHD信号であることを示しているのかを判別する。 To determine whether it indicates that a preceding HD signal that changes periodically. (すなわち、次のHD周期が最大数のHD周期であるのか、それ以外の周期であるのかを判別する。) (I.e., whether the next HD cycle is HD period of maximum, to determine whether the period of rest.)

【0118】判別の結果、最大数のHD周期以外であればステップS787に進み、位相比較器305の動作を禁止するようにクロック発生部104を制御する。 [0118] The results of the determination, if it is other than HD period of maximum flow proceeds to step S787, controls the clock generator 104 so as to prohibit the operation of the phase comparator 305.

【0119】また、最大数のHD周期であれば、ステップS788に進み、位相比較器305の比較動作を許可にするようにクロック発生部104を制御する。 [0119] In addition, if HD period of maximum, the flow proceeds to step S788, controls the clock generator 104 so as to allow the comparison operation of the phase comparator 305. そして、ステップS785へ戻って以上の動作を繰り返す。 Then, repeating the above operation returns to step S785.

【0120】このように構成することにより、VD信号の1周期内の最大数のHD信号に対してPLLをロックさせて、その最大数のHD信号に位相同期したクロックを発生すると共に、PLLのアンロック期間を最小限にすることができる。 [0120] With this configuration, by locking the PLL for the maximum number of the HD signal in one period of the VD signal, thereby generating a phase-synchronized with the clock in the HD signal of the maximum number of PLL the unlock period can be minimized. 従って、同期信号の変化によるPL Thus, PL due to a change in the synchronization signal
Lの乱れを最小限にすることができ、安定してクロックを発生可能になるので、良好に表示動作を行うことが可能になる。 L disturbance of can be minimized, so stably allows generating a clock, it is possible to perform good display operation.

【0121】105は、補間部であって、A/D変換部103より得られるデジタル化されたRGB画像信号s [0121] 105 is an interpolation unit, RGB image signals are digitized obtained from the A / D converter 103 s
103に垂直補間処理を施し、表示パネル15の表示解像度に合わせた解像度に変換する。 103 performs vertical interpolation processing, is converted into the combined resolution display resolution of the display panel 15.

【0122】まず、本補間部で採用しているアルゴリズムについて説明する。 [0122] First, a description will be given algorithm employed in this interpolation unit.

【0123】ここで補間部105においてなされる補間処理について、図17〜図19を用いて詳細に説明する。 [0123] The interpolation processing performed in this case the interpolation unit 105 will be described in detail with reference to FIGS. 17 to 19. 補間処理方法として、一般的によく用いられている方法としては、最近隣内挿法、線形補間法(1次内挿法)、3次たたみ込み補間法等がある。 As the interpolation process method, a method which is generally used frequently, nearest neighbor, linear interpolation (primary interpolation), there is a cubic convolution interpolation method.

【0124】最近隣内挿法は、内挿したい画素に最も近い補間前画素を補間画素とする方法である。 [0124] nearest neighbor interpolation method is a method to the closest pre-interpolation pixel to pixel to be interpolated and the interpolated pixel.

【0125】また線形補間法は、内挿したい画素の両脇にある画素の画像データを用いて、内挿する画素の画像データを求める方法である。 [0125] The linear interpolation using the image data of a pixel on both sides of the pixel to be interpolated, a method for obtaining the image data of the interpolated pixel. 例えば図17に示すように、距離間隔1で並んでいる画素a1、a2からそれぞれu、vの距離にある位置(画素a1とa2の間)に画素bを内挿する場合、画素bの画像データは式(1)で求められる。 For example, as shown in FIG. 17, respectively, from the pixels a1, a2 which are arranged at a distance interval 1 u, v positions in the distance when interpolating pixels b (between pixels a1 and a2), of the pixel b image data can be determined by equation (1).

【0126】 b=a1×u/(u+v)+a2×V/(u+v) (1) 一方、3次たたみ込み補間法は、内挿したい画素の両脇2画素づつの画像データと、3次たたみ込み関数を用いて内挿する画素の画像データを求める方法である。 [0126] b = a1 × u / (u + v) + a2 × V / (u + v) (1) On the other hand, cubic convolution interpolation method, image data of both sides two pixels at a time of pixel to be interpolated, tertiary fold image data of the interpolated pixel by using the write function is a method for determining the. 3次たたみ込み関数fは、内挿する画素と、距離間隔1で並んでいる両脇2画素づつとの距離をtとして式(2)で与えられる。 Cubic convolution function f is given by the formula and interpolating pixels, it is arranged at a distance interval 1 the distance between both sides 2 pixels at a time as t (2).

【0127】 f(t)=sin(πt)/(πt) (2) 式(2)はtの範囲により、式(3)、(4)、(5) [0127] f (t) = sin (πt) / (πt) (2) Equation (2) range of t, the equation (3), (4), (5)
のように展開される。 It is expanded as.

【0128】 f(t)=1−2|t| 2 +|t| 3 (0≦|t|<1) (3) f(t)=4−8|t|+5|t| 2 −|t| 3 (1≦|t|<2) (4) f(t)=0(2≦ltl) (5) [0128] f (t) = 1-2 | t | 2 + | t | 3 (0 ≦ | t | <1) (3) f (t) = 4-8 | t | +5 | t | 2 - | t | 3 (1 ≦ | t | <2) (4) f (t) = 0 (2 ≦ ltl) (5)

【0129】例えば図22に示すように、距離間隔1で並んである画素a1、a2、a3、a4からそれぞれu [0129] For example, as shown in FIG. 22, the pixel that is arranged at a distance interval 1 a1, a2, a3, respectively, from a4 u
1、u2、u3、u4の距離にある位置(画素a2とa 1, u2, u3, located at a distance of u4 (pixel a2 and a
3の間)に画素bを内挿する場合、画素bの画像データは該3次たたみ込み関数fを用いて式(6)で求められる。 If interpolate pixel b in between) 3, the image data of the pixel b is calculated by equation (6) using the function f convolution said tertiary.

【0130】 b=a1(4−8×u1+5×u1 2 −u1 3 )+a2(1−2×u2 2 +u2 3 )+a3(1−2×u3 2 +u3 3 )+a4(4−8×u4+5×u4 2 −u4 3 ) (6) [0130] b = a1 (4-8 × u1 + 5 × u1 2 -u1 3) + a2 (1-2 × u2 2 + u2 3) + a3 (1-2 × u3 2 + u3 3) + a4 (4-8 × u4 + 5 × u4 2 -u4 3) (6)

【0131】ここで式(1)、(6)を用いて、例として768画素から960画素へ、線形補間法(1次内挿法)および3次たたみ込み補間法による補間処理を行う場合について、図19を用いて説明する。 [0131] Here, equation (1), using (6), from 768 pixels as an example to 960 pixels, for the case of performing interpolation processing by linear interpolation (primary interpolation) and cubic convolution interpolation method It will be described with reference to FIG. 19. この例の場合、5画素の補間前データから、8画素の補間データを作成する。 In this example, the 5 pixels before interpolation data, creates interpolation data of 8 pixels. そのため、線形補間後の画像データbnおよび、3次たたみ込み補間法による補間後の画像データb Therefore, the image data after linear interpolation bn and image data b after interpolation by cubic convolution interpolation method
nは、補間前の画像データanを用いてそれぞれ式(7)および式(8)で与えられる。 n is given by the respective expressions (7) and (8) using the image data an before interpolation.

【0132】 b5n+1=a4n+1 (n=0,1,2…) b5n+2=(4/5)×a4n+1+(1/5)×a4n+2 b5n+3=(3/5)×a4n+2+(2/5)×a4n+3 b5n+4=(2/5)×a4n+3+(3/5)×a4(n+1) b5n+5=(1/5)×a4(n+1)+(4/5)×a4(n+1)+1 (7) b5n+1=a4n+1 (n=0,1,2…) b5n+2=(−4/125)×a4n+(29/125)×a4n+1 +(116/125)×a4n+2+(−16/125)×a4n+3 b5n+3=(−12/125)×a4n+1(62/125)×a4n+2 +(93/125)×a4n+3+(−18/125)×a4(n+1) b5n+4=(−18/125)×a4n+2 +(93/ [0132] b5n + 1 = a4n + 1 (n = 0,1,2 ...) b5n + 2 = (4/5) × a4n + 1 + (1/5) × a4n + 2 b5n + 3 = (3/5) × a4n + 2 + (2/5) × a4n + 3 b5n + 4 = (2/5) × a4n + 3 + (3/5) × a4 (n + 1) b5n + 5 = (1/5) × a4 (n + 1) + (4/5) × a4 (n + 1) +1 (7) b5n + 1 = a4n + 1 (n = 0,1,2 ...) b5n + 2 = (- 4/125) × a4n + (29/125) × a4n + 1 + (116/125) × a4n + 2 + (- 16/125) × a4n + 3 b5n + 3 = (- 12/125) × a4n + 1 (62/125) × a4n + 2 + (93/125) × a4n + 3 + (- 18/125) × a4 (n + 1) b5n + 4 = (- 18/125) × a4n + 2 + (93 / 125)×a4n+3+(62/125)×a4(n+1) +(−12/125)×a4(n+1)+1 b5(n+1)=(−16/125)×a4n+3 +(116/125)×a4(n+1)+(29/125) ×a4(n+1)+1+(−4/125)×a4(n+1)+2 (8) 125) × a4n + 3 + (62/125) × a4 (n + 1) + (- 12/125) × a4 (n + 1) +1 b5 (n + 1) = (- 16/125) × a4n + 3 + (116/125) × a4 (n + 1 ) + (29/125) × a4 (n + 1) +1 + (- 4/125) × a4 (n + 1) +2 (8)

【0133】しかし、式(7)および式(8)を用いて、線形補間法または3次たたみ込み補間法による補間処理をハードウエア(ASIC)で実行しようとすると、複雑な分数の演算が必要なため非現実的な規模になってしまう。 [0133] However, using equation (7) and (8), the interpolation processing by linear interpolation or cubic convolution interpolation method attempts to execute in hardware (ASIC), requires computation of complex fraction it becomes unrealistic scale for such.

【0134】そこで、本実施例では、小規模のハードウエア(ASIC)で、線形補間法または3次たたみ込み補間法による補間処理を実現するために、式(7)および式(8)の係数を2の指数の和で近似を行う。 [0134] Therefore, in this embodiment, a small hardware (ASIC), in order to realize the interpolation processing by linear interpolation or cubic convolution interpolation, coefficients of equations (7) and (8) We can do approximated by the sum of 2 of the index. 式(7)および式(8)の近似結果をそれぞれ式(9)および式(10)に示す。 Expressions (7) and the approximate results of Equation (8), respectively (9) and (10).

【0135】 b5n+1=a4n+1 (n=0,1,2…) b5n+2=(1/2+1/4)×a4n+1+(1/4)×a4n+2 b5n+3=(1/2+1/8)×a4n+2+(1/4+1/8) ×a4n+3 b5n+4=(1/4+1/8)×a4n+3+(1/2+1/8) ×a4(n+1) b5n+5=(1/4)×a4(n+1)+(1/2+1/4) ×a4(n+1)+1 (9) b5n+1=a4n+1 (n=0,1,2…) b5n+2=(−1/16)×a4n+(1/4)×a4n+1 +(1/2+1/4+1/8+1/16)×a4n+2 +(−1/8)×a4n+3 b5n+3=(−1/8)×a4n+1+(1/2)×a4n+2 +(1/2+1/4)×a4n+3+(−1/8)×a4(n+1) b5n+4 [0135] b5n + 1 = a4n + 1 (n = 0,1,2 ...) b5n + 2 = (1/2 + 1/4) × a4n + 1 + (1/4) × a4n + 2 b5n + 3 = (1/2 + 1/8) × a4n + 2 + (1/4 + 1 / 8) × a4n + 3 b5n + 4 = (1/4 + 1/8) × a4n + 3 + (1/2 + 1/8) × a4 (n + 1) b5n + 5 = (1/4) × a4 (n + 1) + (1/2 + 1/4) × a4 ( n + 1) +1 (9) b5n + 1 = a4n + 1 (n = 0,1,2 ...) b5n + 2 = (- 1/16) × a4n + (1/4) × a4n + 1 + (1/2 + 1/4 + 1/8 + 1/16) × a4n + 2 + (- 1/8) = × a4n + 3 b5n + 3 (- 1/8) × a4n + 1 + (1/2) × a4n + 2 + (1/2 + 1/4) × a4n + 3 + (- 1/8) × a4 (n + 1) b5n + 4 (−1/8)×a4n+2+(1/2+1/4)×a4n+3 +(1/2)×a4(n+1)+(−1/8)×a4(n+1)+1 b5(n+1)=(−1/8)×a4n+3+(1/2+1/4+1/8 +1/16)×a4(n+1)+(1/4)×a4(n+1)+1 +(−1/16)×a4(n+1)+2 (10) (-1/8) × a4n + 2 + (1/2 + 1/4) × a4n + 3 + (1/2) × a4 (n + 1) + (- 1/8) × a4 (n + 1) +1 b5 (n + 1) = (- 1 / 8) × a4n + 3 + (1/2 + 1/4 + 1/8 +1/16) × a4 (n + 1) + (1/4) × a4 (n + 1) +1 + (- 1/16) × a4 (n + 1) +2 (10)

【0136】式(7)から式(9)への近似は、なるべく係数項が少なく、かつ最大近似誤差が1/20に収まるように近似を行った。 [0136] approximation from Equation (7) into equation (9), as much as possible less coefficient term and the maximum approximation error was approximated to fit 1/20. また式(8)から式(10)への近似も、なるべく係数項が少なく、かつ最大近似誤差1/32に収まるように近似を行った。 The approximation of the equation (8) into equation (10) also, as much as possible less coefficient terms, and was approximated to fit the maximum approximation error 1/32.

【0137】もし、補間処理による画質の劣化をより少なくしたい場合には、1/64よりもさらに小さい項を追加することにより最大近似誤差をより小さくする。 [0137] If you wish to less deterioration of image quality due to the interpolation process, a smaller maximum approximation error by adding a term smaller than 1/64. また逆に、よりハード(ASIC)を小規模にしたい場合には、1/64や1/32等の小さい項を省くことにより、近似誤差は増加するがハード(ASIC)規模は小さくすることができる。 Conversely, if you want a small harder the (ASIC), by omitting the small section of such 1/64 and 1/32, that the approximation error increases although small hard (ASIC) scale it can.

【0138】また同様にして、480画素から960画素への補間を行う場合の近似結果を、線形補間については式(11)、3次たたみ込み補間については式(1 [0138] Also in the same manner, the approximation results in the case of performing the interpolation to 960 pixels from 480 pixels, for the linear interpolation formula (11), wherein for the cubic convolution interpolation (1
2)に示す。 Shown in the second).

【0139】 b2n+1=an+1 (n=0,1,2…) b2(n+1)=(1/2)×an+1+(1/2)×an+2 (11) b2n+1=an+1 (n=0,1,2…) b2(n+1)=(−1/8)×an+(1/2+1/8)×an+1 +(1/2+1/8)×an+2+(−1/8)×an+3 (12) [0139] b2n + 1 = an + 1 (n = 0,1,2 ...) b2 (n + 1) = (1/2) × an + 1 + (1/2) × an + 2 (11) b2n + 1 = an + 1 (n = 0,1,2 ... ) b2 (n + 1) = (- 1/8) × an + (1/2 + 1/8) × an + 1 + (1/2 + 1/8) × an + 2 + (- 1/8) × an + 3 (12)

【0140】さらに同様にして、600画素から960 [0140] Further in the same manner, 960 600 pixels
画素への補間を行う場合の近似結果を、線形補間については式(13)、3次たたみ込み補間については式(1 The approximation results in the case of performing the interpolation in the pixel, equation (13) for the linear interpolation formula for cubic convolution interpolation (1
4)に示す。 4) to show.

【0141】 b8n+1=a5n+1 (n=0,1,2…) b8n+2=(1/2+1/8)×a5n+1+(1/4+1/8) ×a5n+2 b8n+3=(1/4)×a5n+2(1/2+1/4)×a5n+3 b8n+4=(1/2+1/4+1/8)×a5n+2+(1/8) ×a5n+3 b8n+5=(1/2)×a5n+3+(1/2)×a5n+4 b8n+6=(1/8)×a5n+4+(1/2+1/4+1/8) ×a5(n+1) b8n+7=(1/2+1/4)×a5n+4+(1/4)×a5(n+1) b8(n+1)=(1/4+1/8)×a5(n+1)+(1/2+1/8) ×a5(n+1)+1 (13) b8n+1=a5n+1 (n=0,1,2…) b8n+2=(−1/16+−1/32)×a5n+(1 [0141] b8n + 1 = a5n + 1 (n = 0,1,2 ...) b8n + 2 = (1/2 + 1/8) × a5n + 1 + (1/4 + 1/8) × a5n + 2 b8n + 3 = (1/4) × a5n + 2 (1/2 + 1 / 4) × a5n + 3 b8n + 4 = (1/2 + 1/4 + 1/8) × a5n + 2 + (1/8) × a5n + 3 b8n + 5 = (1/2) × a5n + 3 + (1/2) × a5n + 4 b8n + 6 = (1/8) × a5n + 4 + ( 1/2 + 1/4 + 1/8) × a5 (n + 1) b8n + 7 = (1/2 + 1/4) × a5n + 4 + (1/4) × a5 (n + 1) b8 (n + 1) = (1/4 + 1/8) × a5 (n + 1 ) + (1/2 + 1/8) × a5 (n + 1) +1 (13) b8n + 1 = a5n + 1 (n = 0,1,2 ...) b8n + 2 = (- 1/16 + -1 / 32) × a5n + (1 4+1/8 +1/16+1/32)×a5n+1+(1/2+1/4)×a5n +2+(−1/8)×a5n+3 b8n+3=(−1/8)×a5n+1+(1/2+1/4+1/8) ×a5n+2+(1/4+1/32)×a5n+3+(−1/32) ×a5n+4 b8n+4=(−1/64)×a5n+1+(1/8+1/64)×a5n +2+(1/2+1/4+1/8+1/16+1/32)×a5n+3 +(−1/16+−1/32)×a5n+4 b8n+5=(−1/8)×a5n+2+(1/2+1/8)×a5n+3 +(1/2+1/8)×a5n+4+(−1/8)×a5(n+1) b8n+6=(−1/16+−1/32)×a5n+3+(1/2+1/4 +1/8+1/16+1/32)×a5n+4+(1/8+1/ 4 + 1/8 + 1/16 + 1/32) × a5n + 1 + (1/2 + 1/4) × a5n +2 + (- 1/8) = × a5n + 3 b8n + 3 (- 1/8) × a5n + 1 + (1/2 + 1/4 + 1/8) × a5n + 2 + (1/4 + 1/32) × a5n + 3 + (- 1/32) × a5n + 4 b8n + 4 = (- 1/64) × a5n + 1 + (1/8 + 1/64) × a5n +2+ (1/2 + 1/4 + 1/8 + 1/16 + 1/32) × a5n + 3 + (- 1/16 + -1 / 32) × a5n + 4 b8n + 5 = (- 1/8) × a5n + 2 + (1/2 + 1/8) × a5n + 3 + (1/2 + 1/8) × a5n + 4 + (- 1/8) × a5 (n + 1) b8n + 6 = (- 1/16 + -1 / 32) × a5n + 3 + (1/2 + 1/4 + 1/8 + 1/16 + 1/32) × a5n + 4 + (1/8 + 1 / 4) ×a5(n+1)+(−1/64)×a5(n+1)+1 b8n+7=(−1/32)×a5n+3+(1/4+1/32)×a5n +4+(1/2+1/4+1/8)×a5(n+1)+(−1/8) ×a5(n+1)+1 b8(n+1)=(−1/8)×a5n+4+(1/2+1/4) ×a5(n+1)+(1/4+1/8+1/16+1/32) ×a5(n+1)+1+(−1/16+−1/32)a5(n+1)+2 (14) 4) × a5 (n + 1) + (- 1/64) × a5 (n + 1) +1 b8n + 7 = (- 1/32) × a5n + 3 + (1/4 + 1/32) × a5n +4+ (1/2 + 1/4 + 1/8) × a5 (n + 1) + (- 1/8) × a5 (n + 1) +1 b8 (n + 1) = (- 1/8) × a5n + 4 + (1/2 + 1/4) × a5 (n + 1) + (1/4 + 1/8 + 1 / 16 + 1/32) × a5 (n + 1) +1 + (- 1/16 + -1 / 32) a5 (n + 1) +2 (14)

【0142】続いて補間処理部105の構成例について図20を用いて詳細に説明する。 [0142] Configuration Example of Next interpolation processing unit 105 will be described in detail with reference to FIG. 20 for.

【0143】図20は、入力された有効表示画像データを垂直補間しドットマトリスクディスプレイに拡大表示を行う垂直補間装置の詳細ブロック図である。 [0143] Figure 20 is a detailed block diagram of a vertical interpolation unit for performing an enlarged display of the valid display image data inputted to the vertical interpolation dot matrix-display.

【0144】同図において、401は、ADコンバータからの出力であるデジタルの画像データを入力する入力回路、402は垂直補間処理を制御するための制御入力回路、402aはシステム制御回路より設定された設定データを保存するメモリ、402bは、保存された設定データを他の処理装置に供給する設定供給回路、403 [0144] In the figure, 401 is an input circuit for inputting a digital image data which is output from the AD converter, the control input circuits for controlling the vertical interpolation process 402, 402a has been set by the system control circuit memory for storing configuration data, 402b is set supply circuit for supplying the setting data stored in another processor, 403
は、クロックと同期信号を入力する同期入力回路、40 A synchronization input circuit for inputting a clock and synchronization signals, 40
4は、後段のデジタル処理回路へ画像データと同期信号を出力する出力回路、405は、出力回路が画像データを出力する際の転送レートを決定する出力クロック供給回路、406は、入力された画像データを用いてデジタル処理を行い水平ラインを増加させる垂直補間処理部回路、407は、垂直補間処理回路406の制御を行う補間制御回路である。 4, the output circuit outputting the image data and synchronizing signal to the subsequent stage of the digital processing circuit, 405 is an output clock supply circuit output circuitry determines the transfer rate for outputting the image data, 406 is an input image vertical interpolation processor circuit to increase the horizontal line performs digital processing by using the data, 407 is an interpolation control circuit for controlling the vertical interpolation circuit 406.

【0145】このような構成において、入力回路401 [0145] In such a configuration, the input circuit 401
は、A/D変換部103より出力されデータ信号線S1 Is output from the A / D converter 103 the data signal lines S1
03を介して入力された画像データを、同期入力回路4 The image data input via the 03, the synchronization input circuit 4
03に入力される各信号と同期させ、垂直補間処理回路406に出力する。 03 is synchronized with the signals inputted to and outputted to the vertical interpolation circuit 406. 垂直補間処理回路406は制御入力回路402のメモリ402aに記憶され、設定供給回路402bによって供給された設定データに基づいて処理を行い、出力クロック供給回路405から供給されるクロックに同期して出力回路404よりスイッチ106に画像データを送出する。 Vertical interpolation circuit 406 are stored in the memory 402a of the control input circuit 402 performs processing based on the setting data supplied by the set supply circuit 402b, in synchronization with the output circuit to the clock supplied from the output clock supply circuit 405 404 sends the image data to from the switch 106. また、垂直補間処理を行わない場合には、同期入力回路403より供給されるクロックを用い、出力回路404よりスイッチ106に画像データを送出する。 Further, in case of no vertical interpolation process, using the clock supplied from the synchronization input circuit 403, and it sends the image data to the switch 106 from the output circuit 404.

【0146】図21は、図20で示した垂直補間処理回路406と補間制御回路407の詳細な構成を示す図である。 [0146] Figure 21 is a diagram showing a detailed configuration of the vertical interpolation circuit 406 and the interpolation control circuit 407 shown in FIG. 20.

【0147】同図において、406aは画像データと同期信号との同期をとるめたのフリップフロップ(F/ [0147] In the figure, 406a is the image data and the synchronization signal and the synchronization metadata of the flip-flop (F /
F)回路、406bは、1水平ライン分のデータを記憶する入力FIFOメモリ、406Cは、補間係数を用いて入力された画像データに対して演算処理を行う演算回路、406dは、補間演算を行った後の画像データを記憶する出力FIFOメモリ、406eは、前記出力FI F) circuit, 406b includes an input FIFO memory for storing data of one horizontal line, 406C, the arithmetic circuit performing arithmetic processing on the image data input by using the interpolation coefficients, 406d may perform interpolation calculation output FIFO memory for storing the image data of after, 406 e, the output FI
FOメモリ406dの出力を選択し後段のスイッチ40 FO selects the output of the memory 406d subsequent switch 40
6fに転送するスイッチ、406fは、補間係数が1の場合つまり補間を行わない場合のスルーパスを選択するスイッチ、407aは、画像データの入力タイミングとFIFOメモリ406bのデータ書き込みタイミングと読みだしタイミングを制御する入力FIFO制御回路、 Switch to be transferred to 6f, 406f is switched to select the through path in the case where the interpolation coefficient is not performed when That interpolation 1, 407a may control the timing read and data write timing of the input timing of the image data and the FIFO memory 406b input FIFO control circuit which,
407bは、演算回路のタイミングと出力FIFOメモリ406bの書き込みタイミングを制御する出力FIF 407b controls the write timing of the output FIFO memory 406b and the timing of the operation circuit output FIF
O書き込み制御回路、407cは、の読みだしタイミングを制御する出力FIFO制御回路、407dは、表示開始位置を検出する表示位置検出回路、407eは、垂直補間処理回路406から出力する画像データと同期信号のタイミングを調整する出力表示位置補正回路、40 O write control circuit, 407c, the output FIFO control circuit for controlling the timing read in, 407 d, the display position detection circuit for detecting a display start position, 407 e, the image data and the synchronizing signal output from the vertical interpolation circuit 406 output display position correction circuit for adjusting the timing, 40
7fは、各ラインごとの指数を制御する演算制御回路である。 7f is an arithmetic control circuit for controlling the index of each line.

【0148】このような構成において、入力回路401 [0148] In such a configuration, the input circuit 401
より入力された画像データは、F/F回路406aにおいて入力FIFO制御回路407aの制御信号により同期化され、入力FIFOメモリ406bに画像データが転送されていく。 More inputted image data is synchronized by the control signal of the input FIFO control circuit 407a in the F / F circuit 406a, the image data is gradually transferred to the input FIFO memory 406b. 各入力FIFOメモリ406bは、1 Each input FIFO memory 406b is, 1
水平ラインづつ遅れた画像データが順次転送されるように入力FIFO制御回路407aによって制御されている。 It is controlled by the input FIFO control circuit 407a such that the image data delayed by one horizontal line is sequentially transferred.

【0149】演算回路406cは、演算制御回路407 [0149] arithmetic circuit 406c is, the arithmetic and control circuit 407
fからの制御信号によって水平の同じカラムの画像データを演算回路406cに各々入力し、垂直補間ラインを生成し、出力FIFOメモリ406dに出力FIFO制御回路407cの制御によって記憶する。 Respectively input image data of the same column of the horizontal to the arithmetic circuit 406c by a control signal from f, to generate a vertically interpolated line, and stores the control of the output FIFO control circuit 407c to the output FIFO memory 406d. 記憶された画像データは、出力FIFO制御回路407cからの信号によって読み出され、スイッチ406eとスイッチ40 The stored image data is read out by a signal from the output FIFO control circuit 407c, the switch 406e with the switch 40
6fを経由してスイッチ106に画像データを転送する。 Via 6f transfers image data to the switch 106. 転送する際に、画像データと同期した信号を出力表示位置補正回路407eにより生成し、転送する。 When transferring, a signal synchronized with the image data generated by the output display position correction circuit 407 e, and transfers.

【0150】図22は、入力された画像データの演算回路406cの構成を示すブロック図である。 [0150] Figure 22 is a block diagram showing a configuration of an arithmetic circuit 406c of the input image data.

【0151】同図において、指数演算回路406c1 [0151] In the figure, exponential operation circuit 406c1
は、F/F回路406a或いは入力FIFOメモリ40 Is, F / F circuit 406a or the input FIFO memory 40
6bより各々のラインの画像データを受け個々に予め決まられた指数を掛けて、4入力の加算器406c2に各々画像データを転送し加算を行う。 Multiplied by the pre Kimara exponential individually receives the image data for each line from 6b, it performs each transfer the image data added to the 4-input adder 406C2. 加算結果の画像データは符号処理回路406c3に送られ計算結果が負になっている場合は、最小値“00”(6bit、16進数)に変更し最大値を超えている場合は最大値“3F” Image data of the addition result if sent to the encoding processing circuit 406c3 calculation result becomes negative, the maximum value "3F if it exceeds the maximum change to the minimum value" 00 "(6bit, 16 hex) "
(6bit、16進数)に変更される。 It is changed to (6bit, 16 hex).

【0152】図23は、指数演算回路406c1の詳細な構成を示す図である。 [0152] Figure 23 is a diagram showing a detailed configuration of the exponent calculation circuit 406C1.

【0153】同図において、入力された画像データについてその1/32から32/32までの値を作り、2の補数演算器は前段の画像データを負の数に変換する。 [0153] In the figure, the input image data to make a value from the 1/32 to 32/32, 2's complement arithmetic unit converts the preceding image data to a negative number. 選択器は2の補数演算器を通した画像データと通さない画像データを選択し4入力の加算器406c2に画像データを転送する。 Selector transfers the image data to two's complement arithmetic unit selects the image data which does not pass the image data through the 4-input adder 406C2.

【0154】図24は、IBM社のグラフィックカードであるVGAの表示モードの内の1である、水平640 [0154] FIG. 24 is a one of the VGA display mode of which is IBM's graphics card, horizontal 640
ドット、垂直350ラインの場合の垂直補間処理を行う為の概略動作説明図である。 Dots, a schematic operation diagram for performing vertical interpolation processing in the case of vertical 350 lines.

【0155】この場合入力画像信号は、水平640ドットを1ドット当たり2回サンプリングし1280ドットに拡大させ、垂直を350ラインから補間部105の垂直補間処理によって490ラインに増加させ、かつドットマトリクスディスプレイ15内で更に2ライン拡大を行いアスペクト比の近似した垂直を980ラインに増加さる。 [0155] In this case the input image signal, to expand the 640 horizontal dots twice sampled 1280 dots per dot increases to 490 lines by the vertical interpolation processing of the interpolation section 105 vertical 350 lines, and dot matrix display monkey increased vertical approximating the aspect ratio performs further two lines larger in the 15 to 980 lines. これによりドットマトリクスディスプレイ1.5 This dot matrix display 1.5
では、水平1280ドット、垂直980ラインの有効表示エリアで表示が行われる。 In horizontal 1280 dots, it is displayed in the effective display area of ​​the vertical 980 lines is performed.

【0156】補間処理では、図中(b)に記載のタイミングで画像データが入力される。 [0156] In the interpolation process, the image data is input at the timing described in FIG. (B). この例の場合水平1ラインの時間は31.778uSでありその中で25.4 Time for one horizontal line of this example is 31.778uS therein 25.4
22uS中に有効な画像データが含まれている。 It contains valid image data during 22US. また、 Also,
この垂直補間処理の場合入力ライン5に対して出力が7 Output to the input line 5 when this vertical interpolation process 7
ライン作成されなければならない。 It must be created line. したがって図中(a)の式のようになり出力の周期が22.699uS Therefore the period of the output becomes the equation in Fig. (A) 22.699uS
に決まる。 Determined. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、39.1 In the case of this example, 39.1
6MHzから28.196MHzに決まる。 6MHz determined to 28.196MHz from. 入力のタイミングと出力のタイミングの関係は、2ライン入力されてから出力を初め5ライン入力される間に出力を7ライン行う必要がある。 The timing relationship between input and output of the timing is output needs to be done seven lines while being 5 line initially outputted from being 2 line input.

【0157】次に(c)には、入力ラインと出力FIF [0157] In the next (c), and the input line output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行われる。 O Yes shows information about the relationship between the memory 406d, control line as the line of a cycle number of the left of the input lines when it is input, the line cycle line number of each view according the to the output FIFO memory is inputted divide.

【0158】図25は、VESA規格の水平800ドット、垂直600ラインの場合の垂直補間処理を行うための概略動作説明である。 [0158] Figure 25 is a schematic explaining the operation for performing horizontal 800 dots VESA standard, the vertical interpolation processing in the case of vertical 600 lines. この場合入力画像信号は、水平800ドットの有効表示期間を1280でサンプリングし1280ドットに拡大させ、垂直を600ラインから補間部105の垂直補間処理によってアスペクト比の近似した垂直を960ラインに増加さる。 In this case the input image signal, to expand the effective display period of 800 horizontal dots sampling 1280 dots 1280, monkey increases the vertical approximating the aspect ratio by the vertical interpolation processing of the interpolation section 105 vertical 600 line 960 line . これによりドットマトリクスディスプレイ15では、水平1280ドット、垂直960ラインの有効表示エリアで表示が行われる。 Thus the dot matrix display 15, horizontal 1280 dots, are displayed in the effective display area of ​​the vertical 960 lines is performed.

【0159】補間処理では、図中(b)に記載のタイミングで画像データが入力される。 [0159] In the interpolation process, the image data is input at the timing described in FIG. (B). この例の場合水平1ラインの時間は28.444uSでありその中で22.2 Time for one horizontal line of this example is 28.444uS therein 22.2
22uS中に有効な画像データが含まれている。 It contains valid image data during 22US. また、 Also,
この垂直補間処理の場合入力ライン5に対して出力が8 Output to the input line 5 when this vertical interpolation process 8
ライン作成されなければならない。 It must be created line. したがって図中(a)の式のようになり出力の周期が17.778uS Therefore the period of the output becomes the equation in Fig. (A) 17.778uS
に決まる。 Determined. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、55.3 In the case of this example, 55.3
85MHzから36.000MHzに決まる。 Determined to 36.000MHz from 85MHz. 入力のタイミングと出力のタイミングの関係は、2ライン入力されてから出力を初め5ライン入力される間に出力を8ライン行う必要がある。 The timing relationship between input and output of the timing, it is necessary to 8 line output while being initially 5 line output after being 2 line input.

【0160】次に、(c)には入力ラインと出力FIF [0160] Next, the input line to the (c) output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行う。 O Yes shows information about the relationship between the memory 406d, the control is performed so when the line cycle number at the left of the input line is entered, the line cycle line number of each view according the to the output FIFO memory is inputted .

【0161】図26は、VESA規格の水平800ドット、垂直600ラインの場合の垂直補間処理を行うための概略動作説明である。 [0161] Figure 26 is a schematic explaining the operation for performing horizontal 800 dots VESA standard, the vertical interpolation processing in the case of vertical 600 lines. この場合入力画像信号は、水平800ドットの有効表示期間を1280でサンプリングし1280ドットに拡大させ、垂直を600ラインから補間部105の垂直補間処理によってアスペクト比の近似した垂直を960ラインに増加さる。 In this case the input image signal, to expand the effective display period of 800 horizontal dots sampling 1280 dots 1280, monkey increases the vertical approximating the aspect ratio by the vertical interpolation processing of the interpolation section 105 vertical 600 line 960 line . これによりドットマトリクスディスプレイ15では、水平1280ドット、垂直960ラインの有効表示エリアで表示が行われる。 Thus the dot matrix display 15, horizontal 1280 dots, are displayed in the effective display area of ​​the vertical 960 lines is performed.

【0162】補間処理では、図中(b)に記載のタイミングで画像データが入力されるこの例の場合水平1ラインの時間は26.400uSでありその中で20.00 [0162] In the interpolation processing is 26.400uS timing in this case the image data is inputted horizontal line of time described in Figure (b) in which 20.00
0uS中に有効な画像データが含まれている。 It contains valid image data during 0us. また、この垂直補間処理の場合入力ライン5に対して出力が8ライン作成されなければならない。 Further, the output to the input line 5 when this vertical interpolation processing must be created eight lines. したがって図中(a) Therefore, in the figure (a)
の式のようになり出力の周期が16.500uSに決まる。 The period of the output look like in the formula of is determined to 16.500uS. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、63.3663 In the case of this example, 63.3663
MHzから38.7878MHzに決まる。 Determined to 38.7878MHz from MHz. 入力のタイミングと出力のタイミングの関係は2ライン入力されてから出力を初め5ライン入力される間に出力を8ライン行う必要がある。 The timing relationship between input and output of the timing must be performed 8 line output while being 5 line initially output from input 2 line.

【0163】次に、(c)には入力ラインと出力FIF [0163] Next, the input line to the (c) output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行う。 O Yes shows information about the relationship between the memory 406d, the control is performed so when the line cycle number at the left of the input line is entered, the line cycle line number of each view according the to the output FIFO memory is inputted .

【0164】図27は、VESA規格の水平800ドット、垂直600ラインの場合の垂直補間処理を行うための概略動作説明である。 [0164] Figure 27 is a schematic explaining the operation for performing horizontal 800 dots VESA standard, the vertical interpolation processing in the case of vertical 600 lines. この場合入力画像信号は、水平800ドットの有効表示期間を1280でサンプリングし1280ドットに拡大させ、垂直を600ラインから補間部105の垂直補間処理によってアスペクト比の近似した垂直を960ラインに増加さる。 In this case the input image signal, to expand the effective display period of 800 horizontal dots sampling 1280 dots 1280, monkey increases the vertical approximating the aspect ratio by the vertical interpolation processing of the interpolation section 105 vertical 600 line 960 line . これによりドットマトリクスディスプレイ15では、水平1280ドット、垂直を960ラインの有効表示エリアで表示が行われる。 Thus the dot matrix display 15, horizontal 1280 dots, are displayed in the effective display area 960 lines vertical performed.

【0165】補間処理では、図中(b)に記載のタイミングで画像データが入力される。 [0165] In the interpolation process, the image data is input at the timing described in FIG. (B). この例の場合水平1ラインの時間は20.800uSでありその中で16.0 Time for one horizontal line of this example is 20.800uS therein 16.0
00uS中に有効な画像データが含まれている。 It contains valid image data during 00US. また、 Also,
この垂直補間処理の場合入力ライン5に対して出力が8 Output to the input line 5 when this vertical interpolation process 8
ライン作成されなければならない。 It must be created line. したがって図中(a)の式のようになり出力の周期が13.000uS Therefore the period of the output becomes the equation in Fig. (A) 13.000uS
に決まる。 Determined. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、78.0 In the case of this example, 78.0
48MHzから49.231MHzに決まる。 Determined to 49.231MHz from 48MHz. 入力のタイミングと出力のタイミングの関係は、2ライン入力されてから出力を初め5ライン入力される間に出力を8ライン行う必要がある。 The timing relationship between input and output of the timing, it is necessary to 8 line output while being initially 5 line output after being 2 line input.

【0166】次に、(c)には入力ラインと出力FIF [0166] Next, the input line to the (c) output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行う。 O Yes shows information about the relationship between the memory 406d, the control is performed so when the line cycle number at the left of the input line is entered, the line cycle line number of each view according the to the output FIFO memory is inputted .

【0167】図28は、VESA規格の水平1024ドット、垂直768ラインの場合の垂直補間処理を行うための概略動作説明である。 [0167] Figure 28 is a schematic explaining the operation for performing the vertical interpolation processing in the case of horizontal 1024 dots, vertical 768 lines of VESA standard. この場合入力画像信号は、水平1024ドットの有効表示期間を1280でサンプリングし1280ドットに拡大させ、垂直を768ラインから補間部105の垂直補間処理によってアスペクト比の近似した垂直を960ラインに増加さる。 In this case the input image signal, to expand the effective display period of the horizontal 1024 dots sampling 1280 dots 1280, monkey increases the vertical approximating the aspect ratio by the vertical interpolation processing of the interpolation unit 105 vertically from 768 lines to 960 lines . これによりドットマトリクスディスプレイ15では、水平1280 Thus the dot matrix display 15, horizontal 1280
ドット、垂直を960ラインの有効表示エリアで表示が行われる。 Dot, displayed in the effective display area of ​​the 960 line a vertical is carried out.

【0168】補間処理では、図中(b)に記載のタイミングで画像データが入力される。 [0168] In the interpolation process, the image data is input at the timing described in FIG. (B). この例の場合水平1ラインの時間は17.707uSでありその中で13.6 Time for one horizontal line of this example is 17.707uS therein 13.6
53uS中に有効な画像データが含まれている。 It contains valid image data during 53US. また、 Also,
この垂直補間処理の場合入力ライン4に対して出力が5 Output to the input line 4 in this vertical interpolation process 5
ライン作成されなければならない。 It must be created line. したがって図中(a)の式のようになり出力の周期が14.1656u Therefore the period of the output becomes the equation in Fig. (A) 14.1656u
Sに決まる。 Determined to S. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、63. In the case of this example, 63.
2MHzから45.2MHzに決まる。 Determined to 45.2MHz from 2MHz. 入力のタイミングと出力のタイミングの関係は、2ライン入力されてから出力を初め4ライン入力される間に出力を5ライン行う必要がある。 The timing relationship between input and output of the timing, it is necessary to perform five lines output while being initially 4 line inputs the output from the two lines input.

【0169】次に、(c)には入力ラインと出力FIF [0169] Next, the input line to the (c) output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行う。 O Yes shows information about the relationship between the memory 406d, the control is performed so when the line cycle number at the left of the input line is entered, the line cycle line number of each view according the to the output FIFO memory is inputted .

【0170】図29は、アップル社のMacintos [0170] FIG. 29, Apple Macintos of
hシリーズの1モードの水平1024ドット、垂直76 Horizontal 1024 dots of one mode of h series, vertical 76
8ラインの場合の垂直補間処理を行うための概略動作説明である。 For eight lines is a schematic explaining the operation for performing a vertical interpolation process. この場合入力画像信号は、水平1024ドットの有効表示期間を1280でサンプリングし1280 In this case the input image signal is sampled at 1280 the effective display period of the horizontal 1024 dots 1280
ドットに拡大させ、垂直を768ラインから補間部10 To expand on the dot, the interpolation section 10 of the vertical from the 768 line
5の垂直補間処理によってアスペクト比の近似した垂直を960ラインに増加さる。 Monkey increased vertical approximating the aspect ratio 960 line by the vertical interpolation process 5. これによりドットマトリクスディスプレイ15では、水平1280ドット、垂直9 Thus the dot matrix display 15, horizontal 1280 dots, vertical 9
60ラインの有効表示エリアで表示が行われる。 60 displayed on the effective display area of ​​the line is carried out.

【0171】補間処理では、図中(b)に記載のタイミングで画像データが入力される。 [0171] In the interpolation process, the image data is input at the timing described in FIG. (B). この例の場合水平1ラインの時間は16.6uSでありその中で12.8uS Time for one horizontal line of this example is 16.6uS 12.8uS therein
中に有効な画像データが含まれている。 It contains valid image data into. また、この垂直補間処理の場合入力ライン4に対して出力が5ライン作成されなければならない。 Further, the output to the input line 4 in this vertical interpolation processing must be created five lines. したがって図中(a)の式の用になり出力の周期が13.28uSに決まる。 Therefore the period of the result output use the formula in Fig. (A) is determined 13.28US. また更に、有効データの期間の関係から出力の出力サイクルが決定する。 Furthermore, the output cycle of the output from the relationship between the period of the effective data is determined. この例の場合は、67.5MHzから48. In this example, 48 to 67.5 MHz.
2MHzに決まる。 Determined to 2MHz. 入力のタイミングと出力のタイミングの関係は、2ライン入力されてから出力を初め4ライン入力される間に出力を5ライン行う必要がある。 The timing relationship between input and output of the timing, it is necessary to perform five lines output while being initially 4 line inputs the output from the two lines input.

【0172】次に、(c)には入力ラインと出力FIF [0172] Next, the input line to the (c) output FIF
Oメモリ406dの関係を記してあり、左記の入力ラインのサイクル番号のラインが入力された場合に、各出力FIFOメモリ内にそれぞれ図記載のサイクルライン番号のラインが入力されるように制御が行う。 O Yes shows information about the relationship between the memory 406d, the control is performed so when the line cycle number at the left of the input line is entered, the line cycle line number of each view according the to the output FIFO memory is inputted .

【0173】以上説明してきたように補間処理に於いて、図25から図27で説明した水平800ドット垂直600ラインの場合は、その他の場合と異なり3ライン目が入力されると同時に補間ラインの出力を始め、補間するべきデータが入力される前にデータの出力を行ってしまう場合が生じる。 [0173] In the interpolation process As described above, the FIG. 25 for horizontal 800 dots vertical 600 lines described in FIG. 27, when a different third line is at the same time interpolation line is input other start output, if gone to output data before the data to be interpolated is input arises. そこで、補間後のラインデータの出力の開始を3ライン目にのデータが入力された後、所定の時間後から補間ラインを出力するように制御する。 Therefore, the data of the third line the beginning of the output line data after interpolation is then entered, controls to output the interpolation line after a predetermined time.

【0174】再び、図1において12は、TV(テレビジョン)信号処理部であって、TVチューナ121,デコーダ部122,OSD切換回路123,インターレース/ノンインターレース変換回路124、及び水平補間処理回路125からなる。 [0174] Again, 12 in FIG. 1, TV a (television) signal processing unit, TV tuner 121, a decoder unit 122, OSD switching circuit 123, interlace / non-interlace conversion circuit 124 and the horizontal interpolation circuit 125, consisting of.

【0175】121は、TVチューナであって、変調されたTV電波s106を受信し、同調、増幅、検波を行いNTSC、PAL、SECAM等のコンポジットアナログ画像信号s109と音声信号s115を出力するものである。 [0175] 121 is a TV tuner receives TV radio wave s106 that modulated, tuned, amplified, NTSC performs detection, PAL, and outputs a composite analog video signal s109 and the audio signal s115 of SECAM, etc. is there.

【0176】122は、カラーデコーダーであって、T [0176] 122 is a color decoder, T
Vチューナ121よりのコンポジット画像信号s10 Composite image signal from V tuner 121 s10
9、あるいは、外部入力s107に対して、A/D変換、色差復調、RGB信号へのマトリクス変換を施し、 9, or subjected to an external input s107, A / D conversion, the color difference demodulation, matrix conversion to an RGB signal,
インターレスのデジタルRGB信号s110と制御信号cs108を出力する。 And it outputs the digital RGB signals s110 and control signal cs108 interlace.

【0177】また、S信号108(YC分離画像信号) [0177] Further, S signal 108 (YC separation image signal)
も入力可能であり、カラーデコーダ122によりA/D It is also possible inputs, the color decoder 122 A / D
変換、RGB信号へのマトリクス変換が施され、同様にs110と、cs108を出力する。 Conversion, matrix conversion to an RGB signal is applied, as well as s110, and outputs the Cs108.

【0178】123は、OSD切換回路であって、デコーダ122よりのインターレスRGB画像信号s110 [0178] 123 is an OSD switching circuit, interlace RGB image signal from the decoder 122 s110
と後述するOS制御回路193からの信号s118とを切り換える機能を有する。 It has a function of switching between signal s118 from the OS control circuit 193 to be described later.

【0179】124は、インターレース/ノンインターレース(フィールド/フレーム)変換回路であって、スイッチ123よりのインターレースRGB画像信号を、 [0179] 124 is an interlaced / non-interlaced (field / frame) conversion circuit, an interlaced RGB image signal from the switch 123,
インターレース/ノンインターレース(フィールド/フレーム)変換する。 Interlaced / non-interlaced (field / frame) to convert. すなわち、50(60)Hzノンインターレース(フィールド)信号から、50(60)H That is, from 50 (60) Hz non-interlaced (field) signals, 50 (60) H
zノンインターレース(フレーム)信号へ変換し、ノンインターレース50(60)HzRGB画像信号s11 z is converted into non-interlaced (frame) signal, non-interlaced 50 (60) HzRGB image signal s11
2として出力される。 Is output as 2.

【0180】125は、水平補間処理回路であって、ノンインターレースRGB画像信号s112を、表示部1 [0180] 125 is a horizontal interpolation circuit, the non-interlaced RGB image signals s112, the display unit 1
5の水平解像度と等しい水平解像度になるように補間処理し、RGB画像信号s113として出力する。 5 of interpolated treated to be horizontal resolution equal horizontal resolution, and outputs it as an RGB image signal s113. ここで行われる補間処理は、水平方向に2倍の解像度に補間処理するものであるため、同じデータを2度読み出しすることによりなされるものである。 Interpolation processing performed here, since they are to the interpolation process to double the resolution in the horizontal direction, are intended to be done by reading out the same data twice.

【0181】13は、PC/WS処理部11と、TV信号処理部12の切換を行う切換スイッチであって、システム制御部191によってcs112を通して前記PC [0181] 13, a PC / WS processor 11, a changeover switch for switching the TV signal processor 12, the PC through cs112 by the system control unit 191
/WS処理部11の画像データs105、同期信号cs / Image data s105 of WS processor 11, the synchronization signal cs
107と、TV信号処理部12の画像データs113、 And 107, image data s113 of the TV signal processor 12,
同期信号cs110を切換え、画像データs114、同期信号cs111を出力する。 Switching the synchronization signal CS 110, the image data s114, and outputs a synchronizing signal Cs111.

【0182】14は、デジタル画像処理部であって、スイッチ13よりのデジタル画像データs114をドットマトリクスパネル15が表示するための各種、処理、制御を行う。 [0182] 14, a digital image processing unit, performs various for the digital image data s114 than switch 13 dot matrix panel 15 displays, processing, control.

【0183】続いてデジタル処理部14において行われる処理について、図30を用いて詳細に説明する。 [0183] Then the process performed in the digital processing section 14 will be described in detail with reference to FIG. 30.

【0184】図30においてスイッチ132により切り換えて入力された、NTSC等のビデオ入力信号s11 [0184] inputted by switching by the switch 132 in FIG. 30, a video input signal such as NTSC s11
3およびコンピュータ入力信号s105はコントラスト調整手段501においてγ補正処理および階調調整処理される。 3 and computer input signal s105 is γ correction processing and gradation adjustment process in contrast adjustment unit 501.

【0185】このガンマ補正処理について図31を用いて説明する。 [0185] will be described with reference to FIG. 31 for the gamma correction processing. 図31は、γ=2.2、8ビット入力、8 Figure 31 is, γ = 2.2,8-bit input, 8
ビット出力の場合の入力データと出力データの関係を示す図である。 It is a graph showing a relationship between input data and output data in the case of the bit output. 入力データが、例えばaの場合、γ=1. If the input data is, for example, a, gamma = 1.
0では出力データもaであるが、γ=2.2では出力データはb(<a)となり、γ=1.0の場合よりもコントラストのある画像が得られる。 The output data in the 0 is also a, the output data in the gamma = 2.2 is b (<a), and the image having contrast than in the case of gamma = 1.0 is obtained.

【0186】次に図32を用いて階調調整処理について説明する。 [0186] Next, the tone adjustment processing will be described with reference to FIG. 32.

【0187】階調調整処理を行わない場合は、図32の100%のように、入力値に対してリニアな出力値をとるが、50%階調調整を行うと、0から64まで、および192から255までの入力データに対する出力値は、それぞれ0と255に張り付けられ、その間の入力データは図32に示すように、入力データの2倍の変化量で変化する。 [0187] When not the tone adjustment processing, as 100% Figure 32, take the linear output value for the input value, when a 50% gray scale adjustment, from 0 to 64, and output values ​​corresponding to input data from 192 to 255, affixed to the respective 0 and 255, the input data therebetween, as shown in FIG. 32, changes at twice the amount of change in the input data.

【0188】また階調調整の値を小さく(%を下げる) [0188] The smaller the value of gradation adjustment (% lowering)
するにしたがって、よりコントラストのある画像を得ることができる。 According to, it is possible to obtain an image more contrasting. なお、γ補正処理および階調調整における調整値は、キー入力部192を操作することにより決定可能であり、決定値を受けたシステム制御回路191 Note that the adjustment value at γ correction processing and gradation adjustment, and can be determined by operating the key input unit 192, the system control circuit 191 which has received the decision value
により、コントラスト変換回路501が制御される。 By contrast converting circuit 501 is controlled.

【0189】ガンマ補正および階調調整されたデータs [0189] Gamma correction and gradation adjustment data s
501は、中間調処理回路502により、例えば、ED 501, the halftone processing circuit 502, e.g., ED
(誤差拡散)法やディザ法等の中間調処理が施される。 Halftone processing such as (error diffusion) method or dither method is performed.

【0190】動き検出回路504は、中間調処理される前の表示データをスチールして、一定値以上変化のあったラインを検出し、この結果をシステム制御回路191 [0190] motion detecting circuit 504, and steel the previous display data halftone processing to detect a line-changing more than a certain value, the system control circuit the result 191
に転送する。 To transfer to. システム制御回路191はメモリ503に記憶されているフレーム表示データの内、動きがあると検出されたラインの表示データのみをラインアドレスデータと共にディスプレイ制御回路505に出力する。 System controller 191 of the frame display data stored in the memory 503, and outputs only the display data of the detected line and there is a movement with the line address data to the display control circuit 505.

【0191】15は、画像表示用の液晶等を用いた、いわゆるドットマトリクスディスプレイを用いた表示部であって、図30のごとく表示制御回路505、ドットマトリクスディスプレイを用いた表示パネル506からなり、前記1.4デジタル処理部で処理された画像信号を表示する。 [0191] 15 using a liquid crystal or the like for image display, a display unit using a so-called dot-matrix display, made from the display panel 506 using the display control circuit 505 as in FIG. 30, a dot matrix display, displaying the image signal processed by the 1.4 digital processor.

【0192】図30において、前述の如く信号処理部1 [0192] In FIG. 30, the signal processing unit as described above 1
4からの画像信号s503が表示制御回路505に入力され、この入力画像データに応じた画像をパネル506 Image signal s503 from 4 is inputted to the display control circuit 505, an image corresponding to the input image data panel 506
上のラインアドレスデータで指定された垂直位置に表示する。 Displayed on, vertically position specified by the line address data above.

【0193】17は、音声処理ブロックであって、遅延調整回路171、音質調整及び増幅回路172、スピーカ173から構成されている。 [0193] 17, an audio processing block, the delay adjustment circuit 171, tone control and amplification circuit 172, and a speaker 173.

【0194】171は、遅延調整回路であって、表示部15における画像表示と、スピーカー173から音声される音声との時間ずれの調整を行う。 [0194] 171 is a delay adjustment circuit performs an image display on the display unit 15, the time difference adjustment of the sound to be sound from the speaker 173.

【0195】表示部15においては本体の使用温度によって、表示画面の左上と右隅とではわずかながら画像表示に遅延が生じる。 [0195] the temperature used in the body in the display unit 15, a delay to the image display occurs slightly in the upper left and right corner of the display screen. このためTV信号のように動画と音声の同期が必要な場合、温度によって影響を受ける画像と影響を受けない音声に時間的な不一致が発生してしまう。 Thus when synchronized video and audio as TV signal is required, the time discrepancy to a voice that is not affected and the image affected by the temperature occurs.

【0196】この現象を解決するために表示部15の温度情報をシステム制御バスcs119を通してシステム制御回路191にフィードバックして、その情報をもとに制御信号cs120により、遅延調整回路171の遅延時間をコントロールして画像と音声が同期するように音声入力信号115、あるいは、s115aを遅延させ、遅延音声信号s116を発生させる。 [0196] by feeding back the temperature information of the display unit 15 in order to resolve this behavior via the system control bus cs119 to the system control circuit 191, a control signal cs120 based on that information, the delay time of the delay adjusting circuit 171 to control the audio input signal 115 so that the image and sound are synchronized or to delay S115a, it generates a delayed audio signal s116. つまり、画像表示の遅延がない場合には音声のディレイを発生させず、画像表示の遅延がある場合には音声のディレイを発生させるようにする。 In other words, without causing audio delay when no image display delay, so as to generate a sound delay when there is a delay of image display.

【0197】ただし、発生させる音声遅延時間は、予めメモリ194内に記憶されている表示部15の温度と画像表示遅延時間の相関テーブルから引き出される。 [0197] However, the audio delay time to be generated is derived from the correlation table of the temperature and the image display delay time of the display unit 15 which is stored in advance in memory 194. この遅延調整を行うことにより表示部15の温度に依存せず画像と音声の同期がとれるようになる。 Synchronization of audio and video without depending on the temperature of the display section 15 by performing delay adjustment so take.

【0198】172は音声調整、増幅回路であって、遅延調整された音声信号s116が入力される。 [0198] 172 the audio adjustment, a amplifying circuit, audio signal s116 that is delay adjustment is inputted. 音質調整回路は、音声調節、ステレオ/モノ切換、左右スピーカーバランス調整、トーンコントロール、サラウンド処理等の機能持ち、システム制御回路191からのコントロールによりユーザーの好みの音質に調整される。 Tone control circuit, the audio adjusting, stereo / mono switch, right and left speakers balance adjustment, tone control, function retention of surround processing, etc., are adjusted to the user's favorite sound quality control from the system control circuit 191. その後、スピーカ173をドライブできるように増幅される。 Then amplified to allow drive a speaker 173.

【0199】18は、電源部であって、電源出力cs1 [0199] 18 is a power supply unit, power output cs1
81は、TV信号処理部12に対し、cs182は、コンピュータ信号処理部11に対し、cs183は、デジタル処理部14に対し、cs184は、その他各部に対して電源を供給する。 81, with respect to the TV signal processor 12, Cs182 for the computer signal processing unit 11, Cs183 is on the digital processing unit 14, Cs184 supplies power to other units.

【0200】この電源部18は制御信号cs121を通して、システム制御回路191により制御され、前記T [0200] Through this power unit 18 is a control signal CS121, is controlled by the system control circuit 191, the T
V信号処理部12、およびコンピュータ信号処理部1 V signal processor 12, and a computer signal processing unit 1
1、およびデジタル処理部14の電源をオン、オフ等を制御している。 1, and the power of the digital processing unit 14 on, and controls the off like.

【0201】続いて、表示部15の画面上に必要な情報を表示して、操作者による各種調整処理を容易にするO [0202] Then, by displaying necessary information on the screen of the display unit 15, to facilitate the various adjustment processing by the operator O
SD(オンスクリーンディスプレイ)の表示動作について図33〜図37を用いて説明する。 Will be described with reference to FIGS. 33 to 37 for displaying the operation of the SD (on-screen display).

【0202】システム制御回路191は、操作者によるキー入力処理等からのOSD表示要求に基づき、OSD [0202] The system control circuit 191, based on the OSD display request from the key input processing or the like by the operator, OSD
制御回路193に対して、OSD表示開始位置(水平、 The control circuit 193, OSD display start position (horizontal,
垂直)、表示パターン、フォントサイズ、表示色、ブリンキング有無、フォント間スペース等の情報を転送することにより、図33〜図36に示す表示例の様なOSD Vertical), display pattern, font size, display color, blinking presence, by transferring information such as font spacing, such OSD display examples shown in FIGS. 33 to 36
表示を行う。 Performing a display.

【0203】図33、図34は、調整項目選択処理における、メニュー画面のOSD表示例である。 [0203] Figure 33, Figure 34 is in the adjustment item selecting process, an OSD display example of a menu screen. 図33、図34では例として言語選択が設定項目として選択されている場合を示している。 Figure 33 shows a case where the language selection is selected as the setting item as an example in FIG. 34. 図33では、文字の背景が透かしではない場合の表示例を示しており、選択されている言語(LANGUAGE)の項目手段分は他の項目の背景と異なる色となっているか、もしくはブリンクさせることにより他の項目と区別される。 In Figure 33 shows a display example when the background of the character is not a watermark, or item means content of the currently selected language (LANGUAGE) has a color different from the background of the other items, or be blinking It is distinguished from other items by. また図34では、文字の背景が透かしになっている表示例を示している。 In FIG. 34 shows a display example of the background of the characters is in the watermark. この場合は、選択項目の背景のみ透かしではなく色がついている。 In this case, it is colored rather than a watermark only the background of the selected item.

【0204】図35は、図33、図34に示したメニュー画面において、調整項目選択処理によって言語選択(LANGUAGE)を選択した場合のOSD表示例を示している。 [0204] Figure 35 is Figure 33, the menu screen shown in FIG. 34 shows an OSD display example when the user selects the language selection (LANGUAGE) by adjustment item selection process. この場合は2者選択型であるため、前述のようにUP、DOWMキーを押すごとに英語(ENGL Since this case is a two-person selection type, English Each time you press UP, the DOWM key as described above (ENGL
ISH)と日本語(JAPANESE)が交互に選択される。 ISH) and Japanese (JAPANESE) is alternately selected.

【0205】図36は、メニュー選択において明るさ調整を選択した場合のOSD表示例を示している。 [0205] Figure 36 shows an OSD display example when the user selects the brightness adjustment in the menu selection. この場合はUP、DOWMキーにより段階的に調整値が変更され、例えば255段階の設定値であり、OSD表示のレベルが10段階である場合には、設定値が約25増減するごとにOSD表示のレベルも1つ増減する。 In this case UP, it is changed stepwise adjustment value by DOWM key, for example, a set value of 255 stages, when OSD display level is 10 stages, OSD display each time the set value is approximately 25 increase or decrease also it increases or decreases one level.

【0206】次にOSD表示するフォントサイズについて図37を参考にして説明する。 [0206] FIG. 37 for the font size to be next OSD display will be described with reference. NTSC/PAL等のコンポジットビデオ信号s106およびYC分離ビデオ信号s108表示時においては、OSD表示データs1 NTSC / In composite video signals s106 and YC separated video signal s108 when displaying such as PAL, OSD display data s1
18は、フィールド単位のデータからフレーム単位のデータへの変換回路124において、垂直方向に2倍サイズに拡大される。 18, the converting circuit 124 from the field unit data to the data of the frame is expanded vertically twice the size. さらに補間回路125により水平方向に2倍のサイズに拡大される。 It is enlarged in the horizontal direction to twice the size by further interpolation circuit 125. そして最後に表示部15 And finally on the display unit 15
に表示される際、垂直方向に2ライン同じデータを表示することから、垂直方向にさらに2倍のサイズに拡大されたことになり、トータルで、水平方向に2倍、垂直方向に4倍サイズに拡大される。 When displayed on, since it displays the two lines the same data in the vertical direction, will have been further enlarged to twice the size in the vertical direction, a total twice in the horizontal direction, four times the size in the vertical direction It is enlarged. そのためOSD表示に用いるフォントサイズとして、水平方向は2倍、垂直方向は1倍サイズのフォントを用いることにより、表示部1 As the font size for use in OSD display therefore, twice the horizontal direction, the vertical direction by using a 1 times the size of the font, the display unit 1
5上では水平方向、垂直方向共に4倍サイズのフォントを表示することができる。 On 5 may display the horizontal direction, in the vertical directions 4 times the size of the font.

【0207】一方コンピュータ入力信号s101表示時においては、OSD表示データs118は、スイッチ手段106において、コンピュータ入力信号s101と切り換えて出力される際、コンピュータ入力信号s101 [0207] In contrast computer input signal s101 when displaying the OSD display data s118 is, in the switch unit 106, when output by switching the computer input signal s101, computer input signal s101
と同じクロックスピードで読み出しを行うために、4回同じデータが読み出される。 To perform read, is four times the same data is read at the same clock speed and. そのため、水平方向に4倍サイズに拡大されることになる。 Therefore, it will be magnified in the horizontal direction to four times the size. そのため、OSD表示に用いるフォントサイズとして、水平方向は1倍、垂直方向は4倍サイズのフォントを用いることにより、表示部15上では水平方向、垂直方向共に、上記の場合と同じ4倍サイズのフォントを表示することができる。 Therefore, as the font size used for the OSD display, 1 times the horizontal direction, the vertical direction by using a font of 4 times the size, horizontal direction on the display unit 15, in the vertical directions, the same four-fold size in the case of the it is possible to display the font.

【0208】また、図38にビデオ信号表示時およびコンピュータ信号表示時においてOSD表示する項目の一覧をそれぞれ示す。 [0208] Further, respectively a list of items to OSD display in a video signal display and when the computer signal when displaying Figure 38. 本実施例においては、それぞれの表示時において図38のように異なる内容のOSD表示を行う。 In the present embodiment, an OSD is displayed different content like Figure 38 during respective display.

【0209】したがって、本実施例においては、ビデオ信号表示時および、コンピュータ信号表示時では、異なるフォントサイズ、異なる読み出しクロックスピード、 [0209] Thus, in this embodiment, when the display video signal and, at the time a computer signal display, different font sizes, different read clock speed,
異なる表示内容のOSD表示を行う。 Perform the OSD display of different display contents.

【0210】OSD制御回路193は、NTSC等のビデオ入力信号の場合には、スイッチ123、また、コンピュータ入力信号の場合には、スイッチ106を切り換えることによりOSDデータs118を画像データs1 [0210] OSD controller 193, when the video input signal such as NTSC, the switch 123, and when the computer input signal, the image data of the OSD data s118 by switching the switch 106 s1
10およびs104と切り換えて出力する。 Switching 10 and s104 output.

【0211】スイッチ132は、キー入力処理による操作者選択に基づいて、システム制御回路191により切り換えられ、NTSC等のビデオ入力信号s113と、 [0211] switch 132, based on the operator selected by the key input processing is switched by the system control circuit 191, the video input signal s113 of the NTSC or the like,
コンピュータ入力信号s105を切り換えて、デジタル信号処理部14に転送する。 Switching the computer input signal s105, and transfers the digital signal processing unit 14.

【0212】ここで操作者からのキー入力処理について、図39のフローおよびユーザからのキー入力を受け付けるキーの例を示した図40を用いて詳細に説明する。 [0212] The key input processing from where the operator will be described in detail with reference to FIG. 40 showing an example of a key for accepting the key input from the flow and the user of Figure 39.

【0213】図39においてシステム制御回路191はステップs1102にて、キーマトリクス回路192に対してキースキャンを行う。 [0213] The system control circuit 191 in FIG. 39 in step S1102, performs key scanning for the key matrix circuit 192. ステップs1102で、キースキャンの結果、キー入力があったかの判定を行い、 In step S1102, the key scan results, do the determination key input was,
キー入力がなかった場合には直ちにキー入力処理を終了する。 Immediately to end the key input process if there is no key input. そうでなくキー入力があった場合には、ステップs1103に進む。 If there is a key input not the case, the process proceeds to step s1103. ステップs1103では、検出されたキー入力が図40のTV/PC切り換えキーであるかどうかを判定し、もしTV/PC切り換えキーであった場合には、ステップs1104のTV/PCモード切り換え処理を行う。 In step S1103, the detected key input is judged whether the TV / PC changeover key 40, if the case was TV / PC changeover key performs TV / PC mode switching process in step s1104 . TV/PC切り換え処理は、 1、スイッチ13の切り換え制御 2、補間処理部105へのTV/PC切り換え情報の設定 3、TV/PC切り換え情報のOSD表示 によりなる。 TV / PC changeover process, 1, switching control second switches 13, made by OSD display setting 3, TV / PC changeover information TV / PC changeover information to the interpolation processing unit 105. TV/PC切り換え処理終了後、キー入力処理は終了する。 After the TV / PC changeover process is completed, key input processing is terminated. ステップs1105では、検出されたキー入力が図40の音量UPキーであるかどうかを判定し、音量UPキーであった場合には、ステップs110 In step S1105, when the detected key input is determined whether the volume UP key 40 was the volume UP key, step s110
6の音量UP処理を行う。 6 perform the volume UP processing of. 該音量UP処理は、 1、音声処理回路172への音量UP設定 2、更新音量のOSD表示 によりなる。 The sound volume UP process, 1, volume UP setting 2 to the audio processing circuit 172, made by OSD display update volume. 音量UP処理終了後、キー入力処理は終了する。 After the volume UP processing is finished, the key input process is terminated. ステップs1107では、検出されたキー入力が図40の音量DOWNキーであるかどうかを判定し、もし音量DOWNキーであった場合には、ステップs11 In step S1107, when the detected key input is determined whether the volume DOWN keys of FIG. 40, was if the volume DOWN key, step s11
08の音量DOWN処理を行う。 08 perform the volume DOWN processing of. 音量DOWN処理は、 1、音声処理回路172への音量DOWN設定 2、更新音量のOSD表示 によりなる。 Volume DOWN process, 1, volume DOWN set 2 to the audio processing circuit 172, made by OSD display update volume. 音量DOWN処理終了後、キー入力処理は終了する。 After the volume DOWN process is completed, key input processing is terminated. ステップs1109では、図40に示すクリアーキーおよびセットキーが同時に一定期間以上続けて押されたかどうかを判定し、そうであった場合にはリセットキーが検出されたとして、ステップs1110のリセット処理を行う。 In step S1109, determines whether the clear key and set key shown in FIG. 40 is pressed continuously over a period of time at the same time, perform a reset key is detected, the reset process in step s1110 in If so . このリセット処理は、 1、メモリ194から工場出荷時の初期設定値を読み出し、デコーダ122に設定 2、メモリ194から工場出荷時の初期設定値を読み出し、音声処理回路172に設定 3、メモリ194から工場出荷時の初期設定値を読み出し、クロック発生回路104に設定 4、メモリ194から工場出荷時の初期設定値を読み出し、補間処理回路105に設定 によりなる。 This reset process 1 reads out the initial factory defaults from memory 194, set to the decoder 122 2 reads the initial factory defaults from memory 194, set to the audio processing circuit 172 3, from the memory 194 It reads the initial factory settings, set to the clock generation circuit 104 4, reads out the initial factory settings from the memory 194, made by setting the interpolation processing circuit 105. リセット処理終了後、キー入力処理は終了する。 After the reset process is completed, key input processing is terminated. ステップs1111では、検出されたキー入力がメニューキーであるかどうかを判定し、もしメニューキーであった場合には、ステップs1112に進む。 In step S1111, when the detected key input is determined whether the menu key was if the menu key, the process proceeds to step S1112. そうでなく、前記以外のキー、すなわちセットキー、UPキー、DOWNキー、クリアーキーのいずれかのキーが検出された場合には、何もせず直ちにキー入力処理を終了する。 Instead, the non-key, ie, set key, UP key, DOWN key, in the case where any of the keys of the clear key is detected, nothing immediately to end the key input processing without. ステップs1112では、現在TVモードか、P In step s1112, whether the current TV mode, P
Cモードかの判定を行い、TVモードの時にはステップs1113に進み、PCモードの時にはステップs11 Performs a C mode or the determination is made, the process proceeds to step s1113 when the TV mode, step at the time of PC mode s11
28に進む。 Proceed to 28.

【0214】ステップs1113では、メニュー画面を見ながら操作者が設定項目を選択する処理を行うが、以下、図41のフローを参照してステップs1113またはステップs1128の処理について説明する。 [0214] In step S1113, it performs a process operator while viewing the menu screen to select a setting item, hereinafter, with reference to the flow of FIG. 41 describes the processing of step S1113 or step S1128.

【0215】図41において、ステップs1501では、前回選択された項目を選択した状態でOSD表示を行う。 [0215] In FIG. 41, in step S1501, an OSD is displayed with the selected item to the previously selected. ステップs1502では、操作者からのキー入力処理があるまでウエイトを行う。 In step s1502, performs wait until a key input processing from the operator. ステップs1503では、操作者が入力したキーがTV/PC切り換えキー、 In step s1503, the key input by the operator is TV / PC switching key,
音量UPキー、音量DOWNキーのいずれかであるか否を判定し、そうである場合には、何もせずに再度ステップs1502にもどる。 Volume UP key, it is determined whether or not it is one of the volume DOWN key, and if so, again returns to step s1502 without doing anything. ステップs1504では、操作者が入力したキーがメニューキーであるか否かを判定し、そうである場合には処理を終了する。 In step S1504, the key input by the operator to determine whether or not the menu key, the process is terminated if so. そうでない場合には、ステップs1505に進む。 Otherwise, the process proceeds to step s1505.

【0216】ステップs1505では、操作者が入力したキーがセットキーであるか否かを判定しそうである場合には設定項目確定とし、ステップs1114もしくはs1129に進む。 [0216] In step s1505, is setting items and determine if the key input by the operator is likely to determine whether or not the set key, the process proceeds to step s1114 or s1129. ステップs1506では操作者が入力したキーがクリアーキーであるか否かを判定し、そうである場合にはステップs1507において選択項目を初期値にし、ステップs1501にもどる。 Step s1506 key input by an operator in it is determined whether or not the clear key, if so the initial value selection in step S1507, the flow returns to step S1501. そうでない場合には、ステップs1508に進む。 Otherwise, the process proceeds to step s1508. ステップs15 Step s15
08では、操作者がクリアーキーとセットキーを同時に一定時間押し続けたか否かの判定を行い、そうである場合にはリセット要求であるとして、ステップs1509 At 08, the operator performs is determined whether or not continued to press at the same time a certain period of time the clear key and set key, as if this is the case is a reset request, step s1509
のリセット処理を行い該処理を終了する。 To the end of the process performs a reset process. もしそうでない場合にはステップs1510に進む。 If the process proceeds to step s1510 otherwise.

【0217】ステップs1510では、操作者が入力したキーがあるか否かの判定を行う。 [0217] In step s1510, a determination is made of whether or not there is a key input by the operator. もしそうである場合には、ステップs1511において選択項目を前項目にした後ステップs1501に戻る。 If so, the flow returns to step s1501 after the selection to the previous item in step S1511. そうでない場合にはステップs1512に進む。 Otherwise, the process proceeds to step s1512. ステップs1512では操作者が入力したキーがDOWNキーであるか否かの判定を行う。 Step s1512 key input by an operator at a determination is made whether the DOWN key. もしそうである場合には、ステップs1513 If so, step s1513
において選択項目を次項目にした後ステップs1501 After the selected item to the next item in step s1501
に戻る。 Back to. そうでなく、上記すべてのキーでなかった場合には、何もせずステップs1501に戻る。 Otherwise, the case was not above all of the key, nothing returns to the step s1501 without.

【0218】従って、ステップs1504においてメニュキーが入力されているか、またはステップs1508 [0218] Therefore, whether menu key is input in step S1504, or step s1508
においてリセット要求である場合のみキー入力処理は終了し、ステップs1505において操作者が入力したキーがセットキーであった場合のみ、図40におけるステップs1113またはステップs1128の処理が終了する。 In the key input process is terminated only when a reset request, only if the key input by the operator in step s1505 was set key, the processing in step s1113 or step s1128 in FIG. 40 ends.

【0219】メニュー選択処理終了後、ステップs11 [0219] After the menu selection process is completed, step s11
14では、ステップs1113において選択された調整項目が、言語選択であるか否かの判定を行う。 In 14, the adjustment item selected in step s1113 is, it is determined whether a language selection. もし言語選択であった場合には、ステップs1115の言語選択処理を行う。 If the case was language selection performs the language selection processing in step S1115. ステップs1116では、選択された処理が入力選択であるか否かの判定を行い、もし入力選択であった場合には、ステップs1117の入力選択(コンポジット信号入力/YC分離信号入力)処理を行う。 In step S1116, the selected process is a judgment of whether or not the input selection, if the case was input selection performs input selection (composite signal input / YC separation signal input) processing in step S1117.

【0220】ステップs1118では、選択された処理が音質選択であるか否かの判定を行い、もし音質選択であった場合には、ステップs1119の音質選択処理を行う。 [0220] In step S1118, the selected process is a judgment of whether a tone selection, if the case were the acoustic quality select performs the sound quality selection processing in step S1119. ステップs1120では、選択された処理がコントラスト調整であるか否かの判定を行い、もしコントラスト調整であった場合には、ステップs1121のコントラスト調整処理を行う。 In step S1120, the selected process is a judgment of whether or not the contrast adjustment, if the case were the contrast adjustment, the contrast adjustment processing in step S1121. ステップs1122では、選択された処理が明るさ調整であるか否かの判定を行い、 In step S1122, a judgment of whether or not the brightness adjustment is selected processed,
もし明るさ調整であった場合には、ステップs1123 If the case was brightness adjustment, the step s1123
の明るさ調整処理を行う。 Performing a brightness adjustment process.

【0221】ステップs1124では、選択された処理が彩度調整であるか否かの判定を行い、もし彩度調整であった場合には、ステップs1125の彩度調整処理を行う。 [0221] In step S1124, a judgment of whether or not the saturation adjustment is selected processed, if the case were the saturation adjustment performs saturation adjustment processing in step S1125. ステップs1126では、選択された処理が色相調整であるか否かの判定を行い、もし色相調整であった場合には、ステップs1127の色相調整処理を行う。 In step S1126, a judgment of whether or not the hue adjustment is selected processed, if the case was hue adjustment is performed a hue adjustment processing in step S1127.
そうでなくもし、前記以外の処理が選択された場合には直ちに処理を終了する。 If not, it ends the processing immediately if the process other than the selected.

【0222】ここでステップs1115言語選択処理について図42を用いて説明する。 [0222] will be described with reference to FIG. 42 for this case step s1115 language selection process.

【0223】図42において、ステップs1601では、言語選択画面をOSD表示し、ステップs1602 [0223] In FIG. 42, in step S1601, and OSD displays a language selection screen, step s1602
では操作者からキー入力があるまでウエイトする。 In the weight from the operator until there is a key input. ステップs1603では、操作者からのキー入力がTV/P In step s1603, the key input from the operator TV / P
C切り換えキーもしくは音量UPキーもしくは音量DO C switching key or the volume UP key or volume DO
WNキーであるか否かの判定を行い、もしそうであった場合にはステップs1602にもどる。 Makes a determination of whether or not the WN key, it returns to step s1602 if if was the case. もしそうでない場合にはステップs1604に進む。 If the process proceeds to step s1604 otherwise. ステップs160 Step s160
4では、操作者からのキー入力がメニュ−キーもしくはセットキーであるかの判定を行い、もしそうであった場合には、メニュ−選択処理s1113に戻る。 In 4, the key input from the operator menu - a determination is made whether the key or the set key, if if were the case, menu - Return to selection processing S1113. もしそうでない場合にはステップs1606に進む。 If the process proceeds to step s1606 otherwise.

【0224】ステップs1606では、操作者からのキー入力がクリアーキーであるか否かの判定を行い、もしそうであった場合には、ステップs1607において設定値を該処理を始めたときの設定値に戻した後ステップs1601に戻る。 [0224] At step S1606, the key input from an operator makes a determination of whether or not the clear key, if the case was the case, the setting value when the setting value started the process in step s1607 after returning to the flow returns to step s1601. もしそうでない場合にはステップs Step s in the case if it is not
1608に進む。 Proceed to 1608. ステップs1608では、操作者がクリアーキーとセットキーを同時に一定時間以上押しているか否かの判定を行い、もしそうであった場合にはリセット要求であるとし、ステップs1609のリセット処理を行い該言語調整処理ならびにキー入力処理を終了する。 In step S1608, the operator performs decides whether or not pressing clear key and the set key simultaneously certain period of time, if the in If so is reset request, 該言 word adjustment performs reset processing in step s1609 processing as well as to end the key input processing. もしそうでなかった場合にはステップs1610に進む。 If the process proceeds to step s1610 in the case it was not so.

【0225】ステップs1610では操作者からのキー入力がUPキーであるか否かの判定を行い、もしそうであった場合には、ステップs1611において設定値を前項目にするか、もしくは設定地をUPする。 [0225] key input from the step s1610 in the operator makes a determination of whether or not the UP key, if the If so, either before the item the setting value in step s1611, or the setting location to UP. もしそうでない場合には、ステップs1612に進む。 If this is not the case, the process proceeds to step s1612. ステップs1612では、操作者からのキー入力がDOWNキーであるか否かの判定を行い、もしそうであった場合には、ステップs1613において設定値を次項目にするか、もしくは設定値をDOWNする。 In step S1612, a judgment key input from the operator of whether the DOWN key, when was if so, to DOWN or the set value to the next item, or the set value in step s1613 . そうでなく、もし操作者からのキー入力が上記のいずれのキーでもなかったなら何もせずステップs1601に戻る。 Otherwise, if the key input from the operator returns to the step s1601 without doing anything if was not in any of the key of the above. ステップs Step s
1117の入力タイプ選択処理、ステップs1119の音質選択処理、ステップs1121のコントラスト調整処理、ステップs1123の明るさ調整処理、ステップs1125の彩度調整処理、ステップs1127の色相調整処理についても同様の処理を行う。 Input type selection process 1117, the sound quality selection processing in step S1119, contrast adjustment processing in step S1121, the brightness adjustment processing in step S1123, saturation adjustment processing in step S1125, the same processing is performed for the hue adjustment process in step s1127 .

【0226】ステップs1128では、ステップs11 [0226] In step s1128, step s11
13で行ったのと同様にして、PCモードの時の、メニュ−画面を通して設定項目を選択する処理の選択を行う。 13 were the same manner as above performed, when the PC mode, menu - to select the process for selecting the setting item through the screen. ステップs1129では、選択された処理が言語選択であるか否かの判定を行い、もし言語選択であった場合には、ステップs1130の言語選択処理を行う。 In step S1129, the selected process is a judgment of whether a language selection, if the case were language selection performs the language selection processing in step S1130. そうでない場合にはステップs1131に進む。 Otherwise, the process proceeds to step s1131. ステップs1131では、選択された処理が音質選択であるか否かの判定を行い、もし音質選択であった場合には、ステップs1132の音質選択処理を行う。 In step S1131, the selected process is a judgment of whether a tone selection, if the case were the acoustic quality select performs the sound quality selection processing in step S1132. もし、そうでない場合にはステップs1133に進む。 If the process proceeds to step s1133 otherwise.

【0227】ステップs1133では、選択された処理がγ選択であるか否かの判定を行い、もしγ選択であった場合には、ステップs1134のγ選択処理を行う。 [0227] In step S1133, a judgment of whether the selected process is selected gamma, if the case was selected gamma performs gamma selection processing in step S1134.
もしそうでない場合にはステップs1135に進む。 If the process proceeds to step s1135 otherwise. ステップs1135では、選択された処理が階調選択であるか否かの判定を行い、もし階調選択であった場合には、ステップs1136の階調選択処理を行う。 In step S1135, a judgment is selecting process of whether a tone selection, if the case was gradation selection performs gradation selection processing in step S1136. もしそうでない場合にはステップs1137に進む。 If the process proceeds to step s1137 otherwise. ステップs1137では、選択された処理が位相調整であるか否かの判定を行い、もし位相調整であった場合には、ステップs1138の位相選択処理を行う。 In step S1137, the selected process is a judgment of whether or not the phase adjustment, if the case was phasing performs phase selection processing in step S1138. もしそうでない場合にはステップs1139に進む。 If the process proceeds to step s1139 otherwise.

【0228】ステップs1139では、選択された処理が位置調整であるか否かの判定を行い、もし位置調整であった場合には、ステップs1140の表示位置調整処理を行う。 [0228] In step S1139, a judgment is selecting process of whether the position adjustment, if were positioning if performs display position adjustment processing in step S1140. もしそうでない場合にはステップs1141 If steps are otherwise s1141
に進む。 Proceed to. はステップs1141では、選択された処理がDPMS調整であるか否かの判定を行い、もしDPMS The step S1141, a judgment is selecting process of whether a DPMS adjustment, if DPMS
調整であった場合には、ステップs1142のDPMS If was adjusted, DPMS step s1142
調整処理を行う。 The adjustment process is performed. もしそうでない場合にはステップs1 Step s1 in the case if it is not
143に進む。 Proceed to 143. ステップs1143では、選択された処理が機種設定であるか否かの判定を行い、もし機種設定であった場合には、ステップs1144の機種設定処理を行う。 In step S1143, the selected process is a judgment of whether the model setting, if the case was model setting performs model setting processing in step S1144. そうでなく上記以外の処理が選択された場合には、直ちに該キー入力処理を終了する。 Otherwise processing other than the above when it is selected immediately ends the key input processing. 尚、上記判定処理、OSD表示制御、各種調整選択処理制御等はシステム制御回路191において行う。 The above determination process, OSD display control, various adjustment selection process control, and the like is carried out in the system control circuit 191.

【0229】このように、本実施例においては、入力ビデオ信号中の同期信号の状態を検出し、その検出結果に応じてクロック発生部内の位相比較動作を禁止しているので、入力ビデオ信号の同期信号が変化してもクロック発生動作についてのその変化の影響を抑制することができる。 [0229] Thus, in the present embodiment, to detect the state of the synchronizing signal in the input video signal, since prohibited the phase comparison operation in the clock generator according to the detection result, the input video signal even sync signal changes it is possible to suppress the influence of the change in the clock generation operation.

【0230】また、同期信号が変化した場合にもその変化に速やかに追従でき、どのようなビデオ信号が入力された場合であっても、そのビデオ信号に応じた画像を表示することができる。 [0230] It can also be quickly follow the change when the synchronization signal is changed, even when any video signal is inputted, it is possible to display an image corresponding to the video signal.

【0231】 [0231]

【発明の効果】以上説明したように、本発明では、入力ビデオ信号中の同期信号の状態に応じてクロック発生のための位相比較動作を禁止しているので、同期信号が変化した場合にその前後でクロックが乱れるのを防止することができる。 As described in the foregoing, in the present invention, since in accordance with the state of the synchronizing signal in the input video signal prohibits phase comparison operation for clock generation, that when the synchronizing signal changes it is possible to prevent the clock is disturbed before and after.

【0232】従って安定してクロックを発生することが可能になり、良好な表示を行うことができる。 [0232] Thus stable it is possible to generate a clock, it is possible to perform favorable display.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例として表示装置の構成を示すブロック図である。 1 is a block diagram showing a configuration of a display device as an embodiment of the present invention.

【図2】図1の同期測定部の構成を示す図である。 2 is a diagram showing a configuration of a synchronization measurement unit of FIG.

【図3】図2のFIFOの記憶内容を示す図。 FIG. 3 is a diagram showing the storage contents of the FIFO of FIG.

【図4】図2のレジスタの記憶内容を示す図である。 4 is a diagram showing the storage contents of the register 2.

【図5】図1のA/D変換部の構成を示す図である。 5 is a diagram showing a configuration of an A / D converter unit of FIG.

【図6】図1のクロック発生部の構成を示す図である。 6 is a diagram showing a configuration of a clock generator of FIG.

【図7】図6の分周器の構成を示す図である。 7 is a diagram showing a configuration of the frequency divider of FIG.

【図8】図6のレベル変換回路の動作を説明するための図である。 8 is a diagram for explaining the operation of the level conversion circuit of Figure 6.

【図9】本発明の実施例で扱うビデオ信号の例を示す図である。 9 is a diagram showing an example of a video signal handled in the embodiment of the present invention.

【図10】本発明の実施例で扱うビデオ信号の例を示す図である。 Is a diagram illustrating an example of a video signal handled in the embodiment of the invention; FIG.

【図11】本発明の実施例で扱うビデオ信号の例を示す図である。 11 is a diagram showing an example of a video signal handled in the embodiment of the present invention.

【図12】本発明の実施例で扱うビデオ信号の例を示す図である。 12 is a diagram showing an example of a video signal handled in the embodiment of the present invention.

【図13】本発明の実施例で扱うビデオ信号の例を示す図である。 13 is a diagram showing an example of a video signal handled in the embodiment of the present invention.

【図14】本発明の実施例における同期信号の変化に応じた表示動作の制御を説明するための図である。 14 is a diagram for explaining a control of the display operation in response to changes in the synchronization signal in the embodiment of the present invention.

【図15】図14における同期信号変化検出モジュールの動作を説明するためのフローチャートである。 It is a flowchart for explaining the operation of the synchronization signal change detection module in FIG. 15 FIG. 14.

【図16】図14における表示モード判別・制御モジュールの動作を説明するためのフローチャートである。 16 is a flowchart for explaining the operation of the display mode determination and control module in FIG. 14.

【図17】図1の補間処理部の動作を説明するための図である。 17 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図18】図1の補間処理部の動作を説明するための図である。 18 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図19】図1の補間処理部の動作を説明するための図である。 19 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図20】図1の補間処理部の構成を示す図である。 20 is a diagram showing a configuration of the interpolation processing unit of FIG.

【図21】図20の要部の構成を示す図である。 21 is a diagram showing a structure of a main portion of FIG. 20.

【図22】図21の要部の構成を示す図である。 22 is a diagram showing a structure of a main portion of FIG. 21.

【図23】図22の指数演算回路の構成を示す図である。 23 is a diagram showing a configuration of the exponent calculation circuit of FIG. 22.

【図24】図1の補間処理部の動作を説明するための図である。 24 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図25】図1の補間処理部の動作を説明するための図である。 25 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図26】図1の補間処理部の動作を説明するための図である。 26 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図27】図1の補間処理部の動作を説明するための図である。 27 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図28】図1の補間処理部の動作を説明するための図である。 28 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図29】図1の補間処理部の動作を説明するための図である。 29 is a diagram for explaining the operation of the interpolation processing unit of FIG.

【図30】図1のデジタル信号処理部及び表示部の構成を示す図である。 30 is a diagram showing a configuration of a digital signal processing unit and the display unit of FIG.

【図31】図30のγ,階調補正回路の構成を示す図である。 [Figure 31] γ in FIG. 30 is a diagram showing a configuration of a tone correction circuit.

【図32】図30の中間調処理回路の構成を示す図である。 32 is a diagram showing a configuration of a halftone processing circuit of Figure 30.

【図33】本発明の実施例におけるOSDの表示例を示す図である。 33 is a diagram showing a display example of the OSD in the embodiment of the present invention.

【図34】本発明の実施例におけるOSDの表示例を示す図である。 It is a diagram illustrating a display example of the OSD in the embodiment of FIG. 34 the present invention.

【図35】本発明の実施例におけるOSDの表示例を示す図である。 It is a diagram illustrating a display example of the OSD in the embodiment of Figure 35 the present invention.

【図36】本発明の実施例におけるOSDの表示例を示す図である。 It is a diagram illustrating a display example of the OSD in the embodiment of Figure 36 the present invention.

【図37】本発明の実施例における画像の表示動作を説明するための図である。 It is a diagram for explaining a display operation of the image in the embodiment of Figure 37 the present invention.

【図38】本発明の実施例におけるOSD表示の項目を示す図である。 38 is a diagram showing an OSD display items in the embodiment of the present invention.

【図39】本発明の実施例におけるOSD表示動作を説明するためのフローチャートである。 Is a flowchart illustrating the OSD display operation in the embodiment of FIG. 39 the present invention.

【図40】図1におけるキー入力部を示す図である。 It is a diagram illustrating a key input unit in FIG. 40 FIG.

【図41】本発明の実施例におけるOSD表示動作を説明するためのフローチャートである。 Is a flowchart illustrating the OSD display operation in the embodiment of FIG. 41 the present invention.

【図42】本発明の実施例におけるOSD表示動作を説明するためのフローチャートである。 Is a flowchart illustrating the OSD display operation in the embodiment of FIG. 42 the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 処理部 12 TV信号処理部 14 デジタル信号処理部 15 表示部 101 同期分離部 102 同期測定部 104 クロック発生部 105 補間処理部 191 システム制御回路 194 メモリ 11 processing unit 12 TV signal processing unit 14 the digital signal processing unit 15 display unit 101 sync separator unit 102 synchronization measurement unit 104 clock generator 105 the interpolation processing unit 191 system control circuit 194 memory

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 入力ビデオ信号に位相同期したクロックを用いて前記入力画像信号に係る画像を表示する装置において、 前記入力ビデオ信号中の同期信号と前記クロックとの位相を比較する位相比較手段を有し、前記入力ビデオ信号に位相同期したクロックを発生するクロック発生手段と、 前記クロック発生手段により発生されたクロックを用いて前記入力ビデオ信号に係る画像を表示する表示手段と、 前記入力ビデオ信号中の同期信号の状態を検出する検出手段と、 前記検出手段の出力に応じて前記位相比較手段の比較動作を禁止する制御手段とを備える表示装置。 To 1. A input video signal in a device for displaying an image according to the input image signal by using a phase-synchronized with the clock, a phase comparator for comparing a phase of said synchronized signal in said input video signal clock a, wherein a clock generating means for generating a phase-synchronized with the clock on the input video signal, and display means for displaying an image according to the input video signal using the generated clock by said clock generating means, said input video signal display device comprising detecting means for detecting the state of the synchronization signal, and control means for prohibiting the comparison operation of the phase comparing means in response to an output of said detecting means during.
  2. 【請求項2】 前記同期信号は垂直同期信号及び水平同期信号を含み、 前記検出手段は前記垂直同期信号に同期して前記水平同期信号の数をカウントする計数手段を有し、 前記制御手段は前記計数手段の出力に応じて前記位相比較手段の比較動作を禁止することを特徴とする請求項1 Wherein said synchronizing signal includes a vertical synchronizing signal and a horizontal synchronizing signal, said detecting means includes counting means for counting the number of the horizontal synchronizing signal in synchronization with the vertical synchronizing signal, said control means claim 1, characterized in that prohibiting a comparison operation of the phase comparing means in response to an output of said counting means
    に記載の表示装置。 The display device according to.
  3. 【請求項3】 前記検出手段は更に、前記水平同期信号の周期を測定する測定手段を含み、 前記制御手段は前記計数手段の出力と前記測定手段の出力とに応じて前記位相比較手段の比較動作を禁止することを特徴とする請求項2に記載の表示装置。 Wherein said detecting means further includes a measuring means for measuring the period of the horizontal synchronizing signal, a comparison of the phase comparison means in response to the outputs and the measuring means of the control means it said counting means the display device according to claim 2, characterized in that to prohibit operation.
  4. 【請求項4】 前記制御手段は前記計数手段の計数値と所定の値とを比較する比較手段を有し、前記比較手段の比較結果に応じて前記位相比較手段の比較動作を制御することを特徴とする請求項3に記載の表示装置。 Wherein said control means comprises comparing means for comparing the count value with a predetermined value of said counting means, to control the comparison operation of the phase comparing means in response to a comparison result of the comparing means the display device according to claim 3, characterized.
  5. 【請求項5】 それぞれ同期信号の種類が異なる複数のビデオ信号を入力する入力手段を備えることを特徴とする請求項1に記載の表示装置。 5. Each display apparatus according to claim 1, characterized in that it comprises an input means for the type of synchronization signal to input a plurality of different video signals.
  6. 【請求項6】 前記表示手段は前記クロックを用いて前記入力ビデオ信号をサンプリングする手段と、前記サンプリングされたビデオ信号に係る画像を表示するドットマトリクスディスプレイ手段とを含むことを特徴とする請求項1に記載の表示装置。 Wherein said display means according to claim, characterized in that it comprises means for sampling said input video signal by using the clock, and a dot matrix display means for displaying an image according to the sampled video signal the display device according to 1.
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