JPH08321853A - Two signal system mixed data reception circuit - Google Patents

Two signal system mixed data reception circuit

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JPH08321853A
JPH08321853A JP12497095A JP12497095A JPH08321853A JP H08321853 A JPH08321853 A JP H08321853A JP 12497095 A JP12497095 A JP 12497095A JP 12497095 A JP12497095 A JP 12497095A JP H08321853 A JPH08321853 A JP H08321853A
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JP
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serial
format
clock
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Application number
JP12497095A
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Japanese (ja)
Inventor
Koji Yasuda
Shu Yoshida
周 吉田
浩治 安田
Original Assignee
Nec Corp
Nippon Denki Ido Tsushin Kk
日本電気株式会社
日本電気移動通信株式会社
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Abstract

PURPOSE: To receive data with the minimum load of a CPU with respect to an SPL(split phase) system data signal following an NRZ system synchronizing signal.
CONSTITUTION: A clock C1 corresponding to NRZ is converted into a clock C2 corresponding to SPL in a clock generation part 10. When a synchronizing signal detection part 20 detects the synchronizing signal, the part 20 outputs a data start signal D2, executes data discrimination and accumulation of an input signal D1 in a FIFO memory part as an SPL signal, starts a timer part 40 and counts a time required fro accumulating a necessary quantity of data. The timer part 40 outputs an interruption signal D3 to a CPU part 50 at the time of time-out and the CPU inputs all data accumulated in the FIFO memory part 30 as NRZ system parallel data in a byte unit by one time of interruption concerned.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は二信号形式混合データ受信回路に関し、特に信号レベルの変化単位時間が互いに同一のNRZ形式シリアルデータとスプリットフェーズ(SPL)形式シリアルデータとが混合しているシリアル混合データ信号を受信し、NRZ形式シリアルデータが所定の同期信号であることを検出すると後続するSP The present invention relates to an second signal format mixed data receiving circuit, in particular a serial change per unit time of the signal levels are mixed with the same NRZ format serial data and the split phase (SPL) format serial data with each other receiving a mixed data signals, subsequent to detecting that NRZ format serial data is a predetermined synchronization signal SP
L形式シリアルデータをNRZ形式パラレルデータとしてソフトウェアに基づく制御処理を行うCPUにハードウェア割込み機能を用いて取込むための二信号形式混合データ受信回路に関する。 The L format serial data regarding second signal format mixed data receiving circuit for taking using a hardware interrupt function CPU for controlling processing based on software as a NRZ format parallel data.

【0002】 [0002]

【従来の技術】従来のこの種の二信号形式混合データ受信回路を図3に示す(特開昭64−23650公報参照)。 BACKGROUND ART The second signal format mixed data receiving circuit of this conventional type is shown in FIG. 3 (see JP 64-23650 Publication). 本回路は、図2に示すような伝送速度2Tbps The circuit transmission rate 2Tbps as shown in FIG. 2
(ビット/秒)のNRZ(ノンリターントゥゼロ)符号による同期信号D11と伝送速度TbpsのSPL(スプリットフェーズ)符号によるデータ信号D12とから成るシリアル混合データ信号D1を入力し同期信号D1 (Bits / sec) of the NRZ (non-return-to-zero) SPL transmission rate Tbps synchronous signal D11 by the code (split phase) code according to enter a serial mixed data signal D1 comprising data signals D12 Metropolitan synchronization signal D1
1を検出して後続のデータ信号D12のデータをCPU CPU data of the subsequent data signal D12 by detecting one
に取込むためのものであり、同期信号D11の検出を行うSYNC回路91及び16ビットカウンタ回路92を有する割込み発生部90と、シフトレジスタ回路を利用したデータ変換部93と、データを8ビット(1バイト)単位で一時保管するデータ格納部94と、設定されたソフトウェアに基づきその制御下にある回路や装置等の制御処理を行うとともにハードウェア割込みに応じてデータを取込むCPU95とで構成される。 A is for capturing, an interrupt generation part 90 having the SYNC circuit 91 and the 16-bit counter circuit 92 for detecting a synchronizing signal D11, and the data converter 93 using the shift register circuit, the data of 8 bits ( and temporarily storing the data storage unit 94 by one byte), is composed of a CPU95 to capture the data in response to a hardware interrupt performs control processing of the circuits and devices such as in the control under based on the set software that. NRZ符号の伝送速度対応のクロックC1に基づきSYNC回路9 SYNC circuit 9 on the basis of the transmission rate corresponding clock C1 of the NRZ code
1はシリアル混合データD1から同期信号D11(同期ビットパターン:例えば、0001)を読取る。 1 synchronization signal D11 from the serial mixed data D1 (synchronization bit patterns: eg, 0001) reads the. 同期信号D11の検出後、検出信号d2が出力され16ビットカウンタ回路92及びデータ変換部93が動作開始する。 After detection of the sync signal D11, the detection signal d2 is output 16-bit counter circuit 92 and the data conversion unit 93 starts operation. データ変換部93はシリアル混合データ信号D1を2Tbps相当のクロックC1で信号レベルを判定(データ識別)しシフトしながら蓄積することによりSPL Data converter 93 SPL by accumulating while shifting is determined (data identification) signal level at 2Tbps corresponding clock C1 serial mixed data signals D1
形式パラレルデータを得る。 Format obtain parallel data. 16ビットカウンタ回路9 16-bit counter circuit 9
2は16ビット分カウントする度に割込み信号d3を発生しCPU95及びデータ格納部94に送出する。 2 generates an interrupt signal d3 every time the 16-bit count is sent to the CPU95 and data storage unit 94. データ格納部94は、割込み信号d3受信ごとにデータ変換部93の蓄積データを1ビット目から16ビット目まで1ビットおきに8ビット分のパラレルデータd4を取込むことにより、データ信号D12をSPL形式パラレルデータからNRZ形式パラレルデータに変換し蓄積する。 Data storage unit 94, by taking an interrupt signal d3 parallel data d4 of 8 bits stored data every other bit from 1 bit to 16 bit data conversion section 93 for each received data signal D12 SPL converted to NRZ format parallel data accumulated from the format parallel data. 一方、割込み信号d3(INT)を受けたCPU9 On the other hand, receiving the interrupt signal d3 (INT) CPU 9
5はデータ格納部94にリード信号(RD)を送出し、 5 sends a read signal (RD) in the data storage unit 94,
8ビット(1バイト)分のNRZ形式パラレルデータd 8-bit (1 byte) worth of NRZ format parallel data d
5を取り込む。 Take in the 5.

【0003】 [0003]

【発明が解決しようとする課題】上述した従来の二信号形式混合データ受信回路では、データを1バイト分受信する度にCPUに割込みが入り、その都度、1バイトずつのデータしか取込むことができない。 In conventional two signal formats mixed data receiving circuit described above to [0005], the data enters an interrupt to the CPU each time it receives one byte, and each time, be incorporated only one byte of data Can not. このため受信すべきデータ長が長いほどCPUに対する割込み回数が増え、CPUにおけるソフトウェア処理の負荷が大きくなり、処理スピードの低下をもたらす。 Therefore number of interrupts increases for higher data length is longer to be received CPU, load the software processing in the CPU is increased, resulting in a decrease in processing speed.

【0004】したがって本発明の目的は、CPUに対し1度の割込みを行うだけで大量なデータの取込みを可能とする二信号形式混合データ受信回路を提供することにある。 [0004] Accordingly, an object of the present invention is to provide a second signal format mixed data receiving circuit to allow incorporation of large amounts of data do just interrupts once the CPU.

【0005】 [0005]

【課題を解決するための手段】本発明は、信号レベルの変化単位時間が互いに同一のNRZ形式シリアルデータとスプリットフェーズ形式シリアルデータとが混合しているシリアル混合データ信号を受信し、前記NRZ形式シリアルデータが所定の同期信号であることを検出すると後続する前記スプリットフェーズ形式シリアルデータをNRZ形式パラレルデータとしてソフトウェアに基づく制御処理を行うCPUに取込むための二信号形式混合データ受信回路において、前記NRZ形式シリアルデータのビット伝送速度に対応した第1のクロックから前記スプリットフェーズ形式シリアルデータのビット伝送速度に対応した第2のクロックを作成するクロック作成部と、前記第1のクロックに基づいて前記シリアル混合データ信号を監視し The present invention SUMMARY OF] receives serial mixed data signals change per unit time of the signal levels are mixed with the same NRZ format serial data and split phase format serial data with each other, the NRZ format in a two signal formats mixed data receiving circuit for serial data capture on the split phase format serial data CPU for controlling processing based on software as a NRZ format parallel data subsequent to detecting that a predetermined synchronization signal, wherein a clock generating unit configured to generate a second clock from the first clock corresponding to the bit rate of the NRZ format serial data corresponding to the bit rate of the split phase type serial data, based on said first clock monitoring the serial mixed data signals 記所定の同期信号を検出するとデータスタート信号を出力する同期信号検出部と、前記データスタート信号を受信すると前記第2のクロックに基づいて前記シリアル混合データ信号を前記スプリットフェーズ形式シリアルデータとみなして1ビット単位でデータ識別して蓄積し、蓄積したデータを所定ビット長単位のNRZ形式パラレルデータとして出力するFIFOメモリ部と、前記データスタート信号を受信すると前記スプリットフェーズ形式シリアルデータの伝送データ量に対応してあらかじめ設定された時間値の計時を開始し、 Upon detection of the serial predetermined synchronization signal and the synchronization signal detection unit that outputs a data start signal, the said serial mixed data signal based on the second clock and receiving the data start signal is regarded as the split phase format serial data and data identifying and accumulated in 1-bit units, and the FIFO memory for outputting stored data as NRZ format parallel data of a predetermined bit length unit, the transmission data amount of said split phase format serial data upon receiving the data start signal corresponding to the start of the counting of the preset time value,
計時完了時に割込み信号を出力するタイマ部と、前記割込み信号を受信すると前記FIFOメモリ部から蓄積されているデータをすべて読取るCPU部とを備える。 Comprising a timer unit for outputting an interrupt signal when the time-out, and a CPU unit for reading all of the data accumulated from the FIFO memory and for receiving said interrupt signal.

【0006】 [0006]

【実施例】次に、本発明について図面を参照して説明する。 EXAMPLES Next, will be described with reference to the drawings the present invention. 図1は本発明の一実施例のブロック図であり、図2 Figure 1 is a block diagram of an embodiment of the present invention, FIG. 2
はシリアル混合データ信号の構成及び各部信号の波形例を示す図である。 Is a diagram showing a waveform example of a configuration and each part signal of the serial mixed data signals. 本実施例の二信号形式混合データ受信回路は、NRZ符号化信号のビット伝送速度(2Tbp Second signal format mixed data receiving circuit of this embodiment, the bit rate of the NRZ coded signal (2TBP
s)に同期した2THzのクロックC1からSPL(スプリットフェーズ)符号化信号のビット伝送速度(Tb Bit rate from the clock C1 of 2THz synchronized with s) SPL (split phase) coded signal (Tb
ps)に同期したTHzのクロックC2を作成するクロック作成部10と、NRZ(ノンリターントゥゼロ)符号による同期信号D11(NRZ形式シリアルデータ) A clock creating unit 10 for creating a clock C2 of THz synchronized with ps), NRZ (non-return-to-zero) synchronizing signals according to code D11 (NRZ format serial data)
とSPL符号によるデータ信号D12(SPL形式シリアルデータ)とから成るシリアル混合データ信号D1をクロックC1に基づいてデータ識別(信号レベル判定) And SPL code data identified based data signals D12 (SPL format serial data) serial mixed data signal D1 consisting with the clock C1 by (signal level determination)
しあらかじめ指定され記憶していた同期パターンと一致すると同期信号D11の検出を示すデータスタート信号D2を出力する同期信号検出部20と、クロックC2に基づいてシリアル混合データD1をSPL形式シリアルデータとみなしてデータ識別して蓄積しデータスタート信号D2を受信すると蓄積データの消去を行うFIFO Regarded as a synchronization signal detection unit 20 that outputs a data start signal D2 indicating the prespecified detection of the match with the synchronization pattern has been stored synchronization signals D11, serial mixed data D1 with SPL format serial data based on the clock C2 and data identifying and storing Te FIFO erasing the storage data and receiving the data start signal D2
(ファーストイン・ファーストアウト)メモリ部30 (First-in first-out) memory unit 30
と、タイマカウンタ及びタイマメモリを有しデータ信号D12の伝送データ量(伝送時間)に対応したタイマ計時時間値tをあらかじめ記憶しデータスタート信号D2 When the timer counter and the amount of transmitted data previously stores a timer counting the time value t corresponding to the (transmission time) data start signal D2 of the data signal D12 has a timer memory
を受信するとこの時間値tの計時を開始し計時完了時に割込み信号D3を出力するタイマ部40と、割込み信号D3を受信すると外部バス60を通してFIFOメモリ部30に対してバイト単位で連続した読取りアクセスを行い蓄積されていたすべてのデータを引取るCPU部5 Receiving a When the timer unit 40 for outputting an interrupt signal D3 counting of the time value t started upon time-out, sequential read access in bytes with respect to the FIFO memory 30 through the external bus 60 receives the interrupt signal D3引取Ru all data accumulated performs CPU portion 5
0とを備えている。 Has a 0 and.

【0007】このCPU部50は、内部各回路間を接続する内部バス51と、処理を行うためのプログラムやデータを格納したROM54と、一時的なデータやプログラムを格納するRAM53と、外部バス60を介してアドレス指定(A)した外部の回路,装置との間でデータの送受信(RD)を行う外部バスコントローラ55と、 [0007] The CPU unit 50 includes an internal bus 51 for connecting the internal respective circuits, and ROM54 for storing programs and data for processing, and RAM53 for storing temporary data and programs, external bus 60 an external bus controller 55 for transmitting and receiving data (RD) with the address (a) with external circuits, devices via,
外部からの割込み信号(INT)を受付ける割込みコントローラ56と、ROM54,RAM53内のプログラム,データに基づいて動作しCPU部50内外の制御を行うプロセッサ52とを有している。 An interrupt controller 56 which receives the interrupt signal from the outside (INT), and a processor 52 for ROM 54, a program in the RAM 53, the operation to CPU unit 50 and out of the control based on the data.

【0008】次に動作を説明する。 [0008] Next, the operation will be described. シリアル混合データ信号D1は、信号レベルの変化単位時間が互いに同一なNRZ形式シリアルデータ及びSPL形式シリアルデータとが混合して伝送される。 Serial mixed data signal D1 is and the signal level change unit time mutually identical NRZ format serial data and SPL format serial data is transmitted and mixed. すなわち、CPU部50が取込むべき有意データは所定バイト数ごとに伝送速度T In other words, significant data to CPU unit 50 takes in the transmission rate T for each predetermined number of bytes
bpsのSPL符号によるデータ信号D12に分割され、各データ信号D12に先行して伝送速度2Tbps Is divided into the data signal D12 by SPL code bps, the transmission rate 2Tbps prior to the data signal D12
のNRZ符号による所定ビットパターン(例えば、00 Predetermined bit pattern by the NRZ code (e.g., 00
01)の同期信号D11が付加されている。 Synchronizing signal D11 of 01) is added. このシリアル混合データD1とともに入力されるクロックC1は信号レベルの変化単位時間、すなわちNRZ符号のビット単位時間に対応した周波数(2THz)を有している。 The serial mixed data D1 Totomoni the inputted clock C1 tooth signal level field change unit time, viz NRZ code Roh bit unit time two corresponding to other frequency (2THz) wo have hand there.
クロック作成部10はクロックC1を分周してSPL符号のビット単位時間に対応した周波数(THz)のクロックC2を作成しFIFOメモリ部30に供給する。 The clock creation portion 10 supplies the FIFO memory 30 to create a clock C2 frequency (THz) corresponding to the bit unit time SPL code by dividing the clock C1. F
IFOメモリ部30はクロックC2に基づいてシリアル混合データ信号D1をSPL形式シリアルデータとみなし、各ビット信号の後半部分のみをNRZ符号と同様なレベル判定によりデータ識別し順次蓄積していく。 IFO memory unit 30 regards the serial mixed data signal D1 on the basis of the clock C2 and SPL format serial data, continue to data identification sequentially accumulated by the latter part only similar level determination and NRZ code of the bit signals. 例えば図2に示すようなタイミング関係の場合、クロックC For example, in the case of the timing relationship shown in FIG. 2, clock signal C
2の立下りエッジでビット値の“0”,“1”を判定する。 It determines "0", "1" bit value at the second falling edge.

【0009】一方、同期信号検出部20はクロックC1 On the other hand, the synchronization signal detector 20 is a clock C1
に基づいてシリアル混合データ信号D1をNRZ形式シリアルデータとみなして各ビット信号のレベル判定を行いデータ識別する。 Data identifying performs level determination of the bit signals considers serial mixed data signals D1 and NRZ format serial data based on. 例えば図2に示すようなタイミング関係の場合、クロックC1の立上りエッジでビット値の“0”,“1”を判定する。 For example, in the case of the timing relationship shown in FIG. 2, it is determined "0", "1" bit value at the rising edge of the clock C1. 識別したビットパターンがあらかじめ設定していた同期ビットパターン(000 Identify synchronization bit pattern bit pattern has been set in advance with (000
1)と一致すると同期信号D11であると認識し、後続するデータ信号D12をCPU部50に取込むべきことを通知するためにデータスタート信号D2をFIFOメモリ部30及びタイマ部40へ出力する。 1) and confirmed to match with a synchronization signal D11, and outputs the subsequent data signals D12 data start signal D2 to signal that should capture the CPU unit 50 to the FIFO memory 30 and a timer 40. FIFOメモリ部30はデータスタート信号D2を受信するとメモリリセットをかけ今まで蓄積していたデータをすべて消去し、同期信号D11以後の有意データ(データ信号D1 FIFO memory 30 is the data start receives the signal D2 erase all the data that has been accumulated up to now over memory reset, the synchronization signal D11 after the significant data (the data signal D1
2)の取込みを開始する。 To start the uptake of 2).

【0010】タイマ部40はデータスタート信号D2を受信すると計時を開始し、有意データをFIFOメモリ部30で受信するのに必要な時間(t)経過後にタイムアウトを通知するための割込み信号D3をCPU部50 [0010] Timer 40 CPU interrupt signal D3 for notifying the timeout after time (t) elapsed required to receive starts timing upon receiving the data start signal D2, the significant data in the FIFO memory section 30 part 50
に出力する。 And outputs it to. タイマ部40における時間tの計時は時間値を直接カウントする他に種々の方式で実現可能であり、例えばデータ信号D12として伝送されるはずの有意データのビット数をカウンタの初期値とし、クロックC2の1周期ごとにこのカウンタ値を1ずつ減算して0 Counting time t of the timer section 40 can be realized in various ways in addition to count a time value directly, the number of bits of significant data which should be transmitted as an initial value of the counter example as a data signal D12, clock C2 the counter value for each cycle is subtracted by 1 0
となったら計時完了とするようにすることもできる。 It is also possible to make a time-out If you become. C
PU部50のプロセッサ52は、割込みコントローラ5 PU part 50 field processor 52 teeth, interrupt controller 5
6を通して割込み信号D3を受信すると今までの処理を一時中断し、外部バスコントローラ55,外部バス60 One o'clock suspends processing of ever receives the interrupt signal D3 through 6, the external bus controller 55, external bus 60
を通してFIFOメモリ部30から蓄積されていた必要な有意データをすべてバイト単位のNRZ形式パラレルデータとして引取り、引取り完了後処理を再開し引取ったデータの処理を行う。 Taking over the processing of data Tsu take-off resumed taking complete post-processing performs significant data necessary has been stored from the FIFO memory 30 as the NRZ format parallel data of all bytes through. 以上のようにCPU部50は1 1 CPU unit 50 as described above
度の割込みで大量のデータをバイト単位で処理することができ、処理の高速化をはかることができる。 Can be processed in bytes, a large amount of data in degrees of interruption, it is possible to increase the speed of processing.

【0011】なお、タイマ部40を外部バス60に接続することによりタイマ計時時間値tをCPU部50から任意に設定することができる。 [0011] Incidentally, the timer count time value t may be set from the CPU unit 50 arbitrarily by connecting a timer section 40 to the external bus 60. また、上記実施例においてはタイマ部40をCPU部50とは別に設けているが、タイマカウンタユニットを内蔵(内部バスに接続) Further, although provided separately from the CPU unit 50 to the timer unit 40 in the above embodiment, a timer counter unit (connected to the internal bus)
したCPUを用いることにより外付けのタイマ部40は不要となる。 External timer section 40 by using the CPU is not needed. この場合、同期信号検出部20から出力されるデータスタート信号D2を割込み信号としてCPU In this case, CPU data start signal D2 output from the synchronization signal detection unit 20 as an interrupt signal
部へ入力する。 Input to the department. CPU部は割込みコントローラで割込み信号を受信すると内蔵したタイマカウンタユニットによる必要な時間tの計時をスタートさせ、タイムアウト時にFIFOメモリ部50からデータを引取る。 CPU unit to start counting the time required t by the timer counter unit containing the receiving the interrupt signal by the interrupt controller, 引取Ru data from the FIFO memory 50 at the time of timeout.

【0012】 [0012]

【発明の効果】以上説明したように本発明は、NRZ形式シリアルデータである同期信号を同期信号検出部により検出すると、後続するSPL(スプリットフェーズ) The present invention described above, according to the present invention, when detected by the synchronization signal detecting unit a synchronization signal is a NRZ format serial data, subsequent SPL (split phase)
形式シリアルデータをFIFOメモリ部に順次蓄積するとともに、タイマ部を起動し必要な量のデータが蓄積された時点でCPU部に割込みをかけるので、CPU部はデータ量にかかわらず1度の割込みのみでFIFOメモリ部内の必要なすべてのデータを引取ることができ、ソフトウェア処理の負荷を減らし、処理スピードの低下を防止することができる。 The format serial data with sequentially accumulated in the FIFO memory, the data of the amount necessary to start the timer unit interrupts the CPU unit when accumulated, CPU unit only interrupts once regardless of the data volume in all the necessary data in the FIFO memory unit can 引取Ru, reduce the load of the software processing, it is possible to prevent a decrease in processing speed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例のブロック図である。 1 is a block diagram of an embodiment of the present invention.

【図2】シリアル混合データ信号の構成及び各部信号の波形例を示す図である。 2 is a diagram showing a waveform example of a configuration and each part signal of the serial mixed data signals.

【図3】従来の二信号形式混合データ受信回路のブロック図である。 3 is a block diagram of a conventional two signal formats mixed data receiving circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 クロック作成部 20 同期信号検出部 30 FIFOメモリ部 40 タイマ部 50 CPU部 10 clock creation portion 20 synchronization signal detector 30 FIFO memory unit 40 timer unit 50 CPU unit

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 信号レベルの変化単位時間が互いに同一のNRZ形式シリアルデータとスプリットフェーズ形式シリアルデータとが混合しているシリアル混合データ信号を受信し、前記NRZ形式シリアルデータが所定の同期信号であることを検出すると後続する前記スプリットフェーズ形式シリアルデータをNRZ形式パラレルデータとしてソフトウェアに基づく制御処理を行うCPUに取込むための二信号形式混合データ受信回路において、 前記NRZ形式シリアルデータのビット伝送速度に対応した第1のクロックから前記スプリットフェーズ形式シリアルデータのビット伝送速度に対応した第2のクロックを作成するクロック作成部と、 前記第1のクロックに基づいて前記シリアル混合データ信号を監視し前記所定の同期信号を検出 1. A receives serial mixed data signals change per unit time of the signal level and the same NRZ format serial data and split phase format serial data from each other are mixed, the NRZ format serial data at a predetermined synchronization signal wherein the split phase type second signal format mixed data receiving circuit for taking a CPU serial data performs control processing based on software as a NRZ format parallel data, bit rate of the NRZ format serial data subsequent to detecting that the wherein monitoring the serial mixed data signal based on the clock generating unit configured to generate a second clock corresponding to the bit rate of the split phase type serial data, the first clock from a first clock corresponding to detecting a predetermined synchronizing signal るとデータスタート信号を出力する同期信号検出部と、 前記データスタート信号を受信すると前記第2のクロックに基づいて前記シリアル混合データ信号を前記スプリットフェーズ形式シリアルデータとみなして1ビット単位でデータ識別して蓄積し、蓄積したデータを所定ビット長単位のNRZ形式パラレルデータとして出力するF That when the synchronization signal detecting section for outputting a data start signal, the data start signal data identification in 1-bit units considers the serial mixed data signal and said split phase format serial data based on the the received second clock F which is accumulated and outputs the accumulated data as NRZ format parallel data of a predetermined bit length unit
    IFOメモリ部と、 前記データスタート信号を受信すると前記スプリットフェーズ形式シリアルデータの伝送データ量に対応してあらかじめ設定された時間値の計時を開始し、計時完了時に割込み信号を出力するタイマ部と、 前記割込み信号を受信すると前記FIFOメモリ部から蓄積されているデータをすべて読取るCPU部とを備えることを特徴とする二信号形式混合データ受信回路。 And IFO memory unit, the initiate and receive data start signal timing of the split phase type preset time value corresponding to the transmission data amount of the serial data, a timer unit for outputting an interrupt signal when the time-out, second signal format mixed data receiving circuit characterized by comprising a CPU unit for reading all of the data accumulated from the FIFO memory and for receiving said interrupt signal.
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