JPH08274277A - Semiconductor memory device and manufacture thereof - Google Patents

Semiconductor memory device and manufacture thereof

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JPH08274277A
JPH08274277A JP7099682A JP9968295A JPH08274277A JP H08274277 A JPH08274277 A JP H08274277A JP 7099682 A JP7099682 A JP 7099682A JP 9968295 A JP9968295 A JP 9968295A JP H08274277 A JPH08274277 A JP H08274277A
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JP
Japan
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silicon substrate
region
groove
formed
surface
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Withdrawn
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JP7099682A
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Japanese (ja)
Inventor
Hirobumi Funabashi
Masahito Kigami
Shigemasa Soejima
Susumu Sugiyama
成雅 副島
進 杉山
雅人 樹神
博文 船橋
Original Assignee
Toyota Central Res & Dev Lab Inc
株式会社豊田中央研究所
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Filing date
Publication date
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Abstract

PURPOSE: To provide a method of manufacturing a semiconductor memory device (DRAM) more enhanced in degree of integration exceeding a prior art.
CONSTITUTION: A stereoscopic SOI(Silicon-On-Insulator) structure is formed on a part of a silicon substrate, and a capacitor and an insulated gate field effect transistor channel forming region are formed in one piece inside the SOI structure. The channel forming region (130a, b) of an insulated-gate field effect transistor is formed on the side wall of the stereoscopic SOI structure, the drain (or source) region of the insulated-gate field effect transistor is formed as continuously connected to the channel forming region, and a capacitor is formed overlapping with the drain (or source) region.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体記憶装置に関し、 The present invention relates to relates to a semiconductor memory device,
特に、DRAMに関する。 More particularly, to a DRAM.

【0002】 [0002]

【従来の技術】DRAMの一般的なメモリセルは、図1 General memory cell of a DRAM, Figure 1
3に示されるように、nMOSトランジスタ(Q)とキャパシタ(C)とで構成される。 As shown in 3, and de nMOS transistor (Q) and a capacitor (C).

【0003】図12は、上述のキャパシタ(C)としてトレンチキャパシタを用いる、従来構造のメモリセルの断面図である。 [0003] Figure 12 uses a trench capacitor as the above-mentioned capacitor (C), a cross-sectional view of a memory cell of a conventional structure.

【0004】このメモリセルは、シリコン(Si)基板700の表面に、nMOSトランジスタ(ポリシリコンゲート710と、ゲート絶縁膜740と、ソース,ドレイン領域(ドレイン,ソース領域)720a,720b [0004] The memory cell comprises a silicon (Si) surface of the substrate 700, and nMOS transistors (polysilicon gate 710, a gate insulating film 740, a source, a drain region (drain, source regions) 720a, 720b
とを含んで構成される)が形成され、その近傍にトレンチキャパシタ(ポリシリコンからなる内側電極760 Is formed composed) is including bets, inner electrode 760 made of the trench capacitor (polysilicon in the vicinity thereof
と、SiO 2膜750と、n +拡散層からなる外側電極7 When the outer electrode 7 and the SiO 2 film 750, made of n + diffusion layer
30とで構成されている)が形成されて構成される。 30 and constructed and configured) is formed by.

【0005】トレンチキャパシタの外側電極(n + )7 [0005] The outer electrode of the trench capacitor (n +) 7
30は、MOSトランジスタのトレンチキャパシタに接続されるべきn型の領域(ドレインまたはソース領域) 30, a region of n-type to be connected to the trench capacitor of the MOS transistor (drain or source region)
720bに接続して形成されている。 It is formed by connecting to 720b.

【0006】また、トレンチキャパシタの内側電極76 [0006] In addition, of the trench capacitor inner electrode 76
0はアース電位にする必要があるため、コンタクトホールを介してアルミニュウム(Al)電極770(アース配線)に接続されている。 0 Since it is necessary to ground potential, is connected via a contact hole in the aluminum (Al) electrode 770 (ground wiring).

【0007】 [0007]

【発明が解決しようとする課題】図12に記載された、 Described in FIG. 12 [0008],
従来のトレンチキャパシタをメモリキャパシタとするD D for the conventional trench capacitor and the memory capacitor
RAMは、トレンチキャパシタの外側電極が、トレンチ(溝)の外側を取り囲むように設けられたn +拡散層(730)からなっている。 RAM is the outer electrode of the trench capacitor, consists trench n + diffusion layer provided so as to surround the outer (groove) (730).

【0008】したがって、メモリセルは、n +拡散層(730)どうしが接触しないように距離Tだけ離して配置しなければならず(図12)、マージンを必要とする分だけ高集積化の妨げになっている。 Accordingly, the memory cell is, n + diffusion layer (730) must be placed if you are away by a distance T so as not to contact (FIG. 12), hinders amount corresponding high integration which requires a margin It has become.

【0009】また、当然のことであるが、DRAMのメモリセルを構成するMOSトランジスタはウエハ表面に形成されるため、そのトランジスタの形成領域を確保する必要がある。 [0009] It will be appreciated that, MOS transistors constituting a memory cell of a DRAM is to be formed on the wafer surface, it is necessary to ensure the formation region of the transistor. 以上のような理由により、従来のメモリセル構造では、高集積化には一定の限界があった。 For these reasons, in the conventional memory cell structure, the high integration had certain limitations.

【0010】本発明はこのような従来技術の問題点に鑑みてなされたものであり、その目的は、従来技術の限界を越えてさらに高集積化を図った半導体記憶装置ならびにその製造方法を提供することにある。 The present invention has been made in view of such problems of the prior art, and its object is provide a semiconductor memory device and manufacturing method thereof aimed at further high integration beyond the limitations of the prior art It is to.

【0011】 [0011]

【課題を解決するための手段】上記目的を達成する本発明は、以下のような構成をしている。 A solution for the present invention to achieve the above object, has the following configuration.

【0012】(1)請求項1記載の本発明は、絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、シリコン基板の一部に、立体的なSOI(Silicon On In [0012] (1) The present invention according to claim 1, a semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the silicon substrate, steric SOI ( Silicon On In
sulator)構造が形成され、この立体的なSOI Sulator) structure is formed, the three-dimensional SOI
構造中に、前記キャパシタおよび前記絶縁ゲート型電界効果トランジスタのチャネル形成領域が一体化されて形成されており、前記絶縁ゲート型電界効果トランジスタのチャネル形成領域が、前記立体的なSOI構造における側壁部に形成されてなることを特徴とする。 During construction, the capacitor and the channel forming region of the insulated gate field effect transistor and are formed integrally, the channel formation region of the insulated gate field effect transistor, the side wall portion in the three-dimensional SOI structure characterized by comprising formed on.

【0013】(2)請求項2の本発明は、請求項1において、絶縁ゲート型電界効果トランジスタのドレイン(またはソース)領域が前記チャネル形成領域に連接して形成され、さらに、そのドレイン(またはソース)領域と重なりを有してキャパシタが構成されてなることを特徴とする。 [0013] (2) The present invention of claim 2, in claim 1, the drain (or source) regions of an insulated gate field effect transistor is formed by connecting the channel formation region, further, the drain (or capacitors have overlap with source) region is characterized by comprising configured.

【0014】(3)請求項3の本発明は、絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、シリコン基板の一部に、立体的なSOI(Silicon On Insu [0014] (3) of the present invention of claim 3, a semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the silicon substrate, three-dimensional SOI (Silicon On Insu
lator)構造が形成され、この立体的なSOI構造は、前記シリコン基板の一部に、そのシリコン基板の表面に対して垂直な側壁をもつ溝部を設け、この溝部の内表面に絶縁層を設けることによって形成されており、前記溝部には、前記シリコン基板の表面に対して垂直な側壁に沿って設けられた第1の領域と、溝部の底部において設けられた前記第1の領域に連接する第2の領域と、 Lator) structure is formed, the three-dimensional SOI structure, a portion of the silicon substrate, a groove having a vertical side wall against the surface of the silicon substrate is provided, an insulating layer on the inner surface of the groove It is formed by the in the groove, the connecting the first region provided along a vertical side wall with respect to the silicon substrate surface, the first region provided at the bottom of the groove and a second region,
前記第1の領域の表面を覆って設けられたゲート絶縁膜と、このゲート絶縁膜に接して形成されたゲート電極層とが形成されており、前記第1の領域が前記絶縁ゲート型電界効果トランジスタのチャネル形成領域を構成し、 Wherein a gate insulating film provided to cover the surface of the first region, the gate insulating film in the gate electrode layer formed in contact with is formed, the first region is the insulated gate field effect and forming a channel formation region of the transistor,
前記第2の領域の、前記第1の領域と接続された部分が前記絶縁ゲート型電界効果トランジスタのドレイン(またはソース)を構成し、また、前記シリコン基板は所定電位に接続され、これによって、そのシリコン基板を第1のノードとし、前記溝部における第2の領域の底部を第2のノードとし、前記シリコン基板と前記第2の領域との間に介在する前記絶縁層を誘電体層とするトレンチキャパシタが構成されてなることを特徴とする。 Of the second region, the first region and connected portions constitute the drain (or source) of the insulated gate field effect transistor, also, the silicon substrate is connected to a predetermined potential, thereby, the silicon substrate and the first node, the bottom of the second region in the groove and a second node, said insulating layer interposed between the silicon substrate and the second region and the dielectric layer trench capacitor is characterized by comprising configured.

【0015】(4)請求項4に記載の本発明は、絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置の製造方法であって、表面が絶縁膜によって覆われたシリコン基板の一部に、そのシリコン基板の表面に対して実質的に垂直な側壁をもつ溝部を形成し、その溝部の内表面に絶縁層を形成する工程と、その溝部の底部に、不純物がドープされた第1 [0015] (4) The present invention of claim 4, in the insulation gate type field effect transistor and a capacitor to a method of manufacturing the memory cell is constituted semiconductor memory device, the surface is covered with an insulating film some of the silicon substrate to form a groove having substantially vertical sidewalls to the surface of the silicon substrate, forming an insulating layer on the inner surface of the groove portion, the bottom portion of the groove portion, impurities the doped 1
のアモルファスシリコン層を形成する工程と、前記シリコン基板の表面を覆う前記絶縁膜の一部に開口部を設けて、前記シリコン基板の表面の一部が露出したシード領域を形成する工程と、そのシード領域を覆い、かつ、前記溝部の前記シリコン基板の表面に対して垂直な側壁に沿って延在して前記第1のアモルファスシリコン層に接続する第2のアモルファスシリコン層を形成する工程と、熱処理を施すことにより、前記第2および第1のアモルファスシリコン層において前記シード領域を起点とする固相エピタキシャル成長(Solid Phase Forming an amorphous silicon layer, a step of the portion of the insulating film covering the surface of the silicon substrate with an opening, a seed region partially exposed on the surface of the silicon substrate, the covering the seed region and forming a second amorphous silicon layer connected to the first amorphous silicon layer extends along the vertical sidewalls to the surface of the silicon substrate of the groove, by heat treatment, the second and the first of said seed region solid phase epitaxial growth which starts in the amorphous silicon layer (solid phase
Epitaxy;SPE)を生じせしめて、単結晶シリコン層を得る工程と、その単結晶シリコン層の表面にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極層を形成し、これによって、前記単結晶シリコン層の、前記シリコン基板の表面に対して垂直な側壁に沿った部分をチャネル形成領域とする絶縁ゲート型電界効果トランジスタを得る工程と、前記シリコン基板を所定電位に接続し、そのシリコン基板を第1のノードとし、前記溝部の前記単結晶シリコン層の底部の部分を第2のノードとするキャパシタを構成する工程とを有することを特徴とする。 Epitaxy; SPE) to be allowed to occur, a step of obtaining a single crystal silicon layer, a gate insulating film on the surface of the monocrystalline silicon layer, a gate electrode layer on the gate insulating film, thereby, the single crystal silicon layer, connects the step of obtaining an insulated gate field effect transistor to a partial channel formation region along the vertical sidewalls to the surface of the silicon substrate, the silicon substrate to a predetermined potential, the silicon the substrate and the first node, characterized by a step of a capacitor to a bottom portion of said single crystal silicon layer of the groove and the second node.

【0016】(5)請求項5の本発明は、絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、シリコン基板の表面を覆う絶縁膜上に前記絶縁ゲート型電界効果トランジスタが形成され、かつ、前記絶縁ゲート型電界効果トランジスタのドレイン(またはソース)と重なりを有する形態でそのドレイン(ソース)の下にトレンチ構造の前記キャパシタが構成されてなり、そのトレンチ構造のキャパシタは、所定電位に接続された前記シリコン基板を第1のノードとし、前記シリコン基板に設けられた溝の内表面に形成された絶縁層を誘電体とし、前記溝の内表面に形成された絶縁層に接して溝の内部に充填され、前記絶縁ゲート型電界効果トランジスタのドレイン(またはソース)に接続さ [0016] (5) The present invention of claim 5 is the semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and a capacitor, wherein the insulated gate on an insulating film covering the surface of the silicon substrate type field effect transistor is formed, and becomes the configured said capacitor having a trench structure under the insulated gate field effect transistor of the drain (or source) and overlaps its drain in a form having a (source), the trench capacitor structures, the silicon substrate which is connected to a predetermined potential to the first node, an insulating layer formed on the inner surface of the groove provided in the silicon substrate as a dielectric formed on the inner surface of the groove filled in the groove in contact with the insulation layer, it is connected to the drain (or source) of the insulated gate field effect transistor た導体層を第2のノードとして構成されていることを特徴とする。 Characterized in that the conductor layer is configured as a second node.

【0017】(6)請求項6の本発明は、絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置の製造方法であって、表面が絶縁膜によって覆われたシリコン基板の一部に、そのシリコン基板の表面に対して実質的に垂直な側壁をもつ溝部を形成し、その溝部の内表面に絶縁層を形成する工程と、前記シリコン基板の表面を覆う前記絶縁膜の一部に開口部を設けて、前記シリコン基板の表面の一部が露出したシード領域を形成する工程と、そのシード領域を覆い、かつ前記溝部を充填するアモルファスシリコン層を形成する工程と、熱処理を施すことによって、前記アモルファスシリコン層において前記シード領域を起点とする固相エピタキシャル成長(Solid Phase [0017] (6) The present invention of claim 6, in the insulated gate field effect transistor and a capacitor to a method of manufacturing the memory cell is constituted semiconductor memory device, the silicon surface is covered with an insulating film substrate the insulating film in a part, to form a groove having substantially vertical sidewalls to the surface of the silicon substrate, covering forming an insulating layer on the inner surface of the groove, the surface of the silicon substrate part and an opening of, forming a seed region partially exposed on the surface of the silicon substrate, a step of the cover the seed region, and an amorphous silicon layer filling said groove, by heat treatment, solid-phase epitaxial growth which starts the seed region in the amorphous silicon layer (solid phase
Epitaxy;SPE)を生じせしめ、結晶性を有するシリコン層を得る工程と、前記シリコン基板の表面において形成された前記結晶性を有するシリコン層内に選択的に不純物を導入し、前記溝に充填された前記結晶性を有するシリコン層に重なりを有する形態でドレイン(またはソース)領域を形成する工程と、前記シリコン基板を所定電位に接続し、そのシリコン基板を第1のノードとし、前記溝部に充填された結晶性を有するシリコン層を第2のノードとするキャパシタを構成する工程とを有することを特徴とする。 Epitaxy; SPE) brought occur, obtaining a silicon layer having a crystallinity, selectively introducing an impurity into the silicon layer having a crystallinity which are formed on the surface of the silicon substrate, it is filled in the groove wherein the step of forming a drain (or source) region in a form with an overlap in the silicon layer having crystallinity, the silicon substrate is connected to a predetermined potential, and the silicon substrate and the first node, filling the groove characterized by a step of a capacitor for the silicon layer having a crystallinity and a second node.

【0018】 [0018]

【作用】 [Action]

(1)請求項1の本発明では、DRAMのメモリセルを構成するMOSトランジスタとキャパシタとを、例えばU溝内に一体的に形成して、U溝を用いたSOI立体構造を作成し、MOSトランジスタを溝の側壁部に形成する。 (1) In the present invention of claim 1, and a MOS transistor and a capacitor constituting the memory cell of the DRAM, for example, formed integrally with the U groove, to create a SOI conformation with U groove, MOS the transistor is formed on the side wall of the groove.

【0019】このような立体的なSOI構造の採用により、従来の不都合が解消される。 [0019] By adopting such a three-dimensional SOI structure, a conventional inconvenience can be solved.

【0020】つまり、SOI構造によれば下地のシリコン基板には素子が形成されないため、このシリコン基板には自由に電位を与えることができる。 [0020] That is, since the elements in the underlying silicon substrate according to the SOI structure is not formed, this silicon substrate can give a free potential.

【0021】この特徴を活かして、接地(あるいは他のDC電位でもよい)したシリコン基板自体をキャパシタのノードとすることより、従来のようにn +拡散層のレイアウトマージンを考慮する必要がなくなる。 [0021] Taking advantage of this feature, than to the ground (or other may be a DC potential) silicon substrate itself of the capacitor node, it is not necessary to consider the layout margin as in the prior art n + diffusion layer.

【0022】また、MOSトランジスタのチャネル形成領域自体が溝内の側壁部に形成されるために、平面的なトランジスタ領域のほとんどが削減される。 Further, a channel forming region itself of the MOS transistor is to be formed on the side wall of the groove, most planar transistor area is reduced.

【0023】このような効果によって、極めて高い集積度が実現される。 [0023] Such effect, a very high degree of integration is achieved.

【0024】(2)請求項2の本発明では、チャネル形成領域に連接してドレイン(ソース)領域が形成され、 [0024] (2) In the present invention of claim 2, the drain (source) region is connected to a channel formation region is formed,
さらにそのドレイン(ソース)と重なりを有して、自己整合的にキャパシタが構成される。 Further has an overlap and a drain (source), self-aligned manner capacitor is constituted.

【0025】したがって、従来のようなMOSトランジスタのドレインとアース配線とのコンタクトが不要であり、また、シリコン基板自体がアース配線の役目を果たすため、アース配線を独立して設ける必要がない。 [0025] Thus, the contact between the drain and the ground wiring as in the prior art MOS transistor is unnecessary, and since the silicon substrate itself serves as a ground wiring, it is not necessary to independently provide a ground wiring.

【0026】このような効果によって、極めて高い集積度が実現される。 [0026] Such effect, a very high degree of integration is achieved.

【0027】(3)請求項3の本発明では、トレンチを用いたSOI構造を利用して請求項1,2に記載の構造を形成する。 [0027] (3) in the present invention of claim 3, form a structure according to claim 1, 2 by using the SOI structure using a trench. したがって、上述のとおり、極めて高い集積度が達成される。 Therefore, as described above, a very high degree of integration is achieved.

【0028】すなわち、本発明では、トレンチキャパシタ間を極力短くし、コンタクト,配線等のデバイスの動作に直接影響を及ぼさない部分の領域をなくすることにより集積度を向上させるとともに、トランジスタ自身の領域をも削減することが可能である。 [0028] That is, in the present invention, the inter-trench capacitor as short as possible, contact, improves the integration density by eliminating the areas of operation directly affects not adversely portion of the device such as wiring, the transistor itself region it is possible to reduce also.

【0029】(4)請求項4の本発明では、シリコンの固相エピタキシャル成長(SPE)を用いて、請求項1 [0029] (4) In the present invention according to claim 4, using solid-phase epitaxial growth of silicon (SPE), claim 1
〜3(特に、請求項3)のSOI構造を実現する。 To 3 (in particular, claim 3) to realize the SOI structure.

【0030】シリコンの固相エピタキシャル成長(SP The solid-phase epitaxial growth of silicon (SP
E)に関しては、本願出願人が先に提案している方法(特願平6−193604号に開示されている技術)を利用できる。 With respect to E), the present applicant available methods previously proposed (technique disclosed in Japanese Patent Application No. 6-193604). ここで、SPEについて図14(a)〜 Here, SPE for FIG 14 (a) ~
(d)を用いてその概要を説明しておく。 Keep explaining the outline using a (d).

【0031】図14(a)に示されるようにシリコン単結晶基板1000上にSiO 2膜1100を形成し、次に、(b)に示すように、SiO 2膜の一部を開口してシリコン単結晶の一部を露出して、シード(種結晶)部1200a,1200bを形成する。 [0031] The SiO 2 film 1100 is formed on the silicon single crystal substrate 1000 as shown in FIG. 14 (a), then, (b), the open part of the SiO 2 film silicon and exposing a portion of the single crystal, the seed (seed crystal) portion 1200a, to form a 1200 b.

【0032】続いて(C)のように、アモルファスシリコン(α−Si)1210を堆積し、所定の温度(例えば600℃)で熱処理を施す。 [0032] Then as shown in (C), and depositing an amorphous silicon (α-Si) 1210, subjected to a heat treatment at a predetermined temperature (e.g. 600 ° C.).

【0033】すると、縦方向ならびに横方向に固相エピタキシャル成長がすすみ、種結晶部からアモルファスシリコンが単結晶化されていき、最終的にシリコン単結晶1300が得られる。 [0033] Then, the solid phase epitaxial growth proceeds in the vertical direction and horizontal direction, the amorphous silicon from the seed crystal part is gradually being single crystal, finally the silicon single crystal 1300 is obtained.

【0034】この場合、SPEによって最終的に得られる結晶は、下地の絶縁膜の影響をうけることが知られており、必ずしも単結晶とはならない。 [0034] In this case, the finally obtained crystalline by SPE, is known to affected by the underlying insulating film, not necessarily a single crystal. 例えば、下地絶縁膜がSi 34のときには、SPEによって得られる結晶は多結晶シリコンとなる。 For example, when the underlying insulating film is the Si 3 N 4, the crystal obtained by the SPE is polycrystalline silicon. 本発明では、このようなSP In the present invention, such SP
E技術を、トレンチSOI構造の形成に利用するものである。 The E technology is to utilize the formation of trench SOI structure.

【0035】つまり、シリコン基板に設けられた溝の内表面に絶縁層を形成した後、その絶縁層上にアモルファス層を堆積させ、熱処理によってシリコン基板の一部に設けられたシード部を起点としてSPEを生じせしめ、 [0035] That is, after forming an insulating layer on the inner surface of the groove provided in the silicon substrate, the depositing an amorphous layer on the insulating layer, starting from the seed portion provided on a part of the silicon substrate by heat treatment allowed to rise to SPE,
アモルファス層を単結晶層に変え、絶縁膜上に能動層を形成する。 Changing the amorphous layer in the single crystal layer, forming an active layer on the insulating film. この能動層をMOSトランジスタやキャパシタの形成領域として利用する。 Utilizing the active layer as a formation region of the MOS transistor and a capacitor.

【0036】本方法によれば、MOSトランジスタとキャパシタとを自己整合により形成でき、相互の位置関係のマージンを考慮することなく、高集積のICを高い信頼性で形成できる。 According to the present method, a MOS transistor and a capacitor can be formed by self-alignment, without considering the margin of mutual positional relationship can be formed with high reliability and high integration of the IC.

【0037】(5)請求項5の本発明では、請求項1〜 [0037] (5) In the present invention of claim 5, claim 1
3の構造に準ずる構造として、DRAMのメモリセルを構成するMOSトランジスタを平面的なSOI構造で形成し、一方、トレンチキャパシタを、MOSトランジスタのトレンチキャパシタに接続されるべき領域(ドレインまたはソース)の下部に、重なりをもって配置した構造とする。 A structure equivalent to the third structure, to form a MOS transistor constituting a memory cell of a DRAM in planar SOI structure, while a trench capacitor, to be connected to the trench capacitor of the MOS transistor region of the (drain or source) the bottom, and was arranged with overlapping structure.

【0038】これにより、トレンチキャパシタが単独で占有する領域がなく、また、シリコン基板自体をキャパシタの一極(ノード)として使用するため、集積度を向上できる。 [0038] Thus, there is no region where the trench capacitor occupies alone, in order to use the silicon substrate itself as one pole (node) of the capacitor, thereby improving the degree of integration.

【0039】つまり、トレンチキャパシタ間を最小ルールまで縮小することができ、またアース配線が不要になり、さらに本構造においてはキャパシタの内側電極のコンタクトが不要で、プロセスが簡便であることにより、 [0039] That is, it is possible to reduce the inter-trench capacitor to a minimum rule, also ground wiring is unnecessary, Further, in the present structure does not require the contact of the inner electrode of the capacitor, by the process is simple,
集積度を飛躍的に向上させたDRAMを低価格で作製することができる。 The DRAM with dramatically improved degree of integration can be manufactured at low cost.

【0040】(6)請求項6の本発明では、請求項4の方法と同様にSPE技術を利用して請求項5の構造を形成する。 [0040] (6) In the present invention of claim 6, form the structure of claim 5 by utilizing the same manner SPE techniques and methods of claim 4. したがって、MOSトランジスタとキャパシタとを自己整合により形成でき、相互の位置関係のマージンを考慮することなく、高集積のICを高い信頼性で形成できる。 Accordingly, a MOS transistor and a capacitor can be formed by self-alignment, without considering the margin of mutual positional relationship can be formed with high reliability and high integration of the IC.

【0041】 [0041]

【実施例】次に、本発明の実施例について図面を参照して説明する。 EXAMPLES will be described with reference to the accompanying drawings embodiments of the present invention. 図1は本発明の半導体記憶装置の一実施例の断面図である。 Figure 1 is a cross-sectional view of one embodiment of the semiconductor memory device of the present invention.

【0042】本実施例では、接地電位に接続されたシリコン単結晶基板100に溝部50が形成され、その溝部内はSiO 2膜110(イ)により覆われ、シリコン基板の主表面はSiO 2膜110(ア)により覆われている。 [0042] In this embodiment, the groove 50 is formed in the silicon single crystal substrate 100 connected to the ground potential, in that the groove is covered by a SiO 2 film 110 (a), the main surface of the silicon substrate is a SiO 2 film covered by 110 (a).

【0043】これらの絶縁膜上には、n +層120,チャネル形成領域130a,130b,n +層150が形成されて立体的なSOI構造が形成されている。 [0043] On these insulating films, n + layer 120, the channel formation region 130a, 130b, n + layer 150 is formed three-dimensional SOI structure is formed. そして、チャネル領域130a,130b上にはゲート絶縁膜140が形成され、溝の内部を充填してポリシリコンゲート電極160が形成されている。 The channel region 130a, a gate insulating film 140 is formed on 130b, the polysilicon gate electrode 160 are formed by filling the inside of the groove.

【0044】シリコン基板の表面上には層間絶縁膜17 [0044] layers on the surface of the silicon substrate insulating film 17
0が形成され、その上にAl電極180が配設されている。 0 is formed, Al electrodes 180 are disposed thereon. このAl電極180はコンタクトホールを介してn The Al electrode 180 through the contact holes n
+層150に接続されている。 + It is connected to the layer 150.

【0045】このような本構造によれば、図2において太い線で示されるように、溝の側壁に沿って設けられたチャネル形成領域をもつMOSトランジスタQと、溝底部において設けられ、一端が接地されたトレンチ容量C [0045] According to the present structure, as shown by bold lines in FIG. 2, the MOS transistor Q with the channel formation region provided along a side wall of the groove, provided in the groove bottom portion, one end trench capacitor C which is grounded
とが構築されている。 Door is built. すなわち、DRAMのメモリセルを構成するMOSトランジスタとキャパシタとがU字型立体SOI構造中に一体化されている。 That is, a MOS transistor and a capacitor constituting the memory cell of the DRAM is integrated into U-shaped three-dimensional SOI structure.

【0046】本実施例では、DRAMのメモリセルを構成するキャパシタ(C)が、MOSトランジスタのキャパシタに接続されるべきn +領域120の下部に配置されているため、キャパシタを配置するための面積を別途必要としない。 [0046] In this embodiment, since the capacitor constituting the memory cell of DRAM (C) is arranged in the lower part of the n + region 120 to be connected to the capacitor of the MOS transistor, the area for arranging a capacitor and not separately required.

【0047】また、キャパシタの一極(第1のノード) Further, one pole of the capacitor (the first node)
は、MOSトランジスタのキャパシタに接続されるべきn +領域120と接続され、一方、Si基板100自体をキャパシタの他極(第2のノード)とするため、キャパシタ間を最小ルールまで縮小することができ、またアース配線およびキャパシタの電極コンタクトが不要である。 It is connected to the n + region 120 to be connected to the capacitor of the MOS transistors, whereas, for the other pole of the Si substrate 100 itself capacitor (second node), is possible to reduce the inter-capacitor to the minimum rules It can, also electrode contact ground wiring and a capacitor is not required.

【0048】また、DRAMのメモリセルを構成するM [0048] In addition, M constituting a memory cell of DRAM
OSトランジスタをU字型立体SOI構造の側壁部に形成するため、トランジスタの面積は非常に微小なものでよくなる。 To form the OS transistor on the side wall of the U-shaped three-dimensional SOI structure, the area of ​​the transistor is better than extremely small.

【0049】さらにU字型立体SOI構造はSPE技術等エピタキシャル技術をベースにしたSOI構造形成技術により作製できるため(後述)、簡便なプロセスで集積度を飛躍的に向上させることができる。 [0049] can be further U-shaped three-dimensional SOI structure dramatically improve the degree of integration in (described later), simple process because it produced by SOI structure formation technology based on SPE techniques like epitaxial technique.

【0050】次に本実施例の製造方法の一例を図3〜図6を参照して説明する。 [0050] Next will be described an example of a manufacturing method of this embodiment with reference to FIGS.

【0051】まず、図3に示すように、Si単結晶基板100に熱酸化等のプロセスによりSiO 2膜110 [0051] First, as shown in FIG. 3, SiO 2 film 110 by a process such as thermal oxidation Si single crystal substrate 100
(ア)を成膜し、次に、RIE(リアクティブイオンエッチング)等を用いてシリコン基板100内にトレンチ(溝)50を形成する。 (A) forming a, then, to form a trench (groove) 50 in the silicon substrate 100 by using a RIE (reactive ion etching) or the like.

【0052】次に図4に示すように、トレンチ50の内部に、熱酸化等のプロセスにより、SiO 2膜110 [0052] Next, as shown in FIG. 4, in the trench 50, the process of thermal oxidation or the like, SiO 2 film 110
(イ)を成膜する。 A (b) is formed.

【0053】次に、ドープドアモルファスSi(α−S Next, doped amorphous Si (α-S
i)300を成膜し、続いて、RIE等を行いトレンチ底部にのみアモルファスドープドSiを残す。 i) 300 is deposited, followed by leaving the amorphous doped Si only in the trench bottom perform RIE or the like.

【0054】続いてSiO 2膜の一部をフォトリソグラフィーとRIE等により除去して、開口(シード)部3 [0054] Then a part of the SiO 2 film is removed by photolithography and RIE or the like, openings (seed) 3
10を形成する。 10 to form a.

【0055】次に、図5に示すように、アモルファスS Next, as shown in FIG. 5, amorphous S
i(α−Si)400を成膜し、全面のエッチングによって平坦化した後、SPE(Si固相結晶成長)技術により開口(シード)部310を起点として固相エピタキシャル成長を生じせしめ、溝底部にn +単結晶層120 i (alpha-Si) 400 is deposited, after flattened by etching the entire surface, SPE (Si solid-phase crystal growth) caused to rise to solid-phase epitaxial growth starting from the opening (seed) 310 by a technique, the groove bottom portion n + single crystal layer 120
を、側壁部に沿って単結晶層130を形成する。 And forming a single crystal layer 130 along the side wall portion. これによって、U字型立体SOI構造が形成される。 Thus, U-shaped three-dimensional SOI structure is formed. これにより、MOSトランジスタとその下部に配置されているキャパシタの電極とは自己整合的に形成され、別途接続する必要がない。 Accordingly, MOS transistors and a capacitor electrode that is arranged in the lower are formed in a self-aligned manner, it is not necessary to separately connect.

【0056】なお、図5において形成するアモルファスシリコン層は、ノンドープ,ドープされたもののいずれでも使用できる。 [0056] Incidentally, the amorphous silicon layer to form in Figure 5, a non-doped, any of those doped can be used. ノンドープのものを使用した場合には、チャネル領域における不純物濃度を調整するために、後の工程で不純物を導入する必要がある。 When using those non-doped, in order to adjust the impurity concentration in the channel region, it is necessary to introduce the impurity in a later step.

【0057】この後、素子分離を行うため単結晶成長させたSi膜の不要な部分をRIE等により除去し、Si [0057] removed Thereafter, unnecessary portions of the Si film formed by a single crystal growth for performing element isolation by RIE or the like, Si
2膜を成膜し不要なSiO 2膜部分をRIE等により除去することにより、図4の工程で形成されたSi基板が露出した部分(シード)部310と素子分離領域をSi O 2 film was deposited unnecessary SiO 2 film portion is removed by RIE or the like, is Si substrate formed in the step of FIG. 4 the exposed portions (seed) 310 and the device isolation region Si
2膜で埋め込む。 Filled with O 2 film. 続いて、ワード配線を形成するための溝を形成するために、配線部分にあたるSiO 2膜をRIE等により除去し、SiO 2膜に溝を形成する。 Subsequently, in order to form a groove for forming the word lines, the SiO 2 film corresponding to the wiring portion is removed by RIE or the like to form grooves on the SiO 2 film. この状態が図5の一番下の図に示される状態である。 This state is shown in the bottom drawing of FIG.

【0058】次に、図6に示すように、ゲート酸化膜1 Next, as shown in FIG. 6, the gate oxide film 1
40を熱酸化等のプロセスにより成膜し、続いてゲート電極となるPoly−Si膜をCVD等のプロセスにより成膜しフォトリソグラフィーとRIE等により加工し、ゲートPoly−Si電極160(および、これをつなぐ配線)を形成する。 40 is formed by a process such as thermal oxidation, followed by processing by the formed photolithography and RIE or the like by a process such as CVD the Poly-Si film serving as a gate electrode, a gate Poly-Si electrode 160 (and which to form a wiring) connecting the.

【0059】その後、ゲート電極とこれをつなぐ配線と、ソース領域となるべき高濃度領域150をイオン注入にて形成する。 [0059] Then, a gate electrode and a wiring connecting them, the high concentration region 150 to be the source region is formed by ion implantation. 最後に、層間絶縁膜(例えばBPSG Finally, an interlayer insulating film (e.g. BPSG
等)170と、Al電極180を形成し、デバイスができあがる(図6)。 And etc.) 170, to form an Al electrode 180, the device is completed (FIG. 6).

【0060】次に、本発明の他の実施例について図7を用いて説明する。 Next, another embodiment of the present invention will be described with reference to FIG. 本実施例は、図1の実施例に準ずる例であり、DRAMのメモリセルを構成するMOSトランジスタを平面的なSOI構造で構築し、一方、DRAM This embodiment is an example equivalent to the embodiment of FIG. 1, to build a MOS transistor constituting a memory cell of a DRAM in planar SOI structure, whereas, DRAM
のメモリセルを構成するトレンチキャパシタ(C)を、 Trench capacitor constituting the memory cell (C),
MOSトランジスタの、キャパシタに接続されるべきn Of the MOS transistor, to be connected to the capacitor n
+領域(ドレイン(ソース)領域)420の直下に配置したものである。 + Regions are those directly under the (drain (source) region) 420.

【0061】トレンチキャパシタは、シリコン基板10 [0061] trench capacitor, the silicon substrate 10
0に形成された溝部50の内表面に絶縁膜110(イ) 0 insulated formed groove 50 the inner surface of the membrane 110 (a)
を形成し、その溝部50をポリシリコン層430で埋め込むことによって形成されている。 It is formed and is formed by embedding the groove portion 50 in the polysilicon layer 430.

【0062】本実施例では、MOSトランジスタの平面的な占有面積は削減できないものの、キャパシタがn + [0062] In this embodiment, although the planar area occupied by the MOS transistor can not be reduced, the capacitor is n +
領域(ドレイン(ソース)領域)420と重なりをもって、その直下に配置されているため、キャパシタを単独の占有面積がなく、集積度を高めることができる。 With overlap a region (drain (source) region) 420, since it is located immediately below, there is no area occupied by the single capacitor, it is possible to increase the degree of integration.

【0063】また、前掲の実施例と同様にSi基板10 [0063] Also, Si substrate 10 similarly to the supra Example
0自体をキャパシタの外側の電極として共通電位(接地電位)に接続しているため、従来のように外側電極同士の接触を防止するためにマージンを設ける必要がなく、 Since you are connected to a common potential (ground potential) to 0 itself as the outer electrode of the capacitor, it is not necessary to provide a margin in order to prevent a conventional manner the contact between the outer electrode,
したがって、キャパシタ間を最小ルールまだ縮小することができる。 Therefore, it is possible to minimize the rules still shrinking between capacitors.

【0064】また、アース配線およびキャパシタの内側電極のコンタクトが不要であることにより、集積度を飛躍的に向上させることができる。 [0064] Further, by the contact of the ground wiring and the capacitor of the inner electrode it is not necessary, it is possible to greatly improve the degree of integration.

【0065】次に、本実施例の製造方法の一例を図8〜 Next, 8 to an example of the manufacturing method of this embodiment
図11を用いて説明する。 It will be described with reference to FIG. 11.

【0066】まず、図8に示すように、Si単結晶基板100に熱酸化等のプロセスによりSiO 2膜110 [0066] First, as shown in FIG. 8, SiO 2 film 110 by a process such as thermal oxidation Si single crystal substrate 100
(ア)を成膜し、続いて、RIE等によりトレンチ(溝部)50を形成する。 (A) was formed, followed by forming a trench (groove) 50 by RIE or the like.

【0067】次に図9に示すように、溝部50の内表面にSi 34膜110(イ)を成膜し、このSi 34膜の一部をフォトリソグラフィーとRIE等により削除する。 [0067] Next, as shown in FIG. 9, a groove 50 the Si 3 N 4 film 110 on the inner surface of the (b) is formed and to remove a part of the the Si 3 N 4 film by photolithography and RIE, etc. .

【0068】そして、SiO 2膜110(ア)の一部をフォトリソグラフィーとRIE等により除去して、開口(シード)部500を形成する(図9の下側の図)。 [0068] Then, a portion of the SiO 2 film 110 (a) is removed by photolithography and RIE or the like to form an opening (seed) 500 (lower side in FIG. 9).

【0069】次に、図10に示すように、SPE(Si Next, as shown in FIG. 10, SPE (Si
固相結晶成長)技術等によりSiO 2膜上およびSi 3 SiO 2 film by solid phase crystal growth) technique or the like and Si 3 N
4膜上に同時にSi膜を単結晶成長させる。 It is a single crystal growth of the Si film simultaneously 4 film.

【0070】この時、Si 34膜上(トレンチキャパシタ内部)には、下地絶縁膜の影響を受けて多結晶Si膜430が成長する。 [0070] In this case, the the Si 3 N 4 film on the (trench capacitor), a polycrystalline Si film 430 under the influence of the underlying insulating film is grown. また、SiO 2膜上にはシリコン単結晶層440が成長する。 Further, on the SiO 2 film single crystal silicon layer 440 is grown.

【0071】この後、素子分離のため多結晶成長させたSi膜をRIE等により除去して素子分離用開口510 [0071] Thereafter, openings for the Si film formed by polycrystalline growth is removed by RIE or the like isolation for element isolation 510
を形成し、次に、SiO 2膜を成膜し、不要なSiO 2膜部分をRIE等により除去するこにより図9の工程で形成されたSi基板が露出した部分(シード部)500をSiO 2膜で埋め込む。 Is formed and then a SiO 2 film, an unnecessary SiO 2 film portion was exposed Si substrate formed in the step of FIG. 9 by this is removed by RIE or the like parts (seed portion) 500 SiO filled with 2 film.

【0072】次に、図11に示すように、ゲート絶縁膜(SiO 2膜)140を熱酸化等のプロセスにより成膜し、続いて、ゲート電極となるPoly−Si膜をCV Next, as shown in FIG. 11, a gate insulating film (SiO 2 film) 140 is deposited by a process such as thermal oxidation, followed by a Poly-Si film serving as a gate electrode CV
D等のプロセスにより成膜しフォトリソグラフィーとR It is deposited by a process such as D photolithography and R
IE等により加工し、ゲートPoly−Si電極160 Processed by IE, etc., the gate Poly-Si electrode 160
を形成する。 To form.

【0073】その後、ソース/ドレイン領域となる高濃度領域420をイオン注入により形成し、層間絶縁膜(例えばBPSG等)170と、Al電極180を形成し、デバイスが完成する。 [0073] Then, the high concentration region 420 to be the source / drain regions formed by ion implantation, and an interlayer insulating film (e.g., BPSG, etc.) 170, to form an Al electrode 180, to complete the device.

【0074】以上、本発明を実施例を用いて説明したが、本発明はこれに限定されるものではなく、種々応用、変形可能である。 [0074] Although the present invention has been described with reference to examples, the present invention is not limited thereto, various applications, it is deformable.

【0075】例えば、第1の実施例では、溝部の側壁にMOSトランジスタを形成したが、発想を転換して、3 [0075] For example, in the first embodiment has formed the MOS transistors on the side wall of the groove, and turning the idea, 3
次元デバイスの壁の部分にMOSトランジスタを形成してもよい。 MOS transistors may be formed in the wall portion of the dimension devices. つまり、請求項1,2の本発明の考え方は、 In other words, the concept of the present invention of claim 1 and 2,
立体的SOI構造中にMOSトランジスタやキャパシタを一体化して集積するということである。 Is that integrating by integrating MOS transistors and capacitors in a three-dimensional SOI structure.

【0076】また、上述の立体的なSOI構造の形成のために、上述の実施例ではSPE(固相エピタキシャル成長)を利用したが、アモルファスを結晶化させる手法として、レーザ照射やX線の照射等の手法も使用できる。 [0076] Further, for the formation of three-dimensional SOI structure described above, in the above embodiment using SPE (solid phase epitaxial growth), as a method of crystallizing amorphous, irradiation, or the like of the laser irradiation and X-ray It can also be used in the technique.

【0077】つまり、SOIに関するプロセス技術を応用して3次元的なDRAMセルを構築するということである。 [0077] That is that constructing a three-dimensional DRAM cell by applying a process technology relating SOI.

【0078】 [0078]

【発明の効果】以上説明したように本発明によれば、以下の効果が得られる。 According to the present invention as described in the foregoing, the following effects are obtained.

【0079】(1)請求項1の本発明では、立体的なS [0079] (1) In the present invention of claim 1, steric S
OI構造の採用により、接地(あるいは他のDC電位でもよい)したシリコン基板自体をキャパシタのノードとすることより、従来のようにn +拡散層のレイアウトマージンを考慮する必要がなくなる。 Adoption of OI structure than to a ground (or other may be a DC potential) silicon substrate itself of the capacitor node, it is not necessary to consider the layout margin as in the prior art n + diffusion layer. また、MOSトランジスタのチャネル形成領域自体が溝内の側壁部に形成されるために、平面的なトランジスタ領域のほとんどが削減される。 Further, a channel forming region itself of the MOS transistor is to be formed on the side wall of the groove, most planar transistor area is reduced. このような効果によって、極めて高い集積度が実現される。 Such effects, a very high degree of integration is achieved.

【0080】(2)請求項2の本発明では、チャネル形成領域に連接してドレイン(ソース)領域が形成され、 [0080] (2) In the present invention of claim 2, the drain (source) region is connected to a channel formation region is formed,
さらにそのドレイン(ソース)と重なりを有して、自己整合的にキャパシタが構成される。 Further has an overlap and a drain (source), self-aligned manner capacitor is constituted. したがって、従来のようなMOSトランジスタのドレインとアース配線とのコンタクトが不要であり、また、シリコン基板自体がアース配線の役目を果たすため、アース配線を独立して設ける必要がない。 Therefore, a contact between the drain and the ground wiring as in the prior art MOS transistors unnecessary, because the silicon substrate itself serves as a ground wiring, it is not necessary to independently provide a ground wiring. このような効果によって、極めて高い集積度が実現される。 Such effects, a very high degree of integration is achieved.

【0081】(3)請求項3の本発明では、トレンチを用いたSOI構造を利用して請求項1,2に記載の構造を形成する。 [0081] (3) in the present invention of claim 3, form a structure according to claim 1, 2 by using the SOI structure using a trench. したがって、上述のとおり、極めて高い集積度が達成される。 Therefore, as described above, a very high degree of integration is achieved. すなわち、本発明では、トレンチキャパシタ間を極力短くし、コンタクト,配線等のデバイスの動作に直接影響を及ぼさない部分の領域をなくすることにより集積度を向上させるとともに、トランジスタ自身の領域をも削減することが可能である。 That is, reduction in the present invention, the inter-trench capacitor as short as possible, contact, improves the integration density by eliminating the areas of operation directly affects not adversely portion of the device such as wiring, also the regions of the transistor itself it is possible to.

【0082】(4)請求項4の本発明では、シリコンの固相エピタキシャル成長(SPE)を用いて、請求項1 [0082] (4) In the present invention according to claim 4, using solid-phase epitaxial growth of silicon (SPE), claim 1
〜3(特に、請求項3)のSOI構造を実現する。 To 3 (in particular, claim 3) to realize the SOI structure. 本方法によれば、MOSトランジスタとキャパシタとを自己整合により形成でき、相互の位置関係のマージンを考慮することなく、高集積のICを高い信頼性で形成できる。 According to this method, a MOS transistor and a capacitor can be formed by self-alignment, without considering the margin of mutual positional relationship can be formed with high reliability and high integration of the IC.

【0083】(5)請求項5の本発明では、請求項1〜 [0083] (5) In the present invention of claim 5, claim 1
3の構造に準ずる構造として、DRAMのメモリセルを構成するMOSトランジスタを平面的なSOI構造で形成し、一方、トレンチキャパシタを、MOSトランジスタのトレンチキャパシタに接続されるべき領域(ドレインまたはソース)の下部に、重なりをもって配置した構造とする。 A structure equivalent to the third structure, to form a MOS transistor constituting a memory cell of a DRAM in planar SOI structure, while a trench capacitor, to be connected to the trench capacitor of the MOS transistor region of the (drain or source) the bottom, and was arranged with overlapping structure. これにより、トレンチキャパシタが単独で占有する領域がなく、また、シリコン基板自体をキャパシタの一極(ノード)として使用するため、集積度を向上できる。 This eliminates the area where the trench capacitor occupies alone, in order to use the silicon substrate itself as one pole (node) of the capacitor, thereby improving the degree of integration.

【0084】(6)請求項6の本発明では、請求項4の方法と同様にSPE技術を利用して請求項5の構造を形成する。 [0084] (6) In the present invention of claim 6, form the structure of claim 5 by utilizing the same manner SPE techniques and methods of claim 4. したがって、MOSトランジスタとキャパシタとを自己整合により形成でき、相互の位置関係のマージンを考慮することなく、高集積のICを高い信頼性で形成できる。 Accordingly, a MOS transistor and a capacitor can be formed by self-alignment, without considering the margin of mutual positional relationship can be formed with high reliability and high integration of the IC.

【0085】 [0085]

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の半導体記憶装置の一実施例(DRA An embodiment of a semiconductor memory device of the present invention; FIG (DRA
M)の構成を示す断面図である。 It is a cross-sectional view showing the structure of M).

【図2】図1の実施例の要部の拡大断面図である。 2 is an enlarged sectional view of a main part of the embodiment of FIG.

【図3】図1の実施例の構造を製造するための第1の工程を示す図(上側が断面図,下側が平面図)である。 3 is a diagram showing a first process for manufacturing the structure of the embodiment of FIG. 1 (upper cross-sectional view, the lower side plan view).

【図4】図1の実施例の構造を製造するための第2の工程を示す図(上側が断面図,下側が平面図)である。 It is FIG. 4 shows a second process for manufacturing the structure of the embodiment of FIG. 1 (upper cross-sectional view, the lower side plan view).

【図5】図1の実施例の構造を製造するための第3, [5] Figure 1 embodiment the third for manufacturing the structure of,
4,5の工程を示す図(右側が断面図,左側が平面図) It shows a 4,5 step (right side cross-sectional view, the left side plan view)
である。 It is.

【図6】図1の実施例の構造を製造するための第6の工程を示す図(上側が断面図,下側が平面図)である。 6 is a diagram showing a sixth process for manufacturing the structure of the embodiment of FIG. 1 (upper cross-sectional view, the lower side plan view).

【図7】本発明の半導体記憶装置の他の実施例の構成を示す断面図である。 7 is a sectional view showing the arrangement of another embodiment of the semiconductor memory device of the present invention.

【図8】図7の実施例の構造を製造するための第1の工程を示す図(上側が断面図,下側が平面図)である。 8 is a diagram showing a first process for manufacturing the structure of the embodiment of FIG. 7 (upper cross-sectional view, the lower side plan view).

【図9】図7の実施例の構造を製造するための第2の工程を示す図(上側が断面図,下側が平面図)である。 9 is a diagram showing a second process for manufacturing the structure of the embodiment of FIG. 7 (upper cross-sectional view, the lower side plan view).

【図10】図7の実施例の構造を製造するための第3の工程を示す図(上側が断面図,下側が平面図)である。 FIG. 10 shows a third process for manufacturing the structure of the embodiment of FIG. 7 (upper cross-sectional view, the lower side plan view) is.

【図11】図7の実施例の構造を製造するための第4の工程を示す図(上側が断面図,下側が平面図)である。 11 is a diagram showing a fourth process for manufacturing the structure of the embodiment of FIG. 7 (upper cross-sectional view, the lower side plan view).

【図12】従来例の構成を示す断面図である。 12 is a sectional view showing a conventional configuration.

【図13】DRAMの一般的なセル構成を示す図である。 13 is a diagram showing a typical cell structure of the DRAM.

【図14】(a)〜(d)はそれぞれ、固相エピタキシャル成長(SPE)の概要を説明するための各工程毎の断面図である。 [14] (a) ~ (d) are cross-sectional views of respective steps for explaining the outline of the solid phase epitaxial growth (SPE).

【符号の説明】 DESCRIPTION OF SYMBOLS

100 シリコン単結晶基板 110(ア) シリコン基板の主表面における酸化膜 110(イ) シリコン基板の溝部における酸化膜 120 キャパシタの一極ならびにMOSトランジスタのドレイン(ソース)を構成するトレンチ底部のn +層 130a,130b チャネル形成領域 140 ゲート酸化膜 150 MOSトランジスタのソース(ドレイン)を構成するn +層 160 ポリシリコンゲート 170 層間絶縁膜 180 Al電極 190 シード部の埋め込み用絶縁層 200 SOI基板 100 silicon single crystal substrate 110 (A) n + layer of the trench bottom which constitutes the drain (source) of the pole as well as MOS transistors of the oxide film 120 capacitors in the groove of the oxide film 110 (a) a silicon substrate in the main surface of the silicon substrate 130a, 130b channel formation region 140 a gate oxide film 0.99 MOS transistor source embedded insulating layer 200 SOI substrate of the n + layer 160 polysilicon gate 170 interlayer insulating film 180 Al electrode 190 seed portion constituting the (drain)

───────────────────────────────────────────────────── フロントページの続き (72)発明者 船橋 博文 愛知県愛知郡長久手町大字長湫字横道41番 地の1 株式会社豊田中央研究所内 (72)発明者 杉山 進 愛知県愛知郡長久手町大字長湫字横道41番 地の1 株式会社豊田中央研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hirofumi Funabashi Aichi Prefecture Aichi-gun Nagakute Oaza Nagakute-shaped side street No. 41 land of 1 Co., Ltd. Toyota central Research Institute in (72) inventor Susumu Sugiyama, Aichi Prefecture Aichi-gun Nagakute Oaza Nagakute shaped side street No. 41 areas of 1 Co., Ltd. Toyota central Research Institute in

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、 シリコン基板の一部に、立体的なSOI(Silico 1. A semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the silicon substrate, three-dimensional SOI (Silico
    n On Insulator)構造が形成され、 この立体的なSOI構造中に、前記キャパシタおよび前記絶縁ゲート型電界効果トランジスタのチャネル形成領域が一体化されて形成されており、 前記絶縁ゲート型電界効果トランジスタのチャネル形成領域が、前記立体的なSOI構造における側壁部に形成されてなることを特徴とする半導体記憶装置。 n On Insulator) structure is formed, in the three-dimensional SOI structure, wherein are formed integrally channel formation region of the capacitor and the insulated gate field effect transistor, the insulated gate field effect transistor channel formation region, a semiconductor memory device characterized by comprising formed on the side wall of the three-dimensional SOI structure.
  2. 【請求項2】 絶縁ゲート型電界効果トランジスタのドレイン(またはソース)領域が前記チャネル形成領域に連接して形成され、さらに、そのドレイン(またはソース)領域と重なりを有してキャパシタが構成されてなることを特徴とする請求項1記載の半導体記憶装置。 2. A drain (or source) regions of an insulated gate field effect transistor is formed by connecting the channel formation region, further, the drain (or source) is configured the capacitor has an overlap with the region the semiconductor memory device according to claim 1, characterized in that.
  3. 【請求項3】 絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、 シリコン基板の一部に、立体的なSOI(Silico 3. A semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the silicon substrate, three-dimensional SOI (Silico
    n On Insulator)構造が形成され、この立体的なSOI構造は、前記シリコン基板の一部に、そのシリコン基板の表面に対して垂直な側壁をもつ溝部を設け、この溝部の内表面に絶縁層を設けることによって形成されており、 前記溝部には、前記シリコン基板の表面に対して垂直な側壁に沿って設けられた第1の領域と、溝部の底部において設けられた前記第1の領域に連接する第2の領域と、前記第1の領域の表面を覆って設けられたゲート絶縁膜と、このゲート絶縁膜に接して形成されたゲート電極層とが形成されており、 前記第1の領域が前記絶縁ゲート型電界効果トランジスタのチャネル形成領域を構成し、 前記第2の領域の、前記第1の領域と接続された部分が前記絶縁ゲート型電界効果トランジスタのドレイン( n On Insulator) structure is formed, the three-dimensional SOI structure, a portion of the silicon substrate, a groove having a vertical side wall against the surface of the silicon substrate is provided, an insulating layer on the inner surface of the groove is formed by providing, wherein the groove, a first region provided along a vertical side walls to the surface of the silicon substrate, the first region provided at the bottom of the groove a second region which connects the first region a gate insulating film provided over the surface of, and a gate insulating film on the gate electrode layer formed in contact is formed, the first region is a channel formation region of the insulated gate field effect transistor, said second region, said first region and connected portions said insulated gate field effect transistor of the drain ( たはソース)を構成し、 また、前記シリコン基板は所定電位に接続され、これによって、そのシリコン基板を第1のノードとし、前記溝部における第2の領域を第2のノードとし、前記シリコン基板と前記第2の領域との間に介在する前記絶縁層を誘電体層とするトレンチキャパシタが構成されてなることを特徴とする半導体記憶装置。 Other constitutes the source), also the silicon substrate is connected to a predetermined potential, thereby, to the silicon substrate and the first node, a second region in the groove as the second node, the silicon substrate the semiconductor memory device according to claim trench capacitor the insulating layer is a dielectric layer interposed between said second region to become configured as.
  4. 【請求項4】 絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置の製造方法であって、 表面が絶縁膜によって覆われたシリコン基板の一部に、 4. A method of manufacturing a semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the surface of the silicon substrate covered by an insulating film,
    そのシリコン基板の表面に対して実質的に垂直な側壁をもつ溝部を形成し、その溝部の内表面に絶縁層を形成する工程と、 その溝部の底部に、不純物がドープされた第1のアモルファスシリコン層を形成する工程と、 前記シリコン基板の表面を覆う前記絶縁膜の一部に開口部を設けて、前記シリコン基板の表面の一部が露出したシード領域を形成する工程と、 そのシード領域を覆い、かつ、前記溝部の前記シリコン基板の表面に対して垂直な側壁に沿って延在して前記第1のアモルファスシリコン層に接続する第2のアモルファスシリコン層を形成する工程と、 熱処理を施すことにより、前記第2および第1のアモルファスシリコン層において前記シード領域を起点とする固相エピタキシャル成長(Solid Phase E A step of forming a groove having a substantially vertical side walls, an insulating layer on the inner surface of the groove to the surface of the silicon substrate, the bottom of the groove portion, a first amorphous doped with an impurity forming a silicon layer, an opening is provided in a part of the insulating film covering the surface of said silicon substrate, forming a seed region partially exposed on the surface of the silicon substrate, the seed region It covers, and a step of forming a second amorphous silicon layer connected to the first amorphous silicon layer extends along the vertical sidewalls to the surface of the silicon substrate of the groove, the heat treatment by applying the second and first said seed region solid phase epitaxial growth which starts in the amorphous silicon layer (solid phase E
    pitaxy;SPE)を生じせしめて、単結晶シリコン層を得る工程と、 その単結晶シリコン層の表面にゲート絶縁膜を形成し、 pitaxy; SPE) to be allowed to occur, a step of obtaining a single crystal silicon layer, a gate insulating film on the surface of the monocrystalline silicon layer,
    このゲート絶縁膜上にゲート電極層を形成し、これによって、前記単結晶シリコン層の、前記シリコン基板の表面に対して垂直な側壁に沿った部分をチャネル形成領域とする絶縁ゲート型電界効果トランジスタを得る工程と、 前記シリコン基板を所定電位に接続し、そのシリコン基板を第1のノードとし、前記溝部の前記単結晶シリコン層の底部の部分を第2のノードとするキャパシタを構成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Forming a gate electrode layer on the gate insulating film, whereby the single crystal silicon layer, an insulated gate field effect transistor to the channel forming region portion along the vertical sidewalls to the surface of the silicon substrate obtaining a, the silicon substrate is connected to a predetermined potential, the steps of constituting a capacitor with the silicon substrate and the first node, the bottom portion of the groove the single crystal silicon layer of the second node the method of manufacturing a semiconductor memory device characterized by having a.
  5. 【請求項5】 絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置であって、 シリコン基板の表面を覆う絶縁膜上に前記絶縁ゲート型電界効果トランジスタが形成され、かつ、前記絶縁ゲート型電界効果トランジスタのドレイン(またはソース) 5. A semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and a capacitor, wherein the insulated gate field effect transistor is formed on an insulating film covering the surface of the silicon substrate, and the insulated gate field effect transistor of the drain (or source)
    と重なりを有する形態でそのドレイン(ソース)の下にトレンチ構造の前記キャパシタが構成されてなり、 そのトレンチ構造のキャパシタは、所定電位に接続された前記シリコン基板を第1のノードとし、前記シリコン基板に設けられた溝の内表面に形成された絶縁層を誘電体とし、前記溝の内表面に形成された絶縁層に接して溝の内部に充填され、前記絶縁ゲート型電界効果トランジスタのドレイン(またはソース)に接続された導体層を第2のノードとして構成されていることを特徴とする半導体記憶装置。 Its drain becomes configured that the capacitor of the trench structure is presented below (source), the capacitor of the trench structure, and the silicon substrate which is connected to a predetermined potential to the first node, the silicon in a form with an overlap and an insulating layer formed on the inner surface of the groove provided on the substrate as a dielectric, the filled inside the inner surface of which is formed in contact with the insulating layer groove of the groove, the drain of the insulated gate field effect transistor (or source) the semiconductor memory device characterized by being configured the connected conductor layer as a second node.
  6. 【請求項6】 絶縁ゲート型電界効果トランジスタとキャパシタとでメモリセルが構成される半導体記憶装置の製造方法であって、 表面が絶縁膜によって覆われたシリコン基板の一部に、 6. A method of manufacturing a semiconductor memory device the memory cell is constituted by an insulated gate field effect transistor and the capacitor, a portion of the surface of the silicon substrate covered by an insulating film,
    そのシリコン基板の表面に対して実質的に垂直な側壁をもつ溝部を形成し、その溝部の内表面に絶縁層を形成する工程と、 前記シリコン基板の表面を覆う前記絶縁膜の一部に開口部を設けて、前記シリコン基板の表面の一部が露出したシード領域を形成する工程と、 そのシード領域を覆い、かつ前記溝部を充填するアモルファスシリコン層を形成する工程と、 熱処理を施すことによって、前記アモルファスシリコン層において前記シード領域を起点とする固相エピタキシャル成長(Solid Phase Epitaxy; Forming a groove having substantially vertical sidewalls to the surface of the silicon substrate, forming an insulating layer on the inner surface of the groove portion, an opening in a portion of the insulating film covering the surface of the silicon substrate provided part, forming a seed region partially exposed on the surface of the silicon substrate, a step of the cover the seed region, and an amorphous silicon layer to fill said groove, by a heat treatment , wherein the amorphous silicon layer seed region solid-phase epitaxial growth which starts (solid phase epitaxy;
    SPE)を生じせしめ、結晶性を有するシリコン層を得る工程と、 前記シリコン基板の表面において形成された前記結晶性を有するシリコン層内に選択的に不純物を導入し、前記溝に充填された前記結晶性を有するシリコン層に重なりを有する形態でドレイン(またはソース)領域を形成する工程と、 前記シリコン基板を所定電位に接続し、そのシリコン基板を第1のノードとし、前記溝部に充填された結晶性を有するシリコン層を第2のノードとするキャパシタを構成する工程とを有することを特徴とする半導体記憶装置の製造方法。 Allowed produced SPE), obtaining a silicon layer having a crystallinity, selectively introducing an impurity into the silicon layer having a crystallinity which are formed on the surface of the silicon substrate, which is filled in the groove wherein and forming a drain (or source) region in a form with an overlap in the silicon layer having crystallinity, the silicon substrate is connected to a predetermined potential, and the silicon substrate and the first node, filled in the groove method of manufacturing a semiconductor memory device characterized by a step of a capacitor for the silicon layer having a crystallinity and a second node.
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