JPH08256084A - Rake receiving device - Google Patents

Rake receiving device

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JPH08256084A
JPH08256084A JP5857195A JP5857195A JPH08256084A JP H08256084 A JPH08256084 A JP H08256084A JP 5857195 A JP5857195 A JP 5857195A JP 5857195 A JP5857195 A JP 5857195A JP H08256084 A JPH08256084 A JP H08256084A
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JP
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Patent type
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pn
circuit
signal
pattern
phase
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Withdrawn
Application number
JP5857195A
Other languages
Japanese (ja)
Inventor
Norio Kubo
Satoshi Nakamura
中村  聡
徳郎 久保
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PURPOSE: To improve the reception characteristics of the RAKE receiver in a communication system using a spread spectrum system.
CONSTITUTION: This device is provided with a correlator 4 for starting outputting the correlative values of a received signal and a PN pattern from the largest value, PN load signal control circuit 5 for selectively outputting any one of PN load signals LD1 to LD3 according to this correlative value so that the phase difference of the last time and this time can be made minimum, phase locked loop circuit provided with PN generators 6 to 8, inverse spread circuits 11 to 12 and delay lock loop circuits 15 to 17 for adding PN load signals LD1' to LD3' selectively outputted by the PN load signal control circuit 5, demodulation parts 18 to 20 for demodulating the received signals according to PN patterns PN1 to PN3, delay correction circuits 21 to 23 to be controlled by a delay difference detection circuit 9, normalizing circuit 14 for normalizing the correlative value from a correlative value detection circuit 10, multiplier circuits 24 to 26 for multiplying the normalized correlative value as a weight coefficient, and adder circuit 27.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、スペクトラム拡散通信方式に於けるRAKE受信装置に関する。 The present invention relates to relates in RAKE receiving apparatus spread spectrum communication system. スペクトラム拡散通信方式を適用した自動車電話や携帯電話等の移動通信システムが知られている。 Automobile telephones and mobile communication systems such as a cellular phone to which the spread spectrum communication system is known. 特に、直接拡散方式(D In particular, the direct spread system (D
S;Direct Sequence )のように広帯域の通信方式では、マルチパスの伝搬遅延時間の差異による周波数選択性フェージングを考慮する必要がある。 S; The broadband communication system as Direct Sequence), it is necessary to consider the frequency selective fading due to differences in the propagation delay time of multipath. その為に、マルチパスを時間的に分離し、それぞれのパスを介した受信信号を拡散復調して再合成するRAKE受信装置が提案された。 Therefore, the multipath separated in time, has been proposed RAKE receiver recombines diffuses demodulates the received signal through the respective paths. このようなRAKE受信装置の特性改善が要望されている。 Improvement of such a RAKE receiver is demanded.

【0002】 [0002]

【従来の技術】図7は従来例の説明図であり、81はアンテナ、82はミキサー(MIX)、83は発振器(O BACKGROUND ART FIG. 7 is an explanatory view of a conventional example, 81 antenna, 82 is a mixer (MIX), 83 an oscillator (O
SC)、84は相関器、86〜88はPN発生器、89 SC), 84 correlator, 86-88 the PN generator, 89
は遅延差検出回路、90は相関値検出回路、91〜93 The delay difference detection circuit, 90 is a correlation value detecting circuit, 91 to 93
は逆拡散回路、95〜97は遅延ロックループ回路(D Despreading circuits 95-97 delay locked loop circuit (D
LL;Delay Locked Loop )、98〜100は復調部、101〜103は遅延補正回路、104〜106は乗算回路、107は加算回路である。 LL; Delay Locked Loop), 98~100 demodulation unit, 101 to 103 delay correction circuit, a multiplier circuit 104 to 106, 107 is a summing circuit.

【0003】アンテナ81により受信した直接拡散方式による信号は、ミキサー82に於いて発振器83の発振出力信号と混合されてベースバンド信号に変換され、相関器84と逆拡散回路91〜93と復調部98〜100 [0003] signal by a direct spread system received by the antenna 81, in the mixer 82 and mixed with the oscillation output signal of the oscillator 83 is converted into a baseband signal, a correlator 84 and the despreading circuit 91 to 93 demodulation unit 98-100
とに加えられる。 It is added to the door. 相関器84は、送信側と同一のPN Correlator 84, the same PN and sender
(疑似ランダム符号)パターンの位相をずらしながら受信信号との相関をとるスライド相関方式により、複数のパス対応の相関値を求める構成を有し、図示のように、 The sliding correlation method taking the correlation between the received signal while shifting the phase of the (pseudo-random code) pattern has a configuration for obtaining the correlation values ​​of the plurality of paths corresponding, as shown,
3系統の復調部98〜100及びPN発生器86〜88 3 strains of the demodulator 98 to 100 and PN generator 86 to 88
とを備えた場合、PNパターンの全位相にわたる相関値の大きい順に3個の相関値を選択して、PN発生器86 If equipped with a preparative, selected three correlation values ​​in descending order of the correlation values ​​over all phases of the PN pattern, PN generator 86
〜88にPNロード信号LD 1 〜LD 3として加える。 To 88 to add as PN load signal LD 1 ~LD 3.
なお、N個のパスに対応したN系統の構成とした場合、 Incidentally, in the case of the configuration of the N lines corresponding to the N paths,
相関器は、相関値の大きい順にN個の相関値を選択して出力することになる。 Correlator will output by selecting N correlation values ​​in descending order of correlation value.

【0004】PN発生器86〜88は、PNロード信号LD 1 〜LD 3に同期し、遅延ロックループ回路95〜 [0004] PN generator 86 to 88 is synchronized with the PN load signal LD 1 ~LD 3, delay lock loop circuit 95
97からのマスタクロック信号に従ったPNパターンP PN pattern P in accordance with the master clock signal from the 97
1 〜PN 3を発生する。 To generate the N 1 ~PN 3. 又PNパターンPN 1 〜PN The PN pattern PN 1 ~PN
3に対する1チップ分の進み位相と遅れ位相とのPNパターンを、それぞれ逆拡散回路91〜93に加えて、受信信号の逆拡散処理を行い、進み位相と遅れ位相とのP The 1 PN pattern of the chips of the phase lead and lag phase with respect to 3, respectively in addition to the despreading circuit 91 to 93, performs a despreading process of the received signal, the process proceeds P between the phase and the delay phase
Nパターンに対応した出力信号RSSI(Received S Output signal RSSI corresponding to N pattern (Received S
ignal Strength Indicator)を遅延ロックループ回路95〜97に加えて、マスタクロック信号の位相を制御する。 ignal Strength Indicator) in addition to the delay locked loop circuit 95 to 97, and controls the phase of the master clock signal. 即ち、相関器84とPN発生器86〜88と逆拡散回路91〜93と遅延ロックループ回路95〜97とによる位相同期回路(PLL)を構成し、マルチパス対応に位相同期したPNパターンPN 1 〜PN 3を発生する。 That is, the correlator 84 and constitutes a phase locked loop (PLL) according to a PN generator 86-88 despreading circuit 91-93 and the delay locked loop circuit 95 to 97, PN pattern PN 1 synchronized in phase with the multipath corresponding to generate a ~PN 3.

【0005】又PN発生器86〜88からのPNパターンPN 1 〜PN 3をそれぞれ復調部98〜100と相関値検出回路90とに加え、復調部98〜100に於いて受信信号の復調を行い、又PNパターンPN 1 〜PN 3 [0005] The addition of PN pattern PN 1 to PN 3 from PN generator 86 to 88 to each demodulator 98 to 100 and the correlation value detection circuit 90 demodulates the received signal at the demodulator 98 to 100 , The PN pattern PN 1 ~PN 3
の先頭ビットを遅延差検出回路89に加えて、PNパターンPN 1 〜PN 3の位相差を検出し、検出した位相差に基づいて遅延補正回路101〜103を制御し、マルチパスの遅延時間差に対応した復調出力信号の遅延時間を補正して同一位相とする。 Adding the first bit of the delay difference detection circuit 89 detects the phase difference between the PN pattern PN 1 to PN 3, and controls the delay correction circuit 101 to 103 on the basis of the detected phase difference, the delay time difference of the multipath the same phase by correcting the delay time of the corresponding demodulated output signal.

【0006】又相関値検出回路90は、受信信号とPN [0006] Also the correlation value detection circuit 90, the received signal and the PN
発生器86〜88から復調部98〜100に加えるPN PN applied from generator 86 to 88 to the demodulator 98 to 100
パターンPN 1 〜PN 3とを用いて相関値を求める。 Obtaining a correlation value by using the pattern PN 1 to PN 3. この相関値を重み付け係数として乗算回路104〜106 The correlation value as a weighting factor multiplier circuit 104 - 106
に於いて復調出力信号に乗算し、その乗算出力信号を加算回路107に於いて加算し、受信出力信号RSとする。 It multiplies the demodulated output signal at the adds at the multiplied output signal to the adding circuit 107, and receives the output signal RS. その場合、復調部98は、相関値が最大のパスに相当する受信信号を復調することになり、又乗算回路10 In that case, the demodulation unit 98 is made to demodulate the received signal correlation value corresponding to the maximum of the path, and the multiplication circuit 10
4は、最大相関値による重み付け係数を乗算することになり、乗算回路105は、中間の相関値による重み付け係数を乗算し、又乗算回路106は、最小の相関値による重み付け係数を乗算して、相関値が最大の復調出力信号が最も確からしいから、これを強調して加算することになる。 4, will be multiplied by a weighting factor by the maximum correlation value, the multiplication circuit 105 multiplies the weighting coefficient by the correlation value of the intermediate, and multiplying circuit 106 multiplies the minimum weighting coefficient by the correlation value, since the correlation value is most likely a maximum of the demodulated output signal, the adding to emphasize this.

【0007】 [0007]

【発明が解決しようとする課題】前述の相関器84は、 THE INVENTION Problems to be Solved correlator 84 described above,
PNパターンの1周期毎に相関値の大きい順に3個のパスに対応したPNロード信号LD 1 〜LD 3を出力するものであるが、この相関値の大きさ及び位相は、フェージングや雑音等によって変化する。 Although outputs a PN load signal LD 1 to Ld 3 corresponding to the three paths in descending order of the correlation values in each period of the PN pattern, magnitude and phase of this correlation value, due to fading or noise or the like Change. 例えば、相関値が最大のパスであっても、フェージングによって他のパスの相関値が最大となることがあり、その場合は異なるパスであるから、最大相関値の位相が変化することになる。 For example, even in the largest of the path correlation value, it may become correlation values ​​of other paths maximized due to fading, because that case a different path, so that the phase of the maximum correlation value changes.
従って、そのような変化に対応して、PN発生器86〜 Therefore, in response to such changes, PN generator 86 to
88,逆拡散回路91〜93,遅延ロックループ回路9 88, despreading circuit 91 to 93, the delay locked loop circuit 9
5〜97を含む位相同期回路は、再同期引込みを行う必要が生じる。 Phase locked loop circuit including a 5 to 97 is necessary to re-pull-in occurs. この同期引込みに要する時間内の受信出力信号RSはエラーデータとなる問題がある。 Reception output signal in the synchronization required for pull-in time RS has a problem that an error data.

【0008】又復調部98〜100に於いては、通常はAGC増幅器により振幅を一定とした後、AD変換器により軟判定に相当する複数ビット構成のディジタル信号に変換するものであり、このディジタル復調出力信号に対して、前述のように、乗算回路104〜106に於いて相関値に対応した重み付けを行い、加算回路107に於いて加算するものである。 [0008] Further, according to the demodulator 98 to 100, usually after the amplitude is constant by the AGC amplifier, which converts the digital signal of a plurality of bits configuration corresponding to the soft decision by the AD converter, the digital the demodulated output signal, in which, as described above, performs weighting corresponding to the correlation value at the multiplier circuit 104-106, adds at the adder circuit 107. しかし、受信電界強度が低い時は、相関値も小さくなるから、加算回路107により加算された受信出力信号RSの有効ビット数が少なくなる。 However, when the received electric field strength is low, since also small correlation values, the number of effective bits of the received output signal RS which is summed by the adding circuit 107 is reduced. 即ち、量子化ビット数が少なくなる。 That is, fewer quantizing bits. それによって、ノイズによる影響を受け易く、又2値化に於いて誤りが発生し易くなる等の問題がある。 Thereby easily affected by noise, also at the binarization there are problems such that the error is likely to occur. 本発明は、再同期引込みの発生確率を低減して受信特性を向上し、又所望の量子化ビット数を確保することを目的とする。 The present invention is to reduce the probability of re-synchronization pull to improve reception characteristics, also an object to ensure the desired number of quantization bits.

【0009】 [0009]

【課題を解決するための手段】本発明のRAKE受信装置は、図1を参照して説明すると、(1)複数のパスを介した受信信号をそれぞれ復調する複数の復調部18〜 RAKE receiver of the present invention In order to achieve the above object, according to, referring to FIG. 1, (1) a plurality of demodulator 18 for demodulating each received signal through a plurality of paths
20と、復調部18〜20対応にPNパターンPN 1 And 20, PN pattern PN 1 ~ to the demodulator 18 to 20 corresponding
PN 3を加えるPN発生器6〜8を含む位相同期回路と、受信信号とPNパターンとの相関値を大きい順に出力する相関器4とを備えたRAKE受信装置に於いて、 A phase synchronization circuit which includes a PN generator 6-8 added PN 3, at the RAKE receiver including a correlator 4 which outputs in descending order of correlation value between the received signal and the PN pattern,
相関器4からの大きい順に出力される相関値に基づくP P based on the correlation values ​​output in descending order from the correlator 4
Nロード信号LD 1 〜LD 3と、PNパターンの周期毎に、前回選択出力されたPNロード信号LD 1 '〜LD And N load signal LD 1 ~LD 3, every period of the PN pattern, PN load signal LD 1 was last selected output 'to Ld
3 'との位相を比較し、位相差が最小の今回のPNロード信号を選択出力して、PN発生器6〜8に加えるPN 3 compares the phases of the 'and the phase difference is selected and output the minimum of the current PN load signal, PN added to the PN generator 6-8
ロード信号制御回路5を設ける。 Providing a load signal control circuit 5.

【0010】(2)又複数のパスを介した受信信号をそれぞれ復調する複数の復調部18〜20と、復調部18 [0010] (2) The plurality of demodulator 18 to 20 for demodulating each received signal through a plurality of paths, demodulation section 18
〜20対応にPNパターンPN 1 〜PN 3を加えるPN 20 corresponds to the PN adding PN pattern PN 1 to PN 3
発生器6〜8を含む位相同期回路と、受信信号とPNパターンとの相関値を大きい順に出力する相関器4とを備えたRAKE受信装置に於いて、相関器4からの大きい順に出力される相関値に基づくPNロード信号LD 1 A phase synchronizing circuit comprising a generator 6-8, in the RAKE receiver including a correlator 4 which outputs in descending order of correlation value between the received signal and the PN pattern, is output in the descending order from the correlator 4 PN load signal LD 1 ~ based on the correlation value
LD 3を、PNパターンの周期毎に、位相基準信号PS The LD 3, every period of the PN pattern, the phase reference signal PS
と比較し、位相基準信号PSとの位相差の大小関係により、相関器4からのPNロード信号LD 1 〜LD 3を並べ替えて、PN発生器6〜8に加えるPNロード信号制御回路5を設ける。 Compared with, the magnitude of the phase difference between the phase reference signal PS, rearranges PN load signal LD 1 to Ld 3 from correlator 4, the PN load signal control circuit 5 applied to the PN generator 6-8 provided.

【0011】(3)又複数のパスを介した受信信号をそれぞれ復調する複数の復調部18〜20と、復調部18 [0011] and (3) The plurality of demodulator 18 to 20 for demodulating each received signal through a plurality of paths, demodulation section 18
〜20対応にPNパターンを加えるPN発生器6〜8を含む位相同期回路と、受信信号とPNパターンとの相関値を大きい順に出力する相関器4と、複数のPN発生器6〜8からのPNパターンPN 1 〜PN 3の位相差に基づく遅延時間信号を出力する遅延差検出回路9と、この遅延差検出回路9からの遅延時間信号によって複数の復調部18〜20の復調出力信号の位相を同一として加算する為の遅延補正回路21〜23とを備えたRAKE受信装置に於いて、遅延差検出回路9は、相関器4による相関値が最大のパス対応のPNパターンを基準とし、このPNパターンと他の相関値のパス対応のPNパターンとの位相差を基に遅延時間信号を出力する構成を備えている。 20 and a phase locked loop circuit including a PN generator 6-8 added a PN pattern in correspondence, a correlator 4 which outputs in descending order of correlation value between the received signal and the PN pattern, from a plurality of PN generators 6-8 a delay difference detection circuit 9 for outputting a delay signal based on a phase difference between the PN pattern PN 1 to PN 3, the phase of the demodulated output signals of the plurality of demodulator 18 to 20 by the delay time signal from the delay difference detection circuit 9 the in RAKE receiver including a delay correction circuit 21 to 23 for adding the same, the delay difference detecting circuit 9, the correlation value by the correlation device 4 with respect to the maximum path corresponding PN pattern, the and a configuration for outputting a delay signal based on the phase difference between the paths corresponding PN pattern of the PN pattern and other correlation values.

【0012】(4)又遅延差検出回路9は、PNロード信号制御回路5からのPNロード信号の選択を示す選択信号SLを基に、相関値の大小関係を識別し、この相関値の最大のパス対応のPNパターンを基準とし、このP [0012] (4) The delay difference detecting circuit 9, based on the selection signal SL indicating the selection of the PN load signal from PN load signal control circuit 5, to identify the magnitude relation of the correlation values, the maximum of the correlation values with respect to the path corresponding PN pattern, the P
Nパターンと他の相関値のパス対応のPNパターンとの位相差をそれぞれ求め、その位相差に従った遅延時間信号を出力する構成を備えている。 Determined N patterns and other phase difference between the paths corresponding PN pattern of correlation values ​​respectively, has a structure that outputs a delay time signal according to the phase difference.

【0013】(5)又複数のパスを介した受信信号をそれぞれ復調する複数の復調部18〜20と、復調部18 [0013] (5) The plurality of demodulator 18 to 20 for demodulating each received signal through a plurality of paths, demodulation section 18
〜20対応にPNパターンを加えるPN発生器6〜8を含む位相同期回路と、受信信号とPNパターンとの相関値を大きい順に出力する相関器4と、複数のPN発生器6〜8からのPNパターンPN 1 〜PN 3の位相差に基づく遅延時間信号を出力する遅延差検出回路9と、この遅延差検出回路9からの遅延時間信号によって複数の復調部18〜20の復調出力信号の位相を同一として加算する為の遅延補正回路21〜23とを備えたRAKE受信装置に於いて、遅延差検出回路9は、複数のPN発生器6〜8対応に且つPNパターンの周期毎に、前回のP 20 and a phase locked loop circuit including a PN generator 6-8 added a PN pattern in correspondence, a correlator 4 which outputs in descending order of correlation value between the received signal and the PN pattern, from a plurality of PN generators 6-8 a delay difference detection circuit 9 for outputting a delay signal based on a phase difference between the PN pattern PN 1 to PN 3, the phase of the demodulated output signals of the plurality of demodulator 18 to 20 by the delay time signal from the delay difference detection circuit 9 the in RAKE receiver including a delay correction circuit 21 to 23 for adding the same, the delay difference detecting circuit 9, and for each cycle of the PN pattern into a plurality of PN generators 6-8 corresponding previous P of
Nパターンと今回のPNパターンとの位相を比較し、位相差が最小のPNパターンによって復調される復調出力信号に対する遅延補正を時間基準とし、他のPNパターンによって復調される復調出力信号に対する遅延補正の為の遅延時間信号を出力する構成出力する構成を備えている。 Comparing the phases of the N patterns and the current PN pattern, and a time reference delay correction for the demodulated output signal whose phase difference is demodulated by the minimum PN pattern, the delay correction for the demodulated output signal is demodulated by the other PN pattern and a configuration in which output configuration which outputs a delay time signal for.

【0014】(6)又複数のパスを介した受信信号をそれぞれ復調する複数の復調部18〜20と、復調部18 [0014] (6) The plurality of demodulator 18 to 20 for demodulating each received signal through a plurality of paths, demodulation section 18
〜20対応のPNパターンを発生するPN発生器6〜8 PN generator 6-8 for generating the 20 corresponding PN pattern
を含む位相同期回路と、複数の復調部18〜20の復調出力信号の位相を同一とし、受信信号とPNパターンとの相関値に従った重み付け係数とを乗算する乗算回路2 A phase synchronizing circuit comprising the phase of the demodulated output signals of the plurality of demodulator 18 to 20 were the same, it multiplies the weighting factor in accordance with the correlation value between the received signal and the PN pattern multiplier circuit 2
4〜26とを備えたRAKE受信装置に於いて、受信信号とPNパターンとの相関値の中の最大値により各相関値を除算した値を重み付け係数とする正規化回路14を設けた。 In RAKE receiver including a 4 to 26, provided with a normalization circuit 14, the maximum value weighted value obtained by dividing the correlation values ​​by a factor in the correlation values ​​between the received signal and the PN pattern.

【0015】 [0015]

【作用】 [Action]

(1)スライド相関方式による相関器4からの相関値は、大きい順に出力されるから、同一のパスの受信信号に対する相関値が例えば最大値から最小値に変化すると、前回の最大値の相関値に対応するPNロード信号によって同期しているPN発生器の位相は、他のパスの受信信号による今回の最大値の相関値に対応するPNロード信号に同期する必要があるから、PN発生器を含む位相同期回路は再同期引込みを行うことになる。 (1) sliding correlation value from the correlator 4 by the correlation method, since outputs in descending order, the changes to the minimum value from the correlation value, for example, the maximum value for the received signal of the same path, the correlation value of the previous maximum value corresponding PN generators are synchronized by PN load signal phase, it is necessary to synchronize the PN load signals corresponding to the correlation value of the maximum value of the current due to the received signal of the other path, the PN generator phase locked loop including will be re pull-in. しかし、 But,
本発明に於いては、PNロード信号制御回路5により、 In the invention, the PN load signal control circuit 5,
前回のPNロード信号と今回のPNロード信号との位相を比較し、位相差が最小の今回のPNロード信号を選択出力して、PN発生器6〜8に入力する。 It compares the phases of the previous PN load signals and the current PN load signals, the phase difference is selected and output the minimum of the current PN load signals inputted to the PN generator 6-8. それにより、 Thereby,
前回のPNロード信号と今回のPNロード信号との位相差が零又は最小となるから、PN発生器の位相はそのまま又は僅かなシフトで済むことになる。 Since the phase difference between the previous PN load signals and the current PN load signal becomes zero or minimum, PN generator phase would need as such or a slight shift. 従って、安定なPNパターンの発生が可能となり、再同期引込みをPN Therefore, it is possible to generate a stable PN pattern, the re-synchronization pull PN
パターンの周期毎に行う確率を低減し、同一のパスの受信信号に位相同期したPNパターンを継続して発生できる確率を向上することができる。 To reduce the probability of performing every period of the pattern, the received signal of the same path it is possible to improve the probability of generating continuously the phase synchronized PN pattern.

【0016】(2)又PNロード信号制御回路5は、P [0016] (2) The PN load signal control circuit 5, P
Nパターン周期毎に、相関器4から相関値の大きい順に出力されてPN発生器6〜8に加える為のPNロード信号を、位相基準信号PSと比較してそれぞ位相差を求め、位相基準信号PSに対して位相差が大きい順或いは逆に小さい順に選択して出力し、PN発生器6〜8に加えるPNロード信号LD 1 '〜LD 3 'とする。 Every N pattern period, the PN load signal for applying is output in descending order of correlation value from the correlator 4 to PN generator 6-8, respectively obtains a phase difference as compared with the phase reference signal PS, phase reference outputs to the signal PS selected in ascending order in the order or reverse large phase difference, the PN load signal LD 1 '~LD 3' added to the PN generator 6-8. 従って、位相基準信号PSに対して同一のパスの受信信号は同一の位相差となるから、PN発生器6〜8を含む位相同期回路は、同一のパスの受信信号に位相同期する確率が高くなる。 Therefore, since the received signals of the same path relative to the phase reference signal PS becomes the same phase difference, the phase locked loop circuit including a PN generator 6-8, a high probability of a phase synchronized with the received signal of the same path Become.

【0017】(3)又復調部18〜20は、複数のパスを介した受信信号の遅延時間差に対応したそれぞれ位相が異なるPNパターンPN 1 〜PN 3によって復調するものであるから、復調出力信号の位相も相違している。 [0017] (3) The demodulator 18 to 20, since each phase corresponding to the delay time difference of the received signals via a plurality of paths is to demodulate by different PN pattern PN 1 to PN 3, the demodulated output signal also of the phase are different.
従って、加算する場合には位相を同一とする必要がある。 Therefore, when adding it is necessary to phase the same. そこで、遅延差検出回路9と遅延補正回路21〜2 Therefore, the delay and the delay difference detecting circuit 9 correction circuit 21-2
3とを備えており、遅延差検出回路9は、相関器4による最大値の相関値のパス対応のPNパターンを基準として、他の相関値のパス対応のPNパターンとの位相差をそれぞれ求め、進み位相や遅れ位相に対応した位相差に基づいて遅延時間信号を形成し、この遅延時間信号を遅延補正回路21〜23に加えて、復調出力信号を同一位相とする。 It comprises a 3 and the delay difference detecting circuit 9 calculates, based on the path corresponding PN pattern of the correlation value of the maximum value by the correlator 4, the phase difference between the paths corresponding PN pattern of the other correlation values ​​respectively proceeds based on the phase difference corresponding to a phase or lag phase to form a delay time signal, by adding the delay time signal to the delay correction circuit 21 to 23, the same phase of the demodulated output signal.

【0018】(4)又遅延差検出回路9は、PNロード信号を選択出力するPNロード信号制御回路5からの選択信号SLを利用して相関値の大小関係を識別する。 [0018] (4) The delay difference detecting circuit 9 identifies the size relationship of the correlation value using the selection signal SL from PN load signal control circuit 5 selectively outputs the PN load signal. そして、相関値の最大値に対応するPN発生器からのPN Then, PN from PN generator corresponding to the maximum value of the correlation values
パターンを基準として、そのPNパターンの位相と、他の相関値に対応するPN発生器からのPNパターンの位相差を求め、位相差に対応した遅延時間信号を出力する。 As a reference pattern, and the phase of the PN pattern, we obtain a phase difference of the PN pattern from PN generator corresponding to the other correlation values, and outputs a delay time signal corresponding to the phase difference. その遅延時間信号を遅延補正回路21〜23に加えて、復調出力信号を同一位相として出力することができる。 The delay time signal in addition to the delay correction circuit 21 to 23 can output the demodulated output signal as the same phase.

【0019】(5)又遅延差検出回路9は、複数のPN [0019] (5) The delay difference detecting circuit 9, a plurality of PN
発生器6〜8対応に、前回のPNパターンをPNパターンの1周期分遅延させて、今回のPNパターンとの位相を比較する。 The generator 6-8 correspond, the last PN pattern one period delays the PN pattern, compares the phase between the current PN pattern. 位相差が最小のPNパターンは、前回の同一のパスを介した受信信号に対応するものと推定できるから、これを基準の位相とし、このPNパターンと他のPNパターンとの位相差を求めて、遅延時間信号を出力する。 Minimum PN pattern phase difference, since it can be estimated as corresponding to the received signal via the last same path, which was used as a reference phase, seeking phase difference between the PN pattern and another PN pattern , and it outputs a delay time signal. その遅延時間信号を遅延補正回路21〜23に加えて、復調出力信号を同一位相として出力することになる。 The delay time signal in addition to the delay correction circuit 21 to 23, and outputs a demodulated output signal as the same phase.

【0020】(6)又PN発生器6〜8からのPNパターンPN 1 〜PN 3と受信信号とを基に相関値検出回路10により相関値を求め、正規化回路14は、その相関値の中の最大値を求めて、各相関値を最大値で除算し、 [0020] (6) the correlation value addition by PN pattern PN 1 to PN 3 and the correlation value detection circuit 10 based on the received signal from the PN generator 6-8, the normalization circuit 14, the correlation value seeking maximum value in, and dividing each correlation value by the maximum value,
乗算回路24〜25に加える重み付け係数とする。 A weighting factor applied to the multiplier circuit 24-25. 従って、受信電界強度に対応して相関値が変動しても、最大値は1で、他の相関値は最大値に対する比に対応する値を維持するから、重み付け係数の変動は小さくなり、加算回路27により加算した受信出力信号RSの有効ビット数の減少を回避できる。 Therefore, even if the fluctuation correlation value corresponding to the received field strength, the maximum value is 1, the other correlation values ​​from maintaining the value corresponding to the ratio to the maximum value, variation of the weighting factor is reduced, adding It avoids reduction of the effective number of bits of the received output signal RS obtained by adding the circuit 27.

【0021】 [0021]

【実施例】図1は本発明の実施例の説明図であり、従来例と同様に3個のパスに対応した3系統の構成の場合を示し、1はアンテナ、2はミキサー(MIX)、3は発振器(OSC)、4は相関器、5はPNロード信号制御回路、6〜8はPN発生器、9は遅延差検出回路、10 DETAILED DESCRIPTION FIG. 1 is a schematic view of another preferred embodiment of the present invention, shows the case of the conventional example as well as the three pass 3 lines corresponding to the arrangement, an antenna 1, 2 mixer (MIX), 3 oscillator (OSC), the 4 correlator, PN load signal control circuit 5, 6-8 PN generator, the delay difference detection circuit 9, 10
は相関値検出回路、11〜13は逆拡散回路、14は正規化回路、15〜17は遅延ロックループ回路(DL Correlation value detecting circuit, despreading circuit 11 to 13, the normalization circuit 14, the delay locked loop circuit 15 to 17 (DL
L;Delay LockedLoop )、18〜20は復調部、 L; Delay LockedLoop), 18~20 demodulation unit,
21〜23は遅延補正回路、24〜26は乗算回路、2 21 to 23 delay correction circuit, is 24 to 26 multiplication circuit, 2
7は加算回路である。 7 is a summing circuit.

【0022】アンテナ1により受信した直接拡散方式による信号は、ミキサー2に於いて発振器3の発振出力信号と混合されてベースバンド信号に変換され、このベースバンドの受信信号は、相関器4と逆拡散回路11〜1 The signal due to the direct spreading scheme received by the antenna 1, in the mixer 2 is mixed with the oscillation output signal of the oscillator 3 is converted into a baseband signal, the received signal of the baseband correlators 4 opposite diffusion circuit 11-1
3と復調部18〜20とに加えられる。 3 and applied to a demodulator 18 to 20. 相関器4は、送信側と同一のPN(疑似ランダム符号)パターンの位相をずらしながら受信信号との相関をとるスライド相関方式により、複数のパス対応の相関値を求め、相関値の大きい順に3個の相関値を選択して、PNロード信号LD Correlator 4, by sliding correlation method taking the correlation between the received signal while shifting the transmission side and the same PN of (pseudo-random code) pattern phase, the correlation values ​​of the plurality of paths corresponding to the descending order of correlation value 3 select the number of correlation values, PN load signal LD
1 〜LD 3を出力して、PNロード信号制御回路5に加える。 And outputs 1 to Ld 3, added to the PN load signal control circuit 5. 又PNロード信号LD 1 〜LD 3の位相に対する位相基準信号PSを出力して、PNロード信号制御回路5に加える構成とすることができる。 The outputs of the phase reference signal PS relative to the phase of the PN load signal LD 1 ~LD 3, can be configured to apply the PN load signal control circuit 5.

【0023】このPNロード信号制御回路5は、前回のPNロード信号LD 1 〜LD 3に対して今回のPNロード信号LD 1 〜LD 3の位相差が最小のものを選択、又は位相基準信号PSに対しての位相差の変化が最小の今回のPNロード信号LD 1 〜LD 3を選択し、PNロード信号LD 1 '〜LD 3 'として、PN発生器6〜8に加え、その場合の選択信号SLを遅延差検出回路9に加える。 [0023] The PN load signal control circuit 5, selects the phase difference of the current PN load signal LD 1 to Ld 3 is the smallest with respect to the previous PN load signal LD 1 to Ld 3, or phase reference signal PS change in the phase difference selects the minimum of the current PN load signal LD 1 to Ld 3 against, as PN load signal LD 1 '~LD 3', in addition to the PN generator 6-8, selected in that case Add signal SL to the delay difference detection circuit 9. 即ち、同一パスの相関値は、大きさが変化しても殆ど変化しないから、PNロード信号制御回路5は、位相が同一又はほぼ同一の相関値を、前回の順序と同一となるように選択するものである。 That is, select the correlation value of the same path, because hardly change with changes in size, PN load signal control circuit 5, a phase identical or nearly identical correlation values, so as to become the same as the previous order it is intended to.

【0024】又PN発生器6〜8は、PNロード信号制御回路5から選択出力されたPNロード信号LD 1 '〜 [0024] PN generator 6-8, PN load signal LD 1 is selectively output from the PN load signal control circuit 5 '-
LD 3 'に同期し、遅延ロックループ回路15〜17からのマスタクロック信号に従ったPNパターンPN 1 LD 3 synchronizes to ', PN pattern PN 1 ~ according to the master clock signal from the delay locked loop circuit 15-17
PN 3を発生する。 To generate a PN 3. 又従来例と同様に、PNパターンP Also as in the conventional example, PN pattern P
1 〜PN 3に対する1チップ分の進み位相と遅れ位相とのPNパターンを、それぞれ逆拡散回路11〜13に加えて受信信号の逆拡散処理を行い、進み位相と遅れ位相とのPNパターンに対応した出力信号RSSI(Rec A PN pattern of the N 1 of one chip with respect to PN 3 phase lead and lag phase, performs despreading processing of addition received signal to despreading circuit 11 to 13 respectively, the PN pattern of the phase lead and lag phase the corresponding output signal RSSI (Rec
eived Signal Strength Indicator)を遅延ロックループ回路15〜17に加えて、零クロス点を有する位相比較特性を実現し、その位相比較特性によってマスタクロック信号の位相を制御する。 eived Signal Strength Indicator) in addition to the delay locked loop circuit 15-17 and to achieve a phase comparison characteristic having a zero-cross point, and controls the phase of the master clock signal by the phase comparison characteristic. 即ち、相関器4とPN発生器6〜8と逆拡散回路11〜13と遅延ロックループ回路15〜17とによる位相同期回路(PLL)を構成して、マスタクロック信号を発生することにより、マルチパス対応に位相同期し、且つマスタクロック信号に従ったPNパターンPN 1 〜PN 3を発生することができる。 In other words, to constitute a correlator 4 and PN generator 6-8 despreading circuit 11 to 13 and the delay locked loop circuit 15-17 and by the phase synchronization circuit (PLL), by generating a master clock signal, multi synchronized in phase with the path corresponding can and generating a PN pattern PN 1 to PN 3 in accordance with the master clock signal.

【0025】又PN発生器6〜8からのPNパターンP [0025] The PN pattern P from the PN generator 6-8
1 〜PN 3をそれぞれ復調部18〜20と相関値検出回路10とに加え、復調部18〜20に於いて受信信号の復調を行い、又PNパターンPN 1 〜PN 3の先頭ビットを遅延差検出回路9に加えて、PNパターンPN 1 N 1 to PN 3 respectively added to the correlation value detection circuit 10 and the demodulation unit 18 to 20, demodulates the received signal at the demodulator 18 to 20, also delays the first bit of the PN pattern PN 1 to PN 3 in addition to the difference detection circuit 9, PN pattern PN 1
〜PN 3の位相差を検出し、且つPNロード信号制御回路5からの選択信号SLを基に、位相差による遅延時間信号を選択して遅延補正回路21〜23に加え、復調出力信号の遅延時間を補正して同一位相として、乗算回路24〜26に加える。 Detecting a phase difference to PN 3, and based on the selection signal SL from PN load signal control circuit 5, in addition to the delay correction circuit 21 to 23 selects a delay time signal by the phase difference, the delay of the demodulated output signal as the same phase by correcting the time, it is added to the multiplication circuit 24 to 26.

【0026】又相関値検出回路10は、受信信号とPN [0026] The correlation value detection circuit 10, the received signal and the PN
パターンPN 1 〜PN 3とを基に、パス対応の相関値を求め、相関値を正規化回路14に加える。 Based on the pattern PN 1 to PN 3, the correlation value of the path corresponding added correlation values to the normalization circuit 14. 正規化回路1 Normalization circuit 1
4は、相関値の最大値を検出して、他の相関値をこの最大値で除算する正規化処理を行い、正規化された値を乗算回路24〜26に重み付けの係数として加え、遅延補正回路21〜23により同一位相となるように補正された復調出力信号の重み付けを行い、加算回路27により加算して、所望の量子化ビット数を有する受信出力信号RSとする。 4 detects the maximum value of the correlation values, the other correlation value after normalization processing is divided by this maximum value, added normalized value as a coefficient of the weighting in the multiplication circuit 24 to 26, the delay correction performs weighting of the corrected demodulated output signal to have the same phase by the circuit 21 to 23, it is added by the adding circuit 27, and receives an output signal RS having the desired number of quantization bits.

【0027】図2は本発明の一実施例のPNロード信号制御回路の説明図であり、31〜33は選択回路、34 [0027] Figure 2 is a diagram for explaining the PN load signal control circuit according to an embodiment of the present invention, is 31 to 33 selection circuits, 34
〜36は遅延回路、37〜39は比較回路である。 To 36 delay circuit, 37 to 39 are comparative circuit. 相関器4からのPNロード信号LD 1 〜LD 3は、選択回路31〜33と比較回路37〜39とにそれぞれ入力され、選択回路31〜33からPN発生器6〜8に加えるPNロード信号LD 1 '〜LD 3 'が出力され、又遅延回路34〜36を介して比較回路37〜39に加えられる。 PN load signal LD 1 to Ld from the correlator 4 3 is inputted to a comparison circuit 37 to 39 and the selection circuit 31 to 33, PN load signal LD applied from the selection circuit 31 to 33 to the PN generator 6-8 1 '~LD 3' are output, and applied to the comparator circuit 37 to 39 via the delay circuit 34 to 36.

【0028】遅延回路34〜36は、PNパターンの1 [0028] The delay circuit 34 to 36, the PN pattern 1
周期分の遅延時間を有するもので、比較回路37〜39 Those having a delay time of the period, the comparison circuit 37 to 39
は、前回選択出力されたPNロード信号LD 1 '〜LD Is, PN load signal LD 1 '~LD that has been previously selected output
3 'と今回のPNロード信号LD 1 〜LD 3との位相を比較し、比較結果を選択回路31〜33の選択信号として加え、前回選択出力されたPNロード信号LD 1 '〜 3 'and compares the phases of the current PN load signal LD 1 to Ld 3, added a comparison result as a selection signal of the selection circuit 31 to 33, PN load signal LD 1 was last selected output' ~
LD 3 'と位相差が零又は最小のPNロード信号LD 1 LD 3 'and the phase difference is zero or a minimum PN load signal LD 1
〜LD 3を選択して、PN発生器6〜8に加える今回のPNロード信号LD 1 '〜LD 3 'とする。 Select to Ld 3, the current PN load signal LD 1 '~LD 3' added to the PN generator 6-8.

【0029】例えば、パスa,b,c対応の相関値に従ったPNロード信号LD 1 〜LD 3がPNロード信号制御回路5からLD 1 =LD 1 ',LD 2 =LD 2 ',L [0029] For example, paths a, b, PN load signal according to the correlation value c corresponding LD 1 to Ld 3 is LD 1 = LD 1 from the PN load signal control circuit 5 ', LD 2 = LD 2 ', L
3 =LD 3 'の関係で選択出力され、次の周期では、 D 3 = LD 3 'is the output of the selection in relation, in the next cycle,
相関値の大きい順のパスが、b,a,cであるとすると、比較回路37〜39に於ける位相比較に於いては、 Descending order of the path correlation value, b, a, When a c, is at the in phase comparison in the comparison circuit 37 to 39,
LD 1 =LD 2 ',LD 2 =LD 1 ',LD 3 =L LD 1 = LD 2 ', LD 2 = LD 1', LD 3 = L
3 'の関係となる。 A relationship of D 3 '.

【0030】この位相比較結果によって選択回路31〜 The selection circuit 31 to by the phase comparison result
33が制御され、LD 1 =LD 2 ',LD 2 =L 33 are controlled, LD 1 = LD 2 ', LD 2 = L
1 ',LD 3 =LD 3 'の関係で選択出力したPNロード信号LD 1 '〜LD 3 'がPN発生器6〜8に加えられる。 D 1 ', LD 3 = LD 3' PN load signal LD 1 '~LD 3' selected output in relation is applied to the PN generator 6-8. 従って、前回のPNロード信号LD 1 '〜LD Therefore, the last of the PN load signal LD 1 '~LD
3 'と今回のPNロード信号LD 1 '〜LD 3 'とは同一の位相となるから、PN発生器6〜8と逆拡散回路1 Since the same phase 3 'with the current PN load signal LD 1' and to Ld 3 ', despreading the PN generator 6-8 circuit 1
1〜13と遅延ロックループ回路15〜17等を含む位相同期回路の再同期引込みを行うことなく、PN発生器6〜8は、同一のパスの受信信号に位相同期したPNパターンを継続して発生することができる。 1-13 and without resynchronization retraction of the phase locked loop circuit including a delay locked loop circuit 15-17 and the like, PN generator 6-8, a received signal of the same path to continue the phase synchronized with PN pattern it can be generated.

【0031】図3は本発明の他の実施例のPNロード信号制御回路の説明図であり、41〜43は位相差検出回路、44は選択信号発生回路、45は最大値選択回路、 FIG. 3 is a diagram for explaining the PN load signal control circuit of another embodiment of the present invention, 41 to 43 the phase difference detection circuit, the selection signal generating circuit 44, a maximum value selection circuit 45,
46は中間値選択回路、47は最小値選択回路である。 46 intermediate value selection circuit, 47 is the minimum value selection circuit.
位相差検出回路41〜43は、相関器4からのPNロード信号LD 1 〜LD 3と位相基準信号PSとの位相差を検出し、その位相差検出信号を選択信号発生回路44に加える。 Phase difference detecting circuit 41 to 43 detects the phase difference between the PN load signal LD 1 to Ld 3 from the correlator 4 with the phase reference signal PS, it adds the phase difference detection signal to the selection signal generating circuit 44.

【0032】この選択信号発生回路44は、位相差検出回路41〜43からの位相差検出信号を基に選択信号を形成し、位相基準信号PSに対して位相差が最大のPN [0032] The selection signal generating circuit 44, a phase difference detection signal from the phase difference detecting circuit 41 to 43 to form a selection signal based on a phase difference with respect to the phase reference signal PS is the largest PN
ロード信号LD 1 〜LD 3を、最大値選択回路45によりPNロード信号LD 1 'として選択出力し、位相差が中間のPNロード信号LD 1 〜LD 3を、中間値選択回路46によりPNロード信号LD 2 'として選択出力し、位相差が最小のPNロード信号LD 1 〜LD 3を、 The load signal LD 1 ~LD 3, the maximum value selection circuit 45 selectively outputs as the PN load signal LD 1 ', the phase difference is middle PN load signal LD 1 ~LD 3, PN load signal by the intermediate value selection circuit 46 select output as LD 2 ', the phase difference is a minimum PN load signal LD 1 ~LD 3,
最小値選択回路47によりPNロード信号LD 3 'として選択出力する。 Selectively outputs the PN load signal LD 3 'by the minimum value selection circuit 47.

【0033】例えば、パスa,b,c対応の相関値に従ったPNロード信号LD 1 〜LD 3と位相基準信号PS [0033] For example, paths a, b, PN load signal LD 1 to Ld 3 according to the correlation value of c corresponding with the phase reference signal PS
との位相差の大きさの順とが同一であるとすると、最大値選択回路45はLD 1 →LD 1 '、中間値選択回路4 When the size of the order of the phase difference and the same as the maximum value selection circuit 45 LD 1 → LD 1 ', an intermediate value selection circuit 4
6はLD 2 →LD 2 '、最小値選択回路47はLD 3 6 LD 2 → LD 2 ', the minimum value selection circuit 47 LD 3
LD 3 'のようにPNロード信号を選択出力する。 The PN load signal to select and output as LD 3 '.

【0034】そして、次の周期に、相関値の大きい順のパスが、b,a,cであるとすると、位相差検出回路4 [0034] Then, in the next period, the descending order of the path correlation value, b, a, When a c, the phase difference detection circuit 4
2の位相差検出信号が最大で、位相差検出回路43の位相差検出信号が最小となる。 In the second phase difference detection signal is maximum, the phase difference detection signal of the phase difference detecting circuit 43 is minimized. 従って、選択信号発生回路44は、最大値選択回路45によりPNロード信号LD Therefore, the selection signal generating circuit 44, PN load signal LD ​​by the maximum value selection circuit 45
2を選択出力するように制御し、中間値選択回路46によりPNロード信号LD 1を選択出力するように制御し、最初値選択回路47によりPNロード信号LD 3を選択出力するように制御する。 2 is controlled so as to select outputs, and controlled so as to select and output the PN load signal LD 1 by the intermediate value selection circuit 46 is controlled so as to select and output the PN load signal LD 3 by the initial value selection circuit 47. この場合も同一のパスを介した受信信号に遅延ロックループ回路15〜17が位相同期することになり、再同期引込みは必要でなくなる。 In this case also results in the delay locked loop circuit 15-17 to receive signal through the same path to phase synchronization, re-synchronization pull is no longer required.

【0035】図4は本発明の一実施例の遅延差検出回路の説明図であり、51は中間値選択回路、52は最大値選択回路、53は最小値選択回路、54は最大値選択回路、55,56は遅延時間発生回路、57は選択回路、 [0035] FIG. 4 is an explanatory view of the delay difference detection circuit of an embodiment of the present invention, the intermediate value selection circuit 51, maximum value selection circuit 52, the minimum value selection circuit 53, the maximum value selection circuit 54 , the delay time generating circuit 55 and 56, the selection circuit 57,
PN 1 〜PN 3はPNパターン又はその先頭ビット、S PN 1 to PN 3 is PN pattern or the first bit thereof, S
Lは選択信号、FDLは固定遅延時間信号、DL 1 〜D L is the selection signal, FDL is fixed delay time signal, DL 1 to D
3は遅延時間信号、PN 1 〜PN 3はPNパターン又はその先頭ビット、SLは選択信号、FDLは固定遅延時間信号、DL 1 〜DL 3は遅延時間信号である。 L 3 is the delay time signal, PN 1 to PN 3 is PN pattern or the beginning bit, SL selection signal, FDL is fixed delay time signal, DL 1 through DL 3 is the delay time signal.

【0036】相関器4は、相関値の大きい順にPNロード信号LD 1 〜LD 3を出力するが、PNロード信号制御回路5は、前回の選択出力されたPNロード信号LD The correlator 4 is to output the PN load signal LD 1 to Ld 3 in descending order of the correlation values, PN load signal control circuit 5, PN load signal LD which is previously selected output
1 '〜LD 3 'との位相差が小さい今回のPNロード信号LD 1 〜LD 3を選択出力するもので、PN発生器6 1 '~LD 3' the current PN load signal LD 1 to Ld 3 small phase difference between the intended selects and outputs, PN generator 6
〜8からのPNパターンPN 1 〜PN 3は、相関値の大きい順ではなくなる。 PN pattern PN 1 to PN 3 from 8 is no longer a descending order of the correlation values. そこで、PNロード信号制御回路5からの選択信号SLを用いて、PNパターンPN 1 Therefore, by using the selection signal SL from PN load signal control circuit 5, PN pattern PN 1 ~
PN 3を相関値の大小関係に従って選択する。 The PN 3 selected according magnitude of correlation value. 即ち、中間値選択回路51は、中間の相関値に対応するPNパターンを選択出力し、最大値選択回路52,54は、最大の相関値に対応するPNパターンを選択出力し、最小値選択回路53は、最小の相関値に対応するPNパターンを選択出力する。 That is, the intermediate value selection circuit 51, a PN pattern select output corresponding to the correlation value of the intermediate, the maximum value selection circuit 52 selects outputs a PN pattern corresponding to the maximum correlation value, the minimum value selection circuit 53 selectively outputs the PN pattern corresponding to the minimum correlation value.

【0037】遅延時間発生回路55は、中間の相関値に対応するPNパターンと、最大の相関値に対応するPN The delay time generating circuit 55, a PN pattern corresponding to the correlation value of the intermediate, PN corresponding to the maximum correlation value
パターンとの位相差に従った遅延時間信号を発生し、遅延時間発生回路56は、最小の相関値に対応するPNパターンと、最大の相関値に対応するPNパターンとの位相差に従った遅延時間信号を発生する。 Delay generates a delay time signal according to the phase difference between the patterns, the delay time generating circuit 56, in which the PN pattern corresponding to the minimum correlation value, in accordance with the phase difference between the PN pattern corresponding to the maximum correlation value for generating a time signal. 選択回路57 Selection circuit 57
は、最大の相関値に対応するPNパターンによって復調された復調出力信号に対する遅延時間を、固定遅延時間信号FDL従った遅延時間信号を発生し、遅延時間発生回路56は、最小の相関値に対応するPNパターンと、 Is the maximum delay time for the demodulated output signal demodulated by the PN pattern corresponding to the correlation value, generates a delay time signal according fixed delay time signal FDL, the delay time generating circuit 56, corresponding to the minimum correlation value and the PN pattern,
最大の相関値に対応するPNパターンとの位相差に従った遅延時間信号を発生する。 Generating a maximum delay time signal according to the phase difference between the PN pattern corresponding to the correlation value.

【0038】選択回路57は、遅延時間信号DL 1 〜D The selection circuit 57, the delay time signal DL 1 to D
3を遅延補正回路21〜23に加えるもので、最大の相関値に対応するPNパターンにより復調された復調出力信号が加えられる遅延補正回路には、固定遅延時間信号FDLを選択出力し、中間の相関値に対応するPNパターンにより復調された復調出力信号が加えられる遅延補正回路には、遅延時間発生回路55からの遅延時間信号と固定遅延時間信号FDLとの和に相当する遅延時間信号を選択出力し、最小の相関値に対応するPNパターンにより復調された復調出力信号が加えられる遅延補正回路には、遅延時間発生回路56からの遅延時間信号と固定遅延時間信号FDLとの和に相当する遅延時間信号を選択出力する。 But the addition of L 3 to the delay correction circuit 21 to 23, the delay correction circuit the maximum demodulated output signal demodulated by the PN pattern corresponding to the correlation value is added, and selects and outputs the fixed delay time signal FDL, intermediate of the delay correction circuit demodulated output signal is applied to demodulated by PN pattern corresponding to the correlation value, the delay time signal corresponding to the sum of the delay time signal with a fixed delay time signal FDL from the delay time generating circuit 55 select output, minimum the delay correction circuit demodulated output signal is applied to demodulated by PN pattern corresponding to the correlation value, corresponding to the sum of the delay time signal with a fixed delay time signal FDL from the delay time generating circuit 56 a delay time signal for selecting the output. それによって、遅延補正回路21〜2 Thereby, the delay correction circuit 21-2
3によって復調出力信号は同一位相となる。 Demodulated output signal by 3 are the same phase.

【0039】図5は本発明の他の実施例の遅延差検出回路の説明図であり、61〜63は遅延回路、64〜66 FIG. 5 is an explanatory view of the delay difference detection circuit of another embodiment of the present invention, 61 to 63 delay circuit, 64 to 66
は位相差検出回路、67は比較回路、68は遅延時間発生回路、PN 1 〜PN 3はPNパターン又はその先頭ビット、DL 1 〜DL 3は遅延時間信号である。 The phase difference detection circuit, 67 is a comparison circuit, 68 is a delay time generating circuit, PN 1 to PN 3 is PN pattern or the first bit thereof, DL 1 through DL 3 is the delay time signal. 遅延回路61〜63は、PNパターンの1周期分の遅延時間を有し、位相差検出回路64〜66は、前回のPNパターンと今回のPNパターンとの位相差を検出し、比較回路6 Delay circuits 61 to 63 has a delay time of one period of the PN pattern, the phase difference detection circuit 64 to 66, detects the phase difference between the previous PN pattern and the current PN pattern, the comparison circuit 6
7は、それぞれの位相差検出信号を比較して、位相差が最小のものを見つけ、遅延時間発生回路68は、位相差が最小のPNパターンを基準として、順次位相差が大きいPNパターンとの位相差に対応した遅延時間信号を発生する。 7 compares the respective phase difference detection signal, the phase difference is found a smallest delay time generating circuit 68, based on the phase difference is minimum PN pattern, sequentially the phase difference is larger PN pattern generating a delay time signal corresponding to the phase difference.

【0040】この場合、位相差が最小であることは、殆ど同一のパスを介した受信信号を示し、相関値も大きい可能性が高いことを基にしているものである。 [0040] In this case, it the phase difference is minimum, almost indicates the reception signal through the same path, in which are based on it is likely greater correlation value. 即ち、前述のように、遅延時間発生回路68は、位相差が最小のPNパターンを基準として、このPNパターンにより復調した復調出力信号が加えられる遅延補正回路の遅延時間を定め、他のPNパターンにより復調した復調出力信号が加えられる遅延補正回路の遅延時間は、PNパターンの位相差に対応して定めるものである。 That is, as described above, the delay time generating circuit 68, a reference phase difference a minimum PN pattern, determine the delay time of the delay correction circuit demodulated output signal demodulated is applied by the PN pattern, other PN pattern the delay time of the delay correction circuit demodulated output signal is applied to demodulated by are those determined in response to the phase difference of the PN pattern. それによって、復調部18〜20の復調出力信号は同一位相となる。 Thereby, the demodulated output signal of the demodulator 18 to 20 are the same phase.

【0041】図6は本発明の実施例の正規化回路の説明図であり、71は最大値検出回路、72〜74は除算回路、CR 1 〜CR 3は相関値検出回路10からの相関値、CR 1 '〜CR 3 'は正規化された相関値を示す。 FIG. 6 is a diagram for explaining the normalization circuit embodiment of the present invention, the maximum value detection circuit 71, 72 to 74 division circuit, CR 1 ~CR 3 correlation values from the correlation value detection circuit 10 , CR 1 '~CR 3' indicates a correlation value normalized.
又最大値検出回路71は、相関値検出回路10からの相関値CR 1 〜CR 3の中の最大値CR maxを検出し、除算回路72〜74は、それぞれ相関値CR 1 〜CR 3を最大値CR maxで除算して、乗算回路24〜26に加える相関値CR 1 '〜CR 3 'とする。 Maximum value detection circuit 71 also detects the maximum value CR max in the correlation value CR 1 ~CR 3 from the correlation value detection circuit 10, dividing circuit 72 to 74, the maximum correlation value CR 1 ~CR 3 respectively by dividing the value CR max, the correlation value and CR 1 '~CR 3' added to the multiplication circuit 24 to 26. この相関値C The correlation value C
1 '〜CR 3 'を乗算回路24〜26に加える重み付け係数として、復調出力信号に乗算する。 As weighting factors adding R 1 '~CR 3' to the multiplication circuit 24 to 26, for multiplying the demodulated output signal.

【0042】従って、CR 1 /CR max =CR 1 ',C [0042] Therefore, CR 1 / CR max = CR 1 ', C
2 /CR max =CR 2 ',CR 3 /CR max =C R 2 / CR max = CR 2 ', CR 3 / CR max = C
3 'のように、最大値の相関値に対する比で表される値となるから、受信電界強度が低下して、相関値検出回路10により検出された相関値が総て小さい値となった場合は、最大値CR maxも小さくなることから、受信電界強度が正常の場合の相関値と同様な値の重み付け係数となる。 As in R 3 ', from the value represented by the ratio for the correlation value of the maximum value, the received field strength is reduced, the correlation value detected by the correlation value detection circuit 10 becomes a small value all case, since even smaller maximum value CR max, the receiving field intensity becomes the weighting coefficient similar values and correlation values in the case of the normal. 従って、乗算回路24〜26の出力を加算回路27によって加算した受信出力信号RSの有効ビット数は、所望の量子化ビット数を維持することができる。 Therefore, the number of effective bits of the received output signal RS obtained by adding the by summing circuit 27 the output of the multiplier circuit 24 to 26, it is possible to maintain the desired number of quantization bits.

【0043】本発明は、前述の各実施例のみに限定されるものではなく種々付加変更することができるものであり、マルチパスのパス数が4以上の場合に対応するように、4以上の系統のPN発生器を含む位相同期回路や復調部を設けることも可能である。 [0043] The present invention can be variously added change is not limited only to the embodiments described above, as the number of paths of the multipath corresponding to the case of 4 or more, 4 or more it is also possible to provide a phase locked loop and demodulator comprising a PN generator of the system.

【0044】 [0044]

【発明の効果】以上説明したように、本発明は、相関器4から値の大きい順に出力される相関値によるPNロード信号LD 1 〜LD 3を、PNロード信号制御回路5によって、前回との位相差が最小のものを選択し、又は基準位相との位相差の大小関係に応じて選択したPNロード信号をPN発生器6〜8に加えるもので、このPN発生器6〜8と逆拡散回路11〜13と遅延ロックループ回路15〜17とを含む位相同期回路を、同一のパスを介した受信信号に位相同期する確率が高くなり、受信特性を向上することができる利点がある。 As described above, according to the present invention, a PN load signal LD 1 to Ld 3 by the correlation value output from the correlator 4 in descending order of value, the PN load signal control circuit 5, the previous in which the phase difference is to select the smallest, or added PN load signal selected in accordance with the magnitude relationship between the phase difference between the reference phase PN generator 6-8, despreading with the PN generator 6-8 the phase locked loop circuit includes a circuit 11 to 13 and a delay locked loop circuit 15-17, the probability of a phase synchronized with the received signal through the same path is increased, there is an advantage that it is possible to improve the reception characteristic.

【0045】又正規化回路14により、相関値検出回路10による受信信号とPN発生器6〜8からのPNパターンPN 1 〜PN 3との相関値を、最大値によって除算して正規化するもので、最大値の相関値による重み付け係数を1とし、他の相関値はこの最大値に対する比であるから、受信電界強度が低下して相関値が全体的に小さくなっても、重み付け係数の変化は僅かであるから、加算回路27により加算して出力する受信出力信号RS [0045] Also by the normalization circuit 14, which normalizes the correlation values, and dividing by the maximum value of the PN pattern PN 1 to PN 3 from the received signal and the PN generator 6-8 by the correlation value detection circuit 10 in the weighting coefficient by the correlation value of the maximum value is 1, because the other correlation value is the ratio for the maximum value, even if the reception electric field strength becomes small to overall correlation values ​​decrease, the weighting coefficient change since a small, reception output signal RS to output the summed by the adding circuit 27
は、所望の量子化ビット数を維持することなり、雑音等による影響が少なくなると共に、後段の回路に於ける誤処理を防止できる利点がある。 Is made possible to maintain the desired number of quantization bits, the influence of noise or the like is reduced, there is an advantage that can prevent processing erroneous in the circuit in the subsequent stage.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例の説明図である。 1 is a schematic view of another preferred embodiment of the present invention.

【図2】本発明の一実施例のPNロード信号制御回路の説明図である。 Figure 2 is an illustration of a PN load signal control circuit according to an embodiment of the present invention.

【図3】本発明の他の実施例のPNロード信号制御回路の説明図である。 Figure 3 is an illustration of a PN load signal control circuit of another embodiment of the present invention.

【図4】本発明の一実施例の遅延差検出回路の説明図である。 4 is an explanatory diagram of a delay difference detection circuit of an embodiment of the present invention.

【図5】本発明の他の実施例の遅延差検出回路の説明図である。 5 is an explanatory diagram of a delay difference detection circuit of another embodiment of the present invention.

【図6】本発明の実施例の正規化回路の説明図である。 6 is an explanatory diagram of a normalization circuit embodiment of the present invention.

【図7】従来例の説明図である。 7 is an explanatory view of a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

4 相関器 5 PNロード信号制御回路 6〜8 PN発生器 9 遅延差検出回路 10 相関値検出回路 11〜13 逆拡散回路 14 正規化回路 15〜17 遅延ロックループ回路(DLL) 18〜20 復調部 21〜23 遅延補正回路 24〜26 乗算回路 27 加算回路 4 correlator 5 PN load signal control circuit 6-8 PN generator 9 a delay difference detection circuit 10 the correlation value detection circuit 11 to 13 despreading circuit 14 normalizing circuit 15-17 delay locked loop circuit (DLL) 18-20 demodulator 21 to 23 delay correction circuit 24 to 26 multiplication circuit 27 adder circuit

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のパスを介した受信信号をそれぞれ復調する複数の復調部と、該復調部対応にPNパターンを加える為のPN発生器を含む位相同期回路と、前記受信信号とPNパターンとの相関値を大きい順に出力する相関器とを備えたRAKE受信装置に於いて、 前記相関器からの大きい順に出力される相関値に基づくPNロード信号と、前記PNパターンの周期毎に、前回選択出力されたPNロード信号との位相を比較し、位相差が最小の今回のPNロード信号を選択出力して、前記PN発生器に加えるPNロード信号制御回路を設けたことを特徴とするRAKE受信装置。 1. A plurality of demodulator for demodulating a plurality of received signals through the path, respectively, a phase synchronization circuit which includes a PN generator for adding a PN pattern to the demodulation unit corresponds, the received signal and the PN pattern in RAKE receiver including a correlator which outputs in descending order of correlation value between the PN load signals based on the correlation values ​​output in descending order from the correlator, each period of the PN pattern, previous comparing the phases of the selected output PN load signals, the phase difference is selected and output the minimum of the current PN load signal, characterized in that a PN load signal control circuit applied to the PN generator RAKE the receiving device.
  2. 【請求項2】 複数のパスを介した受信信号をそれぞれ復調する複数の復調部と、該復調部対応にPNパターンを加える為のPN発生器を含む位相同期回路と、前記受信信号とPNパターンとの相関値を大きい順に出力する相関器とを備えたRAKE受信装置に於いて、 前記相関器からの大きい順に出力される相関値に基づくPNロード信号を、前記PNパターンの周期毎に、位相基準信号との位相を比較し、該位相基準信号との位相差の大小関係により前記相関器からの相関値に基づくPN Wherein a plurality of demodulator for demodulating a plurality of received signals through the path, respectively, a phase synchronization circuit which includes a PN generator for adding a PN pattern to the demodulation unit corresponds, the received signal and the PN pattern in RAKE receiver including a correlator which outputs in descending order of correlation value between the PN load signals based on the correlation values ​​output in descending order from the correlator, each period of the PN pattern, the phase It compares the phases of the reference signal, PN based on the correlation value from the correlator depending on the magnitude relation of the phase difference between the phase reference signal
    ロード信号を並べ替えて、前記PN発生器に加えるPN Rearranges load signal, applied to the PN generator PN
    ロード信号制御回路を設けたことを特徴とするRAKE RAKE characterized in that a load signal control circuit
    受信装置。 The receiving device.
  3. 【請求項3】 複数のパスを介した受信信号をそれぞれ復調する複数の復調部と、該復調部対応にPNパターンを加えるPN発生器を含む位相同期回路と、前記受信信号とPNパターンとの相関値を大きい順に出力する相関器と、複数の前記PN発生器からの前記PNパターンの位相差に基づく遅延時間信号を出力する遅延差検出回路と、該遅延差検出回路からの遅延時間信号によって前記複数の復調部の復調出力信号の位相を同一として加算する為の遅延補正回路とを備えたRAKE受信装置に於いて、 前記遅延差検出回路は、前記相関器による相関値が最大のパス対応の前記PNパターンを基準とし、該PNパターンと他の相関値のパス対応の前記PNパターンとの位相差を基に遅延時間信号を出力する構成を備えたことを特徴とするR 3. A plurality of demodulator for demodulating a plurality of received signals through the path, respectively, a phase synchronization circuit which includes a PN generator which adds a PN pattern to the demodulation unit corresponds, between the received signal and the PN pattern a correlator for outputting a correlation value in descending order, and the delay difference detecting circuit which outputs a delay time signal based on a phase difference of the PN pattern from a plurality of said PN generator, the delay time signal from the delay difference detection circuit the phase of the demodulated output signal of said plurality of demodulator at the RAKE receiver including a delay correction circuit for adding the same, the delay difference detection circuit, a correlation value is maximum path correspondence by the correlator R, of said PN pattern as a reference, characterized by comprising a structure that outputs a delay time signal based on the phase difference between the PN pattern and other paths corresponding the PN pattern of the correlation values KE受信装置。 KE receiving device.
  4. 【請求項4】 前記遅延差検出回路は、前記PNロード信号制御回路からの前記PNロード信号の選択を示す選択信号を基に、前記相関値の大小関係を識別し、該相関値の最大のパス対応の前記PNパターンを基準とし、該PNパターンと他の相関値のパス対応の前記PNパターンとの位相差をそれぞれ求め、該位相差に従った遅延時間信号を出力する構成を備えたことを特徴とする請求項1乃至3の何れか1項記載のRAKE受信装置。 Wherein said delay difference detection circuit, based on the selection signal indicating the selection of the PN load signal from the PN load signal control circuit to identify the magnitude relation of the correlation value, the correlation value of the largest referenced to the PN pattern of the path corresponding obtain the phase difference between the PN pattern and other paths corresponding the PN pattern of the correlation values, respectively, further comprising a configuration that outputs a delay time signal according to the phase difference RAKE receiver of any one of claims 1 to 3, wherein.
  5. 【請求項5】 複数のパスを介した受信信号をそれぞれ復調する複数の復調部と、該復調部対応にPNパターンを加えるPN発生器を含む位相同期回路と、前記受信信号とPNパターンとの相関値を大きい順に出力する相関器と、複数の前記PN発生器からの前記PNパターンの位相差に基づく遅延時間信号を出力する遅延差検出回路と、該遅延差検出回路からの遅延時間信号によって前記複数の復調部の復調出力信号の位相を同一として加算する為の遅延補正回路とを備えたRAKE受信装置に於いて、 前記遅延差検出回路は、複数の前記PN発生器対応に且つ前記PNパターンの周期毎に、前回のPNパターンと今回のPNパターンとの位相を比較し、位相差が最小のPNパターンによって復調される復調出力信号に対する遅延補正を時 5. A plurality of demodulator for demodulating a plurality of received signals through the path, respectively, a phase synchronization circuit which includes a PN generator which adds a PN pattern to the demodulation unit corresponds, between the received signal and the PN pattern a correlator for outputting a correlation value in descending order, and the delay difference detecting circuit which outputs a delay time signal based on a phase difference of the PN pattern from a plurality of said PN generator, the delay time signal from the delay difference detection circuit wherein the plurality of in RAKE receiver including a delay correction circuit for adding the same phase of the demodulated output signal of the demodulator, the delay difference detection circuit, and the PN to a plurality of said PN generator corresponding every period of the pattern, comparing the phases of the last PN pattern and the current PN pattern, a time delay correction for the demodulated output signal whose phase difference is demodulated by the minimum PN pattern 基準とし、他のPNパターンによって復調される復調出力信号に対する遅延補正の為の遅延時間信号を位相差に対応して出力する構成を備えたことを特徴とするRAKE受信装置。 A reference, RAKE receiver characterized by comprising an arrangement for output corresponding to the phase difference delay time signal for the delay correction for the demodulated output signal is demodulated by the other PN pattern.
  6. 【請求項6】 複数のパスを介した受信信号をそれぞれ復調する複数の復調部と、該復調部対応のPNパターンを発生するPN発生器を含む位相同期回路と、前記複数の復調部の復調出力信号の位相を同一とし、受信信号とPNパターンとの相関値に従った重み付け係数とを乗算する乗算回路とを備えたRAKE受信装置に於いて、 前記受信信号と前記PNパターンとの相関値の中の最大値により各相関値を除算した値を前記重み付け係数とする正規化回路を設けたことを特徴とするRAKE受信装置。 6. A plurality of demodulator for demodulating a plurality of received signals through the path, respectively, a phase synchronization circuit which includes a PN generator for generating a corresponding PN pattern demodulation section, the demodulation of the plurality of demodulator the phase of the output signal with the same, in the RAKE receiver including a multiplier circuit for multiplying the weighting factor in accordance with the correlation value between the received signal and the PN pattern, the correlation value between the received signal and the PN pattern RAKE receiver apparatus, wherein a value obtained by dividing the correlation values ​​provided normalization circuit to the weighting factor by the maximum value among.
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