JPH08255872A - Designing method for semiconductor integrated circuit, semiconductor integrated circuit device, printed wiring board assembly and latch-up recovery method - Google Patents

Designing method for semiconductor integrated circuit, semiconductor integrated circuit device, printed wiring board assembly and latch-up recovery method

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JPH08255872A
JPH08255872A JP5683995A JP5683995A JPH08255872A JP H08255872 A JPH08255872 A JP H08255872A JP 5683995 A JP5683995 A JP 5683995A JP 5683995 A JP5683995 A JP 5683995A JP H08255872 A JPH08255872 A JP H08255872A
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latch
up
semiconductor integrated
integrated circuit
circuit device
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Inventor
Koichi Hara
Machiko Kanai
Masahiko Kumagai
Masaaki Shiga
Masataka Shiraishi
浩一 原
正明 志賀
雅彦 熊谷
正孝 白石
真智子 金井
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE: To obtain a semiconductor integrated circuit device in which the latch-up can be detected accurately. CONSTITUTION: The function block 12 in a semiconductor integrated circuit device 10 comprises a current detector 14 for detecting the power supply current, and a latch-up control circuit 16 for controlling an FET 18 when the current value is higher than a predetermined threshold value to interrupt the power supply. The threshold value is set higher than one half of the maximum allowable current of a bonding wire in the semiconductor integrated circuit device 10. The maximum operating current of the function block 12 is set equal to or less than one half of the maximum allowable current of the bonding wire. Consequently, the current at the time of normal operation can be discriminated accurately from the overcurrent at the time of latch-up.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、CMOS型半導体装置におけるラッチアップの検出及びその対策方法に関するものである。 The present invention relates to relates to the detection and countermeasures thereof latchup in CMOS semiconductor device. 特に、ラッチアップの検出に適した半導体集積回路装置や、プリント配線板アッセンブリの構造に関する。 In particular, a semiconductor integrated circuit device suitable for the detection of a latch-up, to a structure of the printed wiring board assembly.

【0002】 [0002]

【従来の技術】CMOS型半導体集積回路にラッチアップが生じると、多大な電流が電源に流れてしまう。 When latch-up occurs in the Background of the Invention CMOS semiconductor integrated circuit, it will flow great current to the power supply. そのため、ラッチアップの検出は従来から様々な方法が提案されている。 Therefore, detection of the latch-up have been proposed various methods conventionally.

【0003】ラッチアップが生じると電源電流が増大するため、一般にはラッチアップの検出方法として、電流値の増大を検出する方法が知られている。 [0003] Since the latch-up occurs supply current increases generally as the detection method of the latch-up, there is known a method of detecting an increase in current value. 例えば、特開平1−296323号公報には、過大な電流値が検出されたことでラッチアップの検出を行う方法が示されている。 For example, JP-A-1-296323, a method for detecting a latch-up by excessive current value is detected is shown.

【0004】ラッチアップが生じたときには、理論上は無限大の電流が流れることになるが、実際には、半導体の抵抗や、ボンディングワイアの抵抗等により、数アンペア程度の電流となる場合が多い。 [0004] When the latch-up occurs, in theory will flow infinite current, in fact, the semiconductor resistor and by resistance of the bonding wire is often a current of several amperes . 図17には、ラッチアップが生じたときの半導体集積回路の電源電流値の値と、ラッチアップが終了するまでの時間との関係を調べるために、いくつかのサンプルを実験したときの結果が示されている。 Figure 17 compares the value of the power supply current value of the semiconductor integrated circuit when the latch-up has occurred, in order to examine the relationship between the time until the latch-up is completed, the results when the experiment several samples It is shown.

【0005】図17に示されているように、ラッチアップが生じたときの電流値が2アンペア以上の場合には、 [0005] As shown in Figure 17, when the current value is more than ampere when the latch-up occurs,
数秒間程度ラッチアップ状態が持続している。 The order of a few seconds latch-up condition persists. また、ラッチアップが生じたときの電流値が1アンペア程度の場合には、数分程度ラッチアップ状態が持続している。 Also, when the current value when the latch-up has occurred in about 1 amp, several minutes latch-up condition persists. これは、ラッチアップの電流が2アンペア以上の場合には、ボンディングワイアが断線することにより、比較的早く半導体装置が破壊されるためラッチアップ状態も終了するものと考えられ、一方、ラッチアップの電流が1 This is because when the current of the latch-up of more than two amps, by the bonding wire is disconnected, relatively fast semiconductor device is considered to terminate be latch-up condition to be destroyed, whereas, the latch-up current 1
アンペア程度の場合には、ボンディングワイアは断線しないものの、パッケージのプラスチックが徐々に炭化し、最終的に発火することによって、ラッチアップ状態が解消するものと考えられる。 If the order of amps, bonding wires although not broken, plastic packages gradually carbonized, by finally firing, it is considered that a latch-up condition is eliminated.

【0006】尚、ボンディングワイアは、およそ20〜 [0006] It should be noted that the bonding wire is approximately 20
30ミクロンの金線であり、約2〜3アンペア程度の電流で断線してしまう。 A 30 micron gold, resulting in breakage at about 2-3 amperes of current.

【0007】 [0007]

【発明が解決しようとする課題】このように、ラッアップが発生した場合には、過電流が流れることに鑑み、過電流保護回路に設ける電流の遮断を行うように構成することは従来知られていたが、実際にどの程度の大きさの電流を過電流と見なすかは試行錯誤によって決定せざるを得ず、効率的なラッチアップの検出は行えなかった。 THE INVENTION Problems to be Solved] Thus, when the Ra'appu occurs, considering that overcurrent flows, be configured to perform the interruption of current provided to the overcurrent protection circuit have been known was, but should actually be considered how much the magnitude of the current and the overcurrent it is inevitable to determine by trial and error, the detection of the effective latch-up could not be performed.

【0008】本発明は、上記課題に鑑みなされたものであり、その目的は、回路の通常の動作時の電源電流の大きさと、ラッチアップ時の過大電流の大きさとを明確に区別するべく、所定のしきい値を設け、過電流を検出し得る半導体集積回路装置を得ることである。 [0008] The present invention has been made in view of the above, to the purpose is clearly distinguished from the magnitude of the supply current in normal operation of the circuit, the magnitude of the excessive current during latchup, provided a predetermined threshold, it is possible to obtain a semiconductor integrated circuit device capable of detecting an overcurrent.

【0009】同時に、ラッチアップを確実に検出し得る半導体集積回路の設計方法、またラッチアップを確実に検出し得るプリント配線板アッセンブリ及び、ラッチアップから効率的に復旧可能なラッチアップ復旧方法をそれぞれ提供することを目的とする。 [0009] At the same time, a method of designing a semiconductor integrated circuit capable of reliably detecting a latch-up, also printed wiring board assemblies and capable of reliably detecting the latch-up, the latch-up efficiently recoverable latchup recovery method, respectively an object of the present invention is to provide.

【0010】 [0010]

【課題を解決するための手段】第一の本発明は、上記課題を解決するために、ラッチアップの検出手段を備えた半導体集積回路装置の設計方法において、ラッチアップの判定の基準となる電流の基準値を、半導体集積回路のボンディングワイアの許容電流値に基づき設定する設定工程と、前記半導体集積回路を機能ブロックに分割する分割工程であって、各機能ブロックの最大電流値が前記基準値未満になるように分割を行う回路分割工程と、前記基準値以上に設定されている所定のしきい値より大きい電流が検出された場合に、ラッチアップであると判定するラッチアップ検出回路を前記各機能ブロック毎に設けるラッチアップ判定回路付加工程と、を含むことを特徴とする半導体集積回路装置の設計方法である。 Means for Solving the Problems A first invention, in order to solve the above problems, in a method of designing a semiconductor integrated circuit device provided with a detecting means of the latch-up, as a reference for determining the latch-up current of the reference value, a setting step of setting, based on the allowable current value of the bonding wire of the semiconductor integrated circuit, a dividing step of dividing the semiconductor integrated circuit function block, the maximum current value is the reference value for each function block wherein a circuit dividing step, when the larger current than a predetermined threshold value which is set above the reference value is detected, the latch-up detection circuit determines that latch-up processing segmentation to less than a latch-up judgment circuit additional step of providing for each functional block, a method of designing a semiconductor integrated circuit device, which comprises a.

【0011】第二の本発明は、上記課題を解決するために、第一の発明の半導体集積回路装置の設計方法において、前記設定工程は、前記基準値を、ボンディングワイアの許容電流値の1/2に設定することを特徴とする半導体集積回路装置の設計方法である。 [0011] The second aspect of the present invention, in order to solve the above problems, in a method of designing a semiconductor integrated circuit device of the first invention, the setting step, the reference value, the first allowable current value of the bonding wire / 2 be set to a design method of a semiconductor integrated circuit device according to claim.

【0012】第三の本発明は、上記課題を解決するために、ボンディングワイアによる配線を含み、電源電流の最大値が所定の基準値未満となるように設計された半導体集積回路を有する半導体集積回路装置において、前記半導体集積回路の電源電流が、前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路、を有し、前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とする半導体集積回路装置である。 [0012] The third aspect of the present invention, in order to solve the above problems, comprises a wiring by bonding wire, a semiconductor integrated with a semiconductor integrated circuit which is designed such that the maximum value of the power supply current is less than a predetermined reference value in the circuit device, the power supply current of the semiconductor integrated circuit, is greater than the reference value or more predetermined threshold, has a latch-up occurs determines latch-up judgment circuit, wherein the reference value, is a semiconductor integrated circuit device according to claim which are determined based on the allowable current value of the bonding wires.

【0013】第四の本発明は、上記課題を解決するために、ボンディングワイアによる配線を含み、半導体集積回路のラッチアップの検出機能を有する半導体集積回路装置において、前記半導体集積回路は、電源電流の最大値が所定の基準値未満である複数の機能ブロックに分割され、前記各機能ブロックは、その機能ブロックの電源電流が、前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路を有し、前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とする半導体集積回路装置である。 [0013] The fourth invention is, in order to solve the above problems, comprises a wiring by bonding wires, in a semiconductor integrated circuit device having a function of detecting a latch-up of the semiconductor integrated circuit, the semiconductor integrated circuit includes a power supply current maximum value is divided into a plurality of functional blocks is less than a predetermined reference value of said each function block, when the power supply current of the function blocks is greater than the reference value or more predetermined threshold, latchup There have latch-up judgment circuit judges to have occurred, the reference value, it is a semiconductor integrated circuit device according to claim which are determined based on the allowable current value of the bonding wires.

【0014】第五の本発明は、上記課題を解決するために、第三の本発明または第四の本発明の半導体集積回路装置において、さらに、前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、その半導体集積回路装置の電源を遮断する電源遮断回路、を含むことを特徴とする半導体集積回路装置である。 [0014] The fifth invention, in order to solve the above problems, and in the third semiconductor integrated circuit device of the present invention or the fourth invention, further, the latch-up judgment circuit latch-up occurs If it is determined, which is a semiconductor integrated circuit device, which comprises the power supply interrupting circuit for interrupting the power supply of the semiconductor integrated circuit device.

【0015】第六の本発明は、上記課題を解決するために、第四の本発明の半導体集積回路装置において、さらに、前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、そのラッチアップ判定回路が含まれる前記機能ブロックの電源を遮断する電源遮断回路、 The sixth aspect of the present invention, in order to solve the above problems, a semiconductor integrated circuit device of the fourth invention, further, when the latch-up judgment circuit determines that latch-up occurs, the power shutoff circuit to cut off the power supply of the functional blocks including the latch-up judgment circuit,
を含むことを特徴とする半導体集積回路装置である。 A semiconductor integrated circuit device, which comprises a.

【0016】第七の本発明は、上記課題を解決するために、第三又は第四又は第五又は第六の本発明の半導体集積回路装置において、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とする半導体集積回路装置である。 The seventh invention, in order to solve the above problems, a semiconductor integrated circuit device of the third or fourth or fifth or sixth invention, wherein the reference value, the allowable current of the bonding wire is a semiconductor integrated circuit device according to claim which is set to 1/2 of the value.

【0017】第八の本発明は、上記課題を解決するために、ボンディングワイアによる配線を含む半導体集積回路装置が複数個取り付けられたプリント配線板アッセンブリにおいて、前記半導体集積回路装置群は、電源電流の最大値が所定の基準値未満である複数の機能グループに分割され、前記各機能グループは、その機能グループの電源電流が前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路を有し、前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とするプリント配線板アッセンブリである。 The eighth invention, in order to solve the above problems, in the printed wiring board assembly in which the semiconductor integrated circuit device is mounted a plurality including the wiring by bonding wires, the semiconductor integrated circuit device group, the power supply current maximum value is divided into a plurality of functional groups is less than a predetermined reference value of said each functional group, if larger than the predetermined threshold power source current is greater than the reference value of the function group, the latch-up has determined latch-up judgment circuit to have occurred, the reference value is a printed wiring board assembly, characterized in that is determined based on the allowable current value of the bonding wires.

【0018】第九の本発明は、上記第八の本発明のプリント配線板アッセンブリにおいて、さらに、前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、配線板アッセンブリの電源を遮断する電源遮断回路、を含むことを特徴とするプリント配線板アッセンブリである。 The ninth invention, in the printed wiring board assembly of the eighth invention, further, when the latch-up judgment circuit determines that latch-up has occurred, to cut off the power supply of the circuit board assembly power-off circuit, a printed circuit board assembly which comprises a.

【0019】第十の本発明は、上記第八の本発明のプリント配線板アッセンブリにおいて、さらに、前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、そのラッチアップ判定回路が含まれる前記機能グループの電源を遮断する電源遮断回路、を含むことを特徴とするプリント配線板アッセンブリである。 [0019] The present invention of the tenth, in the printed wiring board assembly of the eighth invention, further, when the latch-up judgment circuit determines that latch-up has occurred, include the latch-up judgment circuit power shutoff circuit to cut off the power supply of the functional group is a printed circuit board assembly which comprises a.

【0020】第十一の本発明は、上記第八又は第九又は第十の本発明のプリント配線板アッセンブリにおいて、 The eleventh invention, in the printed wiring board assembly of the present invention of the eighth or the ninth or tenth,
前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とするプリント配線板アッセンブリである。 The reference value is a printed wiring board assembly, characterized in that it is set to 1/2 of the allowable current value of the bonding wires.

【0021】第十二の本発明は、上記第三又は第四又は第五又は第六の本発明の半導体集積回路装置において、 [0021] A twelfth invention is a semiconductor integrated circuit device of the third or fourth or fifth or sixth aspect of the present invention,
前記ラッチアップ判定回路がラッチアップが生じたと判定した場合、外部にラッチアップ検出信号を出力するラッチアップ検出信号出力手段、を含むことを特徴とする半導体集積回路装置である。 If the latch-up judgment circuit determines that latch-up has occurred, which is a semiconductor integrated circuit device which comprises latch-up detection signal output means for outputting a latch-up detection signal to the outside.

【0022】第十三の本発明は、上記第四又は第六の本発明の半導体集積回路装置において、前記各機能ブロックの各ラッチアップ判定回路の、いずれか一個以上のラッチアップ判定回路がラッチアップ検出信号を出力した場合に、外部に統合ラッチアップ信号を出力する統合ラッチアップ検出信号出力手段、を含むことを特徴とする半導体集積回路装置である。 The thirteenth present invention is a semiconductor integrated circuit device of the fourth or sixth aspect of the present invention, each latch-up judgment circuit of the respective functional blocks, any one or more latch-up judgment circuit latches when outputting the up detection signal, a semiconductor integrated circuit device, which comprises integrated latching up the detection signal output means for outputting the integrated latch-up signal to the outside.

【0023】第十四の本発明は、上記第十二又は第十三の本発明の半導体集積回路装置において、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とする半導体集積回路装置である。 The fourteenth present invention is a semiconductor integrated circuit device of the twelfth or thirteenth invention, the reference value is set to 1/2 of the allowable current value of the bonding wires is a semiconductor integrated circuit device according to claim.

【0024】第十五の本発明は、上記第八又は第九又は第十の本発明のプリント配線板アッセンブリにおいて、 The fifteenth present invention is a printed wiring board assembly of the present invention of the eighth or the ninth or tenth,
前記ラッチアップ判定回路がラッチアップが生じたと判定した場合、外部にラッチアップ検出信号を出力するラッチアップ検出信号出力手段、を含むことを特徴とするプリント配線板アッセンブリである。 If the latch-up judgment circuit determines that latch-up occurs, a printed circuit board assembly which comprises latch-up detection signal output means for outputting a latch-up detection signal to the outside.

【0025】第十六の本発明は、上記第八又は第九又は第十の本発明のプリント配線板アッセンブリにおいて、 The sixteenth present invention is a printed wiring board assembly of the present invention of the eighth or the ninth or tenth,
前記各機能グループの各ラッチアップ判定回路の、いずれか一個以上のラッチアップ判定回路がラッチアップ検出信号を出力した場合に、外部に統合ラッチアップ検出信号を出力する統合ラッチアップ検出信号出力手段、を含むことを特徴とするプリント配線板アッセンブリである。 Wherein each latch-up judgment circuit for each function group, if any one or more latch-up judgment circuit outputs a latch-up detection signal, integrated latch-up detection signal output means for outputting the integrated latch-up detection signal to the outside, a printed circuit board assembly which comprises a.

【0026】第十七の本発明は、上記第十五又は第十六の本発明のプリント配線板アッセンブリにおいて、前記基準値は、前記ボンディングワイアの許容電流値の1/ The seventeenth invention, in the fifteenth or the sixteenth of the printed wiring board assembly of the present invention, the reference value, the allowable current value of the bonding wire 1 /
2に設定されていることを特徴とするプリント配線板アッセンブリである。 That it is set to 2 a printed circuit board assembly according to claim.

【0027】第十八の本発明は、上記第三、第四、第五、第六、第七、第十二、第十三または第十四の本発明の半導体集積回路装置を用いたコンピュータ装置において、前記半導体集積回路装置にラッチアップか生じた場合に、このラッチアップ状態を復旧するラッチアップ復旧方法であって、前記コンピュータの演算処理の途中結果を随時保存しながら、前記演算処理を行う演算処理工程と、前記演算処理工程の途中でラッチアップ状態が検出された場合に、最も新しい前記途中結果を取り出す途中結果取り出し工程と、前記取り出された途中結果を用いて、前記演算処理をやり直す再実行工程と、を含むことを特徴とするラッチアップ復旧方法である。 The eighteenth invention, the third, fourth, fifth, sixth, seventh, twelfth, thirteenth or fourteenth computer using the semiconductor integrated circuit device of the present invention in the device, when produced or latchup the semiconductor integrated circuit device, a latch-up recovery method to recover this latch-up condition, while preserving an intermediate result of processing of the computer at any time, said arithmetic processing an arithmetic processing step of performing, when the middle latch-up condition of the arithmetic processing step has been detected, a step premature removal results to retrieve the most recent said intermediate result, by using the intermediate result of the retrieved, the processing a latch-up recovery method which comprises an a redo process to start over.

【0028】第十九の本発明は、第十八の本発明のラッチアップ復旧方法において、前記演算処理工程の途中でラッチアップ状態が検出された場合に、前記半導体集積回路装置にリセット信号を出力し、ラッチアップ状態から復旧させる復旧工程、を含むことを特徴とするラッチアップ復旧方法である。 The nineteenth invention is the latchup recovery method eighteenth invention, when the middle latch-up condition of the arithmetic processing step is detected, a reset signal to the semiconductor integrated circuit device It outputs a latch-up recovery method which comprises a recovery step, to recover from a latch-up condition.

【0029】第二十の本発明は、上記第八、第九、第十、第十一、第十五、第十六または第十七の本発明のプリント配線板アッセンブリを用いたコンピュータ装置において、前記プリント配線板アッセンブリにラッチアップか生じた場合に、このラッチアップ状態を復旧するラッチアップ復旧方法において、前記コンピュータの演算処理の途中結果を随時保存しながら、前記演算処理を行う演算処理工程と、前記演算処理工程の途中でラッチアップ状態が検出された場合に、最も新しい前記途中結果を取り出す途中結果取り出し工程と、前記取り出された途中結果を用いて、前記演算処理をやり直す再実行工程と、を含むことを特徴とするラッチアップ復旧方法である。 [0029] The present invention twentieth, said eighth, the ninth, tenth, eleventh, fifteenth, computer device using a printed circuit board assembly of the sixteenth or seventeenth invention , when occurring latch or up to the printed circuit board assemblies, in latchup recovery method to recover this latch-up condition, while preserving an intermediate result of processing of the computer from time to time, the arithmetic processing step of performing the arithmetic processing If, when the middle latch-up condition of the arithmetic processing step is detected, the most recent said a step premature removal results to retrieve the intermediate results, using the intermediate results of the retrieved, re-run the process to start over the operation processing When a latchup recovery method, which comprises a.

【0030】第二十一の本発明は、第二十の本発明のラッチアップ復旧方法において、前記演算処理工程の途中でラッチアップ状態が検出された場合に、前記プリント配線板アッセンブリにリセット信号を出力し、ラッチアップ状態から復旧させる復旧工程、を含むことを特徴とするラッチアップ復旧方法である。 The twenty-first invention, in latchup recovery method of the present invention twentieth, when the latch-up condition is detected in the course of the arithmetic processing step, a reset signal to the printed circuit board assembly It outputs a latch-up recovery method which comprises a recovery step, to recover from a latch-up condition.

【0031】 [0031]

【作用】第一の本発明における設定工程においては、ラッチアップの判定基準の電流をボンディングワイアの許容電流値に基づき定めた。 [Action] In the setting step in the first aspect of the present invention were determined based on the current criteria of the latch-up to the allowable current value of the bonding wires. そのため、さらに、各機能ブロックの最大電流値が定められた基準値未満になるように分割されている。 Therefore are further divided to be less than the reference value the maximum current value is determined for each function block. そのため、この電流の基準値より大きく電流のしきい値を設定することにより、効率的にラッチアップであることを判定することが可能である。 Therefore, by setting the threshold value of greater current than the reference value of this current, it is possible to determine that efficiently a latch-up.

【0032】第二の本発明は、上記第一の本発明における基準値をボンディングワイアの許容電流値の1/2に設定している。 [0032] The second invention is set to 1/2 of the allowable current value of the bonding wire the reference value in the first aspect of the present invention. そのため、ボンディングワイアが発熱によって切断することを防止しつつ、機能ブロックの電流値と、ラッチアップとなる場合の電流値とを効率的に識別することが可能である。 Therefore, while preventing the bonding wire is cut by the heat generated, and the current value of the function blocks, it is possible to efficiently identify the current value when the latch-up.

【0033】第三の本発明におけるラッチアップ判定回路は、ボンディングワイアの許容電流値に基づいて定められた基準値以上のしきい値に基づいて、ラッチアップが発生したか否かを判定する。 The latch-up judgment circuit in the third invention, based on the reference value more than a threshold which is determined based on the allowable current value of the bonding wire, determines whether latch-up has occurred. そのため、効率的にラッチアップの発生を判定することが可能である。 Therefore, it is possible to determine the efficient generation of a latch-up.

【0034】第四の本発明においては、ボンディングワイアの許容電流値に基づいて定められた基準値以上のしきい値に基づき、ラッチアップが発生したか否かを判定する。 [0034] In a fourth aspect of the present invention, based on the reference value more than a threshold which is determined based on the allowable current value of the bonding wire, it determines whether latch-up has occurred. さらに、半導体集積回路の機能ブロックの電源電流は基準値を超えないように設計されている。 Further, the power supply current of the functional blocks of a semiconductor integrated circuit is designed so as not to exceed the reference value. そのため、通常動作時の電源の電流と、ラッチアップ時の電流値とを容易に識別することが可能である。 Therefore, it is possible to a power supply of the current during normal operation, to easily identify the current value during latchup.

【0035】第五の本発明においては、上記第四の本発明の半導体集積回路装置において、ラッチアップが発生したと判定された場合に、電源が遮断される。 [0035] In a fifth invention, in the semiconductor integrated circuit device of the fourth aspect of the present invention, when a latch-up is determined to have occurred, the power is cut off. そのため、ラッチアップ状態からの復旧が容易になされる。 Therefore, recovery from the latch-up condition is readily made.

【0036】第六の本発明においては、上記第四の本発明の半導体集積回路装置において、ラッチアップが発生したと判定された場合には、判定された機能ブロックのみの電源が遮断される。 [0036] In the sixth invention, in the semiconductor integrated circuit device of the fourth aspect of the present invention, when a latch-up is determined to have occurred, the power of only the determined functional blocks is interrupted. そのため、全ての機能ブロックを遮断しなくとも、必要なブロックのみの電源を遮断することが可能である。 Therefore, without blocking the entire functional blocks, it is possible to cut off the power of only the necessary blocks.

【0037】第七の本発明においては、上記第三〜第六までの半導体集積回路装置において、基準値がボンディングワイアの許容電流値の1/2に設定されている。 [0037] In a seventh invention, in the semiconductor integrated circuit device to the third to sixth, reference value is set to 1/2 of the allowable current value of the bonding wires. そのため、通常動作時の電源電流値と、ラッチアップ時の電源電流の値とを容易に識別することが可能である。 Therefore, it is possible to a normal power supply current value during operation, to easily identify the value of the power supply current during the latch-up.

【0038】第八の本発明においては、回路が複数の機能グループに分割されており、各グループの電源電流は、ボンディングワイアの許容電流値に基づく基準値未満に設定され、さらに、ラッチアップの判定基準であるしきい値はこの基準値以上に選択されている。 [0038] In the eighth invention, the circuit is divided into a plurality of functional groups, the power supply current of each group is set to less than the reference value based on the allowable current value of the bonding wires and further, the latch-up a criterion threshold is selected to be above the reference value. そのため、ラッチアップ時の電源電流と、通常動作時の電源電流とを容易に識別することが可能である。 Therefore, a power supply current during latchup, usually can easily identify and supply current during operation.

【0039】第九の本発明においては、第八の本発明のプリント配線板アッセンブリにおいて、ラッチアップが発生したと判定された場合に、その配線板アッセンブリの電源が遮断される。 [0039] In the ninth invention, in the eighth printed circuit board assembly of the present invention, when a latch-up is determined to have occurred, the power of the circuit board assembly is blocked. そのためラッチアップからの復旧が容易となる。 Therefore recovery from latch-up is easy.

【0040】第十の本発明においては、上記第八のプリント配線板アッセンブリにおいて、ラッチアップが発生したと判定された場合に、そのラッチアップが発生したと判定された機能グループのみの電源が遮断される。 [0040] In the present invention of the tenth, in the eighth printed circuit board assembly, when the latch-up is determined to have occurred, the power of only the determined functional groups that latch-up has occurred blocked It is. そのため、効率的にラッチアップからの復旧が可能である。 Therefore, it is possible to efficiently recover from the latch-up.

【0041】第十一の本発明においては、上記第八〜第十の本発明のプリント配線板アッセンブリにおいて、基準値がボンディングワイアの許容電流値の1/2に設定されているため、通常動作時の電源電流値と、ラッチアップ時の電流値とを効率的に識別することが可能である。 [0041] In the eleventh invention, in the printed wiring board assembly of the present invention of the eighth-tenth, since the reference value is set to 1/2 of the allowable current value of the bonding wire, the normal operation a power supply current value when it is possible to the current value effectively identify during latchup.

【0042】第十二の本発明においては、上記第三〜第六の本発明の半導体集積回路装置において、ラッチアップが発生したと判定された場合に、外部にラッチアップ検出信号が出力される。 [0042] In the twelfth invention, in the semiconductor integrated circuit device of the third to sixth of the present invention, when a latch-up is determined to have occurred, the latch-up detection signal is output to the outside . そのため、外部からラッチアップが起きたことを容易に知ることが可能となる。 Therefore, it is possible to easily know that the latch-up from the outside occurs.

【0043】第十三の本発明においては、上記第四または第六の半導体集積回路装置において、ラッチアップ検出信号が一つ以上出力された場合に、外部に統合ラッチアップ信号が出力される。 [0043] In a thirteenth invention, in the fourth or sixth semiconductor integrated circuit device, when a latch-up detection signal is output one or more integrated latchup signal to the outside is outputted. そのため、各機能ブロック毎にラッチアップ信号を出力する構成に比べて、効率的なラッチアップ信号の出力が可能となる。 Therefore, compared with a configuration for outputting a latch-up signal for each functional block, the output of an efficient latchup signal becomes possible.

【0044】第十四の本発明においては、上記第十二または第十三の本発明の半導体集積回路装置において、基準値がボンディングワイアの許容電流値の1/2に設定されている。 [0044] In a fourteenth invention, in the semiconductor integrated circuit device of the twelfth or thirteenth invention, the reference value is set to 1/2 of the allowable current value of the bonding wires. そのため、通常動作時の電流値と、ラッチアップ時の電流値とを容易に識別可能である。 Therefore, it is usually the current value during operation, easily identifiable and the current value at the time of latch-up.

【0045】第十五の本発明においては、第八または第九または第十の本発明のプリント配線板アッセンブリにおいて、外部にラッチアップ検出信号が出力されるため、ラッチアップが生じたことが外部から容易に把握することが可能である。 [0045] In a fifteenth invention, in the eighth or ninth or tenth printed circuit board assembly of the present invention, the latch-up detection signal to the outside is outputted, that the latch-up occurs outside it is possible to easily grasp from.

【0046】第十六の本発明においては、上記第八または第九または第十の本発明の半導体集積回路装置において、外部に統合ラッチアップ検出信号が出力されるため、ラッチアップが生じたことが容易に外部から認識可能である。 [0046] In the sixteenth invention, in the semiconductor integrated circuit device of the present invention of the eighth or ninth or tenth, since the external to the integrated latch-up detection signal is output, the latch-up occurs is easily recognizable from the outside.

【0047】第十七の本発明においては、上記第十五または第十六のプリント配線板アッセンブリにおいて、基準値をボンディングワイアの許容電流値の1/2に設定したので、通常動作時の電流値と、ラッチアップが発生した場合の電流値とを容易に識別可能である。 [0047] In a seventeenth invention, in the above-mentioned fifteenth or sixteenth printed circuit board assemblies, because the reference is set to 1/2 of the bonding wires of the allowable current value, normal operation of the current value and can be easily identified and the current value when the latch-up occurs.

【0048】第十八の本発明においては、ラッチアップ状態が検出された場合に最も新しい途中結果を取り出して、この途中結果に基づいて演算処理をやり直したので、ラッチアップからの復旧が確実に行える。 [0048] In the eighteenth invention, retrieves the most recent intermediate result when the latch-up condition is detected, because again the arithmetic processing based on the intermediate result, to ensure the recovery from latchup It can be carried out.

【0049】第十九の本発明においては、ラッチアップ状態が検出された場合に、半導体集積回路装置にリセット信号を出力するため、ラッチアップ状態から確実に復旧することが可能である。 [0049] In the nineteenth invention, when the latch-up condition is detected, for outputting a reset signal to the semiconductor integrated circuit device, it is possible to recover reliably from the latch-up state.

【0050】第二十の本発明においては、コンピュータの演算処理の途中結果が随時保存され、ラッチアップが生じた場合には最も新しい途中結果を用いて演算処理がやり直される。 [0050] In the present invention twentieth, intermediate results of arithmetic processing of the computer is stored from time to time, calculation processing is performed again by using the newest intermediate results if latch-up has occurred. そのため、確実にラッチアップからの復旧が行える。 Therefore, it can be performed reliably recover from the latch-up.

【0051】第二十一の本発明においては、ラッチアップ状態が検出された場合に、プリント配線板アッセンブリにリセット信号が出力されるため、ラッチアップ状態から確実に復旧することが可能である。 [0051] In a twenty-first invention, if the latch-up condition is detected, the reset signal is output to the printed circuit board assembly, it is possible to recover reliably from the latch-up state.

【0052】 [0052]

【実施例】以下、本発明の好適な実施例を図面に基づいて説明する。 BRIEF DESCRIPTION OF THE PREFERRED EMBODIMENTS example in the drawings of the present invention.

【0053】 実施例1図1は、本発明の原理を説明するためのフローチャートが示されている。 [0053] Example 1 Figure 1 shows a flow chart for explaining the principle of the present invention. まず、ステップST1−1において、 First, in step ST1-1,
半導体集積回路を構成する各機能ブロックのそれぞれの最大電流値が、ワイヤボンドワイヤ(ボンディングワイヤ)の許容電流の1/2以下にするように回路の設定が行われる。 Respective maximum current values ​​of the respective functional blocks constituting the semiconductor integrated circuit, setting the circuit is performed so as to half or less of the allowable current of the wire bond wires (bonding wires). 本実施例に係る半導体集積回路装置もしくはプリント配線板アッセンブリなどにおいては、各機能ブロックの回路群の電流値が最大でもワイヤボンドワイヤの許容電流値の1/2以下になるように設計していることが本発明において特徴的なことである。 In a semiconductor integrated circuit device or a printed wiring board assembly according to the present embodiment, the current value of the circuit group of each functional block is designed to be 1/2 or less of the allowable current value of the wire bond wire at most it is feature of the present invention. このように、 in this way,
最大の電流値をワイヤボンドワイヤの許容電流値の1/ Maximum current value of the allowable current value of the wire bond wire 1 /
2以下に設定しているため、ラッチアップが生じた場合の電流値と、通常動作時の電流値とを容易に設定することが可能となるのである。 Since it is set to 2 or less, and the current value when the latch-up has occurred, it's it becomes possible to set the current value during normal operation easily.

【0054】このようにして半導体集積回路装置などを設計した後、実際の動作においては各機能ブロック毎にその回路群の電流値がラッチアップ制御回路によって検出される。 [0054] After design and this way the semiconductor integrated circuit device, in actual operation, the current value of the circuit group for each functional block is detected by the latch-up control circuit. 後述するように、各機能ブロックの電流値は電流検出器によって検出され、検出された電流値が所定のしきい値より大きいか否かによってラッチアップ状態が発生したか否かを検出するのである。 As described later, the current value of each functional block is detected by the current detector, the detected current value is to detect whether the latch-up condition has occurred depending on whether greater than a predetermined threshold value . このようにしてステップST1−2においては回路群の電流値が監視されるのである。 Is the current value of the circuit group is monitored in step ST1-2 in this way.

【0055】この電流値の監視の結果、ワイヤボンドワイヤの許容電流値の1/2以上の電流が各回路群に流れていると判断された場合には、ステップST1−3において、「YES」の方向に処理が移行する。 [0055] Results of the monitoring of the current, when more than half of the current of the allowable current value of the wire bond wire is determined to be passed through each circuit group in step ST1-3, "YES" processing in the direction of the shifts. 許容電流値の1/2未満の場合にはステップST1−2に処理が戻り、電流の監視が続けられる。 The process returns to step ST1-2 in the case of less than 1/2 of the allowable current value, the monitoring of current is continued.

【0056】ステップST1−4においては各機能ブロックを構成する回路群の電流が遮断される。 [0056] In step ST1-4 current circuit group constituting each functional block is blocked. この電流の遮断は、以下において述べる実施例に示されているように、半導体集積回路もしくはプリント配線板アッセンブリそのものの機能として実現されている場合もあるし、 Interruption of this current, as shown in the embodiments described below, to it may have been implemented as a function of the semiconductor integrated circuit or printed circuit board assembly itself,
外部からの指示に従って電流が遮断される場合もある。 In some cases the current is cut off in accordance with an instruction from the outside.

【0057】尚、ラッチアップは、回路の電流遮断で復旧することは当然である。 [0057] The latch-up, it is natural to recover a current cutoff circuit. 電流遮断によって、ON動作し続けている寄生トランジスタのON動作を解消するからである。 The current interruption, because eliminating ON operation of the parasitic transistor that remains ON operation.

【0058】 実施例2図2には、本発明の実施例2に係る半導体集積回路装置の構成ブロック図が示されている。 [0058] The Example 2 FIG. 2, there is shown a block diagram of a semiconductor integrated circuit device according to a second embodiment of the present invention. 図2に示されているように、半導体集積回路装置10の回路は、複数の機能ブロック12に分割されている。 As shown in FIG. 2, the circuit of the semiconductor integrated circuit device 10 is divided into a plurality of functional blocks 12. そして、各機能ブロックには、それぞれ機能ブロック12の電源電流値を検出する電流検出器14と、この電流検出器14が検出した電流の値を監視し、ラッチアップが生じたか否かを判定するラッチアップ制御回路16と、このラッチアップ制御回路16によって制御され、電源電流を遮断もしくは導通させるFET18とが備えられている。 To each functional block, it determines that the current detector 14 for detecting the power supply current values ​​of the respective functional blocks 12, monitors the value of the current which the current detector 14 detects, whether latch-up has occurred a latch-up control circuit 16, this is controlled by the latch-up control circuit 16, FET 18 and are provided for blocking or conducting power currents.

【0059】本発明の原理(実施例1)において述べたように、本実施例2においても、各機能ブロック12の最大の電流値は、ワイヤボンドワイヤの許容電流値の1 [0059] As described in the principles of the present invention (Example 1), also in the second embodiment, the maximum current value of each functional block 12, the first allowable current value of the wire bond wires
/2未満になるように設計が行われている。 Designed to be less than / 2 is performed. そして、各機能ブロック毎に電流を監視する手段、すなわち電流検出器14が設けられているため、各機能ブロック12毎にラッチアップが生じたか否かを判定することが可能である。 Then, means for monitoring the current in each functional block, that is, the current detector 14 is provided, it is possible to determine whether the latch-up occurs in each function block 12. この実施例1に示されている例によれば、ラッチアップ制御回路16は、電流検出器14が所定のしきい値より大きい場合にFET18を制御し対応する機能ブロック12に供給された電源を遮断する。 According to the example shown in this embodiment 1, the latch-up control circuit 16, a power source current detector 14 is supplied to the corresponding functional block 12 controls the FET18 is greater than a predetermined threshold value Cut off. この電源の遮断は各機能ブロック12毎に行われる。 Interruption of the power supply is performed for each function block 12.

【0060】本実施例2において、特徴的なことは機能ブロック12の最大電流値がワイヤボンドワイヤの許容電流値の1/2未満に設定されていると共に、ラッチアップ制御回路16がラッチアップ状態であると判断するしきい値はワイヤボンドワイヤの最大許容電流値の1/ [0060] In the second embodiment, the characteristic that, along with the maximum current value of the function block 12 is set to less than 1/2 of the allowable current value of the wire bond wire, a latch-up control circuit 16 is a latch-up condition threshold that determines that the maximum allowable current value of the wire bond wire 1 /
2以上に設定されていることである。 It is that it is set to 2 or more. このように、ワイヤボンドワイヤの許容電流値を基準として機能ブロック12の最大動作電流、及びラッチアップ制御回路16がラッチアップと判断するしきい値がそれぞれ設定されているため、通常動作時の電流値と、ラッチアップ状態が発生した場合の電流値とを容易に識別することが可能である。 Since the threshold maximum operating current and latch-up control circuit 16, the function block 12 based on the allowable current value of the wire bond wire is determined that the latch-up is set respectively, during normal operation of the current and values, it is possible to current value and easily identify if the latch-up condition occurs. この結果、各機能ブロック12毎にラッチアップが生じた場合に電源を自動的に遮断することが可能である。 As a result, it is possible to automatically cut off the power when the latch-up for each functional block 12 has occurred.

【0061】なお、本実施例1においては電源が遮断された機能ブロック12に対しては、外部からの信号によりラッチアップ制御回路が電源を復帰させる動作も行う。 [0061] Incidentally, with respect to the functional block 12 the power is cut off in the first embodiment, also performs the operation for returning the power latch-up control circuit by a signal from the outside.

【0062】 実施例3上記実施例2においては、各機能ブロック12毎にラッチアップ状態の検出が行われると共に、電源の遮断も各機能ブロック12毎に行われていた。 [0062] In Example 3 Example 2 above, with the detection of a latch-up condition for each of the functional blocks 12 is carried out, interrupting the power supply was also performed for each function block 12.

【0063】しかしながら、いずれか1つの機能ブロック12にラッチアップ状態が生じた場合には、結局半導体集積回路10全体として正しい動作をしなくなるため、残りの機能ブロック12が正常な動作をしていてもほとんど意味がない。 [0063] However, when any one of the functional blocks 12 to latch-up condition occurs, eventually it becomes no longer correct operation the entire semiconductor integrated circuit 10, the remaining functional block 12 is not a normal operation almost no sense is. そこで、電源の遮断に関しては全ての機能ブロック12に対して一括して行うことが考えられる。 Therefore, it is considered that collectively performed for all the functional blocks 12 with respect to cut off the power supply.

【0064】本実施例では、このような考えの下に、ラッチアップ状態の検出は、上記実施例1と同様に行い、 [0064] In this embodiment, under this concept, the detection of a latch-up condition is carried out in the same manner as in Example 1,
電源の遮断については1つのFET18によって行うようにした構成を採用している。 It adopts a configuration in which to perform the one FET18 for power shutdown. これによって、ラッチアップ制御回路20も、各機能ブロック12毎に設けられるのではなく、全ての機能ブロック12に対して設けられている電流検出器14の出力信号を全て監視し、いずれか1つの機能ブロック12がラッチアップ状態になった場合にはFET18を制御して、全ての機能ブロック12に対する電源を遮断するのである。 Thereby, the latch-up control circuit 20 also, rather than being provided for each functional block 12, to monitor all the output signals of the current detector 14 provided for all of the functional blocks 12, any one of function when the block 12 becomes latchup state controls the FET 18, is to cut off the power to all of the functional blocks 12. これによって、 by this,
図3から理解されるように、本実施例3に係る半導体集積回路装置10においてはラッチアップ制御回路20 As understood from FIG. 3, a semiconductor integrated circuit device latch-up control circuit 20 in 10 according to the third embodiment
は、1つしか必要としない。 It does not require only one.

【0065】このように構成することによって、FET [0065] By such a configuration, FET
18の面積は大きくなるもののラッチアップ制御回路2 18 latch-up control circuit 2 of one area which increases the
0は1つしか必要がないためラッチアップ検出のための特別な回路の規模の減少を図ることが可能である。 0 it is possible to achieve size reduction of the special circuitry for one only need not for latch-up detection. その結果、半導体チップ上の面積の有効活用が図れる半導体集積回路装置が得られる。 As a result, effective utilization of area on the semiconductor chip in the semiconductor integrated circuit device attained is obtained.

【0066】 実施例4図4には、本発明の実施例4に係るプリント配線板アッセンブリ30の構成説明図が示されている。 [0066] The Example 4 FIG. 4, structural explanatory view of a printed wiring board assembly 30 according to a fourth embodiment of the present invention is shown.

【0067】上記実施例1及び2においては半導体集積回路装置10のワイヤボンドワイヤの許容電流値に基づいて、各機能ブロック12の電源電流値の最大電流値が設定されると共に、ラッチアップ状態が発生したと判定するための所定のしきい値が定められていた。 [0067] In Examples 1 and 2 are based on the allowable current value of the wire bond wire of the semiconductor integrated circuit device 10, the maximum current value of the power supply current values ​​of the respective functional blocks 12 is set, latch-up state predetermined threshold for determining that occurred were determined. 同様の原理をプリント配線板アッセンブリ30に適用することも好適である。 It is also preferable to apply the same principle to the printed circuit board assembly 30. 本実施例4は、このように上記実施例2及び3と同様の原理をプリント配線板アッセンブリ30に適用したものである。 The fourth embodiment is thus obtained by applying the same principle as in Example 2 and 3 to the printed circuit board assembly 30.

【0068】図4に示されているように、プリント配線板アッセンブリ30に含まれる各半導体集積回路装置1 [0068] As shown in FIG. 4, the semiconductor integrated circuit contained on the printed circuit board assembly 30 device 1
0には、複数の機能グループ32に分割されている。 0 is divided into a plurality of functional groups 32. そして、この機能グループ32毎に電源電流値が電流検出器34によって検出されている。 Then, the power supply current value is detected by the current detector 34 every the function group 32. この電流検出器34によって検出された電流の値がワイヤボンドワイヤの許容電流値の1/2以上の所定のしきい値より大きいか否かがラッチアップ制御回路36において検査される。 The current value of the current detected by the detector 34 whether greater than 1/2 or more predetermined threshold allowable current value of the wire bond wire is inspected in the latch-up control circuit 36. このように、本実施例4におけるラッチアップ制御回路36 Thus, the latch-up control circuit 36 ​​in the present embodiment 4
は、上記実施例1及び2と同様にワイヤボンドワイヤの許容電流値の1/2より大きいしきい値を有しており、 Has a half larger than the threshold value of the allowable current value similarly wire bond wire as in Example 1 and 2,
係るしきい値より大きいか否かによってラッチアップ状態が生じたか否かを判断する。 It determines whether latch-up condition caused by greater or not than a threshold value according. また、各機能グループ3 In addition, each function group 3
2内の半導体集積回路装置12の電源電流の最大値は上記実施例2及び3と同様にワイヤボンドワイヤの許容電流値の1/2に設定されている。 The maximum value of the supply current of the semiconductor integrated circuit device 12 in 2 is set to 1/2 of the allowable current value similarly wire bond wire as in Example 2 and 3.

【0069】本実施例4において特徴的なことは回路の消費電流をワイヤボンドワイヤの1/2以下に設定するように設計すると共に、ラッチアップ状態であるか否かの判定する基準であるしきい値をワイヤボンドワイヤの最大許容電流値の1/2以上の値としたことである。 [0069] In this fourth embodiment the current consumption characteristic that the circuit as well as designed to set to 1/2 or less of the wire bond wires to are determined criteria whether the latch-up state the threshold is to set to 1/2 or more of the maximum permissible current value of the wire bond wires. このように、ワイヤボンドワイヤの許容電流値に基づき回路の最大電流値及びラッチアップの検出をする際のしきい値の値をそれぞれ定めたので、プリント配線板アッセンブリ30においてラッチアップが生じたか否かを的確に認識することが可能である。 Thus, since the value of the threshold when the detected maximum current and latch-up of the circuit based on the allowable current value of the wire bond wires defining each whether latch-up occurs in the printed wiring board assembly 30 it is possible to recognize precisely how. なお、上記実施例2及び3と同様に各機能ブロック32への電源電流はFET3 Similarly to the Examples 2 and 3 supply current to each functional block 32 is FET3
8を介してそれぞれ供給されている。 They are supplied respectively through 8. このFET38 This FET38
は、上記実施例2と同様に各機能ブロック32毎に設けられており、この結果、上記実施例2と同様に各機能グループ32毎にラッチアップが判断され、電源の遮断がそれぞれ行われる。 Is the second embodiment is provided for each functional block 32 in the same manner as a result, the second embodiment similarly to latch-up for each function group 32 is determined, it is carried out blocking of the power supply, respectively.

【0070】このように、本実施例4は、上記実施例1 [0070] Thus, the fourth embodiment, the first embodiment
における発明の原理を、プリント配線板アッセンブリ3 The principles of the invention in a printed circuit board assembly 3
0に適用したものである。 0 is applied to. このため、実施例2と同様にラッチアップ状態の正確な検出が可能となる。 This enables accurate detection of similarly latch-up condition as in Example 2.

【0071】 実施例5図5には、本発明の実施例5に係るプリント配線板アッセンブリ30の構成説明図が示されている。 [0071] The Example 5 5, structural explanatory view of a printed wiring board assembly 30 according to a fifth embodiment of the present invention is shown. 上記実施例3においては、上記実施例2と同様の原理をプリント配線板アッセンブリ30に適用したが、上記実施例3と同様の構成をプリント配線板アッセンブリ30に適用することも好適である。 In the above embodiment 3, is applied to the same principle as that of Example 2 to the printed circuit board assembly 30, it is preferable to apply the same structure as in Example 3 on a printed wiring board assembly 30. 本実施例5はこのように上記実施例3の構成をプリント配線板アッセンブリ30に適用したものである。 The fifth embodiment is obtained by applying this way the structure of Example 3 on a printed wiring board assembly 30.

【0072】この結果、上記実施例4と同様に電流検出器34は、各機能グループ32毎にそれぞれ設けられているが、ラッチアップ制御回路40は、プリント配線板アッセンブリ30に対して1つしか設けられていない。 [0072] Consequently, the fourth embodiment similarly to the current detector 34 is provided respectively for each function group 32, a latch-up control circuit 40, only one to the printed wiring board assembly 30 not provided.
これは、上記実施例3と同様にラッチアップ制御回路4 This latch-up control circuit 4 in the same manner as in Example 3
0が、全ての電流検出器34の出力信号を検知しており、いずれか1個の機能グループ32の電源電流が所定のしきい値以上になった場合にラッチアップ状態が発生したと判断するのである。 0, and detects the output signals of all of the current detector 34, it is determined that the latch-up condition occurs when the power supply current of any one functional group 32 becomes equal to or greater than a predetermined threshold value than is. なお、ラッチアップ制御回路40がプリント配線板アッセンブリ30において1つしか設けられていないことに伴い、電源の遮断を行うFE Incidentally, FE latch-up control circuit 40 with that not provided only one printed wiring board assembly 30, performs power shutdown
T38も、プリント配線板アッセンブリ30中に1つしか設けられていない。 T38 is also only provided one in the printed wiring board assembly 30.

【0073】このような構成により、上記実施例3と同様にラッチアップを検出するための回路構成を小規模にすることができ、プリント配線板アッセンブリ30の面積の有効活用が図られる。 [0073] With this configuration, the circuit configuration for detecting a latch-up in the same manner as in Example 3 can be small, effective use can be achieved in the area of ​​the printed wiring board assembly 30.

【0074】 実施例6上記実施例2〜実施例5においては、半導体集積回路装置のワイヤボンドワイヤの最大許容電流値に基づいて、 [0074] In Example 6 above Examples 2 to 5, based on the maximum allowable current value of the wire bond wire of the semiconductor integrated circuit device,
各機能ブロックの最大電流値が定められ、ワイヤボンドワイヤの最大許容電流値に基づいてラッチアップの際の判断の基礎となるしきい値が定められている。 The maximum current value for each function block is defined, the threshold underlying the determination of the time of latch-up, based on the maximum allowable current value of the wire bond wires are determined. 具体的には、ワイヤボンドワイヤの最大許容電流値の1/2未満となるように、各機能ブロックの最大電流値が定められ、ラッチアップの際のしきい値としては、ワイヤボンドワイヤの最大許容電流値の1/2以上の値が用いられている。 Specifically, such that less than half of the maximum allowable current value of the wire bond wire, the maximum current value is determined for each function block, as a threshold at the time of latch-up, the maximum wire bond wires 1/2 or more of the value of the allowable current value is used. これによって、上記実施例2〜実施例5においてはラッチアップである場合の電流値と、通常動作時の電流値とを的確に識別することが可能であった。 Thus, in the above Examples 2 to 5 and the current value when a latch-up, was usually possible to accurately identify the current value during operation. さらに、上記実施例2〜実施例5においてはラッチアップが検出された際に、電源電流が遮断されるようにFETが備えられていた。 Further, in the above-mentioned Examples 2 to 5 when the latch-up is detected, the FET to turn current is interrupted has been provided.

【0075】しかしながら、実際の電子機器においては電流を遮断したのみではその回路のラッチアップからの復旧は行われない。 [0075] However, only blocked the current in the actual electronic apparatus recovering from latchup of the circuit is not performed. すなわち、外部から所定のリセット信号などを印加し、電源を再投入するなどの一定の処理が必要となる。 That is, such an applied external from a predetermined reset signal, certain processing such as power cycle is required. 本実施例5ではこのような一連の処理を行うために外部にラッチアップ検出信号を出力する構成に関する。 In Example 5 relates to a structure for outputting a latch-up detection signal to the outside in order to perform such a series of processes. このような構成を半導体集積回路装置及びプリント配線板アッセンブリに適用した例が以下実施例7 Example of applying such a structure to the semiconductor integrated circuit device and a printed circuit board assembly following examples 7
以降に記載されている。 It has been described in later. 本実施例6においては、以下に述べる実施例において適用される本発明の原理をフローチャートに基づいて説明する。 In the present embodiment 6 will be described with reference to the flowchart of the principles of the present invention to be applied in embodiments described below.

【0076】図6には、本実施例6に係る本発明の原理を表すフローチャートが示されている。 [0076] Figure 6 is a flow chart representing the principles of the present invention according to the sixth embodiment is shown. まず、ステップST6−1においては、機能ブロックの設計が行われる。 First, in step ST6-1, the design of the functional block. このステップST6−1においては、上記図1におけるステップST1−1と同様に各機能ブロックの最大電流値が、半導体集積回路に用いられるワイヤボンドワイヤの最大許容電流値の1/2未満となるように設計が行われる。 In this step ST6-1, so that the maximum current value similarly each of the functional blocks and steps ST1-1 in FIG 1 becomes less than half of the maximum allowable current value of the wire bond wires used in the semiconductor integrated circuit design is performed.

【0077】次に、ステップST6−2においては、機能ブロックの電流の大きさが電流検出器において監視される。 [0077] Next, in step ST6-2, the magnitude of the current in the functional block is monitored by the current detector.

【0078】そして、ステップST6−3においては、 [0078] Then, in step ST6-3,
所定のしきい値より電流が大きいか否かが検査される。 Whether current is greater than a predetermined threshold value is checked.
この検査の結果、電流値が所定のしきい値より小さい場合には図6に示される「NO」の方向に従って、処理がステップST6−2に戻る。 The results of this test, according to the direction of "NO" is shown in Figure 6 when the current value is smaller than the predetermined threshold value, the process returns to the step ST6-2. 一方、電流値がしきい値より大きい場合には図6に示されるように「YES」の方向に処理が移行し、ステップST6−4が実行される。 On the other hand, the current value is larger than a threshold value is processed in the direction of "YES" is shifted as shown in FIG. 6, step ST6-4 is executed.

【0079】ステップST6−4においては、機能ブロックの電流が遮断される。 [0079] In step ST6-4, the current function block is interrupted. これは、図1に示されるステップST1−4に相当する。 This corresponds to step ST1-4 shown in FIG.

【0080】さらに、図6に示されているフローチャートが図1に示されるフローチャートと本質的に相違する点は、ステップST6−5が設けられていることである。 [0080] Furthermore, flow essentially different points of the flow chart shown in FIG. 6 are shown in Figure 1 is that the step ST6-5 is provided. すなわち、ステップST6−5において、ラッチアップ検出信号が外部に対して発生されるのである。 That is, in step ST6-5, at the latch-up detection signal is generated to the outside. これによって、ラッチアップが生じた場合に機能ブロックへの電流が遮断されると共に、ラッチアップが生じたことが外部から容易に判断され、所定の処理を外部の機器が行うことが可能となる。 Thus, the current to the functional blocks when the latch-up has occurred is cut off, the latch-up has occurred is easily determined from the outside, it is possible to external device performs a predetermined process.

【0081】 実施例7本実施例7においては、実施例6に示されている原理を、上記実施例2に適用した場合の例について説明する。 [0081] In Example 7 This Example 7, the principle shown in Example 6, an example of applying the above second embodiment. 図7には、本実施例7に係る半導体集積回路装置4 7 shows a semiconductor integrated circuit device according to the embodiment 7 4
1の構成説明図が示されている。 Diagram illustrating the configuration of a 1 is shown. 図7に示されているように、本実施例7に係る半導体集積回路装置41は、図2に示されている実施例1と同様に複数の機能ブロック42に分割されており、それぞれの機能ブロック42に対して電流検出器44、ラッチアップ制御回路46、そして電源遮断のためのFET48とがそれぞれ備えられている。 As shown in Figure 7, a semiconductor integrated circuit device 41 according to the seventh embodiment is divided into a plurality of functional blocks 42 in the same manner as that in Example 1 shown in FIG. 2, each function current detector 44, a latch-up control circuit 46, and is the FET48 for power shutdown are provided respectively for block 42.

【0082】本実施例7において、上記実施例2と異なる点は、ラッチアップ制御回路46のそれぞれが、外部に対しラッチアップ検出信号を出力することである。 [0082] In this embodiment 7, the second embodiment differs from each of the latch-up control circuit 46 is to output the latch-up detection signal to the outside. このように、ラッチアップ制御回路46が外部にラッチアップ検出信号を出力するため、外部の例えばCPUなどは、容易にラッチアップが生じたことを知ることができる。 Thus, the latch-up control circuit 46 outputs a latch-up detection signal to the outside, an external a CPU can know easily latch-up has occurred. その結果、ラッチアップを解消するための一定の処理を開始することができる。 As a result, it is possible to start certain processing to eliminate latchup. なお、ラッチアップが生じた場合、これを単に機器の操作者に知らせ、操作者が手動によりラッチアップを解消する構成も可能である。 Incidentally, if the latch-up has occurred, to simply inform the operator of the equipment, it is also possible configuration the operator to eliminate the latch-up manually.

【0083】 実施例8上記実施例7においては各機能ブロック42毎にラッチアップの検出が行われ、それぞれ独立して外部にラッチアップ検出信号が出力されていた。 [0083] Detection of the latch-up is carried out in Example 8 above Example 7 for each functional block 42, it has been independently latch-up detection signal to the outside is outputted. しかしながら、いずれか1つの機能ブロックにラッチアップが生じれば、半導体集積回路装置41全体として正常な動作を最早行わないため、ラッチアップの解消動作は全体として行われる。 However, if Shojire latch-up in any one of the functional blocks, since no longer perform normal operation the entire semiconductor integrated circuit device 41, eliminating the operation of the latch-up is carried out as a whole. そのため、ラッチアップ検出信号も、機能ブロック42毎ではなく、半導体集積回路装置41全体として出力するのも好適である。 Therefore, the latch-up detection signal is also not per function block 42, also suitable for outputting the entire semiconductor integrated circuit device 41.

【0084】本実施例8においては、このような考えの下に、ラッチアップ制御回路46から出力されるラッチアップ検出信号をOR回路50によってまとめ、いずれかのラッチアップ検出信号が有意になった場合に、外部に統合ラッチアップ検出信号を出力する。 [0084] In this embodiment 8, under this concept, the latch-up detection signal output from the latch-up control circuit 46 together by OR circuit 50, any latch-up detection signal becomes significant If, and outputs the integrated latch-up detection signal to the outside. このような構成が、図8に示されている。 Such an arrangement is shown in Figure 8. 図8に示されている構成によれば、半導体集積回路装置41全体として、1つの統合ラッチアップ検出信号を外部に出力するため、半導体集積回路装置41のピンを有効に活用可能となる。 According to the configuration shown in FIG. 8, the entire semiconductor integrated circuit device 41, for outputting one integrated latch-up detection signal to the outside, and effectively allows use of pins of the semiconductor integrated circuit device 41.

【0085】 実施例9上記実施例8においては、複数のラッチアップ制御回路46からのラッチアップ検出信号が、OR回路50によって統合ラッチアップ検出信号に変換された。 [0085] In Example 9 Example 8 above, the latch-up detection signal from the plurality of latch-up control circuit 46, is converted in the integrated latch-up detection signal by the OR circuit 50. しかしながら、上記実施例2に示されているように、電流検出器44からの複数の電流値をまとめて入力し、その結果に基づき、1つのFET56のみを制御し、かつ1つの統合ラッチアップ検出信号を外部に出力することも好適である。 However, as described in Example 2 above, and enter together a plurality of current values ​​from the current detector 44, based on the results, controls only one FET 56, and one integrated latch-up detection it is also preferable to output the signal to the outside. 図9には、本実施例9に係るこのような構成が示されている。 FIG 9 is such an arrangement is shown according to the ninth embodiment. 電流検出器44からの複数の信号は、OR A plurality of signal from the current detector 44, OR
回路52によって1つにまとめられ、ラッチアップ制御回路54に供給される。 Gathered by the circuit 52 to one, it is supplied to the latch-up control circuit 54. ラッチアップ制御回路54は、 Latch-up control circuit 54,
実施例3と同様に単一のFET56のみを制御し、電源の遮断を行う。 Similarly it controls only a single FET56 Example 3, performs power shutdown. このように、単一のFET56によって電流が遮断されるのは、上記実施例3と同様である。 Thus, the current is interrupted by a single FET56 is similar to the third embodiment. そして、ラッチアップ制御回路54は、上記実施例8と同様に外部に単一の統合ラッチアップ検出信号を出力する。 The latch-up control circuit 54 outputs a single integrated latch-up detection signal to the outside in the same manner as in Example 8. このような構成によれば、ラッチアップ制御回路5 According to such a configuration, the latch-up control circuit 5
4が1つで済むため、半導体集積回路装置41上の面積を有効に活用することが可能である。 Since 4 requires only one, it is possible to effectively utilize the area of ​​the semiconductor integrated circuit device 41.

【0086】 実施例10上記実施例7、8、9においては、半導体集積回路装置41について図6に示されている原理による実施例の説明をしたが、同様の原理をプリント配線板アッセンブリに適用することも好適である。 [0086] In Example 10 above Examples 7, 8 and 9, although the description of the embodiments according to principles semiconductor integrated circuit device 41 shown in FIG. 6, applying the same principle to the printed circuit board assembly it is also preferable to. 図10には、図7と同様の構成をプリント配線板アッセンブリ60に適用した場合の構成を表す説明図が示されている。 Figure 10 shows a diagram of the structure of a case of applying the same configuration as FIG. 7 on the printed circuit board assembly 60. 図10に示されているように、本実施例10に係るプリント配線板アッセンブリ60は、その上に設けられている複数の半導体集積回路装置62が、複数の機能グループ64に分けられている。 As shown in FIG. 10, the printed wiring board assembly 60 according to the present embodiment 10, the plurality of semiconductor integrated circuit devices 62 provided thereon is divided into a plurality of functional groups 64. このように、半導体集積回路装置62が、複数の機能グループ64に分けられているのは、上記実施例4及び5と同様の趣旨に基づく。 Thus, the semiconductor integrated circuit device 62, what is divided into a plurality of functional groups 64 is based on the spirit of the same manner as in Example 4 and 5. そして、各機能グループ64毎に電流検出器66と、ラッチアップ制御回路68と、このラッチアップ制御回路68の指示によって電源を遮断するFET70とがそれぞれ備えられている。 Then, a current detector 66 for each function group 64, a latch-up control circuit 68, and FET70 to cut off are respectively provided with power by the instruction of the latch-up control circuit 68. そして、図10に示されているように、本実施例9 Then, as shown in FIG. 10, the present embodiment 9
においても、上記実施例6と同様に各ラッチアップ制御回路68はそれぞれ外部にラッチアップ検出信号を出力している。 In is also respectively the sixth embodiment similarly to the latch-up control circuit 68 outputs the external latch-up detection signal. このラッチアップ検出信号は、プリント配線板アッセンブリ60のカードエッジコネクタから出力されている。 The latch-up detection signal is outputted from the card edge connector of the printed circuit board assembly 60.

【0087】このように、本実施例10は、上記実施例7と同様の構成をプリント配線板アッセンブリ60に適用したものであり、プリント配線板アッセンブリ60において上記実施例6と同様の作用効果を奏するものである。 [0087] Thus, the present embodiment 10 is obtained by applying the same structure as in Example 7 to a printed wiring board assembly 60, the same effects as in Example 6 in the printed wiring board assembly 60 it is intended to achieve. なお、図10においてはラッチアップ検出信号がカードエッジコネクタから出力される場合について説明しているが、他の種類の任意のコネクタを使用することが可能である。 Although not described, it is possible to use other types of arbitrary connector for if the latch-up detection signal is outputted from the card edge connector 10.

【0088】 実施例11上記実施例10においてはプリント配線板アッセンブリにおいて、上記実施例7と同様の構成を適用した。 [0088] In the printed wiring board assembly in Example 11 above Example 10, it was applied the same structure as in Example 7. これに対し、上記実施例8のように、複数のラッチアップ検出信号をまとめて統合ラッチアップ検出信号として外部に出力することも好適である。 In contrast, as in the above Example 8, it is also preferable to output to the outside as an integrated latch-up detection signal together multiple latch-up detection signal. このような構成を適用したプリント配線板アッセンブリ60の構成が、図11に示されている。 Configuration of a printed wiring board assembly 60 employing such a configuration is shown in Figure 11. 図11に示されているように、複数のラッチアップ制御回路68からのラッチアップ検出信号は、OR回路72によってまとめられ、統合ラッチアップ検出信号として外部に出力される。 As shown in Figure 11, latch-up detection signal from the plurality of latch-up control circuit 68, put together by the OR circuit 72 is output to the outside as an integrated latch-up detection signal.

【0089】このような構成によって、本実施例11によれば上記実施例7と同様の作用効果をプリント配線板アッセンブリ60において操作することが可能である。 [0089] With this configuration, it is possible to operate according to the embodiment 11 the same effect as in Example 7 in the printed wiring board assembly 60.

【0090】 実施例12上記実施例11においては、複数のラッチアップ制御回路68からのラッチアップ検出信号をOR回路72によってまとめて、統合ラッチアップ検出信号として外部に出力した。 [0090] In Example 12 above Example 11, a latch-up detection signal from the plurality of latch-up control circuit 68 together by OR circuit 72, and output to the outside as an integrated latch-up detection signal. これに対し、上記実施例9と同様に電流検出器66からの信号をまとめてラッチアップ制御回路76 In contrast, the latch-up control circuit 76 collectively signal from the current detector 66 in the same manner as in Example 9
に入力することも好適である。 It is also preferable to input to. このように構成することにより、ラッチアップ制御回路76が1個で済み、回路の規模を小さくすることが可能である。 With this configuration, the latch-up control circuit 76 requires only one, it is possible to reduce the scale of the circuit. このような構成が図12に示されている。 Such an arrangement is shown in Figure 12. 図12に示されているように、複数の電流検出器66からの信号は、OR回路74 As shown in FIG. 12, the signals from a plurality of current detector 66, OR circuit 74
によってまとめられ、ラッチアップ制御回路76に供給される。 Chaired by, it is supplied to the latch-up control circuit 76. ラッチアップ制御回路76は、FET78を制御して電源を遮断すると共に、外部に統合ラッチアップ検出信号を出力する。 Latch-up control circuit 76 is adapted to cut off the power by controlling the FET 78, and outputs the integrated latch-up detection signal to the outside. このような構成により、上記実施例9と同様に回路規模の縮小化を図ることができ、プリント配線板アッセンブリ60上の面積の有効活用が図れる。 With this configuration, the ninth embodiment as well as it is possible to achieve a reduction of the circuit scale, can be effectively utilized in areas on the printed circuit board assembly 60.

【0091】 実施例13上記実施例6〜12においては、外部にラッチアップ状態が発生したことを知らせる(統合)ラッチアップ検出信号を出力することについて説明した。 [0091] In Example 13 above Examples 6-12, it has been described to output a informing the latch-up condition occurs in the external (integration) latch-up detection signal. このようなラッチアップ検出信号が発生した場合のラッチアップ状態の解消する方法について、以下説明する。 How to overcome the latch-up state when such latch-up detection signal is generated, it will be described below. 本実施例13 This embodiment 13
は、上述した、外部にラッチアップ検出信号を出力する半導体集積回路装置やプリント配線板アッセンブリを用いたコンピュータ装置などにおいて、ラッチアップから復旧する方法に関するものであり、その動作が図13のフローチャートに示されている。 Is described above, in a semiconductor integrated circuit device or a printed wiring board assembly computer apparatus using for outputting a latch-up detection signal to the outside, it relates to a method of recovering from latchup, its operation in the flowchart of FIG. 13 It is shown.

【0092】図13のフローチャートに示されているように、まずステップST13−1において、半導体集積回路装置やプリント配線板アッセンブリからラッチアップ検出信号が発生される。 [0092] As shown in the flowchart of FIG. 13, first, in step ST13-1, the latch-up detection signal is generated from the semiconductor integrated circuit device or a printed wiring board assembly.

【0093】すると、このラッチアップ検出信号が、ステップST13−2において外部の演算装置に受信される。 [0093] Then, the latch-up detection signal is received outside of the computing device at step ST13-2. この演算装置は例えばCPUなどである。 The arithmetic unit is, for example, CPU.

【0094】演算装置がラッチアップ検出信号を受信すると、ラッチアップ状態が発生したことが認識され、現在の演算結果(演算の途中結果)が信頼できないものであることが判明する。 [0094] When the calculation device receives a latch-up detection signal, it is recognized that the latch-up condition occurs, the current operation result (intermediate result of the operation) it is found is untrusted.

【0095】そこで、本実施例13においては、CPU [0095] Therefore, in this embodiment 13, CPU
などの演算装置は、随時演算の途中結果を記憶手段に保存しておくように構成されている。 Arithmetic unit such as is constructed so keep intermediate results of computation needed in the storage means. この記憶手段としては主記憶装置やあるいはハードディスク装置など種々の記憶手段が用いられる。 Various storage means such as a main storage device and or the hard disk device is used as the storage means. 本実施例12において特徴的なことは、このように演算装置が演算を実行しながら、所定の時間間隔もしくは所定の演算単位毎にその途中結果を記憶手段に格納しておくことである。 What characteristic in the present embodiment 12, while performing Thus arithmetic unit operation, it is that stored in the storage means and the intermediate result at predetermined time intervals or predetermined operation unit. このように途中結果を保存しておくことにより、ラッチアップによって結果が信頼できないものとなった場合に、以前の正しい途中の演算結果を用いることにより、容易に演算の再実行が可能となるのである。 By keeping this way to save intermediate results, if the result by the latch-up becomes unreliable, the use of the previous correct way of operation results, since it is possible to easily re-execution of the operation is there.

【0096】このような原理に基づいて、ステップST [0096] On the basis of this principle, step ST
13−3においては、CPU装置は直前のチェックポイントを探査する。 In 13-3, CPU device probing the checkpoint just before. 本実施例10においては、途中の演算結果を所定の記憶手段に格納するタイミングをチェックポイントと称している。 In the present embodiment 10 is referred to as a check point when to store the result of a middle in a predetermined storage means. そのため、図13のステップS Therefore, step S in FIG. 13
T13−3において示されているように、ラッチアップが発生した直前のチェックポイントを探査する。 As shown in T13-3, probing the checkpoint just before the latch-up occurs. そして、ステップST13−4に示されているように、探査の結果見つかった直前のチェックポイントに戻って、このチェックポイントで格納されていた中間結果を用いて演算の再実行を行う。 Then, as shown in step ST13-4, back to checkpoint just before found results exploration, to re-execute calculation using the intermediate results are stored in the checkpoint. すなわち、ステップST13−5 In other words, step ST13-5
においてこの中間結果を用いて再演算が開始されるのである。 In it This recalculation using the intermediate results start.

【0097】このようにして、本実施例13によれば、 [0097] Thus, according to this embodiment 13,
CPUなどの演算装置において、所定の時間単位や所定の演算単位毎に中間結果が記憶手段に格納され、ラッチアップが発生した場合には、直前のチェックポイントに制御が戻ることにより、ラッチアップが生じた場合にも正常な演算結果が得られるという効果を奏する。 In arithmetic unit such as a CPU, a predetermined time unit and a predetermined intermediate result for each operation unit is stored in the storage means, when the latch-up occurs, by returning control to the last checkpoint, the latch-up normal operation results even when occurs an effect that is obtained.

【0098】 実施例14上記実施例13においては、直前のチェックポイントを探査し、発見されたならば直ぐに直前のチェックポイントに制御が戻ったが、実際には、チェックポイントを探査している間に、ラッチアップを解消するためのリセット信号が出力されている。 [0098] In Example 14 above Example 13, while probed last checkpoint, but if it is discovered immediately controlled to the last checkpoint returned, in fact, that probe the checkpoint a reset signal for eliminating the latch-up is outputted. このリセット信号は、通常一定のパルス幅を持った信号であり、なおかつラッチアップが解消するには一定の時間が必要である。 The reset signal is typically a signal having a constant pulse width is yet to be solved is latch-up requires a certain time. そのため、 for that reason,
現実的なCPUのプログラムの流れとしては、本実施例14に示すように、ラッチアップ検出信号が消失したか否かを確認してから直前のチェックポイントに戻るのが好適である。 The flow of realistic CPU program, as shown in the embodiment 14, it is preferable to return to the last checkpoint after confirming whether latch-up detection signal is lost.

【0099】本実施例14に係るラッチアップ復旧方法のフローチャートが図14に示されている。 [0099] flowchart latchup recovery method according to the present embodiment 14 is shown in Figure 14. 図14に示されているように、ステップST14−1においてラッチアップ検出信号が発生し、これがステップST14− As shown in FIG. 14, the latch-up detection signal is generated at step ST14-1, which step ST14-
2においてCPUなどの演算装置で受信される。 It is received by the arithmetic unit such as a CPU in 2. すると、ステップST14−3に示されているように、CP Then, as shown in step ST14-3, CP
Uなどは直前のチェックポイントの探査を行う。 U do the exploration of the last checkpoint is like. この直前のチェックポイントの探査と同時に、ラッチアップが発生した半導体集積回路装置もしくはプリント配線板アッセンブリに対してリセット信号が出力される。 Simultaneously with exploration checkpoint immediately before this, a reset signal is outputted to the semiconductor integrated circuit device or a printed circuit board assembly latchup occurs. このことは、上述した実施例13のステップST13−3においても同様である。 This also applies to the step ST13-3 embodiment 13 described above.

【0100】本実施例14において特徴的なことは、チェックポイントが見つかった場合に直ぐにそのチェックポイントに戻るのではなく、ラッチアップ検出信号が消失したか否かを確認してから戻った点である。 [0100] Characteristically in the embodiment 14, instead immediately of returning to the checkpoint when a checkpoint is found, in that back after confirming whether latch-up detection signal is lost is there. すなわち、ステップST14−4において、ラッチアップ検出信号が無くなったか否かを検査するループによって、ラッチアップ検出信号が無くなるのを待つことにしている。 That is, in step ST14-4, the loop that checks lost or latch-up detection signal, and to wait for the latch-up detection signal disappears.

【0101】ステップST14−4においてラッチアップ検出信号が無くなったことが認識されると、次のステップST14−5において制御が直前のチェックポイントにまで戻ることになる。 [0102] When it runs out latch-up detection signal in step ST14-4 is recognized, the control at the next step ST14-5 will return to the immediately preceding checkpoint. この直前のチェックポイントでは直前に格納された演算の中間結果を利用して再演算を開始することが可能となり、ステップST14−5において再演算を行うことにより、ラッチアップが発生しても、正しい演算結果を得ることが可能である。 This makes it possible to initiate a re-calculation using the intermediate result of the operation stored immediately before the immediately preceding checkpoint, by performing recalculation at step ST14-5, even latch-up occurs, correct it is possible to obtain an operation result.

【0102】なお、上述したステップST14−4においてラッチアップ検出信号が消失したか否かの検査が行われているが、この検査は例えばステップST14−5 [0102] Although it checks whether latch-up detection signal is lost is performed in step ST14-4 described above, this test example step ST14-5
の後に行うことも好適である。 It is preferable to perform after. いずれにしても、ステップST14−6における再演算のスタート前までにラッチアップ検出信号が消失していれば足り、その検査はどこで行っても同様の作用効果を奏する。 In any event, sufficient if latch-up detection signal and before the start of the re-operation disappears at step ST14-6, the same effects even if where its inspection.

【0103】以上述べたように、本実施例14によれば、ラッチアップ検出信号が消失したか否かを確認してから、再演算のスタートを行ったので、確実に直前に格納された演算の途中結果を利用して、正確な演算結果を得ることが可能となる。 [0103] As described above, according to this embodiment 14, the operation after confirming whether latch-up detection signal is lost, which is stored has performed the start of recalculation, reliably immediately before by utilizing the intermediate result, it is possible to obtain an accurate calculation result.

【0104】 実施例15上記実施例14においては、ラッチアップの解消が確実に行われたことを、ラッチアップ検出信号が消失することを待って行っていた。 [0104] In Example 15 above Example 14, that the elimination of latch-up has been carried out reliably, it was performed waiting for the latch-up detection signal disappears. しかし、タイマを用いてリセット信号を出してから一定時間経過したことをもってラッチアップが解消したものと見なすことも好適である。 However, it is also preferable regarded as latch-up has been eliminated with the elapse of a predetermined time since issuing a reset signal by using a timer. この一定の経過時間として十分長い時間を設定すれば、わざわざラッチアップ検出信号を確認しなくともラッチアップが解消したものと見なすのは容易なことである。 By setting a sufficiently long time as this certain age, it may be easy to deemed to have eliminated purposely latchup without verify latch-up detection signal.

【0105】本実施例15によるラッチアップ復旧方法が図15のフローチャートによって示されている。 [0105] Latch-up recovery method according to the present embodiment 15 is illustrated by the flow chart of FIG. 15. 図1 Figure 1
5に示されているように、本実施例15によれば、上記実施例12及び13と同様にステップST15−1においてラッチアップ検出信号が半導体集積回路装置もしくはプリント配線板アッセンブリから発生される。 As shown in 5, according to the present embodiment 15, the latch-up detection signal in step ST15-1 in the same manner as in Examples 12 and 13 are generated from the semiconductor integrated circuit device or a printed circuit board assembly.

【0106】すると、このラッチアップ検出信号は、ステップST15−2においてCPUなどの演算装置で受信される。 [0106] Then, the latch-up detection signal is received by the arithmetic unit such as a CPU in step ST15-2.

【0107】次に、ステップST15−3によって直前のチェックポイントが探査される。 [0107] Then, the checkpoint just before is probed by step ST15-3. そして、このチェックポイントの探査と同時にラッチアップを生じた半導体集積回路装置もしくはプリント配線板アッセンブリに対してリセット信号が送出される。 Then, a reset signal is sent to the semiconductor integrated circuit device or a printed circuit board assembly that caused the latch-up at the same time as the exploration of the checkpoint.

【0108】本実施例15において特徴的なことは、ステップST15−4に示されているように、リセット信号が送出されてから一定の時間だけ待つことにある。 [0108] This Example 15 Characteristically in, as shown in step ST15-4, lies in wait for a certain time after the reset signal is sent. ステップST15−4は、タイマを監視しており、タイムオーバーが生じたか否かを常に監視している。 Step ST15-4 is monitoring the timer, always monitors whether time-over has occurred. そして、 And,
一定の時間の経過した後にステップST15−5に処理が移行する。 To step ST15-5 is transferred after the lapse of a predetermined time.

【0109】ステップST15−5においては、上述した実施例12及び13と同様に、直前のチェックポイントに処理が移行する。 [0109] In step ST15-5, in the same manner as in Example 12 and 13 described above, the process in the last checkpoint shifts. この直前のチェックポイントにおいては、直前に格納された演算の途中結果を利用して確実に演算の再実行が行える。 In the immediately preceding checkpoint, it can be performed reliably rerun operation using an intermediate result of the operation stored immediately before.

【0110】すなわち、ステップST15−6においてこの途中演算結果を用いて再演算がスタートするのである。 [0110] That is, the re-calculation is started using the middle operation result at step ST15-6.

【0111】以上述べたように本実施例15によればラッチアップ検出信号が消失したか否かを検査することなく、一定の待ち時間だけ処理を遅延させることによりラッチアップを確実に解消させた後に演算の再実行を行ったので、より確実にラッチアップからの復旧が可能となる。 [0111] Without the latch-up detection signal according to the embodiment 15 as mentioned checks whether lost or was surely allowed to eliminate the latch-up by delaying the processing by a predetermined waiting time since was rerun operation after, it is possible to more reliably recover from a latch-up.

【0112】なお、上述した実施例13と同様にステップST15−4による一定の時間待ち処理はステップS [0112] Note that a period of time waiting process by also step ST15-4 as in Example 13 described above step S
T15−6における再演算のスタートまでに行えば良いので、例えばステップST15−5の後に待ち時間の処理を行うことも好適である。 Since it is sufficient before the start of the re-calculation in T15-6, for example it is also preferable to perform processing latency after step ST15-5.

【0113】 実施例16以上述べた上記実施例2〜15においては所定の機能ブロックに流れる電源電流を検出し、その電流値の大きさによってラッチアップが生じたか否かを判定していた。 [0113] detecting a power supply current flowing through the predetermined function blocks in the above embodiments 2 to 15 described in Example 16 above, was determined whether latch-up caused by the magnitude of the current value.
ここにおいて用いられているラッチアップ制御回路の具体的な構成例を本実施例16において説明する。 A specific configuration example of a latch-up control circuit used herein is described in the embodiment 16. ラッチアップ制御回路の構成ブロック図が図16に示されている。 A block diagram of a latch-up control circuit is shown in Figure 16. 図16に示されているように、機能ブロック80に供給される電源電流は、その値が電流検出器82によって検出されている。 As shown in Figure 16, the power supply current supplied to the function block 80, the value is detected by the current detector 82. この電流検出器82で検出された電流の値は、所定のしきい値とラッチアップ制御回路84 The value of the current detected by the current detector 82, the predetermined threshold and the latch-up control circuit 84
において比較される。 It is compared in. 図16に示されているように、ラッチアップ制御回路84は、電流検出器82から検出された電流の値と、所定のしきい値とを比較するオペアンプ86を含んでいる。 As shown in Figure 16, latch-up control circuit 84 includes an operational amplifier 86 which compares the value of the current detected by the current detector 82 with a predetermined threshold value. このオペアンプ86によって、所定のしきい値を超える電流が機能ブロック80に流れていると判断された場合には、この判断の信号がラッチアップ回路88によってラッチされ、このラッチされた信号がFET90に供給される共に、外部に対してはラッチアップ検出信号として出力される。 This operational amplifier 86, when the current exceeds a predetermined threshold value is determined to be flowing in the functional block 80, the signal of this determination is latched by the latch-up circuit 88, a latch signal is FET90 both are supplied, for the external output as the latch-up detection signal.

【0114】一方、オペアンプ86に供給される所定のしきい値の信号はシフトレジスタ92と、D/Aコンバータ94とによって生成される。 [0114] On the other hand, a signal of a predetermined threshold value supplied to the operational amplifier 86 to the shift register 92 is generated by a D / A converter 94. シフトレジスタ92 Shift register 92
は、外部の例えばCPUなどの演算装置からしきい値を表すデータがロードされるレジスタである。 Is a register in which data representing the threshold value from the arithmetic unit such as an external eg CPU is loaded. 例えば、所定のこのしきい値設定データが、シリアルデータとしてクロック信号に同期し、シフトレジスタ92に供給されるのである。 For example, given the threshold setting data in synchronization with the clock signal as serial data is being supplied to the shift register 92. このシフトレジスタ92に供給されたしきい値設定データは、シフトレジスタ92からパラレルに出力され、D/Aコンバータ94に供給される。 Threshold setting data supplied to the shift register 92 is outputted from the shift register 92 in parallel, it is supplied to the D / A converter 94. D/A D / A
コンバータ94は、このパラレルに供給されたしきい値設定データをアナログ信号に変換する。 Converter 94 converts the threshold setting data supplied to the parallel analog signals. これによって、 by this,
所望のしきい値をD/Aコンバータ94から出力させることが可能となる。 The desired threshold it becomes possible to output from the D / A converter 94. このD/Aコンバータ94から出力されたしきい値の電圧は、上述したようにオペアンプ8 The voltage of the output threshold from the D / A converter 94, an operational amplifier 8 as described above
6によって、電流検出器80によって検出された電流値と比較されるのである。 By 6, it is being compared with a current value detected by the current detector 80.

【0115】このような構成によって、本実施例15によれば、ラッチアップ状態であると判断するためのしきい値電圧を外部から自由に設定することが可能となる。 [0115] With this configuration, according to the present embodiment 15, it is possible to freely set the threshold voltage for determining that the latch-up state from the outside.
そのため、例えばワイヤボンドワイヤの許容電流値の1 Therefore, for example, the allowable current value of the wire bond wire 1
/2より大きい任意の電流値をしきい値とすることが可能である。 / 2 is greater than any current value may be a threshold value.

【0116】 [0116]

【発明の効果】以上述べたように、第一の本発明によれば、ボンディングワイヤの許容電流値に基づいて回路の電流を定めるように設計したので、ラッチアップを確実に検出可能な半導体集積回路装置の設計方法が得られる。 As described above, according to the present invention, according to a first aspect of the present invention, since the design to define a current of the circuit based on the allowable current value of the bonding wire, reliably detectable semiconductor integrated latchup a method of designing a circuit device can be obtained.

【0117】第二の本発明によれば、各機能ブロックの電源電流をボンディングワイヤの許容電流値の1/2に設定したので、ボンディングワイヤの切断を生じることなく、ラッチアップの検出が可能な半導体集積回路装置の設計方法が得られる。 [0117] According to a second aspect of the present invention, since the set power supply current of each functional block to 1/2 of the bonding wire allowable current value, without causing a cleavage of the bonding wire, capable of detecting a latch-up a method of designing a semiconductor integrated circuit device can be obtained.

【0118】第三の本発明によれば、通常動作時の電流とラッチアップ時の電源電流とを容易に識別できるため、確実にラッチアップの検出が可能な半導体集積回路装置が得られる。 [0118] According to a third aspect of the present invention, since the current in normal operation and the power supply current during the latch-up can be easily identified, reliably latch-up detection capable semiconductor integrated circuit device can be obtained.

【0119】第四の本発明によれば、ラッチアップの発生を機能ブロック毎に検出したので、大規模な半導体集積回路装置においてもラッチアップの検出が確実に行える半導体集積回路装置が得られる。 [0119] According to a fourth aspect of the present invention, since the occurrence of latch-up has been detected for each function block, the semiconductor integrated circuit device can be reliably performed detection of the latch-up even in a large-scale semiconductor integrated circuit device is obtained.

【0120】第五の本発明によれば、ラッチアップが発生した場合に、自動的に電源を遮断することが可能な半導体集積回路装置が得られる。 [0120] According to a fifth invention, when a latch-up occurs, automatically the semiconductor integrated circuit device capable of shutting off the power can be obtained.

【0121】第六の本発明によれば、機能ブロック毎に電源を遮断することが可能な半導体集積回路装置が得られる。 [0121] According to a sixth aspect of the present invention, a semiconductor integrated circuit device capable of shutting off the power can be obtained for each function block.

【0122】第七の本発明によれば、上記第三、第四、 [0122] According to the seventh of the present invention, the third, fourth,
第五そして第六の本発明の半導体集積回路装置において、基準値がボンディングワイヤの許容電流値の1/2 In the semiconductor integrated circuit device of the fifth and sixth aspect of the present invention, the reference value of the bonding wire allowable current value 1/2
に設定されているため、確実にブラックチャックの検出が可能な半導体集積回路装置が得られる。 Since it is set to reliably black chuck detection capable semiconductor integrated circuit device can be obtained.

【0123】第八の本発明によれば、機能グループの最大電流値をボンディングワイヤの1/2に設定し、しきい値を許容電流値の1/2以上に設定したので、ラッチアップを確実に検出することが可能なプリント配線板アッセンブリが得られる。 [0123] According to a eighth aspect of the present invention, it sets the maximum current value of the function group to 1/2 of the bonding wires, since the set to 1/2 or more of the threshold allowable current value, ensures latchup is capable printed wiring board assembly to detect obtained.

【0124】第九の本発明によれば、上記第八の本発明のプリント配線板アッセンブリにおいて、さらにラッチアップが発生したと判断される場合には自動的に電源を遮断することが可能なプリント配線板アッセンブリが実現できる。 [0124] According to a ninth invention, in the printed wiring board assembly of the eighth aspect of the present invention, which can be automatically cut off the power when the latchup is judged to have occurred printed wiring board assembly can be realized.

【0125】第十の本発明によれば、ラッチアップが発生した機能グループのみの電源を遮断することが可能なプリント配線板アッセンブリが得られる。 [0125] According to the tenth of the present invention, capable of printed circuit board assembly to shut off the power of only the function group to which latch-up has occurred is obtained.

【0126】第十一の本発明によれば、上記第八、第九もしくは第十の本発明のプリント配線板アッセンブリにおいて、基準値がボンディングワイヤの許容電流値の1 [0126] According to an eleventh invention, 1 of the eighth, the ninth or tenth printed circuit board assembly of the present invention, the reference value of the bonding wire allowable current value
/2に設定されているため、ボンディングワイヤの切断を防止しつつ、確実にラッチアップの検出が行えるプリント配線板アッセンブリが提供可能である。 / 2 because it is set to, while preventing disconnection of bonding wires, printed circuit board assembly can be performed reliably latch-up detection can be provided.

【0127】第十二の本発明によれば、上記第三、第四、第五もしくは第六の本発明の半導体集積回路装置において、外部にラッチアップ検出信号が出力されるため、外部において容易にラッチアップが生じたことを認識可能な半導体集積回路装置が得られる。 [0127] According to the twelfth invention, the third, fourth, in the semiconductor integrated circuit device of the fifth or sixth aspect of the present invention, the latch-up detection signal is output to the outside, easily outside recognizable semiconductor integrated circuit device obtained the latch-up occurs in.

【0128】第十三の本発明によれば、上記第四もしくは第六の本発明の半導体集積回路装置において、いずれか1個のラッチアップ検出信号が出力された場合に、外部に統合ラッチアップ信号を出力するので、単一の信号によってラッチアップが生じたか否かを検出することが可能である。 [0128] According to a thirteenth invention, in the semiconductor integrated circuit device of the fourth or sixth aspect of the present invention, when any one of the latch-up detection signal is output, integrated latchup outside since a signal, it is possible to detect whether the latch-up caused by a single signal.

【0129】第十四の本発明によれば、基準値がボンディングワイヤの許容電流値の1/2に設定されているため、ラッチアップ状態をボンディングワイヤが切断されることなく、確実に判定可能な半導体集積回路装置が得られる。 [0129] According to the fourteenth invention, since the reference value is set to 1/2 of the bonding wire allowable current value, without a latch-up condition bonding wire is cut reliably determinable a semiconductor integrated circuit device can be obtained.

【0130】第十五の本発明によれば、上記第八、第九もしくは第十の本発明のプリント配線板アッセンブリにおいて、ラッチアップが発生した場合に、外部にラッチアップ検出信号が出力されるため、外部から容易にラッチアップが生じたことを認識可能なプリント配線板アッセンブリが得られる。 [0130] According to a fifteenth invention, in the eighth, ninth or tenth printed circuit board assembly of the present invention, when a latch-up occurs, the latch-up detection signal is output to the outside Therefore, recognizable printed circuit board assemblies easily the latch-up occurs from the outside is obtained.

【0131】第十六の本発明によれば、上記第八、第九または第十の本発明のプリント配線板アッセンブリにおいて、いずれか1個のラッチアップ検出信号が出力された場合に、外部に統合ラッチアップ検出信号が出力されるため、1つの信号によって容易にラッチアップが生じたか否かを検出可能なプリント配線板アッセンブリが得られる。 [0131] According to a sixteenth invention, the eighth, the ninth or tenth printed circuit board assembly of the present invention, when any one of the latch-up detection signal is output, to the outside since the integrated latch-up detection signal is output, detectable printed circuit board assembly is obtained easily whether latch-up caused by one signal.

【0132】第十七の本発明によれば、上記第十五または第十六の本発明のプリント配線板アッセンブリにおいて、基準値がボンディングワイヤの許容電流値の1/2 [0132] According to a seventeenth invention, in the fifteenth or sixteenth printed circuit board assembly of the present invention, the reference value of the bonding wire allowable current value 1/2
に設定されているため、ボンディングワイヤの切断を生じることなく、かつ確実にラッチアップ状態を検出可能である。 Since it is set to, without causing disconnection of the bonding wire, and is surely capable of detecting a latch-up condition.

【0133】第十八の本発明によれば、演算処理の途中結果を随時保存しながら演算処理を行い、ラッチアップが生じた場合に直前の途中結果を利用して実行を続けるため、ラッチアップからの復旧が確実に行えるラッチアップ復旧方法が得られる。 [0133] According to the eighteenth invention, it performs arithmetic processing while preserving an intermediate result of processing at any time, to continue running by using the intermediate results just before when the latch-up occurs, latchup recovery from latch-up recovery method that can be reliably performed can be obtained.

【0134】第十九の本発明によれば、ラッチアップ状態が検出された場合に、半導体集積回路装置にリセット信号を出力するため、確実にラッチアップ状態から復旧可能なラッチアップ復旧方法が得られる。 [0134] According to the nineteenth invention, when the latch-up condition is detected, for outputting a reset signal to the semiconductor integrated circuit device, certainly possible latchup recovery method to recover from a latch-up condition is obtained It is.

【0135】第二十の本発明によれば、上記第十八の本発明と同様のラッチアップ復旧方法をプリント配線板アッセンブリに適用可能である。 [0135] According to the present invention of the twentieth, it is possible to apply the eighteenth of the present invention similar to the latch-up recovery method on a printed circuit board assembly.

【0136】第二十一の本発明によれば、上記第十九の本発明と同様に、確実にプリント配線板アッセンブリをラッチアップ状態から解消させるラッチアップ復旧方法が得られる。 [0136] According to a twenty-first invention, as with the present invention of the nineteenth, latchup recovery method for reliably eliminate the printed circuit board assembly from the latch-up state is obtained.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 実施例1に係る半導体集積回路装置の設計及びその半導体集積回路装置を用いてラッチアップが検出される動作の流れを表すフローチャートである。 1 is a flow chart showing the flow of operations designed and latch-up by using the semiconductor integrated circuit device is detected in the semiconductor integrated circuit device according to the first embodiment.

【図2】 実施例2に係る半導体集積回路装置の構成説明図である。 2 is a configuration diagram of a semiconductor integrated circuit device according to the second embodiment.

【図3】 実施例3に係る半導体集積回路装置の構成説明図である。 3 is a diagram illustrating the configuration of a semiconductor integrated circuit device according to the third embodiment.

【図4】 実施例4に係るプリント配線板アッセンブリの構成説明図である。 4 is a configuration explanatory view of a printed wiring board assembly according to the fourth embodiment.

【図5】 実施例5に係るプリント配線板アッセンブリの構成説明図である。 5 is a diagram illustrating the configuration of a printed wiring board assembly according to the fifth embodiment.

【図6】 実施例6に係るラッチアップ検出信号が発生される原理を説明するフローチャートである。 6 is a flowchart for explaining a principle of latch-up detection signal is generated according to the sixth embodiment.

【図7】 実施例7に係る半導体集積回路装置の構成説明図である。 7 is a configuration diagram of a semiconductor integrated circuit device according to a seventh embodiment.

【図8】 実施例8に係る半導体集積回路装置の構成説明図である。 8 is a configuration diagram of a semiconductor integrated circuit device according to the eighth embodiment.

【図9】 実施例9に係る半導体集積回路装置の構成説明図である。 9 is a configuration diagram of a semiconductor integrated circuit device according to Embodiment 9.

【図10】 実施例10に係るプリント配線板アッセンブリの構成説明図である。 10 is a diagram illustrating the configuration of a printed wiring board assembly according to Example 10.

【図11】 実施例11に係るプリント配線板アッセンブリの構成説明図である。 11 is a configuration explanatory view of a printed wiring board assembly according to Example 11.

【図12】 実施例12に係るプリント配線板アッセンブリの構成説明図である。 FIG. 12 is a configuration explanatory view of a printed wiring board assembly according to Example 12.

【図13】 実施例13に係るラッチアップ復旧方法の動作を表すフローチャートである。 13 is a flowchart showing the operation of the latch-up recovery method according to the embodiment 13.

【図14】 実施例14に係るラッチアップ復旧方法の動作を表すフローチャートである。 14 is a flowchart showing the operation of the latch-up recovery method according to Example 14.

【図15】 実施例15に係るラッチアップ復旧方法の動作を表すフローチャートである。 15 is a flowchart showing the operation of the latch-up recovery method according to Example 15.

【図16】 ラッチアップ制御回路の具体的な構成を表す構成ブロック図である。 FIG. 16 is a block diagram showing a specific configuration of the latch-up control circuit.

【図17】 ラッチアップの発生する場合の挙動を実験した結果を示す図である。 17 is a diagram showing the behavior results of experiment when the occurrence of latch-up is.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 半導体集積回路装置、12 機能ブロック、14 10 a semiconductor integrated circuit device, 12 functional blocks, 14
電流検出器、16ラッチアップ制御回路、18 FE Current detector, 16 a latch-up control circuit, 18 FE
T、20 ラッチアップ制御回路、30 プリント配線板アッセンブリ、32 機能グループ、34 電流検出器、36 ラッチアップ制御回路、38 FET、40 T, 20 latch-up control circuit, 30 a printed circuit board assembly, 32 function groups, 34 current detector, 36 a latch-up control circuit, 38 FET, 40
ラッチアップ制御回路、41 半導体集積回路装置、 Latch-up control circuit, 41 a semiconductor integrated circuit device,
42 機能ブロック、44 電流検出器、46 ラッチアップ制御回路、48 FET、50 OR回路、52 42 functional block, 44 a current detector, 46 a latch-up control circuit, 48 FET, 50 OR circuit, 52
OR回路、54 ラッチアップ制御回路、56 FE OR circuit, 54 a latch-up control circuit, 56 FE
T、60 プリント配線板アッセンブリ、62 半導体集積回路装置、64 機能グループ、66 電流検出器、68 ラッチアップ制御回路、70 FET、72 T, 60 printed circuit board assembly, 62 a semiconductor integrated circuit device, 64 function groups, 66 current detector, 68 a latch-up control circuit, 70 FET, 72
OR回路、74 OR回路、76 ラッチアップ制御回路。 OR circuit, 74 OR circuit, 76 a latch-up control circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 浩一 神奈川県鎌倉市上町屋325番地 三菱電機 株式会社情報システム製作所内 (72)発明者 金井 真智子 神奈川県鎌倉市上町屋325番地 三菱電機 株式会社情報システム製作所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Koichi Hara Kamakura, Kanagawa Prefecture Kamimachiya 325 address Mitsubishi Electric Corporation information in the system Works (72) inventor Machiko Kanai Kamakura, Kanagawa Prefecture Kamimachiya 325 address Mitsubishi Electric Corporation information in systems Works

Claims (21)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ラッチアップの検出手段を備えた半導体集積回路装置の設計方法において、 ラッチアップの判定の基準となる電流の基準値を、半導体集積回路のボンディングワイアの許容電流値に基づき設定する設定工程と、 前記半導体集積回路を機能ブロックに分割する分割工程であって、各機能ブロックの最大電流値が前記基準値未満になるように分割を行う回路分割工程と、 前記基準値以上に設定されている所定のしきい値より大きい電流が検出された場合に、ラッチアップであると判定するラッチアップ検出回路を前記各機能ブロック毎に設けるラッチアップ判定回路付加工程と、 を含むことを特徴とする半導体集積回路装置の設計方法。 1. A method of designing a semiconductor integrated circuit device provided with a detecting means of the latch-up, the reference value of the current as a reference of determination of the latch-up, is set based on the allowable current value of the bonding wire of the semiconductor integrated circuit a setting step, a dividing step of dividing the semiconductor integrated circuit to a function block, a circuit dividing step the maximum current value of each function block are split to be less than the reference value, set above the reference value when it is detected is larger current than a predetermined threshold value which is, characterized in that it comprises a latch-up judgment circuit additional step of providing a latch-up detection circuit judges that the latch-up for each of the respective functional blocks, the a method of designing a semiconductor integrated circuit device according to.
  2. 【請求項2】 請求項1記載の半導体集積回路装置の設計方法において、前記設定工程は、前記基準値を、ボンディングワイアの許容電流値の1/2に設定することを特徴とする半導体集積回路装置の設計方法。 2. A method for designing a semiconductor integrated circuit device according to claim 1, wherein said setting step, a semiconductor integrated circuit and sets the reference value, the half of the allowable current value of the bonding wire design method of the device.
  3. 【請求項3】 ボンディングワイアによる配線を含み、 Include wherein the wiring by bonding wires,
    電源電流の最大値が所定の基準値未満となるように設計された半導体集積回路を有する半導体集積回路装置において、 前記半導体集積回路の電源電流が、前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路、 を有し、前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とする半導体集積回路装置。 In the maximum value of the power supply current in the semiconductor integrated circuit device having a semiconductor integrated circuit designed to be less than a predetermined reference value, the power supply current of the semiconductor integrated circuit is greater than said reference value or more predetermined threshold If has a latch-up occurs determines latch-up judgment circuit, wherein the reference value, the semiconductor integrated circuit device, characterized in that is determined based on the allowable current value of the bonding wires.
  4. 【請求項4】 ボンディングワイアによる配線を含み、 Include wherein the wiring by bonding wires,
    半導体集積回路のラッチアップの検出機能を有する半導体集積回路装置において、 前記半導体集積回路は、電源電流の最大値が所定の基準値未満である複数の機能ブロックに分割され、 前記各機能ブロックは、その機能ブロックの電源電流が、前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路を有し、 前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とする半導体集積回路装置。 In the semiconductor integrated circuit device having a function of detecting a latch-up of the semiconductor integrated circuit, the semiconductor integrated circuit, the maximum value of the power supply current is divided into a plurality of functional blocks is smaller than a predetermined reference value, the respective functional blocks, power supply current of the functional blocks, is larger than the reference value or more predetermined threshold, has a latch-up judgment circuit judges that latch-up occurs, the reference value, the allowable current of the bonding wire the semiconductor integrated circuit device, characterized in that are determined based on the value.
  5. 【請求項5】 請求項3または4記載の半導体集積回路装置において、さらに、 前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、その半導体集積回路装置の電源を遮断する電源遮断回路、を含むことを特徴とする半導体集積回路装置。 5. A semiconductor integrated circuit device according to claim 3 or 4, further comprising: if the latch-up judgment circuit determines that latch-up occurs, the power supply cut-off circuit for cutting off the power supply of the semiconductor integrated circuit device the semiconductor integrated circuit device, which comprises a.
  6. 【請求項6】 請求項4記載の半導体集積回路装置において、さらに、 前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、そのラッチアップ判定回路が含まれる前記機能ブロックの電源を遮断する電源遮断回路、を含むことを特徴とする半導体集積回路装置。 6. A semiconductor integrated circuit device according to claim 4, further, when the latch-up judgment circuit determines that latch-up occurs, cut off the power of the functional blocks containing that latch-up judgment circuit the semiconductor integrated circuit device which comprises a power supply cutoff circuit, the for.
  7. 【請求項7】 請求項3または4または5または6記載の半導体集積回路装置において、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とする半導体集積回路装置。 7. A semiconductor integrated circuit device according to claim 3 or 4 or 5 or 6, wherein said reference value, the semiconductor integrated, characterized in that it is set to 1/2 of the allowable current value of the bonding wires circuit device.
  8. 【請求項8】 ボンディングワイアによる配線を含む半導体集積回路装置が複数個取り付けられたプリント配線板アッセンブリにおいて、 前記半導体集積回路装置群は、電源電流の最大値が所定の基準値未満である複数の機能グループに分割され、 前記各機能グループは、その機能グループの電源電流が前記基準値以上の所定のしきい値より大きい場合に、ラッチアップが発生したと判定するラッチアップ判定回路を有し、 前記基準値は、前記ボンディングワイアの許容電流値に基づいて定められていることを特徴とするプリント配線板アッセンブリ。 8. The printed circuit board assembly in which the semiconductor integrated circuit device is mounted a plurality including the wiring by bonding wires, the semiconductor integrated circuit device group, the maximum value of the power supply current more is less than a predetermined reference value are divided into functional groups, each functional group has its when the power supply current of the function group is greater than the reference value or more predetermined threshold, the latch-up judgment circuit judges that latch-up occurs, the reference value, printed circuit board assembly, characterized in that is determined based on the allowable current value of the bonding wires.
  9. 【請求項9】 請求項8記載のプリント配線板アッセンブリにおいて、さらに、 前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、配線板アッセンブリの電源を遮断する電源遮断回路、を含むことを特徴とするプリント配線板アッセンブリ。 9. The printed wiring board assembly according to claim 8, further, if the latch-up judgment circuit determines that latch-up occurs, the power supply cut-off circuit for cutting off the power supply of the circuit board assembly, to include printed circuit board assembly according to claim.
  10. 【請求項10】 請求項8記載のプリント配線板アッセンブリにおいて、さらに、 前記ラッチアップ判定回路がラッチアップが発生したと判定した場合に、そのラッチアップ判定回路が含まれる前記機能グループの電源を遮断する電源遮断回路、を含むことを特徴とするプリント配線板アッセンブリ。 10. A printed circuit board assembly of claim 8, further, if the latch-up judgment circuit determines that latch-up occurs, cut off the power of the functional group that contains the latch-up judgment circuit printed circuit board assembly, characterized in that it comprises power down circuit.
  11. 【請求項11】 請求項8または9または10記載のプリント配線板アッセンブリにおいて、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とするプリント配線板アッセンブリ。 11. The printed wiring board assembly according to claim 8 or 9 or 10, wherein said reference value, a printed circuit board assembly, characterized in that it is set to 1/2 of the allowable current value of the bonding wires .
  12. 【請求項12】 請求項3または4または5または6記載の半導体集積回路装置において、 前記ラッチアップ判定回路がラッチアップが生じたと判定した場合、外部にラッチアップ検出信号を出力するラッチアップ検出信号出力手段、 を含むことを特徴とする半導体集積回路装置。 12. A semiconductor integrated circuit device according to claim 3 or 4 or 5 or 6, wherein, when the latch-up judgment circuit determines that latch-up occurs, the latch-up detection signal for outputting a latch-up detection signal to the outside the semiconductor integrated circuit device characterized by comprising an output means.
  13. 【請求項13】 請求項4または6記載の半導体集積回路装置において、 前記各機能ブロックの各ラッチアップ判定回路の、いずれか一個以上のラッチアップ判定回路がラッチアップ検出信号を出力した場合に、外部に統合ラッチアップ信号を出力する統合ラッチアップ検出信号出力手段、 を含むことを特徴とする半導体集積回路装置。 13. A semiconductor integrated circuit device according to claim 4 or 6, wherein, when each latch-up judgment circuit of the respective functional blocks, any one or more latch-up judgment circuit outputs a latch-up detection signal, integrated latch-up detection signal output means for outputting the integrated latch-up signal to the outside, the semiconductor integrated circuit device, which comprises a.
  14. 【請求項14】 請求項12または13記載の半導体集積回路装置において、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device 14. The method of claim 12 or 13, wherein said reference value, the semiconductor integrated circuit device, characterized in that it is set to 1/2 of the allowable current value of the bonding wires.
  15. 【請求項15】 請求項8または9または10記載のプリント配線板アッセンブリにおいて、 前記ラッチアップ判定回路がラッチアップが生じたと判定した場合、外部にラッチアップ検出信号を出力するラッチアップ検出信号出力手段、 を含むことを特徴とするプリント配線板アッセンブリ。 15. The printed wiring board assembly according to claim 8 or 9 or 10, wherein, when the latch-up judgment circuit determines that latch-up occurs, the latch-up detection signal output means for outputting a latch-up detection signal to the outside , printed circuit board assembly which comprises a.
  16. 【請求項16】 請求項8または9または10記載のプリント配線板アッセンブリにおいて、 前記各機能グループの各ラッチアップ判定回路の、いずれか一個以上のラッチアップ判定回路がラッチアップ検出信号を出力した場合に、外部に統合ラッチアップ検出信号を出力する統合ラッチアップ検出信号出力手段、 を含むことを特徴とするプリント配線板アッセンブリ。 16. The printed wiring board assembly according to claim 8 or 9 or 10, wherein, if the respective latch-up judgment circuit of each functional group, any one or more latch-up judgment circuit outputs a latch-up detection signal the printed circuit board assembly which comprises integrated latching up the detection signal output means for outputting the integrated latch-up detection signal to the outside.
  17. 【請求項17】 請求項15または16記載のプリント配線板アッセンブリにおいて、前記基準値は、前記ボンディングワイアの許容電流値の1/2に設定されていることを特徴とするプリント配線板アッセンブリ。 17. The printed wiring board assembly according to claim 15 or 16, wherein said reference value, a printed circuit board assembly, characterized in that it is set to 1/2 of the allowable current value of the bonding wires.
  18. 【請求項18】 請求項3、4、5、6、7、12、1 18. The method of claim 3,4,5,6,7,12,1
    3または14に記載の半導体集積回路装置を用いたコンピュータ装置において、前記半導体集積回路装置にラッチアップか生じた場合に、このラッチアップ状態を復旧するラッチアップ復旧方法であって、 前記コンピュータ装置の演算処理の途中結果を随時保存しながら、前記演算処理を行う演算処理工程と、 前記演算処理工程の途中でラッチアップ状態が検出された場合に、最も新しい前記途中結果を取り出す途中結果取り出し工程と、 前記取り出された途中結果を用いて、前記演算処理をやり直す再実行工程と、を含むことを特徴とするラッチアップ復旧方法。 In a computer device using a semiconductor integrated circuit device according to 3 or 14, wherein when produced or semiconductor integrated circuit device to latch-up, a latch-up recovery method to recover this latch-up condition, the computer system while preserving the arithmetic processing of intermediate results at any time, an arithmetic processing step of performing the arithmetic processing, when the middle latch-up condition of the arithmetic processing step has been detected, a step premature removal results to retrieve the most recent said intermediate results using an intermediate result of the retrieved, latch-up recovery method which comprises an a redo step redoing the calculation processing.
  19. 【請求項19】 請求項18記載のラッチアップ復旧方法において、 前記演算処理工程の途中でラッチアップ状態が検出された場合に、前記半導体集積回路装置にリセット信号を出力し、ラッチアップ状態から復旧させる復旧工程、 を含むことを特徴とするラッチアップ復旧方法。 19. The latchup recovery method of claim 18, wherein, when the middle latch-up condition of the arithmetic processing step is detected, outputs a reset signal to the semiconductor integrated circuit device, recover from a latch-up condition latchup recovery method which comprises a recovery step, to.
  20. 【請求項20】 請求項8、9、10、11、15、1 20. The method of claim 8,9,10,11,15,1
    6または17に記載のプリント配線板アッセンブリを用いたコンピュータ装置において、前記プリント配線板アッセンブリにラッチアップか生じた場合に、このラッチアップ状態を復旧するラッチアップ復旧方法において、 前記コンピュータ装置の演算処理の途中結果を随時保存しながら、前記演算処理を行う演算処理工程と、 前記演算処理工程の途中でラッチアップ状態が検出された場合に、最も新しい前記途中結果を取り出す途中結果取り出し工程と、 前記取り出された途中結果を用いて、前記演算処理をやり直す再実行工程と、 を含むことを特徴とするラッチアップ復旧方法。 In a computer device using a printed circuit board assembly according to 6 or 17, when produced or the printed wiring board assembly to a latch-up, the latch-up recovery method to recover this latch-up state, the processing of the computer apparatus while the intermediate results saved at any time, an arithmetic processing step of performing the arithmetic processing, when the middle latch-up condition of the arithmetic processing step has been detected, a step premature removal results to retrieve the most recent said intermediate result, wherein using the intermediate results retrieved, latch-up recovery method which comprises an a redo step redoing the calculation processing.
  21. 【請求項21】 請求項20記載のラッチアップ復旧方法において、 前記演算処理工程の途中でラッチアップ状態が検出された場合に、前記プリント配線板アッセンブリにリセット信号を出力し、ラッチアップ状態から復旧させる復旧工程、 を含むことを特徴とするラッチアップ復旧方法。 21. A latchup recovery method of claim 20, wherein, when the middle latch-up condition of the arithmetic processing step is detected, outputs a reset signal to the printed circuit board assembly, recover from a latch-up condition latchup recovery method which comprises a recovery step, to.
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