JPH08255871A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08255871A JPH08255871A JP5745695A JP5745695A JPH08255871A JP H08255871 A JPH08255871 A JP H08255871A JP 5745695 A JP5745695 A JP 5745695A JP 5745695 A JP5745695 A JP 5745695A JP H08255871 A JPH08255871 A JP H08255871A
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- element substrate
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Abstract
(57)【要約】
【目的】 １つのマークの位置合わせを行うことにより
半導体素子基板の切断位置合わせ、切断精度の確認、接
続の位置合わせが容易に達成できる半導体装置。 【構成】 端部を切断した半導体素子基板５０１と半導
体素子基板７０１を接続した半導体装置において、端部
に残った位置合わせマーク６０１と７１０は、接続の位
置を合わせる場合には基準線６２ａと基準線６２０ａが
一直線となるように半導体素子基板５０１と７０１を接
続する。また、接続すべき被接続半導体素子を選別する
には、切断線（半導体素子基板端面）が位置合わせマー
ク６０１，７１０の各階段線６４，７１４，６９，７１
９の何段目に位置するかによって、例えば、位置合わせ
マーク６０の中央線を設定して切断するのであるが、端
部側に１段ずれている半導体素子基板の場合は被接続半
導体素子基板の位置合わせマークは１段中央側にずれて
いる半導体素子を選別する。このように、複数の半導体
素子基板を接続して構成する半導体装置は、半導体素子
基板の端部に形成する位置合わせマークのみによって、
位置合わせが確実に実行できる。
半導体素子基板の切断位置合わせ、切断精度の確認、接
続の位置合わせが容易に達成できる半導体装置。 【構成】 端部を切断した半導体素子基板５０１と半導
体素子基板７０１を接続した半導体装置において、端部
に残った位置合わせマーク６０１と７１０は、接続の位
置を合わせる場合には基準線６２ａと基準線６２０ａが
一直線となるように半導体素子基板５０１と７０１を接
続する。また、接続すべき被接続半導体素子を選別する
には、切断線（半導体素子基板端面）が位置合わせマー
ク６０１，７１０の各階段線６４，７１４，６９，７１
９の何段目に位置するかによって、例えば、位置合わせ
マーク６０の中央線を設定して切断するのであるが、端
部側に１段ずれている半導体素子基板の場合は被接続半
導体素子基板の位置合わせマークは１段中央側にずれて
いる半導体素子を選別する。このように、複数の半導体
素子基板を接続して構成する半導体装置は、半導体素子
基板の端部に形成する位置合わせマークのみによって、
位置合わせが確実に実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、複写機やイメージスキ
ャナ、ファクシミリ等に使用される半導体装置に関し、
特に複数の半導体基板を接続させるタイプの半導体装置
における切断、組立のための位置合わせマーク、切断位
置精度確認のためのマークを付設した半導体装置に関す
る。
ャナ、ファクシミリ等に使用される半導体装置に関し、
特に複数の半導体基板を接続させるタイプの半導体装置
における切断、組立のための位置合わせマーク、切断位
置精度確認のためのマークを付設した半導体装置に関す
る。
【０００２】
【従来の技術】従来、複数の半導体素子基板を接続して
構成する半導体装置は、接続すべき基板の両端を所望の
位置で切断する。そして、切断した半導体素子基板を接
続して半導体装置を構成するためには、切断した半導体
素子基板の切断精度を測定し、接続すべき基板を選別し
て組み合わせていた。この場合、先ず半導体素子基板を
切断する際に切断位置を合わせるためのマークが必要で
あり、また切断された複数の半導体素子基板を接続する
際には、切断された半導体素子基板の切断位置精度を測
定する必要があった。さらに、切断された半導体素子基
板を接続するにあたり、接続位置を合わせる位置合わせ
マークが必要であった。
構成する半導体装置は、接続すべき基板の両端を所望の
位置で切断する。そして、切断した半導体素子基板を接
続して半導体装置を構成するためには、切断した半導体
素子基板の切断精度を測定し、接続すべき基板を選別し
て組み合わせていた。この場合、先ず半導体素子基板を
切断する際に切断位置を合わせるためのマークが必要で
あり、また切断された複数の半導体素子基板を接続する
際には、切断された半導体素子基板の切断位置精度を測
定する必要があった。さらに、切断された半導体素子基
板を接続するにあたり、接続位置を合わせる位置合わせ
マークが必要であった。
【０００３】この種の半導体装置の半導体素子基板の位
置合わせマークについては、例えば特公昭６１−３５６
９３号公報（半導体装置の製造方法）に開示されてい
る。これによると、図８に示す十字形状の位置合わせマ
ーク１０で位置合わせを行っている。ただし、この位置
合わせマーク１０を用いて切断位置を合わせることは可
能であるが、切断後の切断位置精度はこれとは別に測定
を行なわなければならなかった。そこで、切断する行程
に際しては特開平２−５４５４７号公報に記載されてい
る半導体集積回路のように、位置検出マークをスクライ
ブライン上に配置する方法が行なわれていた。
置合わせマークについては、例えば特公昭６１−３５６
９３号公報（半導体装置の製造方法）に開示されてい
る。これによると、図８に示す十字形状の位置合わせマ
ーク１０で位置合わせを行っている。ただし、この位置
合わせマーク１０を用いて切断位置を合わせることは可
能であるが、切断後の切断位置精度はこれとは別に測定
を行なわなければならなかった。そこで、切断する行程
に際しては特開平２−５４５４７号公報に記載されてい
る半導体集積回路のように、位置検出マークをスクライ
ブライン上に配置する方法が行なわれていた。
【０００４】また、特開昭５６−１５２２４８号公報に
は、切断して分割した際の検査を容易にする方法が開示
されている。ところが、これらの開示されている方法に
よれば半導体素子基板の切断時のみの位置合わせを目的
とするならばこれで十分であるが、切断された半導体素
子基板を接続して半導体装置を構成する接続の位置合わ
せをする場合、切断用の位置合わせマークと接続用の位
置合わせマークが別々に必要であり、さらに切断された
半導体素子基板を接続するにあたり切断された半導体素
子基板の切断位置精度を確認しておく必要もあった。
は、切断して分割した際の検査を容易にする方法が開示
されている。ところが、これらの開示されている方法に
よれば半導体素子基板の切断時のみの位置合わせを目的
とするならばこれで十分であるが、切断された半導体素
子基板を接続して半導体装置を構成する接続の位置合わ
せをする場合、切断用の位置合わせマークと接続用の位
置合わせマークが別々に必要であり、さらに切断された
半導体素子基板を接続するにあたり切断された半導体素
子基板の切断位置精度を確認しておく必要もあった。
【０００５】
【発明が解決しようとする課題】上記のように従来の技
術では半導体素子基板を切断し、接続して半導体装置を
構成する場合、半導体素子基板上に位置合わせマークが
何ヵ所も必要であり、また組立の工数も多く、工数削減
に支障をきたしていた。そこで、この発明は半導体素子
基板を切断した後、切断した複数の半導体素子基板を接
続して構成する半導体装置に関し、半導体素子基板の切
断位置合わせと切断精度の確認と接続の際の位置合わせ
を一つの位置合わせマークにより行うと共に、特に切断
精度の確認を簡素化できる半導体装置を提供することを
目的とする。
術では半導体素子基板を切断し、接続して半導体装置を
構成する場合、半導体素子基板上に位置合わせマークが
何ヵ所も必要であり、また組立の工数も多く、工数削減
に支障をきたしていた。そこで、この発明は半導体素子
基板を切断した後、切断した複数の半導体素子基板を接
続して構成する半導体装置に関し、半導体素子基板の切
断位置合わせと切断精度の確認と接続の際の位置合わせ
を一つの位置合わせマークにより行うと共に、特に切断
精度の確認を簡素化できる半導体装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は上記の問題点を
鑑みてなされたもので、半導体素子基板の端部を切断
し、一方の半導体素子基板の切断端面と他方の半導体素
子基板の切断端面を接続して構成する複数の接続半導体
素子基板の連結体よりなる半導体装置は、接続半導体素
子基板の接続部に、一方の半導体素子基板の端部に形成
された位置合わせマークと、他方の半導体素子基板の端
部に形成された位置合わせマークを連結させた連結位置
合わせマークが形成されると共に、連結位置合わせマー
クは基板端縁部を介して矩形状をなす基準線と、矩形体
の各角の二等分線に沿って形成する階段状線とを有し、
連結した矩形状の各辺の基準線は直線を形成すると共
に、連結矩形体内に形成される階段線（各辺は同一寸
法）の階段数は接続半導体基板の接続部に形成される連
結位置合わせマークにおいて同一である構成を具備す
る。
鑑みてなされたもので、半導体素子基板の端部を切断
し、一方の半導体素子基板の切断端面と他方の半導体素
子基板の切断端面を接続して構成する複数の接続半導体
素子基板の連結体よりなる半導体装置は、接続半導体素
子基板の接続部に、一方の半導体素子基板の端部に形成
された位置合わせマークと、他方の半導体素子基板の端
部に形成された位置合わせマークを連結させた連結位置
合わせマークが形成されると共に、連結位置合わせマー
クは基板端縁部を介して矩形状をなす基準線と、矩形体
の各角の二等分線に沿って形成する階段状線とを有し、
連結した矩形状の各辺の基準線は直線を形成すると共
に、連結矩形体内に形成される階段線（各辺は同一寸
法）の階段数は接続半導体基板の接続部に形成される連
結位置合わせマークにおいて同一である構成を具備す
る。
【０００７】
【作用】半導体素子基板に形成する位置合わせマークは
半導体素子基板端部を切断する際に切断に用いるスライ
サの切断ラインの位置合わせとする。切断後はこの合わ
せマークの残り形状を観察することで切断線のずれ量が
判定でき、接続すべき半導体素子基板の選定に同量ずれ
て切断された基板を選ぶことができる。接続の際は接続
する半導体素子基板の位置合わせマークの切断線方向と
直角方向の基準線を合わせて位置合わせを行うことによ
り、複数の半導体素子基板を接続して構成する半導体装
置の位置精度の高い装置が構成される。
半導体素子基板端部を切断する際に切断に用いるスライ
サの切断ラインの位置合わせとする。切断後はこの合わ
せマークの残り形状を観察することで切断線のずれ量が
判定でき、接続すべき半導体素子基板の選定に同量ずれ
て切断された基板を選ぶことができる。接続の際は接続
する半導体素子基板の位置合わせマークの切断線方向と
直角方向の基準線を合わせて位置合わせを行うことによ
り、複数の半導体素子基板を接続して構成する半導体装
置の位置精度の高い装置が構成される。
【０００８】
【実施例】以下、図面に示す実施例に基づいて、本発明
を具体的に説明する。図１は本発明の位置合わせマーク
の平面図、図２は半導体素子基板の端部の平面図、図３
は半導体装置の接続部分の拡大平面図である。半導体素
子基板５０はガラス材で形成された長尺の板状体であ
る。半導体素子基板５０の端部には位置合わせマーク６
０が印刷等の手段により形成されている。この実施例に
おいては、半導体素子基板５０の両側縁端部分に２個所
位置合わせマーク６０を形成している。長尺の基板５０
の端部を切断線ＣＲにてガラス切断用スライサで切断
し、この切断した半導体素子基板を複数枚接続して半導
体装置を構成する。半導体素子基板５０の切断は切断線
ＣＲが両端部分に形成する位置合わせマーク６０の中央
部分を貫通するように切断する。
を具体的に説明する。図１は本発明の位置合わせマーク
の平面図、図２は半導体素子基板の端部の平面図、図３
は半導体装置の接続部分の拡大平面図である。半導体素
子基板５０はガラス材で形成された長尺の板状体であ
る。半導体素子基板５０の端部には位置合わせマーク６
０が印刷等の手段により形成されている。この実施例に
おいては、半導体素子基板５０の両側縁端部分に２個所
位置合わせマーク６０を形成している。長尺の基板５０
の端部を切断線ＣＲにてガラス切断用スライサで切断
し、この切断した半導体素子基板を複数枚接続して半導
体装置を構成する。半導体素子基板５０の切断は切断線
ＣＲが両端部分に形成する位置合わせマーク６０の中央
部分を貫通するように切断する。
【０００９】次に半導体素子基板５０の端部に形成する
位置合わせマーク６０を説明する。ガラス切断用のスラ
イサとして刃の厚さ２００μｍのスライサを用いた場
合、マーク６０は縦ｙ、横ｘの寸法を３４０〜３８０μ
ｍとする。そして、スライサにより切断される切断幅が
２００μｍとしたとき、１辺を３４０〜３８０μｍとす
る正方形の４隅の内部および対角線の交点６７０に１辺
を２０μｍとする５つの小四角形６０ａ，６０ｂ，６０
ｃ，６０ｄ，６０ｅを形成する。そして、小四角形６０
ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅの内側辺を形成す
る２辺を延長して第１の基準線６２ａ，第２の基準線６
２ｂ，第３の基準線６２ｃ，第４の基準線６２ｄを引線
し、矩形状図形（正方形）を形成する。また、この矩形
体の四隅の角を二等分する二等分線６７を引線する。こ
のとき、矩形が正方形であるので、二等分線６７は対角
線に相当する。そして、この二等分線（対角線）６７に
沿って、１辺ｚを１０μｍとする階段６３１，６３２，
６３３……で形成される階段線６３、階段６４１，６４
２，６４３……で形成される階段線６４，階段６８１，
６８２，６８３……で形成される階段線６８，階段６９
１，６９２，６９３……で形成される階段線６９を形成
する。
位置合わせマーク６０を説明する。ガラス切断用のスラ
イサとして刃の厚さ２００μｍのスライサを用いた場
合、マーク６０は縦ｙ、横ｘの寸法を３４０〜３８０μ
ｍとする。そして、スライサにより切断される切断幅が
２００μｍとしたとき、１辺を３４０〜３８０μｍとす
る正方形の４隅の内部および対角線の交点６７０に１辺
を２０μｍとする５つの小四角形６０ａ，６０ｂ，６０
ｃ，６０ｄ，６０ｅを形成する。そして、小四角形６０
ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅの内側辺を形成す
る２辺を延長して第１の基準線６２ａ，第２の基準線６
２ｂ，第３の基準線６２ｃ，第４の基準線６２ｄを引線
し、矩形状図形（正方形）を形成する。また、この矩形
体の四隅の角を二等分する二等分線６７を引線する。こ
のとき、矩形が正方形であるので、二等分線６７は対角
線に相当する。そして、この二等分線（対角線）６７に
沿って、１辺ｚを１０μｍとする階段６３１，６３２，
６３３……で形成される階段線６３、階段６４１，６４
２，６４３……で形成される階段線６４，階段６８１，
６８２，６８３……で形成される階段線６８，階段６９
１，６９２，６９３……で形成される階段線６９を形成
する。
【００１０】このように形成した位置合わせマーク６０
は中心線６５に対して対称形となっている。このように
形成する位置合わせマーク６０を形成した複数の半導体
素子基板から構成する半導体装置を説明する。
は中心線６５に対して対称形となっている。このように
形成する位置合わせマーク６０を形成した複数の半導体
素子基板から構成する半導体装置を説明する。
【００１１】切断工程 半導体素子基板５０の端部を切断する場合を説明する
と、ガラス切断用のスライサのモニタの下部に半導体素
子基板５０の端部を位置させ、位置合わせマーク６０の
中心線６５上をスライサの刃が位置するように設定し、
切断する。ここで、スライサの切断幅は２０μｍとす
る。 （ａ） 半導体素子基板が、設定通りに切断された場合
（図４参照）。 半導体素子基板５０が設定通りに第１の基板５０１と第
２の基板５０２に切断された場合、位置合わせマーク６
０は中央部の小四角形６０ｅがなくなった状態となる。
そして、切断された第１の基板５０１の切断端面に残っ
た位置合わせマーク６０１と、第２の基板５０２の切断
端面に残った位置合わせマーク６０２は対称形状とな
る。 （ｂ） 半導体素子基板が設定からずれて切断された場
合（図６参照）。 半導体素子基板５０が設定からずれて第１の基板５０３
と第２の基板５０４に切断された場合、切断された第１
の基板５０３の切断端面に残った位置合わせマーク６０
３と、第２の基板５０４の切断端面に残った位置合わせ
マーク６０４は対称形状とならず、端部よりにずれて切
断された場合は、第１の基板５０３のマーク６０３が大
きくなっている。
と、ガラス切断用のスライサのモニタの下部に半導体素
子基板５０の端部を位置させ、位置合わせマーク６０の
中心線６５上をスライサの刃が位置するように設定し、
切断する。ここで、スライサの切断幅は２０μｍとす
る。 （ａ） 半導体素子基板が、設定通りに切断された場合
（図４参照）。 半導体素子基板５０が設定通りに第１の基板５０１と第
２の基板５０２に切断された場合、位置合わせマーク６
０は中央部の小四角形６０ｅがなくなった状態となる。
そして、切断された第１の基板５０１の切断端面に残っ
た位置合わせマーク６０１と、第２の基板５０２の切断
端面に残った位置合わせマーク６０２は対称形状とな
る。 （ｂ） 半導体素子基板が設定からずれて切断された場
合（図６参照）。 半導体素子基板５０が設定からずれて第１の基板５０３
と第２の基板５０４に切断された場合、切断された第１
の基板５０３の切断端面に残った位置合わせマーク６０
３と、第２の基板５０４の切断端面に残った位置合わせ
マーク６０４は対称形状とならず、端部よりにずれて切
断された場合は、第１の基板５０３のマーク６０３が大
きくなっている。
【００１２】しかし、位置合わせマーク６０は１辺ｚを
一定長（１０μｍ）とする階段を連続させた階段線６
３、６４，６８，６９を形成しているので、基板端部に
残った位置合わせマークをみればどれくらいづれて切断
されたかがわかる。例えば、図６の場合は切断線ＣＲが
第２の基板５０４のマーク６０４の階段線６３，６８の
階段６３２，６８２を貫通しているので、この切断は半
導体素子基板５０において、端部側に１階段（１０μ
ｍ）ずれていることがわかる。一般的に複数個の半導体
素子基板を接続してなる半導体装置は±１０μｍの接続
精度が必要である。本発明の位置合わせマーク６０で判
定した切断位置精度はこれを満足するレベルにある。
一定長（１０μｍ）とする階段を連続させた階段線６
３、６４，６８，６９を形成しているので、基板端部に
残った位置合わせマークをみればどれくらいづれて切断
されたかがわかる。例えば、図６の場合は切断線ＣＲが
第２の基板５０４のマーク６０４の階段線６３，６８の
階段６３２，６８２を貫通しているので、この切断は半
導体素子基板５０において、端部側に１階段（１０μ
ｍ）ずれていることがわかる。一般的に複数個の半導体
素子基板を接続してなる半導体装置は±１０μｍの接続
精度が必要である。本発明の位置合わせマーク６０で判
定した切断位置精度はこれを満足するレベルにある。
【００１３】このようにこの位置合わせマーク６０を形
成した半導体素子基板５０を切断するとき、切断位置精
度を測長機付き顕微鏡で測定する必要がなくなり、端部
に残った位置合わせマーク６０１，６０２，６０３，６
０４の階段線６３，６４，６８，６９の階段数により容
易に切断位置が判定でき、切断位置精度測定の工程が省
略できる。
成した半導体素子基板５０を切断するとき、切断位置精
度を測長機付き顕微鏡で測定する必要がなくなり、端部
に残った位置合わせマーク６０１，６０２，６０３，６
０４の階段線６３，６４，６８，６９の階段数により容
易に切断位置が判定でき、切断位置精度測定の工程が省
略できる。
【００１４】接続工程 次に切断した半導体素子基板を接続して半導体装置を構
成する工程を説明する。まず、切断された半導体素子基
板の切断位置精度を判定する。切断された半導体素子基
板の切断端部の位置合わせマークを観察する。そして、
半導体素子基板を組み合わせたとき、組合せ基板により
構成される位置合わせマークが形成する階段数が一定
（同一）となるように接続する基板を選別する。 （ａ） 設定通りに切断された半導体素子基板５０１に
は設定通りに切断された半導体素子基板を接続する（図
５参照）。半導体素子基板のうち、切断端部の位置合わ
せマーク７１０を観察し、切断用スライサの刃が位置合
わせマーク７１０の中央を通った半導体素子基板７０１
と半導体素子基板５０１を組み合わせ、連結したマーク
で形成する片側の階段線６４，７１４で構成する階段
数、および階段線６９，７１９とで構成する階段数を１
０段とする。
成する工程を説明する。まず、切断された半導体素子基
板の切断位置精度を判定する。切断された半導体素子基
板の切断端部の位置合わせマークを観察する。そして、
半導体素子基板を組み合わせたとき、組合せ基板により
構成される位置合わせマークが形成する階段数が一定
（同一）となるように接続する基板を選別する。 （ａ） 設定通りに切断された半導体素子基板５０１に
は設定通りに切断された半導体素子基板を接続する（図
５参照）。半導体素子基板のうち、切断端部の位置合わ
せマーク７１０を観察し、切断用スライサの刃が位置合
わせマーク７１０の中央を通った半導体素子基板７０１
と半導体素子基板５０１を組み合わせ、連結したマーク
で形成する片側の階段線６４，７１４で構成する階段
数、および階段線６９，７１９とで構成する階段数を１
０段とする。
【００１５】（ｂ） 切断用スライサの刃が位置合わせ
マークの中央より半導体素子基板の端部寄りに１階段線
分ずれて切断した半導体素子基板６０３には同量ずれて
切断された半導体素子基板を接続する（図７参照）。切
断用スライサの刃が位置合わせマークの中央より１階段
線分半導体素子基板の中央よりずれた位置合わせマーク
７２０を有する半導体素子基板７０２を組み合わせ、マ
ーク６０３とマーク７２０を連結して形成する片側の階
段線６４、７２４で構成する階段数、および階段線６
９，７２９で構成する階段数を１０段とする。この際、
接続の位置合わせはスライサの刃が通る方向と直角方向
の正方形を結ぶ線である位置合わせマークの基準線６２
ａ，６２０ａ，７２０ａを使用し、基準線６２ａ，６２
０ａ、および基準線６２ａ，７２０ａが直線となるよう
に接続する。
マークの中央より半導体素子基板の端部寄りに１階段線
分ずれて切断した半導体素子基板６０３には同量ずれて
切断された半導体素子基板を接続する（図７参照）。切
断用スライサの刃が位置合わせマークの中央より１階段
線分半導体素子基板の中央よりずれた位置合わせマーク
７２０を有する半導体素子基板７０２を組み合わせ、マ
ーク６０３とマーク７２０を連結して形成する片側の階
段線６４、７２４で構成する階段数、および階段線６
９，７２９で構成する階段数を１０段とする。この際、
接続の位置合わせはスライサの刃が通る方向と直角方向
の正方形を結ぶ線である位置合わせマークの基準線６２
ａ，６２０ａ，７２０ａを使用し、基準線６２ａ，６２
０ａ、および基準線６２ａ，７２０ａが直線となるよう
に接続する。
【００１６】以上説明したように、半導体素子基板を複
数枚接続する際は、接続して形成する階段数が一定（同
一）となり、切断の結果によって切断端部に残った位置
合わせマークの基準線が直線となるように位置を合わせ
る。こうすることによって、接続する２枚の半導体素子
基板は接続の位置合わせが半導体素子基板のＸ方向、Ｙ
方向の両方について位置合わせができる。
数枚接続する際は、接続して形成する階段数が一定（同
一）となり、切断の結果によって切断端部に残った位置
合わせマークの基準線が直線となるように位置を合わせ
る。こうすることによって、接続する２枚の半導体素子
基板は接続の位置合わせが半導体素子基板のＸ方向、Ｙ
方向の両方について位置合わせができる。
【発明の効果】本発明の複数の半導体素子基板を切断
し、端面同志を接続してなる半導体装置は、半導体素子
基板を切断する際の位置合わせマークと、切断された半
導体素子基板の切断精度を判定する切断精度判定マーク
と、切断された半導体素子基板を接続する際の位置合わ
せマークを一つの位置合わせマークで行なっているの
で、従来の半導体装置のようにマークを多数配設する必
要がない。さらに、切断された半導体素子基板の切断精
度を判定する際に測長機付き顕微鏡で測定することなく
切断位置精度を判定でき、半導体装置の構成工程を短縮
することができ、位置精度の高い半導体装置が容易に構
成できる。
し、端面同志を接続してなる半導体装置は、半導体素子
基板を切断する際の位置合わせマークと、切断された半
導体素子基板の切断精度を判定する切断精度判定マーク
と、切断された半導体素子基板を接続する際の位置合わ
せマークを一つの位置合わせマークで行なっているの
で、従来の半導体装置のようにマークを多数配設する必
要がない。さらに、切断された半導体素子基板の切断精
度を判定する際に測長機付き顕微鏡で測定することなく
切断位置精度を判定でき、半導体装置の構成工程を短縮
することができ、位置精度の高い半導体装置が容易に構
成できる。
【図１】 本発明の実施例に係る半導体素子基板の位置
合わせマークの平面図。
合わせマークの平面図。
【図２】 半導体素子基板の端部平面図。
【図３】 半導体装置の接続部分の平面図。
【図４】 切断された半導体素子基板の位置合わせマー
クの上平面図。
クの上平面図。
【図５】 半導体装置の接続部分の平面図。
【図６】 切断された半導体素子基板の位置合わせマー
クの上平面図。
クの上平面図。
【図７】 半導体装置の接続部分の平面図。
【図８】 従来の位置合わせマークの平面図。
５０，５１，５０１，５０２，５０３，５０４，７０
１，７０２ 半導体素子基板、 ６０，６０１，６０
２，６０３，６０４，７１０，７２０ 位置合わせマー
ク、 ６２ａ，６２０ａ，７２０ａ 基準線、 ６３，
６４，６８，６９階段線。
１，７０２ 半導体素子基板、 ６０，６０１，６０
２，６０３，６０４，７１０，７２０ 位置合わせマー
ク、 ６２ａ，６２０ａ，７２０ａ 基準線、 ６３，
６４，６８，６９階段線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/455 (72)発明者 佐川 清水 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 大森 誠也 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内 (72)発明者 新津 岳洋 神奈川県海老名市本郷2274番地 富士ゼロ ックス株式会社内
Claims (3)
- 【請求項１】 半導体素子基板の端部を切断し、一方の
半導体素子基板の切断端面と他方の半導体素子基板の切
断端面を接続して構成する複数の接続半導体素子基板よ
りなる半導体装置において、 複数の接続半導体素子基板の接続部には、一方の半導体
素子基板の端部に形成された位置合わせマークと、他方
の半導体素子基板の端部に形成された位置合わせマーク
を連結させた連結位置合わせマークが形成されると共
に、 連結位置合わせマークは基板端縁部を介して矩形状をな
す基準線と、矩形体の各角の二等分線に沿って形成する
階段状線とを有し、連結した矩形状の各辺の基準線は直
線を形成すると共に、連結矩形体内に形成される階段線
の階段数は接続半導体素子基板の接続部に形成される連
結位置合わせマークにおいて同一である半導体装置。 - 【請求項２】 位置合わせマークの階段線の各辺は同一
寸法である請求項１記載の半導体装置。 - 【請求項３】 各半導体素子基板の端部に形成される位
置合わせマークは、正方形状の基準線と、四隅角の二等
分線に沿って形成する階段状の階段線を有し、基準線と
階段線は中央線に対して対称形状である請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5745695A JP3627275B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5745695A JP3627275B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255871A true JPH08255871A (ja) | 1996-10-01 |
| JP3627275B2 JP3627275B2 (ja) | 2005-03-09 |
Family
ID=13056181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5745695A Expired - Fee Related JP3627275B2 (ja) | 1995-03-16 | 1995-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3627275B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000263662A (ja) * | 1999-03-18 | 2000-09-26 | Tsutsumi Yotaro | パウチ |
| JP2006191111A (ja) * | 2005-01-04 | 2006-07-20 | Samsung Electronics Co Ltd | カッティングパターンが形成されたフレキシブルプリント回路基板用原板及びこれをカッティングしたフレキシブルプリント回路基板を含む表示装置 |
-
1995
- 1995-03-16 JP JP5745695A patent/JP3627275B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000263662A (ja) * | 1999-03-18 | 2000-09-26 | Tsutsumi Yotaro | パウチ |
| JP4505869B2 (ja) * | 1999-03-18 | 2010-07-21 | 東洋製罐株式会社 | パウチの製造方法 |
| JP2006191111A (ja) * | 2005-01-04 | 2006-07-20 | Samsung Electronics Co Ltd | カッティングパターンが形成されたフレキシブルプリント回路基板用原板及びこれをカッティングしたフレキシブルプリント回路基板を含む表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3627275B2 (ja) | 2005-03-09 |
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