JPH08250590A - Method for forming stacked contact - Google Patents

Method for forming stacked contact

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JPH08250590A
JPH08250590A JP8317795A JP8317795A JPH08250590A JP H08250590 A JPH08250590 A JP H08250590A JP 8317795 A JP8317795 A JP 8317795A JP 8317795 A JP8317795 A JP 8317795A JP H08250590 A JPH08250590 A JP H08250590A
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JP
Japan
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interlayer insulating
insulating film
contact
contact hole
forming
Prior art date
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Application number
JP8317795A
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Japanese (ja)
Inventor
Nobuhiro Yamaguchi
宜洋 山口
Yuji Takaoka
裕二 高岡
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPH08250590A publication Critical patent/JPH08250590A/en
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Abstract

PURPOSE: To reduce the drop (plug loss) on a plug and to improve the coverage of an upper wiring layer by etching back a contact plug material, and then further etching back only an first interlayer insulating film. CONSTITUTION: A first interlayer insulating film 1 is formed on a semiconductor substrate, a first contact hole 2 is formed at the predetermined region, and then a contact plug material 4 is formed thereon via a close contact layer 3. Thereafter, the material 4 is etched back to leave the material 4 in the hole 2. Then, a first wiring layer 5 is formed on the film 1 including the hole 2. Further, a second interlayer insulating film 6 is formed on the layer 5, and a second contact hole 7 is formed on the hole 2. Thus, when a stacked contact is formed, the material 4 is etched back, and further only the film 1 is etched back.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、コンタクトホールの上
に更に上層コンタクトホールを配置するスタックドコン
タクトの形成方法に関する。詳しくは、コンタクト形成
の際のプラグロスを低減させたスタックドコンタクトの
形成方法に係るものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a stacked contact in which an upper contact hole is arranged on a contact hole. More specifically, the present invention relates to a method for forming a stacked contact that reduces plug loss during contact formation.

【0002】[0002]

【従来の技術】近年、半導体装置の高集積化、微細化に
伴って、半導体基板または配線層に形成されたコンタク
トホールの上に、さらに上層コンタクトホールを形成し
たスタックドコンタクト構造の半導体製造方法が注目さ
れてきている。
2. Description of the Related Art In recent years, a semiconductor manufacturing method having a stacked contact structure in which an upper contact hole is further formed on a contact hole formed in a semiconductor substrate or a wiring layer in accordance with higher integration and miniaturization of a semiconductor device. Is getting attention.

【0003】ところで、このスタックドコンタクトを形
成する際には、下層コンタクトホール自体を高温スパッ
タリングやBlanket−W(タングステン)等のコ
ンタクトプラグ材によって埋め込み、Via(ビア)コ
ンタクトのアスペクト比を小さくした状態で上層コンタ
クトホールを形成することが、上層配線層のカバレッジ
という観点から好ましい。
When forming the stacked contact, the lower contact hole itself is filled with high temperature sputtering or a contact plug material such as Blanket-W (tungsten) to reduce the aspect ratio of the Via contact. It is preferable to form the upper contact hole by using the above method from the viewpoint of the coverage of the upper wiring layer.

【0004】図5(a)は従来のスタックドコンタクト
形成過程にあって、層間絶縁膜上に成膜されたタングス
テン層をエッチバックして、コンタクトホール内にコン
タクトプラグ材を埋め込む(形成する)工程を示してい
る。本図において、51は、シランBPSG、O3TE
OS/BPSG等からなる層間絶縁膜、52はコンタク
トホール、53はBlanket−W等のコンタクトプ
ラグ材54と層間絶縁膜51との密着性を高めるために
形成されるTiN等の密着層をそれぞれ示している。
FIG. 5A shows a conventional stacked contact formation process in which a tungsten layer formed on an interlayer insulating film is etched back to fill (form) a contact plug material in a contact hole. The process is shown. In this figure, 51 is silane BPSG, O3TE
An interlayer insulating film made of OS / BPSG or the like, 52 is a contact hole, 53 is an adhesion layer such as TiN formed to enhance the adhesion between the contact plug material 54 such as Blanket-W and the interlayer insulating film 51. ing.

【0005】[0005]

【発明が解決しようとする課題】ところで、従来のスタ
ックドコンタクト形成方法では、例えば図5(a)に示
すコンタクトプラグ材54のエッチバック工程におい
て、プラグ材54と第1層間絶縁膜51の界面近傍まで
エッチングが進行した後においても、さらに前出の密着
層53を除去すべく、オーバーエッチを行なわなければ
ならない。このため、密着層53がエッチバックされて
いる間にコンタクトプラグ材54のエッチングが早く進
行し、コンタクトホール52内部においては界面高さh
よりも更に深くコンタクトプラグ材54がエッチングさ
れてしまい、図5(b)に示したように、周囲の第1層
間絶縁膜51とコンタクトプラグ材54の段差(これ
を、プラグロスと呼ぶ)が大きくなるという問題があっ
た。
By the way, in the conventional stacked contact forming method, for example, in the etch back step of the contact plug material 54 shown in FIG. 5A, the interface between the plug material 54 and the first interlayer insulating film 51 is formed. Even after the etching has progressed to the vicinity, overetching must be performed to further remove the adhesion layer 53 described above. For this reason, the etching of the contact plug material 54 progresses quickly while the adhesion layer 53 is being etched back, and the interface height h within the contact hole 52.
Since the contact plug material 54 is etched further deeper than that, as shown in FIG. 5B, the step difference between the surrounding first interlayer insulating film 51 and the contact plug material 54 (this is called plug loss) is large. There was a problem of becoming.

【0006】このようにしてプラグロス量が大きくなる
と、同図(c)に示すように第1コンタクトホール52
上に位置する第1配線膜53に大きな凹部(落ち込み
部)dが生じてしまい、更にその上層に形成される第2
コンタクトホール57の第2配線層58の十分なカバレ
ッジが達成できないという問題が生じる。
When the plug loss amount is increased in this way, the first contact hole 52 is formed as shown in FIG.
A large concave portion (a depressed portion) d is formed in the first wiring film 53 located above, and the second concave portion formed on the upper portion
There is a problem that sufficient coverage of the second wiring layer 58 in the contact hole 57 cannot be achieved.

【0007】本発明は、上述したスタックドコンタクト
形成法におけるこのような問題に鑑み、スタックドコン
タクトの最初のコンタクトホールを形成する際の、プラ
グ上の落ち込み(プラグロス)を低減して上部配線層の
カバレッジを良好とするようなスタックドコンタクト形
成方法を提供するものである。
In view of such a problem in the above-mentioned stacked contact forming method, the present invention reduces the drop (plug loss) on the plug when forming the first contact hole of the stacked contact to reduce the upper wiring layer. The present invention provides a method for forming a stacked contact that provides good coverage of the above.

【0008】なお、このような大きなプラグロスであっ
ても上部配線層の十分なカバレッジが達成できるものと
しては、図6に示すように、高アスペクト比のヴィアコ
ンタクトに再びコンタクトプラグ59材を埋め込み、エ
ッチバックして第2の配線層58を形成する方法がある
が、これだと工程数が増加し、生産性が低下することは
避けられない。
As shown in FIG. 6, a contact plug 59 is embedded again in a high-aspect-ratio via contact to achieve sufficient coverage of the upper wiring layer even with such a large plug loss. Although there is a method of forming the second wiring layer 58 by etching back, this would inevitably result in an increase in the number of steps and a decrease in productivity.

【0009】[0009]

【課題を解決するための手段】上記目的を達成するた
め、本発明によるスタックドコンタクト形成方法は、半
導体基板上に第1の層間絶縁膜を形成し、この第1層間
絶縁膜の所定領域に第1のコンタクトホールを形成した
後、密着層を介してその上にコンタクトプラグ材を成膜
し、その後コンタクトプラグ材をエッチバックすること
により第1コンタクトホール内部にコンタクトプラグ材
を残留させ、次いで第1コンタクトホールを含む第1層
間絶縁膜上に第1の配線層を形成し、さらにこの第1配
線層上に第2の層間絶縁膜を形成して前記第1コンタク
トホール上に第2のコンタクトホールを形成するスタッ
クドコンタクトの形成方法において、前記コンタクトプ
ラグ材をエッチバックした後、更に前記第1層間絶縁膜
のみをエッチバックすることを特徴としている。
In order to achieve the above object, a stacked contact forming method according to the present invention comprises forming a first interlayer insulating film on a semiconductor substrate and forming a first interlayer insulating film on a predetermined region of the first interlayer insulating film. After forming the first contact hole, a contact plug material is deposited on the first contact hole via an adhesion layer, and then the contact plug material is etched back to leave the contact plug material inside the first contact hole. A first wiring layer is formed on the first interlayer insulating film including the first contact hole, a second interlayer insulating film is further formed on the first wiring layer, and a second wiring layer is formed on the first contact hole. In a method of forming a stacked contact for forming a contact hole, after etching back the contact plug material, further etching back only the first interlayer insulating film. It is characterized in Rukoto.

【0010】更に、好ましくは、上記形成方法における
第1層間絶縁膜は、複数回の成膜・平坦化処理によって
形成される。
Further, preferably, the first interlayer insulating film in the above forming method is formed by a plurality of film forming / planarizing treatments.

【0011】また前記目的を達成するための別の発明と
して、さらに、前記半導体基板上に第1の層間絶縁膜を
形成し、この第1層間絶縁膜の所定領域に第1のコンタ
クトホールを形成した後、密着層を介してその上にコン
タクトプラグ材を成膜し、その後コンタクトプラグ材を
エッチバックすることにより第1コンタクトホール内部
にコンタクトプラグ材を残留させ、次いで第1コンタク
トホールを含む第1層間絶縁膜上に第1の配線層を形成
し、さらにこの第1配線層上に第2の層間絶縁膜を形成
して前記第1のコンタクトホール上に第2のコンタクト
ホールを形成するスタックドコンタクトの形成方法にお
いて、前記第1層間絶縁膜の形成後、第1層間絶縁膜上
に、コンタクトプラグ材エッチバックの際のエッチバッ
クストッパ層を予め形成する方法が提供される。
As another invention for achieving the above object, a first interlayer insulating film is further formed on the semiconductor substrate, and a first contact hole is formed in a predetermined region of the first interlayer insulating film. After that, a contact plug material is formed thereon via the adhesion layer, and then the contact plug material is etched back to leave the contact plug material inside the first contact hole. A stack in which a first wiring layer is formed on a first interlayer insulating film, a second interlayer insulating film is further formed on the first wiring layer, and a second contact hole is formed on the first contact hole. In the method of forming a contact, after forming the first interlayer insulating film, an etchback stopper layer for etching back the contact plug material is preliminarily formed on the first interlayer insulating film. A method of forming is provided.

【0012】更に、好ましくは、この形成方法におい
て、前記コンタクトプラグ材をエッチバックした後、更
に前記第1層間絶縁膜のみがエッチバックされる。
Further, preferably, in this forming method, after the contact plug material is etched back, only the first interlayer insulating film is further etched back.

【0013】好ましくは、前記エッチバックストッパ層
は、プラズマナイトライドの薄膜から形成される。
Preferably, the etchback stopper layer is formed of a thin film of plasma nitride.

【0014】[0014]

【作用】本発明では、コンタクトプラグ材のエッチバッ
クによって生じたプラグロスに対し、その凹部を形成す
る第1層間絶縁膜を更にエッチバックすることにより、
コンタクトプラグ上面との段差を減少することができ、
プラグロスを低減することができる。
In the present invention, the plug loss caused by the etch back of the contact plug material is further etched back by etching back the first interlayer insulating film forming the recess.
The step difference with the contact plug upper surface can be reduced,
Plug loss can be reduced.

【0015】この場合、第1層間絶縁膜の更なるエッチ
バックを想定して最初の第1層間絶縁膜形成時点で厚め
に形成する必要があるが、好ましい実施態様として、こ
の第1層間絶縁膜の形成を、複数回(例えば2回)の成
膜・平坦化処理に分けることにより、層間平坦性と層間
耐圧性が向上できる。
In this case, it is necessary to form the first interlayer insulating film thicker at the time of the first formation of the first interlayer insulating film, assuming further etching back of the first interlayer insulating film, but as a preferred embodiment, this first interlayer insulating film is formed. The interlayer flatness and the interlayer withstand voltage can be improved by dividing the formation of the above into a plurality of times (for example, twice) of film formation / planarization processing.

【0016】また、別の発明において、第1層間絶縁膜
の形成後、第1層間絶縁膜上に例えばプラズマナイトラ
イドに代表されるようなエッチバックストッパ層を形成
することにより、コンタクトプラグ材のエッチバックの
ストッパとなりコンタクトプラグ材のオーバエッチを低
減することができ、プラグロスを低減することができ
る。
In another aspect of the invention, after forming the first interlayer insulating film, an etch-back stopper layer represented by, for example, plasma nitride is formed on the first interlayer insulating film to form a contact plug material. It serves as an etch-back stopper and can reduce over-etching of the contact plug material, thus reducing plug loss.

【0017】更に、好ましくは、上記エッチバックスト
ッパ層によるコンタクトプラグ材のオーバエッチ阻止作
用に加え、前記コンタクトプラグ材をエッチバックした
後、更に第1層間絶縁膜のみをエッチバックすることに
より、プラグロスを更に低減することができる。
Further, preferably, in addition to the effect of the contact plug material being overetched by the etch-back stopper layer, after the contact plug material is etched back, only the first interlayer insulating film is further etched back, whereby the plug loss is reduced. Can be further reduced.

【0018】[0018]

【実施例】図面を参照しながら本発明によるスタックド
コンタクト形成方法を以下、説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A stacked contact forming method according to the present invention will be described below with reference to the drawings.

【0019】図1(a)〜(d)は、本発明による第1
の実施例として、コンタクトプラグ材のエッチバック時
に生じたプラグロスの段差を形成する層間絶縁膜(BP
SG膜)を選択的にエッチバックすることにより、プラ
グロス量を低減するスタックドコンタクト形成方法を説
明するものである。なお、この方法では追加エッチバッ
クによって層間絶縁膜自体の膜厚が小さくなり、十分な
層間耐圧が確保できなくなる可能性があるため、その膜
厚は追加のエッチバック量分だけ予め厚めに形成され
る。
1 (a)-(d) show a first embodiment of the present invention.
As an example of the above, an interlayer insulating film (BP) that forms a step of plug loss generated when the contact plug material is etched back
A stacked contact forming method for reducing the amount of plug loss by selectively etching back the SG film) will be described. Note that in this method, the film thickness of the interlayer insulating film itself may be reduced by the additional etch back, and it may not be possible to secure a sufficient interlayer breakdown voltage. Therefore, the film thickness is previously formed by an additional etch back amount. It

【0020】本実施例によれば、まず最初に、第1の層
間絶縁膜の一部として1次O3TEOS・BPSG膜1
aがCVDによって形成され、その後高温リフロー技術
により平坦化される。尚、ここで形成される層間絶縁膜
の厚さは従来のスタックドコンタクト形成方法における
層間絶縁膜の厚さとほぼ同様である。次に、第1層間絶
縁膜の残りとして、2次O3TEOS・BPSG膜1b
がCVDによって形成され、同様に高温リフロー技術に
より平坦化される。この2次O3TEOS・BPSG膜
1bは、プラグロスを解消するための追加エッチバック
用(後述する)として確保されるものであって、したが
ってプラグロス量にほぼ等しい膜厚(例えば、100〜
200nm)が設定される。
According to this embodiment, first, the primary O 3 TEOS / BPSG film 1 is formed as a part of the first interlayer insulating film.
a is formed by CVD and then planarized by a high temperature reflow technique. The thickness of the interlayer insulating film formed here is almost the same as the thickness of the interlayer insulating film in the conventional stacked contact forming method. Next, as the rest of the first interlayer insulating film, the secondary O3TEOS / BPSG film 1b is formed.
Are formed by CVD and similarly planarized by high temperature reflow techniques. The secondary O3TEOS / BPSG film 1b is secured for additional etch back (to be described later) for eliminating plug loss, and therefore has a film thickness (e.g.
200 nm) is set.

【0021】このようにして第1の層間絶縁膜1が形成
されたならば、次にレジストパターニング、エッチング
などの処理により第1層間絶縁膜1の所定部位に最初の
コンタクトホール(以下、これを第1コンタクトホール
2と呼ぶ)が形成される。更に第1層間絶縁膜1の表面
には、TiNのスパッタリング、アニールが施され、コ
ンタクトプラグ材との密着度を高めるための密着層3が
形成され、このようにして初めてBlanket−W
(タングステン)に代表されるようなコンタクトプラグ
材4がCVD等の技術によって形成される。図1(a)
は、以上のようにしてコンタクトホール2の内部および
密着層3の表面にコンタクトプラグ材4が形成された状
態を示したものである。
After the first interlayer insulating film 1 is formed in this way, a first contact hole (hereinafter referred to as a contact hole) is formed in a predetermined portion of the first interlayer insulating film 1 by a process such as resist patterning and etching. The first contact hole 2) is formed. Further, TiN is sputtered and annealed on the surface of the first interlayer insulating film 1 to form an adhesion layer 3 for increasing the adhesion with the contact plug material. In this way, the Blanket-W is first formed.
A contact plug material 4 typified by (tungsten) is formed by a technique such as CVD. FIG. 1 (a)
Shows the state in which the contact plug material 4 is formed inside the contact hole 2 and on the surface of the adhesion layer 3 as described above.

【0022】次に、第1層間絶縁膜1上を覆ったコンタ
クトプラグ材4は、例えばRIE(反応性イオンエッチ
ング)によりエッチバックされる。このエッチバック
は、前出の密着層3までも除去する必要があるため、従
来と同様、オーバエッチの状態で行われる。ここで、密
着層3として設定されたTiN(あるいはTiSiO系
化合物)のエッチングレート(速度)は、第1層間絶縁
膜1であるO3TEOS・BPSGのそれよりも小さい
ために、当然密着層3がエッチングされている間にも、
コンタクトホール2内ではエッチングが進むこととな
り、密着層3が除去された時点では図1(b)に示すよ
うな段付き状態となり、所謂プラグロスが生じた形とな
る。
Next, the contact plug material 4 covering the first interlayer insulating film 1 is etched back by, for example, RIE (reactive ion etching). This etch back is performed in the over-etched state as in the conventional case because it is necessary to remove even the adhesion layer 3 described above. Here, since the etching rate (speed) of TiN (or TiSiO based compound) set as the adhesion layer 3 is smaller than that of O3TEOS.BPSG which is the first interlayer insulating film 1, the adhesion layer 3 is naturally etched. While being
Etching progresses in the contact hole 2, and when the adhesive layer 3 is removed, a stepped state as shown in FIG. 1 (b) is formed, which is a so-called plug loss.

【0023】このため、本実施例によればBlanke
t−Wのエッチバックに引き続き、例えば酸化膜のエッ
チャーを使用し、コンタクトプラグより突出した2次O
3TEOS・BPSG膜1bのみを選択的にエッチバッ
クすることでコンタクトプラグ材4の上面と第1層間絶
縁膜1の上面を出来るだけ同じ高さにする処理が行われ
る。
Therefore, according to this embodiment, the Blanke is
Subsequent to the etch back of t-W, an oxide film etcher is used, and the secondary O
By selectively etching back only the 3TEOS / BPSG film 1b, the upper surface of the contact plug material 4 and the upper surface of the first interlayer insulating film 1 are processed to have the same height as possible.

【0024】以上のようにしてプラグロスが低減された
ならば、次にその平坦な表面に対し、特性向上のための
アニール処理が施され、次いでアルミニウムなどの配線
金属が全面にスパッタリングされる。この結果、コンタ
クトホール2上においては図1(c)に示すように大き
な凹部の少ない第1配線層5が成膜されることとなる。
このように本実施例では、コンタクトプラグ材4のエッ
チバックによって生じたプラグロスに対し、その凹部を
形成する第1層間絶縁膜1を更にエッチバックすること
により、プラグロスを低減することができ、これに対応
してその上に形成される第1配線層5の落ち込みを低減
することが出来る。また本実施例では、第1層間絶縁膜
1の形成に際し、エッチバック後も十分な膜厚が確保さ
れるように厚めに成膜されるが、1次成膜、リフロー、
2次成膜、リフローというように2度に分けて成膜する
ことにより層間平坦性を良好に保ち、十分な層間耐圧を
確保することができる。このような複数段階に亙る成膜
処理は、図2(a)に示すように層間絶縁膜1中にポリ
シリサイドなどの介在物9を配置する半導体構造の場
合、特に有効であって、エッチバック後においても図中
点線Sで示したように介在物周囲の膜厚を十分確保する
ことができるという長所がある。逆に、1回の成膜では
(a)と同じ平均厚みでも厚みのバラツキが大きくなる
ために、図2(b)の点線Sに示すようにエッチバック
後では介在物9の周囲において膜厚を十分確保すること
ができない。
After the plug loss is reduced as described above, the flat surface is then annealed to improve the characteristics, and then a wiring metal such as aluminum is sputtered on the entire surface. As a result, as shown in FIG. 1C, the first wiring layer 5 having a large number of concave portions is formed on the contact hole 2.
As described above, in the present embodiment, the plug loss can be reduced by further etching back the first interlayer insulating film 1 forming the concave portion with respect to the plug loss caused by the etch back of the contact plug material 4. Corresponding to the above, it is possible to reduce the depression of the first wiring layer 5 formed thereon. Further, in the present embodiment, when forming the first interlayer insulating film 1, a thick film is formed so as to ensure a sufficient film thickness even after the etch back.
By performing film formation in two steps such as secondary film formation and reflow, interlayer flatness can be kept good and sufficient interlayer breakdown voltage can be secured. Such a multi-step film forming process is particularly effective in the case of a semiconductor structure in which an interposition material 9 such as polysilicide is arranged in the interlayer insulating film 1 as shown in FIG. Even afterward, as shown by the dotted line S in the figure, there is an advantage that the film thickness around the inclusion can be sufficiently secured. On the other hand, even if the average thickness is the same as that of (a) in one film formation, the variation in the thickness becomes large. Therefore, as shown by the dotted line S in FIG. Cannot be secured.

【0025】図1(c)に戻り、このようにして平坦な
第1配線層5が得られたならば、工程は次に、第1配線
層5のパターニング・エッチングをして第1層間絶縁膜
1上に所望の配線パターンを形成し、次に第2の層間絶
縁膜6としてO3TEOS・BPSG膜をCVDによっ
て形成し、リフローにより平坦化する。そして、第2層
間絶縁膜6を形成した後は、第1の層間絶縁膜1の時と
同様にレジストパターニング、エッチングを行い、第1
コンタクトホール2の直上にビアコンタクト部としての
第2のコンタクトホール7を形成する。次に、この第2
コンタクトホール7を含む第2層間絶縁膜6の全面にア
ルミニウムなどの配線金属をスパッタリングし、パター
ニング・エッチングを経て、最終的には図1(d)に示
すような第2の配線層8が形成され、いわゆるスタック
ドコンタクトが得られることになる。このように、本実
施例では第2層間絶縁膜6を形成する前の段階で第1配
線層5の落ち込み量が小さいために、その後の第2コン
タクトホール7形成にあたっては、いわゆるビアコンタ
クト部のアスペクト比(深さ/幅)を小さくでき、第2
配線層8の良好なカバレッジを達成することができる。
Returning to FIG. 1C, if the flat first wiring layer 5 is obtained in this way, the process is then performed by patterning and etching the first wiring layer 5 to perform the first interlayer insulation. A desired wiring pattern is formed on the film 1, then an O3TEOS.BPSG film is formed as the second interlayer insulating film 6 by CVD, and is flattened by reflow. Then, after forming the second interlayer insulating film 6, resist patterning and etching are performed in the same manner as in the case of the first interlayer insulating film 1 to form the first interlayer insulating film 1.
A second contact hole 7 as a via contact portion is formed immediately above the contact hole 2. Then this second
A wiring metal such as aluminum is sputtered on the entire surface of the second interlayer insulating film 6 including the contact holes 7, and patterning and etching are performed to finally form a second wiring layer 8 as shown in FIG. 1D. As a result, a so-called stacked contact is obtained. As described above, in this embodiment, since the amount of depression of the first wiring layer 5 is small in the stage before the formation of the second interlayer insulating film 6, the so-called via contact portion is formed when the second contact hole 7 is formed thereafter. Aspect ratio (depth / width) can be reduced,
Good coverage of the wiring layer 8 can be achieved.

【0026】以上、本発明の第1実施例を説明したが、
この応用例として図1(b)に示す第1層間絶縁膜1の
エッチバックをさらに進行させ、オ−バーエッチの状態
にすると、図3(b)に示すようにコンタクトプラグ材
4を完全に凸状にすることができる。この場合、第2配
線層8を成膜した状態では良好なカバレッジが得られる
こととなり、図3(c)に示すように上層コンタクトホ
ール7の深さを浅くすることができ、ビアコンタクト部
のアスペクト比を先の実施例よりも更に低減することが
可能となる。
The first embodiment of the present invention has been described above.
As an example of this application, when the etch back of the first interlayer insulating film 1 shown in FIG. 1B is further advanced to an overetch state, the contact plug material 4 is completely removed as shown in FIG. 3B. It can be convex. In this case, good coverage can be obtained with the second wiring layer 8 formed, and the depth of the upper contact hole 7 can be reduced as shown in FIG. It becomes possible to further reduce the aspect ratio as compared with the previous embodiment.

【0027】本発明の第2実施例による形成方法を図4
に示す。先の実施例が、2回に亙る第1層間絶縁膜1の
成膜処理であって、その厚みも従来レベルよりも大きく
設定されたのに対し、この実施例では従来と同様な層間
絶縁膜の成膜処理が行われる。すなわち、まず最初に第
1の層間絶縁膜1として、例えばO3TEOS・BPS
G膜がCVDによって従来厚さ分だけ形成され、その後
高温リフロー技術により平坦化される。但し、本実施例
ではこの後、第1層間絶縁膜1の表面に、例えばp−S
iNのプラズマナイトライド層10がCVDによって成
膜される。
FIG. 4 shows a forming method according to a second embodiment of the present invention.
Shown in In the previous embodiment, the first interlayer insulating film 1 was formed twice, and the thickness thereof was set larger than the conventional level. The film forming process is performed. That is, first, as the first interlayer insulating film 1, for example, O3TEOS.BPS is used.
A G film is formed by CVD to a conventional thickness, and then planarized by a high temperature reflow technique. However, in this embodiment, after this, for example, pS is formed on the surface of the first interlayer insulating film 1.
The iN plasma nitride layer 10 is formed by CVD.

【0028】このようにしてプラズマナイトライド層1
0を形成したならば、次に工程は、レジストパターニン
グ、エッチングの処理により第1コンタクトホール2が
形成され、更にプラズマナイトライド層10の表面に
は、第1実施例同様TiNのスパッタリング、アニール
が施され、コンタクトプラグ材との密着度を高めるため
の密着層3が形成される。そして、この第1コンタクト
ホール2を含む全面にコンタクトプラグ材4がCVDに
よって形成される。図4(a)は、以上のようにしてコ
ンタクトホール2の内部および密着層3の表面にコンタ
クトプラグ材4が形成された状態を示したものである。
In this way, the plasma nitride layer 1
After forming 0, in the next step, the first contact hole 2 is formed by resist patterning and etching, and the surface of the plasma nitride layer 10 is subjected to TiN sputtering and annealing as in the first embodiment. Then, the adhesion layer 3 for increasing the adhesion with the contact plug material is formed. Then, the contact plug material 4 is formed on the entire surface including the first contact hole 2 by CVD. FIG. 4A shows a state in which the contact plug material 4 is formed inside the contact hole 2 and on the surface of the adhesion layer 3 as described above.

【0029】次に、第1層間絶縁膜1上を覆ったコンタ
クトプラグ材4に対しエッチバック処理が施される。こ
のエッチバック過程において、前出のプラズマナイトラ
イド層10はエッチバックのストッパとして作用する。
すなわち、エッチングの先端がプラズマナイトライド層
10に差しかかったとき、それまでのエッチングを終了
することで、コンタクトプラグ材4が必要以上にエッチ
バックされるのを防ぐことができ、これによりエッチン
グ終了時点では、図4(b)に示すようにコンタクトプ
ラグ材4の上面とプラズマナイトライド層10の上面が
ほぼ面一となることができる。
Next, the contact plug material 4 covering the first interlayer insulating film 1 is subjected to an etch back process. In the etch back process, the plasma nitride layer 10 described above acts as a stopper for the etch back.
That is, when the etching tip reaches the plasma nitride layer 10, by terminating the etching up to that point, it is possible to prevent the contact plug material 4 from being etched back more than necessary. At this point, the upper surface of the contact plug material 4 and the upper surface of the plasma nitride layer 10 can be substantially flush with each other, as shown in FIG.

【0030】このようにしてほぼゼロのプラグロスが達
成されたならば、次にアルミニウムなどの配線金属が全
面にスパッタリングされる。この結果、コンタクトホー
ル2上においては、図4(c)に示すように、凹部のな
い第1の配線層5が成膜されることとなり、工程は次
に、第1配線層5のパターニング・エッチングをして第
1層間絶縁膜1上に所望の配線パターンが形成される。
その後は第1実施例と全く同様であって、第2の層間絶
縁膜6が形成され、更にレジストパターニング、エッチ
ングにより第2コンタクトホール7が形成され、配線金
属のスパッタリング、パターニング、エッチングを経
て、最終的には図4(d)に示すような第2の配線層8
が形成されることになる。
If a plug loss of almost zero is achieved in this way, then a wiring metal such as aluminum is sputtered on the entire surface. As a result, the first wiring layer 5 having no recess is formed on the contact hole 2 as shown in FIG. 4C, and the process is performed by patterning the first wiring layer 5. A desired wiring pattern is formed on the first interlayer insulating film 1 by etching.
After that, exactly the same as in the first embodiment, the second interlayer insulating film 6 is formed, the second contact hole 7 is further formed by resist patterning and etching, and the wiring metal is sputtered, patterned, and etched. Finally, the second wiring layer 8 as shown in FIG.
Is formed.

【0031】このように本発明の第2実施例では、第1
層間絶縁膜1を形成した後にその表面にエッチストッパ
層(プラズマナイトライド層10)を形成することによ
りコンタクトプラグ材4のエッチバック時のオ−バーエ
ッチを防止することができ、これにより第1配線層5を
成膜するにあたっては、被覆部位をプラグロスの少ない
状態にすることができ、これにより第1配線層5の落ち
込み量を小さくして、第2コンタクトホール7を形成し
た状態ではビアコンタクトのアスペクト比を小さくで
き、第2配線層8の良好なカバレッジを得ることができ
る。また、この方法は、前述した第1実施例の形成方法
と異なり、第1層間絶縁膜1を厚く成膜する必要がない
ため、少ない工程数で済むことができコンタクトプラグ
材のエッチバックにおいても処理時間を少なくすること
ができるという長所がある。
As described above, in the second embodiment of the present invention, the first
By forming the etch stopper layer (plasma nitride layer 10) on the surface of the interlayer insulating film 1 after forming the interlayer insulating film 1, it is possible to prevent overetching of the contact plug material 4 during etch back. When forming the wiring layer 5, it is possible to reduce the plug loss in the covered portion, thereby reducing the amount of depression of the first wiring layer 5 and forming the second contact hole 7 in the state where the via contact is formed. The aspect ratio can be reduced, and good coverage of the second wiring layer 8 can be obtained. In addition, unlike the forming method of the first embodiment described above, this method does not require the first interlayer insulating film 1 to be thickly formed, so that the number of steps can be reduced and the contact plug material can be etched back. It has the advantage that the processing time can be reduced.

【0032】以上、本発明による2つのスタックドコン
タクト形成法を説明したが、更なる応用例としては、1
つのスタックドコンタクトを形成するにあたり、これら
の形成方法を適宜組み合わせるようにしても良い。この
場合、コンタクトプラグ材のエッチバックと、第1層間
絶縁膜のエッチバック、および配線金属のスパッタリン
グのプロセスマージンを更に拡大できる。
The two stacked contact forming methods according to the present invention have been described above.
In forming one stacked contact, these forming methods may be combined appropriately. In this case, the process margins of the etch back of the contact plug material, the etch back of the first interlayer insulating film, and the sputtering of the wiring metal can be further expanded.

【0033】[0033]

【発明の効果】以上説明したように、本発明によれば、
第1層間絶縁膜をエッチバックしたり第1層間絶縁膜上
にエッチストッパ層を設けることにより、スタックドコ
ンタクト形成の際のプラグロスを、容易にコントロール
することができる。この結果、上層配線金属によるカバ
レッジが良好な状態で幾重にもスタックドコンタクトを
形成することができる。
As described above, according to the present invention,
By etching back the first interlayer insulating film or providing an etch stopper layer on the first interlayer insulating film, the plug loss at the time of forming the stacked contact can be easily controlled. As a result, stacked contacts can be formed in multiple layers with good coverage by the upper wiring metal.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の第1実施例によるスタックドコンタ
クト形成方法の主な工程を順に示した図である。
FIG. 1 is a diagram sequentially showing main steps of a stacked contact forming method according to a first embodiment of the present invention.

【図2】 層間絶縁膜中にポリシリサイドを配置する半
導体構造を示し、(a)は2段階に分けて層間絶縁膜を
成膜した場合のエッチバック前後の状態を示し、(b)
は1回で成膜した場合のエッチバック前後の状態をそれ
ぞれ示した図である。
FIG. 2 shows a semiconductor structure in which polysilicide is arranged in an interlayer insulating film, (a) shows a state before and after etchback when an interlayer insulating film is formed in two stages, and (b).
[Fig. 3] is a diagram showing states before and after etchback in the case of forming a film once.

【図3】 図1の形成方法の変形例としてのスタックド
コンタクト形成方法の主な工程を順に示した図である。
FIG. 3 is a diagram sequentially showing main steps of a stacked contact forming method as a modification of the forming method of FIG.

【図4】 本発明の第2実施例によるスタックドコンタ
クト形成方法の主な工程を順に示した図である。
FIG. 4 is a diagram sequentially showing main steps of a stacked contact forming method according to a second embodiment of the present invention.

【図5】 従来のスタックドコンタクト形成方法の主な
工程を順に示した図である。
FIG. 5 is a diagram sequentially showing main steps of a conventional stacked contact forming method.

【図6】 従来の別の方法の説明図である。FIG. 6 is an explanatory diagram of another conventional method.

【符号の説明】[Explanation of symbols]

1…第1層間絶縁膜 2…第1コンタクトホール 3…密着層 4…コンタクトプラグ材 5…第1配線層 6…第2層間絶縁膜 7…第2コンタクトホール 8…第2配線層 10…プラズマナイトライド層(エッチストッパ層) DESCRIPTION OF SYMBOLS 1 ... 1st interlayer insulation film 2 ... 1st contact hole 3 ... Adhesion layer 4 ... Contact plug material 5 ... 1st wiring layer 6 ... 2nd interlayer insulation film 7 ... 2nd contact hole 8 ... 2nd wiring layer 10 ... Plasma Nitride layer (etch stopper layer)

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に第1の層間絶縁膜を形成
し、 この第1層間絶縁膜の所定領域に第1のコンタクトホー
ルを形成した後、密着層を介してその上にコンタクトプ
ラグ材を成膜し、 その後、コンタクトプラグ材をエッチバックすることに
より第1コンタクトホール内部にコンタクトプラグ材を
残留させ、 次いで、第1コンタクトホールを含む第1層間絶縁膜上
に第1の配線層を形成し、 さらにこの第1配線層上に第2の層間絶縁膜を形成して
前記第1コンタクトホール上に第2のコンタクトホール
を形成するスタックドコンタクトの形成方法において、 前記コンタクトプラグ材をエッチバックした後、更に前
記第1層間絶縁膜のみをエッチバックすることを特徴と
するスタックドコンタクトの形成方法。
1. A first interlayer insulating film is formed on a semiconductor substrate, a first contact hole is formed in a predetermined region of the first interlayer insulating film, and a contact plug material is formed on the first contact hole via an adhesion layer. And then etching back the contact plug material to leave the contact plug material inside the first contact hole, and then form a first wiring layer on the first interlayer insulating film including the first contact hole. Forming a second interlayer insulating film on the first wiring layer to form a second contact hole on the first contact hole, wherein the contact plug material is etched. A method of forming a stacked contact, which comprises etching back only the first interlayer insulating film after backing.
【請求項2】 前記第1層間絶縁膜は、複数回の成膜・
平坦化処理によって形成されることを特徴とする請求項
1に記載のスタックドコンタクトの形成方法。
2. The first interlayer insulating film is formed a plurality of times.
The method for forming a stacked contact according to claim 1, wherein the stacked contact is formed by a planarization process.
【請求項3】 半導体基板上に第1の層間絶縁膜を形成
し、 この第1層間絶縁膜の所定領域に第1のコンタクトホー
ルを形成した後、密着層を介してその上にコンタクトプ
ラグ材を成膜し、 その後、コンタクトプラグ材をエッチバックすることに
より第1コンタクトホール内部にコンタクトプラグ材を
残留させ、 次いで、第1コンタクトホールを含む第1層間絶縁膜上
に第1の配線層を形成し、 さらにこの第1配線層上に第2の層間絶縁膜を形成して
前記第1のコンタクトホール上に第2のコンタクトホー
ルを形成するスタックドコンタクトの形成方法におい
て、 前記第1層間絶縁膜の形成後、第1層間絶縁膜上に、コ
ンタクトプラグ材エッチバックの際のエッチバックスト
ッパ層を予め形成することを特徴とするスタックドコン
タクトの形成方法。
3. A first interlayer insulating film is formed on a semiconductor substrate, a first contact hole is formed in a predetermined region of the first interlayer insulating film, and then a contact plug material is formed on the first contact hole via an adhesion layer. And then etching back the contact plug material to leave the contact plug material inside the first contact hole, and then form a first wiring layer on the first interlayer insulating film including the first contact hole. Forming a second interlayer insulating film on the first wiring layer and forming a second contact hole on the first contact hole; After formation of the film, an etchback stopper layer for etching back the contact plug material is previously formed on the first interlayer insulating film. Forming method.
【請求項4】 前記コンタクトプラグ材をエッチバック
した後、更に前記第1層間絶縁膜のみがエッチバックさ
れることを特徴とする請求項3に記載のスタックドコン
タクトの形成方法。
4. The method for forming a stacked contact according to claim 3, wherein after the contact plug material is etched back, only the first interlayer insulating film is further etched back.
【請求項5】 前記エッチバックストッパ層は、プラズ
マナイトライドの薄膜から形成されることを特徴とする
請求項4に記載のスタックドコンタクトの形成方法。
5. The method of claim 4, wherein the etch-back stopper layer is formed of a plasma nitride thin film.
JP8317795A 1995-03-14 1995-03-14 Method for forming stacked contact Pending JPH08250590A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448658B2 (en) 2000-06-15 2002-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having improved interconnection-wiring structures
US7622385B2 (en) 2004-10-27 2009-11-24 Seiko Epson Corporation Wiring pattern forming method, film pattern forming method, semiconductor device, electro-optical device, and electronic equipment

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