JPH08250560A - Fault analyzing method using electron-beam test system - Google Patents

Fault analyzing method using electron-beam test system

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JPH08250560A
JPH08250560A JP15817795A JP15817795A JPH08250560A JP H08250560 A JPH08250560 A JP H08250560A JP 15817795 A JP15817795 A JP 15817795A JP 15817795 A JP15817795 A JP 15817795A JP H08250560 A JPH08250560 A JP H08250560A
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Mitsuhiro Deguchi
Susumu Ishii
Keiichi Sawada
光宏 出口
圭一 沢田
将 石井
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PURPOSE: To achieve the efficiency of fault analysis performed for a semiconductor integrated circuit using an electron-beam test system.
CONSTITUTION: A pattern and/or color is applied on an image 12a of the layout chart of a monitor screen 9A based on the result of logic simulation. The interference fringes or the lightness of a wiring 41 on an SEM image 11 and the pattern of a wiring 43 on an image 12a of the layout chart are compared. Thus, the difference between the internal signal of the semiconductor integrated circuit chip to be measured and the result of the logic simumaltion is visually detected. Therefore it is not necessary to obtain the signal waveform of the semiconductor integrated circuit chip in operation and to compare the waveform with the waveform diagram indicating the result of the logic simulation, and the time for obtaining the signal waveform can be omitted.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は、電子ビームテストシステムを使用する半導体集積回路の故障解析方法に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a method of failure analysis semiconductor integrated circuit using the electron beam test system.

【0002】 [0002]

【従来の技術】図12は、従来の半導体集積回路チップの故障解析装置の構成を示す概念図である。 BACKGROUND ART FIG. 12 is a conceptual diagram showing a configuration of a failure analysis apparatus of the conventional semiconductor integrated circuit chip. 図12において、1は回路動作の解析の対象となる半導体集積回路チップ、6は半導体集積回路の内部診断のため真空中で被測定半導体集積回路チップ1の配線等に電子ビームを走査しつつ照射し、その部分から発生する二次電子のエネルギー変化から回路の電圧を測定する電子ビーム装置、7は外部からテストパターンを入力するとともに半導体集積回路チップ1にテストパターンに応じた信号を発生するテスター、8は電子ビーム装置6とテスター7 12, first semiconductor integrated circuit chip to be analyzed in the circuit operation, 6 while scanning the electron beam on the wiring or the like of the measured semiconductor integrated circuit chip 1 in a vacuum for the internal diagnosis of the semiconductor integrated circuit irradiation tester, and an electron beam device for measuring the voltage of the circuit from the energy variation of the secondary electrons generated from the portion 7 for generating a signal corresponding to the test pattern to the semiconductor integrated circuit chip 1 inputs the test pattern from the outside , 8 an electron beam device 6 and testers 7
を接続する信号ケーブル、9は電子ビーム装置6に設けられたテスト結果を表示するためのモニターである。 Signal cable connecting, 9 is a monitor for displaying the test results provided in the electron beam apparatus 6.

【0003】テスター7からテストパターンをケーブル8を通して電子ビーム装置6に入力することにより、半導体集積回路チップ1内部の論理回路を動作させてから解析を行う。 [0003] By inputting from the tester 7 test pattern to the electron beam device 6 through the cable 8, and analyzes the semiconductor integrated circuit chip 1 internal logic circuit from is operated. 電子ビーム装置6は、被測定半導体集積回路チップ1の信号状態を、走査型電子顕微鏡(以下SE Electron beam device 6, a signal under measurement semiconductor integrated circuit chip 1, a scanning electron microscope (hereinafter SE
Mという。 That M. )の像としてモニター9に表示する。 It displayed on the monitor 9 as an image of). この時、半導体集積回路チップ1の論理回路の信号レベル及び信号周波数に応じて、像の明暗や干渉縞が現れる。 At this time, in accordance with the signal level and the signal frequency of the logic circuits of the semiconductor integrated circuit chip 1, it appears bright and dark interference fringes or image. この明暗や干渉縞によってチップ上に形成された半導体集積回路の動作を非接触で解析することができる。 This brightness and interference fringes can be analyzed in a non-contact operation of the semiconductor integrated circuit formed on the chip. また、 Also,
モニター9には、テスター7を通じて入力されたマスクデータ、論理シミュレーション結果及び回路接続情報等に基づいて、レイアウト図、論理回路図及びシミュレーション波形等が表示できる。 The monitor 9, the mask data input through the tester 7, based on the logic simulation result and circuit connection information, etc., layout, can be displayed such as a logic circuit diagram and simulation waveforms. モニター9の表示画面を切り換えながら、あるいはレイアウト図等及び観測された像をあわせて表示して、電子ビーム装置6のモニター9 While switching the display screen of the monitor 9, or by displaying together a layout diagram, etc., and the observed image, the monitor 9 of the electron beam apparatus 6
上で測定個所の移動の指示など全ての操作が行える。 All of the operations, such as indication of movement of the measuring point above can be performed.

【0004】図13は、従来の電子ビームテストシステムの構成の概念を示すブロック図である。 [0004] Figure 13 is a block diagram illustrating a construction of a conventional electron beam test system. 図13において、20は観測された像のデータやマスクデータなどのデータを処理してモニターに表示する表示手段、21は電子ビームを走査しながら照射して半導体集積回路チップからの二次電子を受けて半導体集積回路チップの内部信号を観測するための観測手段、22は表示手段20から与えられる観測位置のデータやテストパターンに基づいた信号を観測手段21に与えるなど観測を制御するための制御手段、23は制御手段22から与えられる命令に基づいて観測手段21が被測定半導体集積回路チップ上において電子ビームを走査する範囲を指示する観測位置指示手段、24は半導体集積回路の回路パターンに応じたマスクを作成するためのマスクデータ、25は半導体集積回路がテストパターンに対応して出力する波形データ 13, 20 is display means for displaying on a monitor by processing the data, such as data and the mask data of the observed image, 21 the secondary electrons from the semiconductor integrated circuit chip is irradiated while scanning the electron beam receiving observation means for observing the internal signal of the semiconductor integrated circuit chip, 22 a control for controlling the observation such as giving a signal based on the data and test patterns in the observation position given from the display unit 20 in the observation unit 21 means, observation position indicating means observing means 21 based on the given instruction from the control unit 22 instructs the range of scanning the electron beam in the measured semiconductor integrated circuit chip 23, 24 according to the circuit pattern of a semiconductor integrated circuit mask data to create the mask, 25 is the waveform data outputted semiconductor integrated circuit corresponding to the test pattern 格納した論理シミュレーション結果、26は半導体集積回路を構成している素子あるいは機能ブロックの接続関係を格納した回路接続情報、27は表示手段20 Logic simulation result containing, 26 circuit connection information storing connection relationship of elements or functional blocks constituting the semiconductor integrated circuit, the display unit 27 20
のモニターにマスクデータ24を表示するための表示データを生成するマスクデータ表示画像表示データ生成手段、28は表示手段20のモニターに論理シミュレーション結果25を表示するための表示データを生成する論理シミュレーション結果の波形表示データ生成手段、2 Mask Data display image display data generating means for generating display data for displaying the mask data 24 to monitor 28 the logic simulation result of generating display data for displaying the logic simulation result 25 to the monitor of the display unit 20 waveform display data generating means, 2
9は回路接続情報26に基づいて表示手段20のモニターに論理回路図表示画像を表示するための表示データを生成する論理回路図表示画像表示データ生成手段である。 9 is a logic circuit diagram display image display data generating means for generating display data for displaying a logic circuit diagram displayed image on the monitor of the display unit 20 on the basis of the circuit connection information 26.

【0005】マスクデータ24や論理シミュレーション結果25や回路接続情報26などの設計データをマスクデータ表示画像表示データ生成手段27や論理シミュレーション結果の波形表示データ生成手段28や論理回路図表示画像表示データ生成手段29において表示可能なデータに加工される。 [0005] Mask data 24 and the logic simulation result 25 and the circuit connection information 26 the design data of the mask data display image display data generation unit 27 and the logic simulation result of the waveform display data generating unit 28 and a logic circuit diagram display image display data generation such as It is processed into data that can be displayed in the unit 29. 電子ビーム装置6のモニター9に表示されるレイアウト図や論理回路図等は、その加工されたデータが表示手段20に出力されて表示されたものである。 Layout diagram and a logic circuit diagram and the like that are displayed on the monitor 9 of the electron beam apparatus 6 is to the processed data is displayed is output to the display unit 20. なお、表示手段20において、例えば、モニターのレイアウト図上で指示した位置に連動するように制御手段22及び観測位置指示手段23によってSEM像の観測位置が観測手段21へ指示される。 In the display unit 20, for example, observing the position of the SEM image by the control means 22 and the observation position indicating means 23 to work on the instruction position on the diagram layout of the monitor is indicated to the observing means 21. 例えば、論理回路図上で観測位置を指示することによって、観測位置が指示された場所に移動するので、オペレータは、SE For example, by instructing the observation position in the logic circuit diagram, since the location where the observation position is instructed, the operator, SE
M像上の位置と論理回路図上の位置との対応関係を容易に認識することができる。 The correspondence relationship between the position of the drawing position and the logic circuit on the M image can be easily recognized.

【0006】図14は、モニター9の表示の一例を示す絵画図である。 [0006] Figure 14 is a pictorial diagram showing an example of a display of the monitor 9. 図14において、9Aはモニター9の画面、11は画面9Aに表示された被測定半導体集積回路11のSEM像、12は画面9Aに表示された被測定半導体集積回路チップ1の設計データに基づいたレイアウト図、13は画面9Aに表示された被測定半導体集積回路チップ1の設計データに基づいた論理回路図、14は画面9Aに表示された被測定半導体集積回路チップ1におけるSEM像11中の指定された配線の信号波形、1 In FIG. 14, 9A screen of the monitor 9, 11 SEM image of the measured semiconductor integrated circuit 11 which is displayed on the screen 9A, 12 were based on the design data of the measured semiconductor integrated circuit chip 1 which is displayed on the screen 9A layout diagram, 13 is a logic circuit diagram based on the design data of the measured semiconductor integrated circuit chip 1 which is displayed on the screen 9A, 14 are designated in the SEM image 11 in the measurement semiconductor integrated circuit chip 1 which is displayed on the screen 9A and the wiring of the signal waveform, 1
5は論理シミュレーション結果を示す波形図である。 5 is a waveform diagram showing the logic simulation results. S
EM像11,レイアウト図12及び論理回路図13は、 EM images 11, layout view 12 and the logic circuit 13 are
連動して操作を行うことができる。 Conjunction with it is possible to perform the operation. つまり、レイアウト図12または論理回路図13の指定された位置に被測定半導体回路チップ1の測定個所を移動させることができる。 That is, it is possible to move the measurement point of the measurement semiconductor circuit chip 1 to a specified position in the layout view 12, or the logic circuit 13.

【0007】次に、電子ビーム装置を用いた故障解析方法について説明する。 [0007] Next, the failure analysis method will be described using an electron beam device. まず、不良を起こしている信号を駆動している回路に注目する。 First, attention is paid to the circuit which drives the signal undergoing failure. 注目した回路の入力波形を電子ビーム装置6で測定し、その入力の論理シミュレーション波形と比較する。 The input waveform of the target with the circuit determined by the electron beam apparatus 6, compared to the logic simulation waveform of the input. 波形が一致した場合は、注目している回路の故障と考えられる。 If the waveform match is considered a failure of the circuit of interest. 波形が一致しない場合は、一致しない信号を駆動している回路に注目し、同様に注目した回路の入力波形を電子ビーム装置で測定し、その入力の論理シミュレーション波形と比較する。 If the waveform does not match, attention unmatched signal to the circuit which drives the input waveform of the circuit of interest similarly determined by the electron beam apparatus, compared to the logic simulation waveform of the input.

【0008】例えば、図15は半導体集積回路チップに形成された簡単な内部論理回路の一例を示す論理回路図である。 [0008] For example, FIG. 15 is a logic circuit diagram showing an example of a simple internal logic circuit formed in a semiconductor integrated circuit chip. 31は不良を起こしている信号の外部パッド端子、32は外部パッド端子31に出力を接続した出力バッファ回路、33は出力バッファ回路32の入力に配線35を介して出力を接続した3入力NAND回路、34 31 external pad terminal of the signal undergoing failure, the output buffer circuit 32 is connected to output to the external pad terminals 31, 33 are three-input NAND circuit which connects the output via a line 35 to the input of the output buffer circuit 32 , 34
は配線37を介して出力を3入力NAND回路33の第2の入力に接続した2入力NAND回路、36および3 2-input NAND circuit which connects the output through a wire 37 to a second input of the 3-input NAND circuit 33, 36 and 3
8は3入力NAND回路33の第1及び第3の入力にそれぞれ接続された配線、39および40は2入力NAN 8 3 first and third, respectively the wiring connected to the input of the input NAND circuit 33, 39 and 40 are two-input NAN
D回路34の第1及び第2の入力にそれぞれ接続された配線である。 Each of the first and second inputs of D circuit 34 is connected to a wiring.

【0009】図15に示した外部パッド端子31から出力されている信号が不良であるので、外部パッド端子3 [0009] Since the signal output from the external pad terminal 31 shown in FIG. 15 is defective, the external pad terminal 3
1を駆動する出力バッファ回路32の入力信号である配線35の信号波形を電子ビーム装置で測定する。 The signal waveform of the line 35 is an input signal of the output buffer circuit 32 for driving the 1 measured by the electron beam device. 測定波形と出力バッファ回路32の入力の論理シミュレーション波形とを比較し、一致すれば出力バッファ回路32内の故障と考える。 Comparing the logic simulation waveform of the input of the measured waveform output buffer circuit 32, considered as a failure of the output buffer circuit 32 if they match. この例では、出力バッファ回路32の入力と論理回路シミュレーション結果とが一致しなかったとすると、配線35の信号を駆動する3入力NAND In this example, when the input logic circuit simulation result of the output buffer circuit 32 and is not matched, three-input NAND driving signal wiring 35
回路33に注目し、3入力NAND回路33の入力信号である配線36,37,38の信号波形を測定する。 Attention to the circuit 33, to measure the three-input an input signal lines 36, 37 and 38 of the signal waveform of the NAND circuit 33. 測定波形と3入力NAND回路33の入力の論理シミュレーション波形を比較して、一致すれば注目している3入力NAND回路33内の故障と考える。 Comparing the logic simulation waveform of the input of the measurement waveform and 3-input NAND circuit 33, 3 have focused if they match considered a failure in the input NAND circuit 33. ここで、配線3 Here, wiring 3
6,38の信号と論理シミュレーション波形との比較は一致して、配線37の信号と論理シミュレーション波形との比較が一致しない場合、配線37を駆動する2入力NAND回路34に注目し、同様に信号波形の取得、論理シミュレーションとの比較を行う。 Comparison with 6, 38 of the signal and the logic simulation waveforms coincide, if the comparison of the signal and the logic simulation waveforms of the wiring 37 do not coincide, focusing on the two-input NAND circuit 34 that drives the wires 37, similarly signal acquisition of the waveform, is compared with logic simulation. 以上のような走査を故障箇所が発見できるまで、すなわち論理回路のシミュレーション波形と対応する入力とが一致するまで繰り返し行う。 Until discovered fault point scanning as described above, i.e., repeated until the input and matches the corresponding simulation waveform of the logic circuit.

【0010】 [0010]

【発明が解決しようとする課題】従来の電子ビームテストシステムを使用する故障解析方法は以上のように構成されているので、故障箇所を同定するまで繰り返して観測された信号波形とシミュレーション波形とを比較しなければならず、その際の波形取得および波形比較に多大の時間が必要になるという問題点がある。 Since how the failure analysis using THE INVENTION It is an object of Trying to solve a conventional electron beam test system is constructed as described above, and repeatedly observed signal waveform and the simulation waveform until identifying failure location must be compared, there is a problem that requires a lot of time in the waveform acquisition and waveform comparison time.

【0011】この発明は上記の問題点を解消するためになされたもので、モニターに表示されるレイアウト図や論理回路図等の設計図上にシミュレーション結果を模様あるいは文字で示すことにより、これらとSEM像とを視覚的に比較できるようにして波形取得時間の削減を図ることを目的とする。 [0011] The present invention has been made to solve the above problems, by showing simulation results on the diagram design of such layout diagram and a logic circuit diagram displayed on the monitor seemed or character, and these and an object thereof is to reduce the waveform acquisition time by the SEM image to be visually compared.

【0012】 [0012]

【課題を解決するための手段】第1の発明に係る電子ビームテストシステムを使用する故障解析方法は、与えられた所定のテストパターンに従って時間的に内部信号が変化する半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法であって、所定のシミュレーション結果に基づいて与えられる前記内部信号の状態を表す模様と色彩のうちの少なくとも一方を前記設計図の画像上に表示することを特徴とする。 Failure analysis method using an electron beam test system in accordance with [SUMMARY OF first invention, the operation of the semiconductor integrated circuit chip temporally internal signal in accordance with a predetermined test pattern imparted varies the electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with irradiated while scanning the electron beam to observe the secondary electron energy changes occurring in the irradiated portion electron beam test a failure analysis method of using the system, the design drawing at least one of the patterns and colors that represent the state of the internal signal applied based on a predetermined simulation results to identify the failure location using and displaying on the image.

【0013】第2の発明に係る電子ビームテストシステムを使用する故障解析方法は、与えられた所定のテストパターンに従って時間的に内部信号が変化する半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法であって、所定のシミュレーション結果に基づいて与えられる前記内部信号の状態を表す記号を前記設計図の画像上に表示することを特徴とする。 [0013] Method failure analysis using an electron beam test system according to the second invention, the operation of the semiconductor integrated circuit chip temporally internal signal in accordance with a predetermined test pattern imparted changes while scanning the electron beam identify failure location using the electron beam test system for displaying together with image design diagram irradiating the corresponding observed image and said image with observing the change in energy secondary electrons generated in the irradiated portion to a failure analysis method using an electron beam test system, and displaying a symbol representing the state of the internal signal applied based on a predetermined simulation result on the image of the blueprint.

【0014】第3の発明に係る電子ビームテストシステムを使用する故障解析方法は、半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する故障解析方法であって、観測中に前記半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを前記半導体集積回路チップに与えるとともに、所定のシミュレーション結果に基づいて与えられる前記内部信号の電圧レベルを示す模様と色彩のうちの少なくとも一方を前記設計図の画像に表示することを特徴とする。 [0014] failure analysis method using an electron beam test system in accordance with the third invention, the secondary electron energy changes occurring in the irradiated portion of the operation of the semiconductor integrated circuit chip is irradiated while scanning the electron beam a failure analysis method to identify the fault location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing, during said observation semiconductor integrated circuit chip at least one of a predetermined test pattern, such as an internal signal does not change temporally with given to the semiconductor integrated circuit chip, of the pattern and color that indicates the voltage level of the internal signal applied based on a predetermined simulation results of the and displaying the image of the blueprint.

【0015】第4の発明に係る電子ビームテストシステムを使用する故障解析方法は、半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する故障解析方法であって、観測中に前記半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを前記半導体集積回路チップに与えるとともに、所定のシミュレーション結果に基づいて与えられる前記内部信号の電圧レベルを示す記号を前記設計図の画像に表示することを特徴とする。 The failure analysis method using an electron beam test system according to the fourth invention, by the secondary electrons of energy changes occurring in the irradiated portion of the operation of the semiconductor integrated circuit chip is irradiated while scanning the electron beam a failure analysis method to identify the fault location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing, during said observation semiconductor integrated circuit chip a predetermined test pattern, such as an internal signal does not change temporally with given to the semiconductor integrated circuit chip, the symbol indicating the voltage level of the internal signal applied based on a predetermined simulation result to the image of the blueprint characterized in that it displays.

【0016】第5の発明に係る電子ビームテストシステムを使用する故障解析方法は、第1ないし第4の発明の電子ビームテストシステムを使用する故障解析方法のいずれかにおいて、前記所定のシミュレーション結果は、 The failure analysis method using an electron beam test system according to the fifth invention, in any one of the failure analysis method of using the first through fourth electron beam test system of the present invention, the predetermined simulation results ,
論理シミュレーション結果を含むことを特徴とする。 Characterized in that it comprises a logic simulation results.

【0017】第6の発明に係る電子ビームテストシステムを使用する故障解析方法は、第1ないし第4の発明の電子ビームテストシステムを使用する故障解析方法のいずれかにおいて、前記所定のシミュレーション結果は、 The method failure analysis using the sixth electron beam test system according to the present invention, in any one of the failure analysis method of using the first through fourth electron beam test system of the present invention, the predetermined simulation results ,
回路シミュレーション結果を含むことを特徴とする。 Characterized in that it comprises a circuit simulation results.

【0018】第7の発明に係る電子ビームテストシステムを使用する故障解析方法は、第1ないし第4の発明の電子ビームテストシステムを使用する故障解析方法のいずれかにおいて、前記所定のシミュレーション結果は、 The method failure analysis using the seventh electron beam test system according to the present invention, in any one of the failure analysis method of using the first through fourth electron beam test system of the present invention, the predetermined simulation results ,
故障シミュレーション結果を含むことを特徴とする。 Characterized in that it comprises a fault simulation results.

【0019】第8の発明に係る電子ビームテストシステムを使用する故障解析方法は、第1または第2の発明の電子ビームテストシステムを使用する故障解析方法において、所定の2つの配線間での内部信号の遅延時間を前記設計図の画像上に表示させることを特徴とする。 The method failure analysis using the eighth electron beam test system in accordance with the invention, the interior of the failure analysis method using the first or the electron beam test system of the second aspect of the invention, between two predetermined wiring wherein the display delay time of the signal on the image of the blueprint.

【0020】第9の発明に係る電子ビームテストシステムを使用する故障解析方法は、第8の発明の電子ビームテストシステムを使用する故障解析方法において、前記遅延時間は、セルの遅延情報を記述した遅延ライブラリのデータを基に回路シミュレーション結果を用いて計算された遅延時間であることを特徴とする。 The failure analysis method using an electron beam test system according to the ninth invention, in the failure analysis method of using the eighth electron beam test system of the present invention, the delay time, describing the delay information of the cell characterized in that on the basis of the data of the delay library is the calculated delay time by using a circuit simulation results.

【0021】第10の発明に係る電子ビームテストシステムを使用する故障解析方法は、所定のテストパターンが与えられている半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法であって、前記設計図の画像に回路を構成している論理素子の名称もしくは論理素子で構成された回路の名称を示す記号、または前記設計図の画像に回路を構成している論理素子の構成要素の名称もしくは論理素子で構成された回路の構成要素の名称を示す記号のうちの少なくとも一方の記号を付 The failure analysis method using an electron beam test system in accordance with a tenth aspect of the present invention is the operation of the semiconductor integrated circuit chip in which a predetermined test pattern is given in irradiating the irradiated portion while scanning the electron beam using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing the energy change of the generated secondary electrons a failure analysis method of the symbol indicates the name of the circuit composed of the name or logic elements of the logic elements constituting the circuit to the image of the design drawing, or configure the circuit to the image of the design drawing, with at least one of the symbols of the symbol indicating the names of the components of the name or circuit constituted by logic elements of the components of the logic elements are することを特徴とする。 Characterized in that it.

【0022】第11の発明に係る電子ビームテストシステムを使用する故障解析方法は、所定のテストパターンが与えられている半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法であって、前記設計図の画像は、論理回路図とレイアウト図とを組み合わせて表示した一つの画像を含むことを特徴とする。 The method failure analysis using the 11 electron-beam test system in accordance with the invention, the operation of the semiconductor integrated circuit chip in which a predetermined test pattern is given in irradiating the irradiated portion while scanning the electron beam using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing the energy change of the generated secondary electrons a failure analysis method for an image of the blueprint, characterized in that it comprises a single image displayed by combining a logic circuit diagram and the layout diagram.

【0023】 [0023]

【作用】第1の発明における電子ビームテストシステムに表示される設計図の画像には、所定のシミュレーション結果に応じて像の干渉縞に関連づけられた模様およびまたは色彩が施される。 [Action] in the image of the design diagram displayed on the electron beam test system in the first invention, the pattern and or color associated with the interference fringe image in accordance with a predetermined simulation result is performed. 例えば、クロック周波数と同じ周波数を持つ信号には青色の縞模様を施すなどの処理が設計図の画像に施される。 For example, processing such as subjecting the blue stripes are applied to the image of the design drawing in the signal having the same frequency as the clock frequency. クロック周波数と同じ周波数を持つところには同じような干渉縞が現れるので、像と設計図の画像とを見比べて、青色の縞模様のところと同じ干渉縞のところとの一致を視覚的に見ることによってクロック信号と同じ周波数の信号が出力されていないところを容易に見つけだせる。 Since similar interference pattern appears in the place that has the same frequency as the clock frequency, by comparing the image of the image blueprint, view match with at the same interference fringes at the blue stripes visually easily Mitsukedaseru a place where signals of the same frequency as the clock signal is not outputted by. そして、所定のシミュレーション結果と観測波形との違いを参照することなく観測された像と設計図の画像との対比から故障個所を特定できる。 Then, you identify the fault location from the comparison with the image of the observed image blueprint without reference to differences between the predetermined simulation results and observed waveform.

【0024】第2の発明における電子ビームテストシステムに表示される設計図の画像には、所定のシミュレーション結果に応じて内部信号の状態を表す記号が表示される。 [0024] The image of the design diagram displayed on the electron beam test system in the second invention, the symbol representing the state of the internal signal is displayed in accordance with a predetermined simulation results. 従って、像と設計図の画像を視覚的に見比べて、 Thus, by comparing the image of the image blueprint visually,
信号の状態が一致しない箇所を所定のシミュレーションの結果を示す波形を参照することなく特定できる。 A portion where signal states do not match can be specified without referring to the waveform showing the result of a predetermined simulation.

【0025】第3の発明における電子ビームテストシステムに表示される設計図の画像には、所定のシミュレーション結果が示す内部信号の電圧レベルに応じた色彩およびまたは模様が施される。 [0025] The third design diagram displayed on the electron beam test system in the invention the image, color and or patterns corresponding to the voltage level of the internal signal indicating a predetermined simulation result is performed. 従って、像と設計図の画像を視覚的に見比べて、信号のレベルが一致しない箇所を、所定のシミュレーションの結果を示す波形と観測波形とを参照することなく特定できる。 Thus, by comparing the image of the image blueprint visually, a portion where the signal level does not match, can be specified without referring to the waveform and the observed waveform showing the result of a predetermined simulation.

【0026】第4の発明における電子ビームテストシステムに表示される設計図の画像には、所定のシミュレーション結果によって与えられる内部信号の電圧レベルを示す記号が表示される。 [0026] The fourth design diagram displayed on the electron beam test system in the invention an image, a symbol indicating the voltage level of the internal signal provided by a given simulation results. 従って、像と設計図の画像を視覚的に見比べて、信号のレベルが一致しない箇所を、論理シミュレーション波形と観測波形を参照することなく特定できる。 Thus, by comparing the image of the image blueprint visually, a portion where the signal level does not match, can be specified without referring to the logic simulation waveform and the observed waveform.

【0027】第5の発明における電子ビームテストシステムに表示される設計図の画像には、論理シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、論理シミュレーション結果と観測された像との比較を視覚的に行える。 [0027] The fifth design diagram displayed on the electron beam test system in the invention an image, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the logic simulation results are shown, logic simulation results and visually perform the comparison of the observed image.

【0028】第6の発明における電子ビームテストシステムに表示される設計図の画像には、回路シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、回路シミュレーション結果と観測された像との比較を視覚的に行える。 [0028] the image of the design diagram displayed on the electron beam test system in the sixth invention, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the circuit simulation is shown, circuit simulation results and visually perform the comparison of the observed image.

【0029】第7の発明における電子ビームテストシステムに表示される設計図の画像には、故障シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、故障シミュレーション結果と観測された像との比較を視覚的に行える。 [0029] image of the design diagram displayed on the electron beam test system in the seventh invention, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the fault simulation results are shown, fault simulation results and visually perform the comparison of the observed image.

【0030】第8の発明における設計図の画像は、所定の2つの配線間での内部信号の遅延時間が表示されているので、内部信号の電位の移り変わりの異常を遅延時間の情報を基に視覚的に判断することが可能になる。 The image of the design drawing in the eighth invention, since the delay time of the internal signal between two predetermined wiring is displayed, based on the information of the delay time the abnormality of transition of the potential of the internal signal it is possible to visually determine.

【0031】第9の発明における設計図の画像に表示される遅延時間は、遅延ライブラリのデータを基に回路シミュレーション結果を用いて計算されているため、実際の観測された像により近いものとなり、判断の確度を向上できる。 The delay time is displayed on the image of the design drawing in the ninth aspect of the invention, because it is calculated using a circuit simulation results based on the data of the delay library, it becomes closer to the actual observed image, it is possible to improve the accuracy of judgment.

【0032】第10の発明における設計図の画像は、その設計図によって表される回路を構成している論理素子または論理素子で構成された回路の名称またはその構成要素の名称のうちの少なくとも一方が付されているため、視覚的に比較したときに所定のシミュレーション結果と観測された像との違いがある箇所の性質を特定しやすくなる。 The image of the design drawing in the tenth aspect of the present invention, at least one of the name or names of the components of the circuit constituted by logic elements or logic elements constituting the circuit represented by that blueprint since is attached, it becomes easy to identify the nature of the point where the difference between the observed image with a predetermined simulation results when compared visually.

【0033】第11の発明における設計図の画像は、その設計図によって表される論理回路がどのようなレイアウトパターンを持っているかを視覚的に把握しやすくなり、観測された像と論理回路とを結びつけやすくなる。 The image of the design drawing in the eleventh invention, a logic circuit visually easier to understand if it has what layout pattern is observed image and a logic circuit represented by that blueprint the likely tied.

【0034】 [0034]

【実施例】 【Example】

実施例1. Example 1. 以下、この発明の第1実施例による電子ビームテストシステムを使用する故障解析方法について図1 Hereinafter, FIG. 1 for failure analysis method using an electron beam test system according to a first embodiment of the invention
乃至図3を用いて説明する。 To be described with reference to FIG. 図1は、故障解析を実施しているときの電子ビームテストシステムのモニターの画面を示す絵画図である。 Figure 1 is a pictorial view showing the monitor screen of the electron beam test system while implementing failure analysis. 図1において、11は画面9A 1, 11 is a screen 9A
に表示された被測定半導体集積回路チップを観測したときのSEM像、12aは画面9Aに表示された被測定半導体集積回路チップのマスクデータに基づくレイアウト図の画像、13は論理回路図の画像、41,42はSE SEM images, 12a is a layout diagram based on the mask data of the measured semiconductor integrated circuit chips displayed on the screen 9A image when observing the measured semiconductor integrated circuit chips displayed on, 13 of logic circuit diagram image, 41 and 42 SE
M像11内の配線、43,44はレイアウト図の画像1 Wiring in the M image 11, 43 and 44 image the first layout drawing
2a内の配線、45は論理回路図の画像に示された論理素子、46は論理回路図の画像13に示された論理素子45の出力、47は論理回路図の画像13に示された論理素子45の入力である。 Wiring within 2a, the logic element is shown in the image of the logic circuit diagram 45, 46 the output of the logic element 45 shown in the image 13 of the logic circuit diagram, 47 shown in the image 13 of the logic circuit diagram logic which is the input of the element 45.

【0035】次に、故障解析方法の基本的な動作について説明する。 [0035] Next, a basic operation of the failure analysis method will be described. 半導体集積回路チップにテスターからテストパターンを入力することにより、SEM像11の配線41等には、信号の周波数あるいは信号の高電位、低電位の割合によって干渉縞や明度の違いが観測される。 By inputting the test pattern from the tester to the semiconductor integrated circuit chip, the wiring 41 and the like of the SEM image 11, a high potential of the signal frequency or signal, the difference of the interference fringes and brightness are observed by the proportion of the low potential. そのため、異なる周波数の信号や、高電位、低電位の割合の違う信号はSEM像11上で区別して認識することができる。 Therefore, the signal or different frequencies, high potential, different signals proportion of low potential can recognize distinguished on the SEM image 11. 例えば、配線41と配線42とに異なる干渉縞が生じていることによって、配線41と配線42の信号は、それぞれ周波数が異なっていることが分かる。 For example, by the different interference fringes in the wiring 41 and the wiring 42 occurs, the signal of the wiring 41 wiring 42, it can be seen that the different frequencies, respectively.

【0036】一方、同じモニター画面9Aに表示されるレイアウト図の画像12aは、論理シミュレーション波形をもとにSEM像11と同じような干渉縞や明度を付けて表示される。 On the other hand, the image 12a of the layout diagram displayed on the same monitor screen 9A is displayed with the similar fringe and brightness and SEM image 11 based on the logic simulation waveforms. 例えば、レイアウト図の画像12aの配線44には、SEM像11の配線42と同じ模様が与えられているので、配線42の信号は論理シミュレーション結果に一致していることが分かる。 For example, the wiring 44 of the image 12a of the layout diagram, the same pattern is given to the wiring 42 of the SEM image 11, the signal wiring 42 is seen to be consistent to the logic simulation results. レイアウト図の画像12aの配線43には、SEM像の配線41と異なる模様が与えられているので、配線41の信号は論理シミュレーション結果に一致していないことが分かる。 The wiring 43 of the image 12a of the layout diagram, the different patterns wiring 41 of the SEM image is given, the signal wiring 41 it can be seen that does not match the logic simulation results. ここで、配線41及び配線43が論理素子45の出力46 Here, the output wiring 41 and the wiring 43 of the logic element 45 46
に対応し、配線42及び配線44が論理素子45の入力47に対応しているとすると、論理素子45の入力47 Correspondingly, when the wire 42 and the wire 44 is to correspond to the input 47 of the logic element 45 to the input of the logic element 45 47
が正しいのに、論理素子45の出力46に誤りが生じていることから論理素子45で故障が発生していることが視覚的にオペレータに認識される。 To correct, it is recognized visually operator fault in the logic element 45 since the error has occurred on the output 46 of the logic element 45 has occurred.

【0037】第1実施例の故障解析方法によれば、観測される信号波形と論理シミュレーション波形の比較を行うことなく、SEM像11とレイアウト図の画像12a [0037] According to the failure analysis method of the first embodiment, without performing the comparison of the observed signal waveform and logic simulation waveform, image 12a of the SEM image 11 and layout
とを視覚的な比較を実現することができ、信号波形を取り込む時間が省け故障解析を効率的に行える。 Bets can achieve visual comparison, it performs the failure analysis saves time for taking a signal waveform efficiently.

【0038】図2は、上記の実施例を実現するための装置の構成の概要を示すブロック図である。 [0038] FIG. 2 is a block diagram showing an outline of a configuration of an apparatus for implementing the above embodiments. 図2において、30は表示手段20とマスクデータ表示画像表示データ生成手段27と論理シミュレーション結果の波形表示データ生成手段28と論理回路図表示画像表示データ生成手段29とに接続され論理シミュレーション結果2 2, 30 display unit 20 and the mask data display image display data generation unit 27 and the logic simulation results of the waveform display data generating means 28 and is connected to a logic circuit diagram display image display data generation unit 29 logic simulation result 2
5、回路接続情報26及びマスクデータ24を用いてレイアウト図の画像にテストパターンによって発生する内部信号に対応する模様を付けるためのデータを生成する模様データ生成手段であり、その他図13と同一符号のものは図13の同一符号の部分に相当する部分である。 5, a pattern data generating means for generating data for applying a pattern corresponding to the internal signals generated by the test pattern in the image of the layout diagram using the circuit connection information 26 and the mask data 24, other 13 the same reference numerals those of a portion corresponding to a portion of the same reference numerals in FIG. 13.
模様データ生成手段30は、論理シミュレーション結果のデータに基づいて、レイアウト図の画像に模様を付すためのデータを生成する。 Pattern data generating means 30 based on the data of the logic simulation result, and generates data for subjecting the pattern to the image of the layout diagram. そして、模様のデータが付加された画像表示データを表示手段20に出力してモニターに模様のついたレイアウト図の画像等を表示させる。 Then, to display an image such as a layout diagram with a pattern on the monitor and outputs the image display data data pattern is added to the display unit 20.
その他の構成は従来と同様である。 Other configurations are the same as in the prior art.

【0039】模様データ生成手段30の動作について図3のフローチャートを用いて説明する。 [0039] The operation of the pattern data generating means 30 will be described with reference to the flowchart of FIG. まず、ステップST1で、回路接続情報26または論理回路図表示画像表示データをもとにネットの抽出を行う。 First, at step ST1, to extract a net on the basis of the circuit connection information 26 or logic circuit diagram display image display data. ステップST Step ST
2で、各ネットに対応するシミュレーション結果を抽出する。 2, extracts the simulation result corresponding to each net. 半導体集積回路チップの内部信号が変化しているときの動作時の故障検出を行う場合には、各ネットの信号周波数を論理シミュレーション結果から検出する(ステップST3)。 When performing the operation at the time of failure detection when the internal signal of the semiconductor integrated circuit chip is changed, it detects a signal frequency of each net from logic simulation result (step ST3). 予め対応づけがなされている信号周波数に応じた模様データを割り当てる(ステップST Pre association allocates pattern data corresponding to the signal frequency has been made (Step ST
4)。 4). そして、ステップST5で、指定された箇所のネットについて、表示データと模様データの結合を行い、 Then, in step ST5, the net of the specified location, perform the binding of display data and the pattern data,
ステップST6で結合されたデータを表示手段20へ出力する。 The combined data is output to the display unit 20 in step ST6. 以上、内部信号が変化している場合について説明したが、内部信号が固定されているときには、その信号レベルに対応した模様およびまたは色彩、例えば明度の値を割り付けることにより同様に処理される。 While there has been described the case where the internal signal changes, the internal signal when it is fixed, the pattern corresponding to the signal level and or color, is processed in the same manner by allocating, for example, brightness values ​​of.

【0040】なお、干渉縞と信号周波数との関係のデータを格納したファイルを準備しておいて、SEM像と同じ干渉縞の模様をレイアウト図の画像に表示することも可能である。 It should be noted, be prepared to provide a file containing data of the relationship between the interference fringe and the signal frequency, it is possible to display the pattern of the same interference pattern as SEM images in the image of the layout diagram. また、レイアウト図の画像に表示するのは、単色のものであってもよく、干渉縞との対応が明確になっていれば上記実施例と同様の効果を奏する。 Also, to display the image of the layout diagram may be of a single color, if the correspondence between the interference fringes long been clarified achieve the same effects as described above.

【0041】実施例2. [0041] Example 2. 次に、この発明の第2実施例による電子ビームテストシステムを使用する故障解析方法について図4及び図5を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a second embodiment of the present invention will be described with reference to FIGS. 図4及び図5 4 and 5
は第2実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す示す絵画図である。 Is a pictorial view showing showing the monitor screen when the failure analysis using the electron beam test system according to the second embodiment. 図4及び図5において、12bはレイアウト図の画像、50はレイアウト図の画像12bに表示された信号レベルを示す記号、53,54はレイアウト図の画像に示された配線であり、その他図1と同一符号は図1の同一符号の部分に相当する部分である。 Figure in 4 and FIG. 5, 12b is an image, 50 the symbol indicating the signal level displayed on the image 12b of the layout diagram, 53 and 54 lines shown in the image in the layout view of the layout diagram, other Figure 1 same reference numerals is a portion corresponding to the portion of the same symbols in FIG. 1.

【0042】第2実施例による故障解析について、第1 [0042] The failure analysis according to the second embodiment, the first
実施例の故障解析方法と異なる点についてのみ説明する。 Only different points will be described as a failure analysis method of Example. 図1に示す故障解析方法では論理シミュレーション波形に基づく模様をレイアウト図の画面上に表示し、S The failure analysis method shown in FIG. 1 and displayed on the screen of the layout diagram of the pattern based on the logic simulation waveform, S
EM像の干渉縞や明度の違いと比較することによって、 By comparing the difference between the interference fringes and brightness of EM images,
内部信号の動作の相違を特定して故障個所を検出している。 It detects the failure location by identifying the differences in operation of the internal signals. 図4及び図5に示す第2実施例による故障解析方法では、論理シミュレーション波形を、高電位を例えば記号「H」で表示し、低電位を例えば記号「L」で表示する。 The failure analysis method according to the second embodiment shown in FIGS. 4 and 5, the logic simulation waveform displays a high potential for example by the symbol "H", and displays a low potential for example by the symbol "L". そして、論理シミュレーション結果に従って、時間の経過とともに記号の表示を書き換える。 Then, according to the logic simulation results, it rewrites the display of symbols over time. 例えば、図5 For example, Figure 5
は図4から所定の時間が経過した後のモニター画面を示しているとすると、配線53,54の記号が変化していることが分かり、この配線53,54の信号は変化していることをオペレータに認識させることができる。 When shows a monitor screen after the predetermined time has elapsed from FIG. 4, shows that the sign of the wiring 53 and 54 is changed, that the signal of the wiring 53 and 54 is changed it can be recognized by the operator. そして、この変化の時間の間隔の違いで、周波数をオペレータに認識させることができる。 Then, in the difference of time interval for this change, it is possible to recognize the frequency to the operator. 従って、第1実施例の場合と同様に、実際の波形と論理シミュレーション波形の比較が、SEM像11とレイアウト図の画像12bとを視覚的に比較することにより実現することができる。 Therefore, as in the case of the first embodiment can be realized by comparing the actual waveform and logic simulation waveforms, visually comparing the image 12b of the SEM image 11 and the layout view. なお、この方法を実現するための電子ビームテストシステムの構成は、第1実施例における模様データ生成手段の部分を記号データの生成手段に代えて記号データを生成して第1実施例と同様に表示手段20に出力すればよい。 Note that the configuration of the electron beam test system for implementing this method, as in the first embodiment to generate the symbol data by changing the portion of the pattern data generating means in the first embodiment the generator symbol data it may be output to the display unit 20.

【0043】実施例3. [0043] Example 3. 次に、この発明の第3実施例による電子ビームテストシステムを使用する故障解析方法について図6を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the third embodiment of the present invention will be described with reference to FIG. 図6は、この発明の第3実施例による電子ビームテストシステムを使用する故障解析を行う際のモニター画像の一例を示す絵画図である。 Figure 6 is a pictorial diagram showing an example of a monitor image when the failure analysis using the electron beam test system according to the third embodiment of the present invention. 図6において、13aは論理回路図の画像、55は論理回路図の画像13aに表示された論理素子、56は論理回路図の画像13aに表示された論理素子55の出力、57は論理回路図の画像13aに表示された論理素子55の入力である。 In FIG. 6, 13a is a logic circuit diagram image, 55 logic elements displayed on the image 13a of the logic circuit diagram, 56 the output of the logic element 55 which is displayed on the image 13a of the logic circuit diagram, 57 is a logic circuit diagram an input of the logic element 55 which is displayed on the image 13a of the.

【0044】次に、故障解析の方法について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0044] Next, a method of failure analysis, only different points will be described as a failure analysis method of the first embodiment. 図1に示す故障解析方法では論理シミュレーション波形に基づく模様および/または色彩をレイアウト図の画面上に表示し、SEM像の干渉縞や明度の違いと比較することによって、内部信号の動作の相違を特定して故障個所を検出している。 The failure analysis method shown in FIG. 1 and displayed on the screen of the layout patterns and / or color-based logic simulation waveforms by comparing the difference between the interference fringes and the brightness of SEM image, the difference in operation of the internal signal and detects the specific to fault location. 図6に示す故障解析方法では、故障の検出を論理シミュレーション結果が組み込まれた論理回路図の表示画面をSEM像11と比較することによって実現している。 The failure analysis method shown in FIG. 6, a display screen of a logic circuit diagram of the fault detection logic simulation results were incorporated achieved by comparing the SEM image 11. この場合、論理シミュレーション波形を、SEM像11で観測するような干渉縞や明度の違いに応じた模様や色彩として、論理回路図の画像の配線5 In this case, the logic simulation waveform, as patterns and colors in accordance with the difference of the interference fringes and brightness as observed by SEM image 11, the image of the logic circuit diagram wiring 5
6,57に表示し、信号の状態を視覚的に比較できるようにする。 Displays 6,57, to allow comparison of the state of the signal visually. この第3実施例の故障解析方法によれば、実際の波形と論理シミュレーション波形の比較が、SEM According to the failure analysis method of the third embodiment, comparison of the actual waveform and the logic simulation waveforms, SEM
像11と論理回路図の画像13aとを比較することにより実現することができる。 It can be achieved by comparing the image 13a of the image 11 and a logic circuit diagram. なお、この方法を実現するための電子ビームテストシステムの構成は、第1実施例における模様データ生成手段において生成した模様データを論理回路図の表示データと組み合わせて第1実施例と同様に表示手段20に出力すればよい。 Note that the configuration of the electron beam test system for implementing this method, the pattern data generated in the pattern data producing means of the first embodiment in combination with the display data of the logic circuit diagram the same manner as in the first embodiment the display means it may be output to 20.

【0045】実施例4. [0045] Example 4. 次に、この発明の第4実施例による電子ビームテストシステムを使用する故障解析方法について図7を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a fourth embodiment of the present invention will be described with reference to FIG. 図7は、この発明の第4実施例による電子ビームテストシステムを使用する故障解析を行う際のモニター画像の一例を示す絵画図である。 Figure 7 is a pictorial diagram showing an example of a monitor image when the failure analysis using the electron beam test system according to the fourth embodiment of the present invention.

【0046】図7において、13bは論理回路図の画像、65は論理回路図の画像13bに表示された論理素子、66は論理回路図の画像13bに表示された論理素子65の出力、67は論理回路図の画像13bに表示された論理素子65の入力である。 [0046] In FIG. 7, 13b is a logic circuit diagram image, 65 logic elements displayed on the image 13b of the logic circuit diagram, 66 the output of the logic element 65 which is displayed on the image 13b of the logic circuit diagram, 67 an input of the logic element 65 which is displayed on the image 13b of the logic circuit diagram.

【0047】次に、故障解析の方法について、第3実施例の故障解析方法と異なる点についてのみ説明する。 [0047] Next, a method of failure analysis, a description will be given only failure analysis method differs from the third embodiment. 図3に示す故障解析方法では論理シミュレーション波形に基づく模様を論理回路図の画面13a上に表示し、SE The failure analysis method shown in FIG. 3 displays a pattern based on the logic simulation waveform on the screen 13a of the logic circuit diagram, SE
M像11の干渉縞や明度の違いと比較することによって、内部信号の動作の相違を特定して故障個所を検出している。 By comparing the difference between the interference fringes and the lightness of the M image 11, and detects the failure location by identifying the differences in operation of the internal signals. 図3に示す故障解析方法では、故障の検出を論理シミュレーション結果が組み込まれた論理回路図の表示画面とSEM像11を比較することによって実現している。 The failure analysis method shown in FIG. 3, is realized by comparing the display screen and the SEM image 11 of a logic circuit diagram of the fault detection logic simulation result is incorporated. この場合、論理シミュレーション波形を、SEM In this case, the logic simulation waveforms, SEM
像11で観測するような干渉縞や明度の違いに応じた記号、例えば第2実施例と同様に高電位を示す記号「H」 Symbols corresponding to the interference fringes and the lightness difference as observed by the image 11, a symbol indicating the high potential like the example second embodiment, "H"
や低電位を示す記号「L」として、論理回路図の画像の配線66,67に表示し、信号の状態を視覚的に比較できるようにする。 And the symbol "L" indicating the low potential, and displays on the wiring 66 and 67 of the image of the logic circuit diagram, to be able to compare the state of the signal visually. この第4実施例の故障解析方法によれば、実際の波形と論理シミュレーション波形の比較が、 According to the failure analysis method of the fourth embodiment, the comparison of the actual waveform and logic simulation waveforms,
SEM像11と論理回路図の画像13aとを比較することにより実現することができる。 It can be achieved by comparing the image 13a of the SEM image 11 and a logic circuit diagram. なお、この方法を実現するための電子ビームテストシステムの構成は、第1実施例における模様データ生成手段の部分を記号データの生成手段に代えて記号データを生成して論理回路図の表示データと組み合わせて第1実施例と同様に表示手段2 Note that the configuration of the electron beam test system for implementing this method, the display data of the logic circuit diagram to generate symbol data by changing the portion of the pattern data generating means in the first embodiment the generator symbol data first embodiment in combination as well as display means 2
0に出力すればよい。 0 may be output.

【0048】実施例5. [0048] Example 5. 次に、この発明の第5実施例による電子ビームテストシステムを使用する故障解析方法について図8を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a fifth embodiment of the present invention will be described with reference to FIG. 図8は、この発明の第5実施例による電子ビームテストシステムを使用する故障解析を行う際のモニター画像の一例を示す絵画図である。 Figure 8 is a pictorial diagram showing an example of a monitor image when the failure analysis using the electron beam test system according to a fifth embodiment of the present invention. 図8において、11aは画面9Aに表示された被測定半導体集積回路チップのSEM像、12cは画面9A In FIG. 8, 11a are SEM images of the measured semiconductor integrated circuit chips displayed on the screen 9A, 12c screen 9A
に表示された被測定半導体集積回路チップのマスクデータに基づくレイアウト図の画像、41,42はSEM像11a内の配線、71,72はレイアウト図の画像12 Image of a layout view based on the mask data of the measured semiconductor integrated circuit chips displayed on, 41 and 42 image 12 wiring, 71 and 72 layout in the SEM image 11a
c内の配線であり、その他図1と同一符号のものは図1 A wiring in c, the others Figure 1 the same reference numerals Figure 1
の同一符号の部分に相当する部分である。 Of a portion corresponding to a portion of the same reference numerals.

【0049】次に、故障解析方法の動作について、第1 [0049] Next, the operation of the failure analysis method, the first
実施例の故障解析方法と異なる点についてのみ説明する。 Only different points will be described as a failure analysis method of Example. 図1に示す故障解析方法では、テスターからテストパターンを入力し続けて内部信号が変化している状態で、SEM像11には干渉縞及びあるいは明度の違いが表示され模様が付与されたレイアウト図の画像との比較が行われる。 The failure analysis method shown in FIG. 1, with the internal signal continues to enter the test pattern from the tester is changing, layout diagram difference between the interference fringes and or brightness pattern is displayed have been given in the SEM picture 11 comparison with the image. これに対して図8に示す故障解析方法では、テストパターンを、ある任意の周期で停止させた状態で比較を行うため、SEM像11aには干渉縞は発生せず明度だけが観られる。 The failure analysis method shown in FIG. 8 with respect to this, a test pattern, for comparison in a state of stopping at an arbitrary period, only brightness without interference fringes generated in the SEM image 11a is seen. そこで、それに対応するレイアウト図の画像12c上にも信号レベルに対応した色彩を施す。 Therefore, applying a color corresponding to the signal level on the image 12c of the layout diagram corresponding thereto. 例えば、SEM像11aの配線41は、信号のレベルが高く明度の値が小さくなっているのに対して、 For example, the wiring 41 of the SEM image 11a is that the value of the signal level is high brightness is small,
レイアウト図の画像12cの配線71の色彩は明るく信号のレベルが低いことを示しており、配線41の信号がシミュレーション結果と異なっていることが視覚的に認識できる。 Color of the wiring 71 of the image 12c of the layout view indicates that the low level of the bright signal, the signal of the line 41 is different from the simulation results can be visually recognized. レイアウト図の画像上には、停止させたテスト周期での論理シミュレーション結果における電圧レベルを、SEM像11aと同じように明度の違いで表示させることにより、SEM像11aとレイアウト図の画像12cとを視覚的に比較することができる。 On the image of a layout diagram, the voltage level at the logic simulation results of the test period was stopped, by displaying in brightness differences between like SEM image 11a, and an image 12c of the SEM images 11a and layout it can be visually compared. この実施例の故障解析方法では、実際の波形と論理シミュレーション波形の比較を、SEM像11aとレイアウト図の画像12cとを視覚的に比較することにより実現することができ、故障個所の特定が容易になる。 The failure analysis method of this embodiment, the comparison of the actual waveform and logic simulation waveform, an image 12c of the SEM images 11a and layout can be achieved by visual comparison, easily identified fault location is become. テストパターンの任意の時刻の動作を測定するためには、その時刻までのテストパターンは従来と同様の構成として、その後テストパターンのその時刻の信号の波形を保持するような書き換えられたテストパターンを図12に示したテスター9から入力すればよい。 To determine the behavior of any time of the test pattern as the test pattern similar to the conventional construction up to that time, the rewritten test pattern to hold the waveform of the time signal of the subsequent test patterns it may be input from the tester 9 shown in FIG. 12. レイアウト図の画像上に模様およびまたは色彩を施すための構成は、第1実施例と同様に構成できる。 Arrangement for applying a pattern and or color on the image of the layout diagram may be configured similarly to the first embodiment.

【0050】実施例6. [0050] Example 6. 次に、この発明の第6実施例による電子ビームテストシステムを使用する故障解析方法について図9を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a sixth embodiment of the present invention will be described with reference to FIG. 図9は第6実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 Figure 9 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to the sixth embodiment. 図9において、1 9, 1
2dはレイアウト図の画像、70はレイアウト図の画像12dに表示された信号レベルを示す記号、71,72 2d is a layout diagram image, 70 symbol indicating the signal level displayed on the image 12d in the layout view, 71, 72
はレイアウト図の画像に示された配線であり、その他図8と同一符号は図8の同一符号の部分に相当する部分である。 Is a wiring shown in the image of the layout diagram, the same reference numerals and other 8 are portions corresponding to portions of the same reference numerals in FIG.

【0051】第6実施例による故障解析方法について、 [0051] The failure analysis method according to the sixth embodiment,
第5実施例の故障解析方法と異なる点についてのみ説明する。 Only description will be made on differences from the failure analysis method of the fifth embodiment. 図8に示す故障解析方法では論理シミュレーション波形に基づく色彩をレイアウト図の画面上に表示し、 The failure analysis method shown in FIG. 8 is displayed on the screen of the layout diagram of the color based on the logic simulation waveform,
SEM像の明度の違いと比較することによって、内部信号のレベルの相違を特定して故障個所を検出している。 By comparing the brightness difference in the SEM image, and detects the failure location by identifying the differences in the level of the internal signal.
図9に示す第6実施例による故障解析方法では、論理シミュレーション波形を、高電位を例えば記号「H」で表示し、低電位を例えば記号「L」で表示する。 The failure analysis method according to the sixth embodiment shown in FIG. 9, the logic simulation waveform displays a high potential for example by the symbol "H", and displays a low potential for example by the symbol "L". 例えば、 For example,
レイアウト図の画像12dの配線71は信号レベルがローレベルであることが記号によって認識できる。 Line 71 of the image 12d of layout can be recognized that the signal level is the low level by the symbol. 一方、 on the other hand
SEM像11aの配線41は明度の値が小さく信号レベルが高いことがわかり、論理シミュレーション結果と電子ビームテストシステムによる測定結果とが相違していることが分かる。 Wiring 41 of the SEM image 11a is found to be the value of brightness is high small signal level, it can be seen that the measurement results by the logic simulation result and the electron beam test system is different. 第5実施例の場合と同様に、実際の波形と論理シミュレーション波形の比較が、SEM像11 As in the fifth embodiment, the comparison of the actual waveform and logic simulation waveforms, SEM image 11
aとレイアウト図の画像12dとを視覚的に比較することにより実現することができる。 It can be achieved by visually comparing the image 12d of a layout view. なお、記号データをレイアウト図の画像上に付与するための構成は、第2実施例と同様に構成できる。 Note that the structure for providing the symbol data on the image of the layout may be configured similarly to the second embodiment.

【0052】実施例7. [0052] Example 7. 次に、この発明の第7実施例による電子ビームテストシステムを使用する故障解析方法について図10を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a seventh embodiment of the present invention will be described with reference to FIG. 10. 図10は、この発明の第7実施例による電子ビームテストシステムを使用する故障解析を行う際のモニター画像の一例を示す絵画図である。 Figure 10 is a pictorial diagram showing an example of a monitor image when the failure analysis using the electron beam test system according to a seventh embodiment of the present invention. 図10において、13cは論理回路図の画像、 In FIG. 10, 13c is a logic circuit diagram image,
85は論理回路図の画像13cに表示された論理素子、 Logic element 85 is displayed on the image 13c of the logic circuit diagram,
86は論理回路図の画像13cに表示された論理素子8 86 logic element 8 is displayed on the image 13c of the logic circuit diagram
5の出力、87は論理回路図の画像13cに表示された論理素子85の入力である。 5 output, 87 is the input of the logic element 85 which is displayed on the image 13c of the logic circuit diagram.

【0053】次に、故障解析の方法について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0053] Next, a method of failure analysis, only different points will be described as a failure analysis method of the first embodiment. 図8に示す故障解析方法では論理シミュレーション波形に基づく明度をレイアウト図の画面12c上に表示し、S The failure analysis method shown in FIG. 8 Displays the light based on the logic simulation waveform on the screen 12c of the layout diagram, S
EM像11aの明度の違いと比較することによって、内部信号の動作の相違を特定して故障個所を検出している。 By comparing the brightness differences in the EM images 11a, it detects the failure location by identifying the differences in operation of the internal signals. 図10に示す故障解析方法では、故障の検出を論理シミュレーション結果が組み込まれた論理回路図の画像13cをSEM像11と比較することによって実現している。 The failure analysis method shown in FIG. 10, an image 13c of the logic circuit diagram of the fault detection logic simulation results were incorporated achieved by comparing the SEM image 11. この場合、論理シミュレーション波形の電圧レベルを、SEM像11aで観測されるような明度の違いに対応するような明度として、論理回路図の画像13cの配線86,87に表示し、信号の状態を視覚的に比較できるようにする。 In this case, the voltage level of the logic simulation waveform, as the brightness to correspond to the brightness difference of as observed by SEM images 11a, and displays the image 13c of the wiring 86, 87 of the logic circuit diagram, the state of the signal to allow visual comparison. 例えば、論理素子85の出力86が論理シミュレーションではローレベルであるため明度の値が大きいのに比べてSEM像11aでは配線41の明度の値が小さくてハイレベルになっており、内部信号に違いが生じていることを認識できる。 For example, the output 86 of the logic element 85 are at the high level with a small value of the brightness of SEM image 11a in the wiring 41 than to the value of lightness is large because of the low level in the logic simulation, the difference in internal signal It can recognize that has occurred. この第3実施例の故障解析方法によれば、実際の波形と論理シミュレーション波形の比較が、SEM像11aと論理回路図の画像1 According to the failure analysis method of the third embodiment, comparison of the actual waveform and the logic simulation waveform, image 1 of the SEM image 11a and a logic circuit diagram
3cとを視覚的に比較することにより実現することができる。 And 3c can be realized by visual comparison. なお、論理回路図上に模様およびまたは色彩を付与するための電子ビームテストシステムの構成は、第3 Note that the configuration of the electron beam test system for imparting patterns and or color on the logic circuit diagram, a third
実施例と同様に構成できる。 Similar to the embodiment can be configured.

【0054】実施例8. [0054] Example 8. 次に、この発明の第8実施例による電子ビームテストシステムを使用する故障解析方法について図11を用いて説明する。 Next, the failure analysis method using an electron beam test system according to an eighth embodiment of the present invention will be described with reference to FIG. 11. 図11は、この発明の第8実施例による電子ビームテストシステムを使用する故障解析を行う際のモニター画像の一例を示す絵画図である。 Figure 11 is a pictorial diagram showing an example of a monitor image when the failure analysis using the electron beam test system according to an eighth embodiment of the present invention. 図11において、13dは論理回路図の画像、 In Figure 11, 13d is a logic circuit diagram image,
95は論理回路図の画像13dに表示された論理素子、 Logic element 95 is displayed on the image 13d of the logic circuit diagram,
96は論理回路図の画像13dに表示された論理素子9 96 logic elements displayed on the image 13d of a logic circuit diagram 9
5の出力、97は論理回路図の画像13dに表示された論理素子95の入力である。 5 output, 97 is the input of the logic element 95 which is displayed on the image 13d of a logic circuit diagram.

【0055】次に、故障解析の方法について、第7実施例の故障解析方法と異なる点についてのみ説明する。 [0055] Next, a method of failure analysis, only different points will be described as a failure analysis method of the seventh embodiment. 図10に示す故障解析方法では論理シミュレーション波形に基づく明度を論理回路図の画面13c上に表示し、S The failure analysis method shown in FIG. 10 displays the brightness based on the logic simulation waveform on the screen 13c of the logic circuit diagram, S
EM像11aの明度の違いと比較することによって、テストパターンの任意の周期における内部信号のレベルの相違を特定して故障個所を検出している。 By comparing the brightness differences in the EM images 11a, detects the identify and fault location differences in the level of the internal signal in any period of the test pattern. 図11に示す故障解析方法では、故障の検出を論理シミュレーション結果が記号で組み込まれた論理回路図の画像13d上をSEM像11と比較することによって実現している。 The failure analysis method shown in FIG. 11, the image 13d on the logic circuit diagram logic simulation results is incorporated in the symbol detection of a failure is realized by comparing the SEM image 11. この場合、論理シミュレーション波形を、SEM像11a In this case, the logic simulation waveform, SEM images 11a
で観測するような明度の違いに応じた記号、例えば高電位を示す記号「H」や低電位を示す記号「L」として、 Symbol in accordance with the brightness difference of as observing, as the symbol "L" indicating the symbol "H" or low potential showing the example high potential,
論理回路図の画像の配線96,97に表示し、信号の状態を視覚的に比較できるようにする。 It displays the wiring 96 and 97 of the image of the logic circuit diagram, to be able to compare the state of the signal visually. この第8実施例の故障解析方法によれば、実際の波形と論理シミュレーション波形の比較が、SEM像11aと論理回路図の画像13dとを比較することにより実現することができる。 According to the failure analysis method of the eighth embodiment can be realized by comparing the actual waveform and logic simulation waveform, compares the image 13d SEM images 11a and a logic circuit diagram.
なお、論理回路図上に記号を付与するための電子ビームテストシステムの構成は、第4実施例と同様に構成できる。 Note that the configuration of the electron beam test system for applying symbols on the logic circuit diagram may be configured similarly to the fourth embodiment.

【0056】なお、上記各実施例では、設計データとして論理シミュレーション結果、回路接続情報及びマスクデータを用いて説明したが、他の設計データを用いても良く上記実施例と同様の効果を奏する。 [0056] In the above embodiments, the logic simulation result as design data, has been described using the circuit connection information and the mask data, the same effects as well above embodiments be used other design data.

【0057】また、SEM像と比較するための設計図の画像としてレイアウト図や論理回路図を用いたが、例えば、回路図など他の種類の設計図を用いても良く上記実施例と同様の効果を奏する。 [0057] Furthermore, although using the layout diagram and a logic circuit diagram as an image blueprint for comparison with the SEM image, for example, similar to the well-above-described embodiments also using the design diagram of another type such as a circuit diagram an effect.

【0058】また、上記第2、第4、第6及び第8実施例では、表示する記号として文字を用いたが、○や×等他の記号を用いても良く上記実施例と同様の効果を奏する。 [0058] Also, the second, fourth, sixth and eighth embodiment uses the character as a symbol to be displayed, the same effect as well above embodiment be used ○ and × like other symbols achieve the.

【0059】実施例9. [0059] Example 9. 次に、この発明の第9実施例による電子ビームテストシステムを使用する故障解析方法について図16を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the ninth embodiment of the present invention will be described with reference to FIG. 16. 図16は、この発明の第9実施例による故障解析を実施しているときの電子ビームテストシステムのモニターの画面を示す絵画図である。 Figure 16 is a pictorial view showing the monitor screen of the electron beam test system while implementing failure analysis according to a ninth embodiment of the present invention. 図16において、100はテストパターンが印加された被測定半導体集積回路チップを観測した際に画面9Aに表示されたSEM像、101は被測定半導体集積回路チップのマスクデータに基づき画面9Aに表示されたレイアウト図の画像、111〜113はSEM像10 16, 100 SEM image displayed on the screen 9A upon observing the measured semiconductor integrated circuit chip test pattern is applied, 101 is displayed on the screen 9A based on the mask data of the measured semiconductor integrated circuit chip image layout diagrams, 111 to 113 SEM image 10
0内の配線、114〜116はレイアウト図の画像10 0 in the wiring, the image 10 is 114 to 116 of the layout diagram
1内の配線である。 Is a wiring in 1. 観測位置の情報を基にSEM像10 SEM image 10 based on the information of the observation position
0としてモニター画面9Aに表示されている観測中の箇所に対応するレイアウト図の画像101は、マスクデータあるいはレイアウトデータから得られる。 Image 101 of a layout diagram corresponding to the point in the observation which is displayed on the monitor screen 9A 0 is obtained from the mask data or the layout data.

【0060】第9実施例による故障解析について、第1 [0060] The failure analysis according to the ninth embodiment, the first
実施例と異なる点についてのみ説明する。 Only description will be made on differences from the embodiment. 図1に示す故障解析方法では、論理シミュレーション波形に基づく模様をレイアウト図の画像上に表示し、SEM像の干渉縞や明度の違いと比較することによって、内部信号の動作の相違を特定して故障個所を検出している。 The failure analysis method shown in FIG. 1, displays a pattern based on the logic simulation waveform on the image of the layout, by comparing the difference between the interference fringes and the brightness of SEM image, to identify the differences in operation of the internal signal and it detects the fault location. 図16に示す第9実施例による故障解析方法では、論理シミュレーション波形に基づいて、レイアウト図の画像101上の、高電位になっている配線116に例えば「5」等の配線の電圧を表す数字を付与し、低電位になっている配線に例えば「0」等の配線の電圧を表す数字を付与する。 Number in the failure analysis method according to the ninth embodiment, which represents on the basis of the logic simulation waveform, in the image 101 of the layout diagram, the voltage of the wiring of the "5", etc. For example, a wiring 116 that is a high potential as shown in FIG. 16 the grant, grant number representing the voltage of the wirings such as the wiring has a low potential, for example, "0". また、論理シミュレーションの結果、0Vと5Vの間で振幅している配線114,115には5/0という2つの数字を付与する。 As a result of the logic simulation, the wiring 114 and 115 are swing between 0V and 5V to impart two numbers of 5/0. SEM像100とレイアウト図の画像101とを見比べて、例えば配線116に付された数字とSEM像100の配線113とを対比することによって、論理シミュレーション結果に基づくSEM像100の違いが分かり、検出を短時間で行うことができる。 By comparing the image 101 of the SEM image 100 and layout, for example, by comparing the wiring 113 numbers and SEM image 100 that is attached to the wiring 116, tell the difference of the SEM image 100 based on the logic simulation result, the detection it can be carried out in a short period of time. なお、この方法を実現するための電子ビームテストシステムの構成は、第2実施例と同様の構成で記号として論理シミュレーション結果から電圧に関するデータを抽出して表示すればよい。 Note that the configuration of the electron beam test system for implementing this method, may be displayed by extracting the data relating to the voltage from the logic simulation result as a symbol in the same configuration as the second embodiment. 時間の経過とともに被測定半導体集積回路チップに入力されるテストパターンの変化に応じて論理シミュレーションの結果に従って表示が書き換えられる。 Display can be rewritten according to the result of logic simulation in response to a change in the test pattern input to the measured semiconductor integrated circuit chip over time.

【0061】SEM像100とレイアウト図の画像10 [0061] Image 10 SEM images 100 and layout
1とを視覚的に比較するため、SEM像と信号波形とを比較するのに比べて比較対象を特定しやすくなり、時間が省け故障解析を効率的に行える。 To compare 1 and visually, easily identify comparison compared to compare the SEM image and the signal waveform, perform failure analysis efficiently saves time.

【0062】なお、レイアウト図の画像101上には模様や色彩を表示する必要が無くなるため、模様や色彩は他の情報をオペレータに与えるために用いることができる。 [0062] Incidentally, since it is not necessary to view the patterns and colors on top image 101 of the layout view, patterns and colors can be used to provide other information to the operator.

【0063】実施例10. [0063] Example 10. 次に、この発明の第10実施例による電子ビームテストシステムを使用する故障解析法について図17を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the tenth embodiment of the present invention will be described with reference to FIG. 17. 図17は、この発明の第10実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 Figure 17 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to the tenth embodiment of the present invention. 図17において、102はSEM像100に対応する論理回路図の画像、117,118は論理回路図の画像102内の配線、119は論理回路図の画像102内のセル(または論理素子)であり、その他図16と同一符号の部分は図16の同一符号部分に相当する部分である。 17, 102 images of the logic circuit diagram corresponding to the SEM image 100, 117 and 118 lines in the image 102 of the logic circuit diagram, 119 is a cell in an image 102 of the logic circuit diagram (or a logic device) , portions of the same reference numerals and other 16 is a part that corresponds to the same code portion of FIG. SEM像100としてモニター画面9Aに表示されている観測中の箇所に対応する論理回路図の画像102 Image of a logic circuit diagram corresponding to the point in the observation which is displayed on the monitor screen 9A as SEM images 100 102
は、観測位置の情報を基に回路接続情報から得られる。 It is obtained from the circuit connection information on the basis of the information of the observation position.

【0064】第10実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0064] The failure analysis according to the tenth embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 図1に示す故障解析方法では論理シミュレーション波形に基づく模様をレイアウト図の画像上に表示し、S The failure analysis method shown in FIG. 1 and displayed on the image of the layout patterns based on the logic simulation waveform, S
EM像の干渉縞や明度の違いと比較することによって内部信号の動作の相違を特定して故障箇所を検出している。 Detects the identify and fault location differences in operation of the internal signal by comparing the difference between the interference fringes and brightness of EM images. それに対して、第10実施例による故障解析では、 In contrast, in the failure analysis according to the tenth embodiment,
論理回路図の画像102上の、高電位になっている配線に例えば「5」等の配線の電圧を表す数字を付与し、低電位になっている配線に例えば「0」等の配線の電圧を表す数字を付与する。 On the image 102 of the logic circuit diagram, high for example, by being wire become potential grant number representing the voltage of the wiring such as "5", the voltage of the wiring of the wiring, for example, "0" or the like that is a low potential to impart a number that represents the. また、論理シミュレーションの結果、0Vと5Vの間で振幅している配線117,118 As a result of the logic simulation, wires are swing between 0V and 5V 117 and 118
には5/0という2つの数字を付与する。 To grant the two numbers that 5/0. 例えば、SE For example, SE
M像100の配線の干渉縞と論理回路図の画像102の配線117,118の数字とを見比べて配線に付された数字とSEM像100との違いを見つけることによって、論理シミュレーション結果に基づいてSEM像10 By finding the difference between the interference fringes and the numbers and SEM image 100 attached to the wire by comparing the number of lines 117 and 118 of the image 102 of the logic circuit diagram of the wiring of the M image 100, based on the logic simulation results SEM image 10
0との比較から故障を検出することができる。 It can detect a failure from a comparison between 0. 配線の電圧が違っている箇所が特定できれば、それを出力しているセルをSEMのモニター画面9A上ですぐに認識できる。 If identified locations voltage wiring are different, can recognize cells which outputs it immediately on the monitor screen 9A of SEM. 例えば、配線112に配線118が対応し、配線1 For example, the wiring 118 corresponds to the wiring 112, the wiring 1
13に配線117が対応しているとすると、セル119 When the wiring 117 corresponds to 13, the cell 119
の出力が論理シミュレーション結果と一致せず、セル1 Output does not match the logic simulation result, the cell 1
19の動作が正しくないことを認識できる。 It can recognize that the 19 operation is not correct. なお、この方法を実現するための電子ビームテストシステムの構成は、第2実施例における記号データを生成する手段において生成した記号データを論理回路図の表示データと組み合わせて表示すればよい。 Note that the configuration of the electron beam test system for implementing this method, the symbol data generated in the means for generating a symbol data in the second embodiment may be displayed in combination with the display data of the logic circuit diagram.

【0065】図17に示す第10実施例による故障解析方法では、SEM像に対応するレイアウト画像を干渉縞や明度の違いによって比較するのではなく、論理回路図の画像102に電圧値を表示することで、回路の論理動作を追いやすくすることにより故障箇所を検出するための手がかりとするため、故障しているセル(論理素子) [0065] In the failure analysis method according to the tenth embodiment shown in FIG. 17, instead of comparing the interference fringes and brightness differences between the layout image corresponding to the SEM image, displays the voltage value in the image 102 of the logic circuit diagram it is, for a clue for detection of the defective portion by more easily follow the logic operation of the circuit, failing cell (logic element)
の検出が容易になる。 The detection becomes easy.

【0066】実施例11. [0066] Example 11. 次に、この発明の第11実施例による電子ビームテストシステムを使用する故障解析方法について図18及び図21を用いて説明する。 Next, the failure analysis method using an electron beam test system according to an eleventh embodiment of the present invention will be described with reference to FIGS. 18 and 21. 図1 Figure 1
8はこの発明の第11実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面とそれに使用するライブラリについて示す絵画図である。 8 is a pictorial view showing the libraries used to it and monitor screen when the failure analysis using the electron beam test system according to an eleventh embodiment of the present invention. 図1 Figure 1
8において、103はSEM像、104はSEM像10 In 8, 103 SEM image 104 is SEM image 10
3に対応する論理回路図の画像、120〜122はSE The logic circuit diagram corresponding to the third image, 120 to 122 SE
M像103内の配線、123〜125は論理回路図の画像104内の配線、126は論理回路図の画像104に表示されたセル(論理素子)である。 Wiring in M ​​image 103, 123 to 125 is wiring in the image 104 of the logic circuit diagram, 126 is a cell displayed on the image 104 of the logic circuit diagram (logic elements).

【0067】第11実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0067] The failure analysis according to the eleventh embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 第1実施例による故障解析方法で表示されるSEM SEM displayed in failure analysis method according to the first embodiment
像は、例えば、内部信号が実際の動作と同じように変化するようなテストパターンを与えたときの像であり、被測定半導体集積回路チップに与えられるテストパターンの各入力信号の周波数は、例えば、チップが実際に使用される時の周波数である。 Image is, for example, an image of when given a test pattern, such as an internal signal changes like an actual operation, the frequency of the input signal of the test pattern applied to the measured semiconductor integrated circuit chip, for example, is the frequency at which the chip is actually used. しかし、第11実施例による故障解析方法で被測定半導体チップに与えられるテストパターンは、実際に動作する時にチップに与えられる周波数に比べて非常に低い周波数を持っており、また、信号値の変化も緩やかに行われる。 However, the test pattern applied to the measurement semiconductor chip in failure analysis method according to the eleventh embodiment, has a very low frequency compared to the frequency given to the chip when operating actually, also, change in the signal value also performed slowly. つまり、オペレータが信号の変化を認識できる程度の周波数、例えば数分の一Hz〜数百分の一Hz等であり、その信号の立ち上がり時間と立ち下がり時間は、実際の動作時にチップに与えられる信号の立ち上がり時間及び立ち下がり時間に、実際の動作時に入力される信号の周波数を掛け、第11実施例で用いられる周波数で割った程度の非常に長い時間を用いる。 In other words, the operator is the frequency of a degree that can recognize the change in signal, for example a fraction of Hz~ few hundredth Hz etc., rise and fall times of the signal is applied to the chip at the time of actual operation the rise time and fall time of the signal is multiplied by the frequency of the signal input at the time of actual operation, the 11 use very long time enough to divided by the frequency used in the examples. そのような、低い周波数を与えることによって、オペレータは、SEM像103において信号の変化を、コントラストの移り変わりから知ることができる。 By providing such a low frequency, the operator, a signal change in the SEM image 103 can be known from the transition of the contrast.

【0068】モニター画面9Aには、遅延時間が付与された論理回路図の画像104がSEM像103と同時に表示されている。 [0068] on the monitor screen. 9A, the image 104 of the logic circuit diagram delay time is assigned is displayed simultaneously with the SEM image 103. 例えば、SEM像103の配線120 For example, the wiring of the SEM image 103 120
に論理回路図の画像104の配線123が対応し、配線121に配線124が対応し、配線122に配線125 The corresponding wire 123 of the image 104 of the logic circuit diagram, wiring 124 corresponds to the wiring 121, the wiring to the wiring 122 125
が対応するものとする。 But it is assumed that the corresponding. 実際の動作周波数と同程度の周波数を有するテストパターンを入力した場合には、配線125の電位が変化してから配線124の電位が変化するまで0.12nSを要し、配線124の電位が変化してから配線123の電位が変化するまで、0.456n If you enter a test pattern having an actual operating frequency and equivalent frequency, requires 0.12nS from the potential of the wiring 125 is changed to a potential of the wiring 124 is changed, the potential of the wiring 124 is changed from it to the potential of the wiring 123 is changed, 0.456N
Sを要することが、論理回路図の画像104を見れば分かる。 It takes S is, can be seen in image 104 of the logic circuit diagram. このことから、SEM像103に表示される配線120〜122の電位は、配線122、配線121、配線120の順に移り変わることが予想できる。 Therefore, the potential of the wiring 120 to 122 displayed in the SEM image 103, the wiring 122, the wiring 121, it expected that the transitory in the order of the wiring 120. また、配線122に続いて配線121の電位が決定するよりも、 Moreover, than the potential of the wiring 121 is determined following the wiring 122,
配線121の電位が決定してから配線120の電位が決定するまでの時間が長く掛かることが予想できる。 Time from the potential of the wiring 121 is determined until the potential of the wiring 120 is determined can expected to take longer. この予想と、実際のSEM像103に表示されるコントラストの変化とが一致しない場合には、不具合が発生していることが検出できる。 The expected and, when the change in contrast to be displayed on the actual SEM image 103 do not match, it can be detected that the failure has occurred.

【0069】このように、図18に示す故障解析方法では論理シミュレーション波形に基づく波形を元にあらかじめ準備しておいた遅延ライブラリを使用し、SEM像103に対応する各セルに遅延時間を論理回路図の画像102上に表示することによりSEM像における故障箇所を検出するための手がかりとすることができる。 [0069] Thus, the logic circuit using a delay library that had been prepared in advance based on a waveform based on the logic simulation waveforms in failure analysis method, the delay time in each cell corresponding to the SEM image 103 shown in FIG. 18 It may be a clue for detection of the defective portion in the SEM image by displaying on the image 102 of FIG. そのため、オペレータは、故障検出に要する時間を短縮することができるとともに故障検出の確度を高めることができる。 Therefore, the operator can increase the accuracy of fault detection it is possible to shorten the time required for fault detection.

【0070】図21は、第11実施例による故障解析方法を実現するための装置の構成を示すブロック図である。 [0070] Figure 21 is a block diagram showing the configuration of an apparatus for implementing the failure analysis method according to the eleventh embodiment. 図21において、130はセル(論理素子)の遅延情報を記述した遅延ライブラリ、131は表示手段20 In Figure 21, 130 is a delay library describing delay information of the cell (logic element), the display unit 131 20
のモニターに論理シミュレーション結果25に応じた遅延時間等の遅延データを表示するために表示データを生成する遅延データ表示画像表示データ生成手段、30A Delay data display image display data generating means for generating display data for displaying the delay data of the delay time and the like according to the logic simulation results 25 to monitor, 30A
は表示手段20のモニターに観測されている近傍のマスクデータ表示画像を表示するとともにそのマスクデータの画像に付与するための遅延時間等を示す記号データを生成する記号データ生成手段であり、その他図2と同一符号のものは図2の同一符号部分に相当する部分である。 Is the symbol data generation means for generating the symbolic data indicating the delay time or the like for applying the image of the mask data and displays the mask data displayed image in the vicinity that are observed on the monitor of the display unit 20, other view 2 and of the same code, which is a portion corresponding to the same code portion of FIG.

【0071】遅延データ表示画像表示データ生成手段1 [0071] delay data display image display data generation means 1
31は、論理シミュレーション結果25を論理シミュレーション結果の波形表示データ生成手段28および記号データ生成手段30Aを通して取り込み、回路接続情報26に従って論理回路図表示画像表示データ生成手段2 31, the logic simulation result 25 uptake through logic simulation results of the waveform display data generating means 28 and the symbol data generation means 30A, the logic circuit according to the circuit connection information 26 showing the display image display data generation unit 2
9が表示する論理回路図の画像に付与する、信号遅延を表すための遅延データを生成する。 9 is applied to the image of the logic circuit diagram to be displayed, it generates the delay data for representing the signal delay.

【0072】実施例12. [0072] Example 12. 次に、この発明の第12実施例による電子ビームテストシステムを使用する故障解析方法について図19を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the twelfth embodiment of the present invention will be described with reference to FIG. 19. 図19は第12 19 12
実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面とそれに使用するライブラリについて示す絵画図である。 It is a pictorial view showing a library monitoring screen and use it when performing the failure analysis using the electron beam test system according to an embodiment. 図19において、105A In FIG. 19, 105A
は遅延ライブラリを用いて得られた結果を示す模様または色彩を付したレイアウト図の画像、127〜129はレイアウト図の画像内の配線であり、その他図18と同一符号の部分は図18の同一符号部分に相当する部分である。 Image of a layout diagram given the pattern or color shows the results obtained using the delay library, 127 to 129 is a wiring in an image of the layout, the portion of the same reference numerals and other 18 are the same in FIG. 18 a portion corresponding to the code portion.

【0073】第12実施例による故障解析について、第11の実施例の故障解析方法と異なる点についてのみ説明する。 [0073] The failure analysis according to the twelfth embodiment, a description will be given only differences from the failure analysis method of the eleventh embodiment. 図19に示す故障解析方法では論理シミュレーション波形に基づく波形を元にあらかじめ準備しておいた遅延ライブラリ130を使用し、第11実施例における記号データ生成手段30Aに代えて図2に示したような模様データ生成手段30において生成した模様データを組み合わせて表示することにより、同時にモニター9 The failure analysis method shown in FIG. 19 by using the delay library 130 that had been prepared in advance based on a waveform based on the logic simulation waveform, as shown in FIG. 2 instead of the symbol data generation means 30A in the eleventh embodiment by displaying a combination of pattern data generated in the pattern data generating unit 30, at the same time monitor 9
Aに表示されているレイアウト図の画像105AとSE Image 105A and SE of layout diagram displayed in the A
M像103とにおいて信号遅延の相違がないかどうかを直接視覚的に比較して故障箇所を検出するものである。 Whether there is a difference in signal delay in M ​​image 103 directly visually compared in order to detect the fault location.
例えば、配線120〜122は、図18に示した配線1 For example, the wiring 120 to 122 are shown in FIG. 18 line 1
23〜125に対応するものとする。 It corresponds to a 23-125. また、配線127 In addition, the wiring 127
〜129は、図18に示した配線123〜125に対応するものとする。 To 129 shall correspond to the wiring 123 through 125 shown in FIG. 18. 配線127〜129の順に電位が変化する。 Potential changes in the order of lines 127 to 129. そのため、実際のSEM像103においても、配線121が中間色になる。 Therefore, in an actual SEM image 103, the wiring 121 becomes neutral. 電位の低い配線129と電位の高い配線127の間の配線128は、中間の電位を示す期間が存在する。 Line 128 between the lower wiring 129 and the potential of high wiring 127 of potential period indicating the intermediate potential is present. その時は、配線121と同じような灰色を付与するなど、他の配線127,128と異なる電位であることを示す模様または色彩を施す。 At that time, such as to impart a similar gray and the wiring 121, a pattern or color indicates a potential different from that of the other wirings 127 and 128 is subjected. 信号の遅延時間を考慮しつつ、SEM像103が論理シミュレーション結果と同じようになっているか否かをみることで視覚的に故障を検出でき、故障検出に要する時間を短縮することができるとともに故障検出の確度を高めることができる。 Taking into account the delay time of the signal, the failure along with the SEM image 103 can detect visually failure by looking at whether or not it is just as logic simulation results, it is possible to shorten the time required for fault detection it is possible to increase the accuracy of detection.

【0074】実施例13. [0074] Example 13. 次に、この発明の第13実施例による電子ビームテストシステムを使用する故障解析方法について図20を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the thirteenth embodiment of the present invention will be described with reference to FIG. 20. 図20は第13 Figure 20 is a 13
実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面について示す絵画図である。 Is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to an embodiment.
図20において、106Aは遅延ライブラリを用いて得られた遅延データを示す記号を付した論理回路図の画像、123〜125は論理回路図の画像内の配線であり、その他図18と同一符号の部分は図18の同一符号部分に相当する部分である。 In Figure 20, 106A is a logic circuit diagram marked with symbols indicating the delay data obtained using the delay library image, 123 to 125 is a wiring in an image of the logic circuit diagram, the same reference numerals and other 18 moiety is a portion corresponding to the same code portion in FIG. 18.

【0075】第13実施例による故障解析について、第11実施例の故障解析方法と異なる点についてのみ説明する。 [0075] The failure analysis according to the thirteenth embodiment, a description will be given only differences from the failure analysis method of the eleventh embodiment. 図20に示す故障解析方法ではあらかじめ準備しておいた遅延ライブラリを使用し、SEM像103に対応する論理回路図を表示しある程度の範囲のブロックパスに対してその遅延時間を表示することにより、同時にモニター9Aに表示されているレイアウト図の画像10 Using the delay library that had been prepared in advance in the failure analysis method shown in FIG. 20, by displaying the time delay to the block path certain range to display the logic circuit diagram corresponding to the SEM image 103, image 10 in the layout diagram displayed on the monitor 9A simultaneously
6AとSEM像103とにおいて信号の遅延の仕方が相違していないかどうかを比較して故障箇所を検出するものである。 How signals delayed in 6A and SEM image 103 is compared whether or not the difference is for detecting a fault location. 例えば、オペレータが、論理回路図の画像1 For example, the operator, image 1 of the logic circuit diagram
06Aにおいて、配線125と配線123を指示すると、電子ビームテストシステムは、ピンAからピンYまで(配線125から配線123まで)の遅延時間を計算し、論理回路図の画像106Aに表示する。 In 06A, and instructs the wiring 125 to the wiring 123, the electron beam test system, from pin A to pin Y to calculate the delay time (from the wiring 125 to the wiring 123), and displays the image 106A of the logic circuit diagram. オペレータは、その遅延時間を考慮してSEM像103を観察することができ、比較対象が短時間で明確に特定されるため故障検出に要する時間を短縮するとともに、故障検出の確度を高めることができる。 The operator, in consideration of the delay time can be observed SEM image 103, as well as shorten the time required for fault detection for comparison are clearly identified in a short time, to enhance the accuracy of failure detection it can.

【0076】実施例14. [0076] Example 14. 次に、この発明の第14実施例による電子ビームテストシステムを使用する故障解析方法について図22を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a fourteenth embodiment of the present invention will be described with reference to FIG. 22. 図22はこの発明の第14実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面とそれに使用するライブラリについて示す絵画図である。 Figure 22 is a pictorial view showing the libraries used to it and monitor screen when the failure analysis using the electron beam test system according to a fourteenth embodiment of the present invention. 図22において、107はSEM像に対応する論理回路図の画像であり、その他図17と同一符号のものは図17の同一符号部分に相当する部分である。 In Figure 22, 107 is an image of a logic circuit diagram corresponding to the SEM image, those of the same reference numerals and other 17 is a portion corresponding to the same code portion of Fig. 17. 図22に示した論路回路図の画像上には、各セル(論理素子)のセル名及び端子名(構成要素の名称)が表示されている。 On the image of logical channel circuit diagram shown in FIG. 22, cell name and terminal name of each cell (logic element) (Name of component) is displayed. 例えば、A〜 For example, A~
D,Y,Q等はセルの端子名であり、V01S,N03 D, Y, Q, etc. are terminal names of the cell, V01S, N03
S,FEGS等がセル名である。 S, FEGS, etc. is a cell name.

【0077】第14実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0077] The failure analysis according to the fourteenth embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 第1実施例では、論理回路図の画像13を併せて表示しているが、図22に示す故障解析方法では、セルの故障箇所を検出するためのてがかりとするため、SEM Since in the first embodiment, it is displayed together image 13 of the logic circuit diagram, in the failure analysis method shown in FIG. 22, for a clue for detection of the defective portion of the cell, SEM
像に対応するある程度の範囲の論理回路図を表示し少なくとも各セルの名称または端子名のいずれか一方を表示したものである。 It is obtained by displaying one of some logic circuit diagram name or terminal name of the displayed at least each cell of a range corresponding to the image. また、一つのセルではなく複数のセルを一組として名称が付されていればその名称でもよい。 Further, it may be its name if the name is assigned as a set of multiple cells rather than a single cell.
また、SEM像で観測されている部分が、セルの一部であって、セルを構成する部分的な回路、例えばANDゲート等の論理ゲートやフリップフロップ回路等の名称があればその名称を表示してもよい。 The display portion is observed in SEM images, a part of the cells, partial circuit constituting the cell, such as its name if the name, such as logic gates and flip-flop circuits such as AND gates it may be.

【0078】なお、図23に示すように、論理回路図の画像上にセルまたは端子の名称のいずれかを付するとともにレイアウト図の画像108上に端子名を表示してもよい。 [0078] Incidentally, as shown in FIG. 23 may be displayed terminal name on the image 108 of the layout diagram with subjecting either the cells or the name of the terminal on the image of the logic circuit diagram.

【0079】実施例15. [0079] Example 15. 次に、この発明の第15実施例による電子ビームテストシステムを使用する故障解析方法について図24を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a fifteenth embodiment of the present invention will be described with reference to FIG. 24. 図24はこの発明の第15実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 Figure 24 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to a fifteenth embodiment of the present invention. 図24において、109はSEM像100に対応する論理回路図の画像、139は論理回路図の画像109 In Figure 24, the image of a logic circuit diagram corresponding to the SEM image 100 109, 139 is a logic circuit diagram image 109
内に示しされたセル(論理素子)であり、その他図17 Is to indicate the cell within (logic elements), other 17
と同一符号の部分は図17の同一符号部分に相当する部分である。 Portions of the same sign as is a portion corresponding to the same code portion of Fig. 17. 論理回路図の画像109に示されたセル13 Cell 13 shown in the image 109 of the logic circuit diagram
9等を示すブロック内には、各セルのマスクデータがそれぞれ表示される。 The block showing the 9 like, mask data of each cell are displayed, respectively.

【0080】第15実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0080] The failure analysis according to the fifteenth embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 第1実施例の故障解析方法では、論理回路図のみをモニター画面9Aに表示したが、図12に示す故障解析方法では、SEM像に対応するある程度の範囲の論理回路図の画像に各セルのマスクデータを組み合わせて表示することにより、論理回路図とSEM像との対応付けを容易にして、セルの故障箇所を検出するためのてがかりとする。 The failure analysis method of the first embodiment has been displayed only logic circuit diagram on the monitor screen 9A, the failure analysis method shown in FIG. 12, for each cell in the image of the logic circuit diagram of a certain range corresponding to the SEM image by displaying a combination of mask data, to facilitate the correspondence between the logical circuit diagram and SEM images, the clue for detection of the defective portion of the cell. マスクデータとSEM像との対応は分かり易く、そのマスクデータが各セルに付されていることから、SEM像から比較対象とする論理回路図のセル等を短時間で従来より確実に特定でき、故障検出時間を短縮できるとともに故障検出の確度を向上することができる。 Clarity correspondence between the mask data and the SEM image, since the mask data is attached to each cell, can be reliably identified conventionally in a short time cell or the like of a logic circuit diagram to be compared from the SEM image, it is possible to improve the accuracy of failure detection can be shortened fault detection time.

【0081】実施例16. [0081] Example 16. 次に、この発明の第16実施例による電子ビームテストシステムを使用する故障解析方法について図25及び図26を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a sixteenth embodiment of the present invention will be described with reference to FIGS. 25 and 26. 図2 Figure 2
5はこの発明の第16実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 5 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to a sixteenth embodiment of the present invention. 図25において、14はSEM像100 In Figure 25, 14 is SEM image 100
に対応する回路シミュレーションの結果を示す信号波形、110AはSEM像100に対応するレイアウト図の画像であり、その他図16と同一符号のものは図16 Signal waveform indicating the result of the corresponding circuit simulation, 110A is an image of a layout diagram corresponding to the SEM image 100, it is of the same reference numerals and other 16 16
の同一符号部分に相当する部分である。 Of a portion corresponding to the same code portion. 図26において、132は回路シミュレーション結果、133は回路シミュレーション結果132に基づいてSEM像100 In Figure 26, 132 is a circuit simulation result, 133 SEM image 100 based on circuit simulation results 132
に対応する配線(セルの端子)の波形表示データを生成する回路シミュレーション結果の波形表示データ生成手段であり、その他図2と同一符号のものは図2の同一符号部分に相当する部分である。 In a circuit simulation result of the waveform display data generating means for generating a waveform display data corresponding wiring (terminal of the cell), the others Figure 2 the same reference numerals is a portion corresponding to the same code portion of FIG.

【0082】レイアウト図の画像110Aは、レイアウトデータあるいはマスクデータ24から観測しているS [0082] Image 110A of the layout diagram is observed from the layout data or mask data 24 S
EM像100に対応する部分を抽出して表示するとともに、回路シミュレーション結果132に基づいて模様または色彩が付加されたものである。 And displays by extracting a portion corresponding to the EM image 100, in which a pattern or color is added on the basis of a circuit simulation result 132.

【0083】第16実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0083] The failure analysis according to a sixteenth embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 第1実施例による故障解析方法では、SEM像に対応するある程度の範囲の論理回路図の領域で論理シミュレーション結果に基づいて周波数を特定し、その周波数に応じてレイアウト図の画像上に模様や色彩を施した。 The failure analysis method according to the first embodiment, to identify the frequency based on the logic simulation results in the area of ​​the logic circuit diagram of a certain range corresponding to the SEM image, patterns and colors on the image of the layout diagram in accordance with the frequency It was applied.
それに対して、図25に示す故障解析方法では、SEM In contrast, in the failure analysis method shown in FIG. 25, SEM
像100に対応するある程度の範囲の論理回路図の領域で回路シミュレーション結果に基づいた実際の波形を用いてレイアウト図の画像に模様または色彩を施す。 Applying a pattern or color in the image of the layout diagram using the actual waveform based on circuit simulation results in the area of ​​the logic circuit diagram of a certain range corresponding to the image 100. 回路シミュレーション結果に応じて色彩や模様を付与するため、回路シミュレーション結果とSEM像に示される被測定半導体集積回路チップの動作とを比較することができる。 To impart color or pattern according to circuit simulation results, it is possible to compare the behavior of the measured semiconductor integrated circuit chip shown in the circuit simulation results and the SEM image. 第16実施例による回路シミュレーション結果を使って行われる電子ビームテストシステムを用いる故障解析方法では、論理シミュレーション結果を用いるよりも現実に近いデータを用いて視覚的に故障箇所の検出をすることができる。 The failure analysis method using an electron beam test system is done using circuit simulation result by the sixteenth embodiment, it is possible to detect visually fault location using data realistic than with logic simulation results .

【0084】実施例17. [0084] Example 17. 次に、この発明の第17実施例による電子ビームテストシステムを使用する故障解析方法について図27および図29を用いて説明する。 Next, the failure analysis method using an electron beam test system according to a seventeenth embodiment of the present invention will be described with reference to FIGS. 27 and 29. 図27はこの発明の第17実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 Figure 27 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to a seventeenth embodiment of the present invention. 図27において、14はSEM像10 27, 14 are SEM images 10
3に対応する回路シミュレーションの結果を示す信号波形、106BはSEM像103に対応する論理回路図の画像であり、その他図18と同一符号のものは図18の同一符号部分に相当する部分である。 Signal waveform showing the results of a circuit simulation corresponding to 3, 106B is an image of a logic circuit diagram corresponding to the SEM image 103, it is of the same reference numerals and other 18 is a portion corresponding to the same code portion in FIG. 18 .

【0085】図29は、この発明の第17実施例による故障解析方法を実現するための装置の構成を示すブロック図である。 [0085] Figure 29 is a block diagram showing the configuration of an apparatus for implementing the failure analysis method according to a seventeenth embodiment of the present invention. 図29において、130は遅延ライブラリ、134は遅延ライブラリ130に記述されているセルの遅延情報を用いて回路シミュレーション結果132 29, 130 delay library, 134 circuit simulation result by using the delay information of the cell described in the delay library 130 132
に基づいて各セルの出力の遅延時間を計算する計算手段、133Aは計算手段134が計算した遅延時間を用いて回路シミュレーション結果に対応する波形と所定のセルの入力端子からそのセルの後段のセルの出力端子までの信号の遅延時間とを表示するためのデータを生成する回路シミュレーション結果の波形表示データ生成手段であり、その他図2と同一符号のものは図2の同一符号部分に相当する部分である。 Each calculation means for calculating a delay time of output of the cell, 133A subsequent stage of the cell of the cell from the input terminal of the waveform and a predetermined cell corresponding to the circuit simulation results using the delay time calculating unit 134 is calculated based on portion of the output the waveform display data generating means of the circuit simulation for generating data for displaying the delay time until the signal terminal, the others Figure 2 the same reference numerals corresponding to the same code portion of FIG. 2 it is.

【0086】第17実施例による故障解析について、第1実施例の故障解析方法と異なる点についてのみ説明する。 [0086] The failure analysis according to a seventeenth embodiment, a description will be given only differences from the failure analysis method of the first embodiment. 図18に示す第11実施例による故障解析方法では論理シミュレーション波形に基づく波形を元にあらかじめ準備しておいた遅延ライブラリ130を使用し、SE Using the delay library 130 that had been prepared in advance based on a waveform based on the logic simulation waveforms in failure analysis method according to the eleventh embodiment shown in FIG. 18, SE
M像103に対応する論理回路図の各セルに遅延時間を表示することにより、SEM像103の明度の違いを遅延データを考慮して観測することで故障箇所を検出するための手がかりとする。 By displaying the delay time in each cell of the logic circuit diagram corresponding to the M image 103, the cue for detection of the defective portion by observing in consideration of the delay data of the difference in brightness of the SEM image 103. それに対して、この実施例による図27に示す故障解析方法では、あらかじめ準備しておいた遅延ライブラリ130を使用し、回路シミュレーション結果の波形に基づいた情報からある程度の範囲にある複数の論理素子を通過する信号の遅延時間を規格化した計算式を用いて計算して論理回路図の画像106B In contrast, in the failure analysis method shown in FIG. 27 according to this embodiment, by using the delay library 130 that had been prepared in advance, a plurality of logic elements in a certain range of information based on the waveform of the circuit simulation results image 106B of logic circuit diagram calculated using the calculated normalized delay time of the signal passing through equation
上に表示することにより比較し故障箇所を検出するてがかりとする。 A clue for detecting a fault point compared by displaying on. 回路シミュレーション結果132に基づいて遅延時間を計算しているため、遅延ライブラリを用いるより実際に近い遅延時間に基づいて故障個所の検出を行うことができる。 Since the calculated delay time based on circuit simulation results 132, it is possible to detect the fault location based on the delay time actually closer than using the delay library.

【0087】実施例18. [0087] Example 18. 次に、この発明の第18実施例による電子ビームテストシステムを使用する故障解析方法について図28を用いて説明する。 Next, the failure analysis method using an electron beam test system according to an eighteenth embodiment of the present invention will be described with reference to FIG. 28. 図28は第18 FIG. 28 is the first 18
実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面を示す絵画図である。 Is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to an embodiment. 図28 Figure 28
において、105BはSEM像103に対応するレイアウト図の画像でありその他図27と同一符号のものは図27の同一符号部分に相当する部分である。 In, 105B is a portion corresponding to the same code portion of Figure 27 one of the image a is other Figure 27 the same reference numerals in the layout diagram corresponding to the SEM image 103. SEM像1 SEM image 1
03に対応するレイアウト図の画像105Bには、回路シミュレーション結果に基づいて、その配線の電位に応じた模様あるいは色彩が付される。 The image 105B in a layout diagram corresponding to 03, based on circuit simulation results, patterns or colors according to the potential of the wiring are attached.

【0088】第18実施例による故障解析について、第17実施例の故障解析方法と異なる点についてのみ説明する。 [0088] The failure analysis according to the eighteenth embodiment, a description will be given only differences from the failure analysis method of the seventeenth embodiment. 第17実施例による故障解析方法では、論理シミュレーション結果に基づいて配線の電位を予測したが、 The failure analysis method according to the seventeenth embodiment, predicted potential of the wiring, based on the logic simulation results,
図28に示す故障解析方法ではあらかじめ準備しておいた遅延ライブラリを使用し、論理シミュレーション波形に基づいた情報を元にその遅延時間を計算してその結果に対応する模様または色彩が付加された各セルのマスクデータを表示することによって視覚的に故障箇所の検出をするものである。 Using the delay library that had been prepared in advance in the failure analysis method shown in FIG. 28, the pattern or color corresponding to the result is added to calculate the delay time based on the information based on the logic simulation waveform it is intended to detect visually failure location by displaying the mask data of the cell.

【0089】実施例19. [0089] Example 19. 次に、この発明の第19実施例による電子ビームテストシステムを使用する故障解析方法について図30および図32を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the nineteenth embodiment of the present invention will be described with reference to FIGS. 30 and 32. 図30はこの発明の第19実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面について示す絵画図である。 Figure 30 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to the nineteenth embodiment of the present invention. 図30において、140はSE In Figure 30, 140 SE
M像110の近傍の論理回路の構成を示す回路図の画像、141は回路図の画像140内の故障を起こしていると仮定したNANDゲート、150は故障シミュレーションの結果が付与された論理回路図の画像であり、その他図17と同一符号のものは図17との同一符号の部分に相当する部分である。 Image of a circuit diagram showing a configuration of a logic circuit in the vicinity of the M image 110, 141 assumed NAND gate and has caused a failure in the image 140 of the circuit diagram, 150 is a logic circuit diagram result of fault simulation is granted an image, is of the same reference numerals and other 17 is a portion corresponding to a portion of the same symbols in FIG. 17.

【0090】図32は第19実施例による故障解析方法を実現するための装置の構成を示すブロック図である。 [0090] Figure 32 is a block diagram showing the configuration of an apparatus for implementing the failure analysis method according to the nineteenth embodiment.
図32において、134は回路接続情報26に基づいてモニターに表示された回路図上で指示されたゲートが単一縮退故障をしたと仮定して故障シミュレーションを実行するための故障シミュレーション実行手段、135は故障シミュレーション実行手段134が実行した故障シミュレーションの結果に応じて決定される配線の電位をモニターに表示するため故障シミュレーション結果の波形表示データを生成する故障シミュレーション結果の波形表示データ生成手段であり、その他図29と同一符号の部分は図29の同一符号部分に相当する部分である。 In Figure 32, the fault simulation execution means for executing the fault simulation assuming gate instructed on the schematic displayed on the monitor based on the circuit connection information 26 has the single stuck-at fault is 134, 135 is a fault simulation results of the waveform display data generating means for generating a waveform display data for fault simulation results for displaying the potential of the wiring which is determined according to the result of fault simulation is fault simulation execution means 134 executes the monitor, part of other 29 the same reference numerals is a portion corresponding to the same code portion in FIG. 29.

【0091】モニター画面9A上に表示された回路図の画像140の中のいずれかのゲートを、単一縮退故障が発生しているゲートとして指定する。 [0091] one of the gates in the image 140 of the circuit diagram displayed on the monitor screen 9A, specifies a gate to single stuck-at fault has occurred. すると、表示手段20が指定されたゲートを故障シミュレーション実行手段134に伝え、故障シミュレーション実行手段134 Then, tell the gate that the display means 20 is specified in the fault simulation execution means 134, fault simulation execution means 134
で故障シミュレーションが実行される。 In fault simulation is executed. 故障シミュレーション実行手段134は、故障シミュレーションの実行結果を記号データ生成手段30Aに出力する。 Fault simulation execution unit 134 outputs the execution results of fault simulation on the symbol data generation means 30A. 記号データ生成手段30Aは、その故障が起きている場合の故障シミュレーション結果が「H」や「L」等の文字の形で論理回路図の画像150上に表示するようにデータを生成する。 Symbol data generating unit 30A generates data to be displayed in the form of its failure fault simulation result in the case that occurs, such as "H" or "L" character on the image 150 of the logic circuit diagram.

【0092】第19実施例による故障解析について、第4実施例の故障解析方法と異なる点についてのみ説明する。 [0092] The failure analysis according to the nineteenth embodiment, description will be given only of differences from the failure analysis method of the fourth embodiment. 第4実施例では、論理シミュレーション結果に基づいて、配線の電位の高低を文字を用いて表示した。 In the fourth embodiment, based on the logic simulation results, displaying the height of the wiring potential using the character. 図1 Figure 1
6に示す故障解析方法では、単一縮退故障を想定した故障シミュレーションを実施して論理回路図の画像上に「H/L」や「5/0」等の記号や文字を表示することにより、SEM像100と論理回路図の画像150とを比較し、それらが一致しているか否かによって故障箇所を検出する。 The failure analysis method shown in 6, by displaying the "H / L" and "5/0" and the like of the symbol or character to implement fault simulation assuming a single stuck-at fault on the image of the logic circuit diagram, comparing the SEM image 100 and the image 150 of the logic circuit diagram, detection of the defective portion according to whether they match. つまり、故障シミュレーションの結果と、 In other words, the result of fault simulation,
SEM像100とが一致するか否かを比較することによって故障個所を特定する。 Identifying a failure location by comparing whether the SEM image 100 matches. なお、この時被測定半導体集積回路チップに与えられるテストパターンは、内部信号が時間的に変化するような波形であっても、内部信号が一定の値に固定されるような波形であってもよい。 The test pattern applied to the case under test a semiconductor integrated circuit chip may be a waveform such as the internal signal is time varying, even waveform as the internal signal is fixed to a certain value good.

【0093】実施例20. [0093] Example 20. 次に、この発明の第20実施例による電子ビームテストシステムを使用する故障解析方法について図31を用いて説明する。 Next, the failure analysis method using an electron beam test system according to the twentieth embodiment of the present invention will be described with reference to FIG. 31. 図31はこの発明の第20実施例による電子ビームテストシステムを用いて故障解析を行う際のモニター画面について示す絵画図である。 Figure 31 is a pictorial view showing the monitor screen when the failure analysis using the electron beam test system according to the twentieth embodiment of the present invention. 図31において、110Bは故障シミュレーション結果に基づいた模様あるいは色彩が付されたレイアウト図の画像であり、その他の図30と同一符号の部分は図30と同一符号部分に相当する部分である。 In Figure 31, 110B is an image of a layout diagram pattern or color is attached based on the fault simulation result, part of the other 30 and the same reference numerals are portions corresponding to FIG. 30 the same reference numerals parts.

【0094】第20実施例による故障解析について、第19実施例の故障解析方法と異なる点についてのみ説明する。 [0094] The failure analysis according to twentieth embodiment, description will be given only of differences from the failure analysis method of the nineteenth embodiment. 図30に示す故障解析方法では、故障シミュレーション波形に基づいた情報を論理回路図の画像に文字や記号を用いて示したが、図31ではレイアウト図の画像110B上に模様や色彩を付加する点が異なっている。 The failure analysis method shown in FIG. 30, but the information based on the fault simulation waveform shown by the letters and symbols on the image of the logic circuit diagram, the point of adding the pattern or color on the image 110B in FIG. 31 in the layout diagram It is different.
レイアウト図の画像110BとSEM像100とを視覚的に比較し、一致した場合には回路図上で指定したゲートが単一縮退故障を起こしているとして故障箇所を特定できる。 Visually comparing the images 110B and SEM image 100 of the layout diagram, if there is a match can identify the fault location as a gate specified on the schematic is experiencing a single stuck-at faults.

【0095】 [0095]

【発明の効果】以上のように請求項1記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、所定のシミュレーション結果に基づいて与えられる内部信号の状態を表す模様と色彩のうちの少なくとも一方を前記設計図の画像上に表示するので、設計図の画像の模様または色彩あるいは模様及び色彩の組み合わせと観測された像の干渉縞等とを視覚的に比較して内部信号の相違する箇所を検出することができ、観測された像から信号波形を生成して所定のシミュレーション結果を示す波形と比較しなくてもよく、故障個所検出に要する時間を短縮して故障解析の効率化が図れるという効果がある。 According to the failure analysis method using an electron beam test system of the invention of claim 1, wherein as the foregoing, among the patterns and colors that represent the state of the internal signal applied based on a predetermined simulation results since displaying at least one on the image of the blueprint, the difference in internal signals and interference fringes or the like of an image observed with the combination of the pattern or color, or pattern, and color images of blueprints visually compare it is possible to detect the position of, and generates a signal waveform from the observed image may not be compared with the waveform indicating a predetermined simulation results, the efficiency of the failure analysis to shorten the time required for fault location detection there is an effect that can be achieved.

【0096】請求項2記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、所定のシミュレーション結果に基づいて与えられる内部信号の状態を表す記号を前記設計図の画像上に表示するので、設計図の画像の記号と観測された像の干渉縞等とを視覚的に比較して内部信号の相違する箇所を検出することができ、 [0096] According to the failure analysis method using an electron beam test system of the invention of claim 2, wherein, for displaying a symbol representing the state of the internal signal applied based on a predetermined simulation result on the image of the blueprint because, it is possible to detect the positions having different internal signals and interference fringes or the like of an image observed with the symbol image blueprint to visually compare,
観測された像から信号波形を生成して所定のシミュレーション結果を示す波形と比較しなくてもよく、故障個所検出に要する時間を短縮して故障解析の効率化が図れるという効果がある。 To generate a signal waveform from the observed image may not be compared with the waveform indicating a predetermined simulation results, there is an effect that the efficiency of the failure analysis to shorten the time required for fault location detection can be achieved.

【0097】請求項3記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、観測中に半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを半導体集積回路チップに与えることにより、観測された像には干渉縞は発生せず明度の違いによって被測定半導体集積回路チップの信号レベルを識別することができ、設計図の画像上に所定のシミュレーション結果に基づいて与えられる内部信号の電圧レベルを示す色彩及び模様のうちの少なくとも一方と観測された像との違いを視覚的に比較でき、観測された像から信号波形を生成して所定のシミュレーション結果を示す波形と比較しなくてもよく、故障個所検出に要する時間を短縮して故障解析の効率化が図れるという効果がある。 [0097] According to the failure analysis method using an electron beam test system of the invention of claim 3, wherein the semiconductor a predetermined test pattern, such as an internal signal of the semiconductor integrated circuit chip does not change temporally during the observation integrated circuit by providing the chip, the observed image is the interference fringes can identify the signal level of the measured semiconductor integrated circuit chip by the lightness difference of not generated, based on a predetermined simulation result on the image of the blueprint indicates a predetermined simulation result of the difference between at least one with the observed image of the color and pattern indicating the voltage level of the internal signal applied visually compare, to generate a signal waveform from the observed image Te may not be compared with the waveform, there is an effect that the efficiency of the failure analysis to shorten the time required for fault location detection can be achieved.

【0098】請求項4記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、観測中に半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを半導体集積回路チップに与えるとともに、観測される像には干渉縞は発生せず明度の違いによって被測定半導体集積回路チップの信号レベルを識別することができ、設計図の画像上に表示された所定のシミュレーション結果によって与えられる内部信号の電圧レベルを示す記号と観測された像との違いを視覚的に比較でき、観測された像から信号波形を生成して所定のシミュレーション結果を示す波形と比較しなくてもよく、故障個所検出に要する時間を短縮して故障解析の効率化が図れるという効果がある。 [0098] According to the failure analysis method using an electron beam test system of the invention of claim 4, wherein the semiconductor a predetermined test pattern, such as an internal signal of the semiconductor integrated circuit chip does not change temporally during the observation integrated circuit together provide a chip, the image to be observed interference fringes can identify the signal level of the measured semiconductor integrated circuit chip by the lightness difference of not generated, a predetermined simulation displayed on the image of the design drawing results visually compare the difference between the symbol and the observed image showing the voltage level of the internal signal given by, and generates a signal waveform from the observed image without comparing a waveform indicating a predetermined simulation results well, there is an effect that the efficiency of the failure analysis to shorten the time required for fault location detection can be achieved.

【0099】請求項5記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、設計図の画像に論理シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、論理シミュレーション結果と観測された像との比較を視覚的に行えるので、観測された像と論理シミュレーション結果との不一致を視覚的に検知でき故障解析が容易になるという効果がある。 [0099] wherein, according to the failure analysis method using an electron beam test system of the present invention in claim 5, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the logic simulation result to the image blueprint it is shown, so enabling a comparison between the image observed with the logic simulation results visually, visually detectable can failure analysis discrepancies between the observed image and the logic simulation result there is an effect that it becomes easier.

【0100】請求項6記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、設計図の画像に回路シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、回路シミュレーション結果と観測された像との比較を視覚的に行えるので、観測された像と回路シミュレーション結果との不一致を視覚的に検知でき故障解析が容易になるという効果がある。 [0100] According to the failure analysis method using an electron beam test system of the invention of claim 6, wherein, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the circuit simulation result to the image blueprint it is shown, so enabling a comparison between the image which is observed as circuit simulation results visually, visually detectable can failure analysis discrepancies between the observed image and the circuit simulation results there is an effect that becomes easy.

【0101】請求項7記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、設計図の画像に故障シミュレーション結果によって与えられる内部信号の周波数や電圧レベルに対応する模様や色彩または記号が示され、故障シミュレーション結果と観測された像との比較を視覚的に行えるので、観測された像と故障シミュレーション結果との不一致を視覚的に検知でき故障解析が容易になるという効果がある。 [0102] According to the failure analysis method using an electron beam test system of the invention of claim 7, wherein, pattern or color or symbol corresponding to the frequency and the voltage level of the internal signal provided by the fault simulation result to the image blueprint it is shown, so enabling a comparison between observed and fault simulation result image visually, visually detectable can failure analysis discrepancies between fault simulation results and observed image is an effect that becomes easy.

【0102】請求項8記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、所定の2つの配線間での内部信号の遅延時間を設計図の画像上に表示させるように構成されているので、内部信号の電圧レベルの移り変わりの異常を視覚的に認識して故障解析を行うための情報を容易に得ることができるという効果がある。 [0102] According to the failure analysis method using an electron beam test system of the invention according to claim 8, configured so as to display on the image of the blueprint delay time of the internal signal between two predetermined wiring since it has, there is an effect that it is possible to obtain information for visually recognize and failure analysis of the abnormal voltage level transitions of the internal signal easily.

【0103】請求項9記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、遅延ライブラリのデータを基に回路シミュレーション結果を用いて計算された遅延時間を用いているので、実際に観測された像の電圧レベルの移り変わりに近い比較対象を提供でき、判断の確度を向上できるという効果がある。 [0103] According to the failure analysis method using an electron beam test system of the invention of claim 9, wherein, because of the use of delay time calculated using a circuit simulation results based on the data of the delay library, actually can provide comparison target is close to the voltage level of the transition of the observed image, there is an effect that can be enhanced the accuracy of determination.

【0104】請求項10記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、設計図の画像に回路を構成している論理素子の名称もしくは論理素子で構成された回路の名称を示す記号、または設計図の画像に回路を構成している論理素子の構成要素の名称もしくは論理素子で構成された回路の構成要素の名称を示す記号のうちの少なくとも一方の記号によって、視覚的に比較したときに所定のシミュレーション結果と観測された像との違いがある箇所の性質を特定しやすくなり、 [0104] According to the failure analysis method using an electron beam test system of the invention of claim 10 wherein, the name of the circuit composed of the name or logic elements of the logic elements constituting the circuit image blueprint by showing symbols or of the symbols indicating the name of the components of the circuit composed of the name or logic elements of the components of the logic elements constituting the circuit to the image of the design drawing at least one symbol, visually help identify the nature of the point where the difference between the observed image with a predetermined simulation results when compared,
故障解析の効率化が図れるという効果がある。 There is an effect that the efficiency of failure analysis can be achieved.

【0105】請求項11記載の発明の電子ビームテストシステムを使用する故障解析方法によれば、論理回路図とレイアウト図とを組み合わせて表示した一つの画像として設計図の画像が表されるため、論理回路がどのようなレイアウトパターンを持っているかを視覚的に把握しやすくなり、観測された像と論理回路とを結びつけやすくなるので、故障解析の効率化が図れるという効果がある。 [0105] According to the failure analysis method using an electron beam test system of the invention of claim 11, wherein, the image of the design drawing is represented as a single image displayed by combining a logic circuit diagram and the layout diagram, visually it easier to understand have what layout pattern logic circuit, since easily tied and observed image and the logic circuit, there is an effect that efficiency can be improved in the failure analysis.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 この発明の第1実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 1 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to a first embodiment of the invention.

【図2】 この発明の第1実施例による電子ビームテストシステムの構成の概要を示すブロック図である。 2 is a block diagram showing an outline of a configuration of an electron beam test system according to a first embodiment of the invention.

【図3】 第1実施例における模様を付与するためのデータ生成の手順を示すフローチャートである。 3 is a flowchart illustrating a procedure of data generation for applying a pattern in the first embodiment.

【図4】 この発明の第2実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 4 is a pictorial diagram showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to a second embodiment of the invention.

【図5】 この発明の第2実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 5 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to a second embodiment of the invention.

【図6】 この発明の第3実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 6 is a pictorial view showing a third embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図7】 この発明の第4実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 7 is a pictorial view showing a fourth embodiment example of the display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図8】 この発明の第5実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 8 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to a fifth embodiment of the present invention.

【図9】 この発明の第6実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 9 is a pictorial view showing a sixth embodiment example of the display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図10】 この発明の第7実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 10 is a pictorial view showing a seventh embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図11】 この発明の第8実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 11 is a pictorial view showing an eighth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図12】 従来の電子ビームテストシステムの構成の概要を示す正面図である。 12 is a front view showing an outline of a configuration of a conventional electron beam test system.

【図13】 従来の電子ビームテストシステムの構成の概要を示すブロック図である。 13 is a block diagram showing an outline of a configuration of a conventional electron beam test system.

【図14】 従来の故障解析方法を実施している際のモニターの表示を示す絵画図である。 14 is a pictorial view showing a display of the monitor when that implement the conventional failure analysis method.

【図15】 被測定半導体集積回路チップの故障解析に関係する内部論理回路の一例を示す論理回路図である。 15 is a logic circuit diagram showing an example of the internal logic circuit related to the failure analysis of the measured semiconductor integrated circuit chip.

【図16】 この発明の第9実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 16 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to the ninth embodiment of the present invention.

【図17】 この発明の第10実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 17 is a pictorial view showing a tenth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図18】 この発明の第11実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 18 is a pictorial view showing an eleventh embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図19】 この発明の第12実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 19 is a pictorial view showing a twelfth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図20】 この発明の第13実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 20 is a pictorial view showing a thirteenth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図21】 この発明の第11実施例で用いられる電子ビームテストシステムの構成の概要を示すブロック図である。 FIG. 21 is a block diagram showing an outline of a 11 electron beam test system used in Example configuration of the present invention.

【図22】 この発明の第14実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 22 is a pictorial view showing a fourteenth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図23】 この発明の第14実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の他の例を示す絵画図である。 Figure 23 is a pictorial view showing a fourteenth embodiment another example of the display of the monitor when the failure analysis method was performed using an electron beam test system according to the present invention.

【図24】 この発明の第15実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 24 is a pictorial view showing the 15th example of the display of the monitor when carrying out the failure analysis method using an electron beam test system according to an embodiment of the present invention.

【図25】 この発明の第16実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 25 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to a sixteenth embodiment of the present invention.

【図26】 この発明の第16実施例で用いられる電子ビームテストシステムの構成の概要を示すブロック図である。 FIG. 26 is a block diagram showing a schematic configuration of an electron beam test system used in the sixteenth embodiment of the present invention.

【図27】 この発明の第17実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 27 is a pictorial view showing a seventeenth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図28】 この発明の第18実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 28 is a pictorial view showing the eighteenth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図29】 この発明の第17実施例で用いられる電子ビームテストシステムの構成の概要を示すブロック図である。 FIG. 29 is a block diagram showing a schematic configuration of an electron beam test system used in the seventeenth embodiment of the present invention.

【図30】 この発明の第19実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 30 is a pictorial view showing an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to the nineteenth embodiment of the present invention.

【図31】 この発明の第20実施例による電子ビームテストシステムを使用する故障解析方法を実施した際のモニターの表示の一例を示す絵画図である。 Figure 31 is a pictorial view showing a twentieth embodiment an example of a display of the monitor when carrying out the failure analysis method using an electron beam test system according to an example of the present invention.

【図32】 この発明の第19実施例で用いられる電子ビームテストシステムの構成の概要を示すブロック図である。 FIG. 32 is a block diagram showing a schematic configuration of an electron beam test system which is used in the nineteenth embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体集積回路チップ、6 電子ビーム装置、7 1 semiconductor integrated circuit chip, 6 electron-beam device, 7
テストシステム、8信号ケーブル、9 モニター、10 Test system, 8 signal cable, 9 monitor, 10
半導体集積回路チップ、11,11a,100,10 Semiconductor integrated circuit chip, 11,11a, 100,10
3 SEM像、12,12a〜12d,101,105 3 SEM image, 12,12a~12d, 101,105
A,105B,108,110A,110B レイアウト図の画像、13,13a〜13d,102,104, A, 105B, 108,110A, 110B, layout images, 13,13a~13d, 102,104,
106A,106B,107,109,150 論理回路図の画像、140 回路図の画像。 106A, 106B, 107,109,150 logic circuit diagram of the image, the 140 circuit diagram images.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 沢田 圭一 兵庫県伊丹市瑞原4丁目1番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 ────────────────────────────────────────────────── ─── front page of the continuation (72) inventor Keiichi Sawada Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi Electric Corporation system El es eye development research house

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 与えられた所定のテストパターンに従って時間的に内部信号が変化する半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法において、 所定のシミュレーション結果に基づいて与えられる前記内部信号の状態を表す模様と色彩のうちの少なくとも一方を前記設計図の画像上に表示することを特徴とする、 By 1. A secondary electrons the operation of the semiconductor integrated circuit chip temporally internal signal in accordance with a predetermined test pattern imparted varies by irradiation while scanning the electron beam generated in the irradiated portion energy change in the failure analysis method using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing a predetermined simulation and displaying at least one of the patterns and colors that represent the state of the internal signal applied based on the results on the image of the design drawing,
    電子ビームテストシステムを使用する故障解析方法。 Failure analysis method using an electron beam test system.
  2. 【請求項2】 与えられた所定のテストパターンに従って時間的に内部信号が変化する半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法において、 所定のシミュレーション結果に基づいて与えられる前記内部信号の状態を表す記号を前記設計図の画像上に表示することを特徴とする、電子ビームテストシステムを使用する故障解析方法。 By wherein the secondary electrons the operation of the semiconductor integrated circuit chip temporally internal signal in accordance with a predetermined test pattern imparted varies by irradiation while scanning the electron beam generated in the irradiated portion energy change in the failure analysis method using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to the observed image and said image with observing a predetermined the symbols representing the state of the internal signal applied on the basis of the simulation results and displaying on the image of the design drawing, failure analysis method using an electron beam test system.
  3. 【請求項3】 半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する故障解析方法において、 観測中に前記半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを前記半導体集積回路チップに与えるとともに、 所定のシミュレーション結果に基づいて与えられる前記内部信号の電圧レベルを示す模様と色彩のうちの少なくとも一方を前記設計図の画像に表示することを特徴とする、電子ビームテストシステムを使用する故障解析方法。 3. A semiconductor integrated operation of the circuit chip design diagram corresponding to the observed image and said image with observing the energy change of the secondary electrons by irradiating while scanning the electron beam generated at an irradiated portion in the failure analysis method to identify the fault location by using an electron beam test system for displaying together with the image, a predetermined test pattern, such as an internal signal of the semiconductor integrated circuit chip does not change temporally during the observation the semiconductor together provide an integrated circuit chip, and displaying at least one of the patterns and colors showing the voltage level of the internal signal applied based on a predetermined simulation result to the image of the design drawing, the electron beam test failure analysis method to use the system.
  4. 【請求項4】 半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する故障解析方法において、 観測中に前記半導体集積回路チップの内部信号が時間的に変化しないような所定のテストパターンを前記半導体集積回路チップに与えるとともに、 所定のシミュレーション結果に基づいて与えられる前記内部信号の電圧レベルを示す記号を前記設計図の画像に表示することを特徴とする、電子ビームテストシステムを使用する故障解析方法。 4. A semiconductor integrated operation of the circuit chip design diagram corresponding to the observed image and said image with observing the energy change of the secondary electrons by irradiating while scanning the electron beam generated at an irradiated portion in the failure analysis method to identify the fault location by using an electron beam test system for displaying together with the image, a predetermined test pattern, such as an internal signal of the semiconductor integrated circuit chip does not change temporally during the observation the semiconductor together provide an integrated circuit chip, and displaying a symbol indicating the voltage level of the internal signal applied based on a predetermined simulation result to the image of the design drawing, failure analysis method using an electron beam test system .
  5. 【請求項5】 前記所定のシミュレーション結果は、論理シミュレーション結果を含むことを特徴とする、請求項1ないし請求項4のいずれか一項に記載の電子ビームテストシステムを使用する故障解析方法。 Wherein said predetermined simulation results, characterized in that it comprises a logic simulation result, failure analysis method using an electron beam test system as claimed in any one of claims 1 to 4.
  6. 【請求項6】 前記所定のシミュレーション結果は、回路シミュレーション結果を含むことを特徴とする、請求項1ないし請求項4のいずれか一項に記載の電子ビームテストシステムを使用する故障解析方法。 Wherein said predetermined simulation results, characterized in that it comprises a circuit simulation result, failure analysis method using an electron beam test system as claimed in any one of claims 1 to 4.
  7. 【請求項7】 前記所定のシミュレーション結果は、故障シミュレーション結果を含むことを特徴とする、請求項1ないし請求項4のいずれか一項に記載の電子ビームテストシステムを使用する故障解析方法。 Wherein said predetermined simulation results, characterized in that it comprises a fault simulation result, failure analysis method using an electron beam test system as claimed in any one of claims 1 to 4.
  8. 【請求項8】 所定の2つの配線間での内部信号の遅延時間を前記設計図の画像上に表示させることを特徴とする、請求項1または請求項2記載の電子ビームテストシステムを使用する故障解析方法。 8., characterized in that to display the delay time of the internal signal between two predetermined wiring on the image of the blueprint, using the claim 1 or an electron beam test system of claim 2, wherein failure analysis method.
  9. 【請求項9】 前記遅延時間は、セルの遅延情報を記述した遅延ライブラリのデータを基に回路シミュレーション結果を用いて計算された遅延時間であることを特徴とする、請求項8記載の電子ビームテストシステムを使用する故障解析方法。 Wherein said delay time is characterized by on the basis of the data of the delay library delay information describing the cell is calculated delay time by using a circuit simulation result, the electron beam according to claim 8 failure analysis method to use the test system.
  10. 【請求項10】 所定のテストパターンが与えられている半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法において、 前記設計図の画像に回路を構成している論理素子の名称もしくは論理素子で構成された回路の名称を示す記号、 10. observed image with observing the behavior irradiating the generated secondary electron energy varies irradiated portion while scanning the electron beam of the semiconductor integrated circuit chip in which a predetermined test pattern is given in the failure analysis method using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to said image and, to a circuit in the image of the blueprint and symbols indicating the name of the circuit composed of the name or the logic element of the logic element has,
    または前記設計図の画像に回路を構成している論理素子の構成要素の名称もしくは論理素子で構成された回路の構成要素の名称を示す記号のうちの少なくとも一方の記号を付加することを特徴とする、電子ビームテストシステムを使用する故障解析方法。 Or a said adding at least one symbol of the symbol indicating the names of the components of the circuit composed of the name or logic elements of the components of the logic elements constituting the circuit to the image of the blueprint to, failure analysis method using an electron beam test system.
  11. 【請求項11】 所定のテストパターンが与えられている半導体集積回路チップの動作を電子ビームを走査しながら照射して被照射部分で発生する二次電子のエネルギー変化によって観測するとともに観測された像と該像に対応する設計図の画像とを合わせて表示する電子ビームテストシステムを用いて故障個所を特定する電子ビームテストシステムを使用する故障解析方法において、 前記設計図の画像は、論理回路図とレイアウト図とを組み合わせて表示した一つの画像を含む、電子ビームテストシステムを使用する故障解析方法。 11. observed image with observing the behavior irradiating the generated secondary electron energy varies irradiated portion while scanning the electron beam of the semiconductor integrated circuit chip in which a predetermined test pattern is given in the failure analysis method using an electron beam test system for identifying a failure location by using an electron beam test system for displaying together with image design diagram corresponding to said image and the image of the blueprint, a logic circuit diagram and includes one image displayed by combining the layout diagram, failure analysis method using an electron beam test system.
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