JPH08235889A - Information storage device and its operating method - Google Patents

Information storage device and its operating method

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JPH08235889A
JPH08235889A JP33557795A JP33557795A JPH08235889A JP H08235889 A JPH08235889 A JP H08235889A JP 33557795 A JP33557795 A JP 33557795A JP 33557795 A JP33557795 A JP 33557795A JP H08235889 A JPH08235889 A JP H08235889A
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binary
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JP33557795A
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Japanese (ja)
Inventor
Tetsuya Hayashi
Nobufumi Inada
Jiyunichi Kitabuki
Koji Shigematsu
順一 北吹
林  哲也
暢文 稲田
厚二 重松
Original Assignee
Nkk Corp
日本鋼管株式会社
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    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/32Timing circuits

Abstract

PURPOSE: To record binary or multilevel information by using memory elements having simple structures in which resistors and diodes are combined without using transistors.
CONSTITUTION: This storage is a ROM having a structure capable of reading out plural information by utilizing differences of time delays from the reference time by resistor values of resistor (R1 to R18) till times when output signals appear, in short, the mask ROM for a binary or multilevel information recording having a structure performing the recording by taking into consideration a time base. Then, the reproducing of the binary of multilevel information is performed by checking the levels and the effective widths of memory outputs obtained after prescribed times from the reference time.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、情報の記憶装置、特に時間軸上に沿って読出し得るように情報が記憶された情報記憶装置およびその動作方法に関する。 BACKGROUND OF THE INVENTION The present invention, storage of information, and more particularly to the time information to obtain read along the axis of storing the information storage device and an operating method thereof.

【0002】 [0002]

【従来の技術】情報の記憶装置として半導体記憶装置、 The semiconductor memory device as a storage device of the Prior Art Information,
例えばマスクROMがある。 For example, there is a mask ROM. このマスクROMは、マスク工程でメモリセルトランジスタに情報を書き込み、 The mask ROM writes information to the memory cell transistor with a mask step,
“1”または“0”の情報を固定してしまうROM、すなわち読み出し専用メモリである。 "1" or "0" thus the information of fixed ROM, that is, read-only memory.

【0003】図17はMOS型のメモリセルトランジスタを用いて構成された従来のマスクROMの一部を示す回路図である。 [0003] Figure 17 is a circuit diagram showing a part of a conventional mask ROM constituted by using a MOS type memory cell transistor. 図17において、Q1乃至Q8はMOS In Figure 17, Q1 through Q8 are MOS
型のメモリトランジスタで、このトランジスタQ1−Q In the form of the memory transistor, the transistor Q1-Q
8のゲート電極はそれぞれワード線WL1乃至WL8に接続される。 8 the gate electrode of the are respectively connected to word lines WL1 to WL8. トランジスタQ1−Q8のドレイン電極はビット線BL1に共通に接続され、ソース電極は接地される。 The drain electrode of the transistor Q1-Q8 are connected in common to the bit line BL1, the source electrode is grounded. MOS型トランジスタがエンハンスメント型であるか、しきい値を変化させるためにイオン注入したデプレッション型であるかにより、その固定記憶内容をデータ“1”、“0”に対応させる。 Or MOS transistor is an enhancement type, by either an ion implanted depletion type for changing the threshold, the fixed storage contents data "1", to correspond to "0". このように構成すると、例えばトランジスタQ1は“0”に、トランジスタQ2は“1”に固定されることになる。 According to this structure, for example, transistor Q1 is "0", the transistor Q2 will be fixed to "1".

【0004】このようにして形成したマスクROMは、 [0004] The mask ROM which is formed in this way,
例えば1ワードが8ビット構成の情報を読みだすのに、 For example, although one word is read the information of 8-bit configuration,
夫々のビットに対して夫々が3端子を有する専用のトランジスタQ1〜Q8が必要であり、合計8個のトランジスタが必要である。 Dedicated transistor Q1~Q8 each having a three terminal for the bit of each is required, it is necessary total of eight transistors. ここで各々のビットを構成するメモリ素子をトランジスタを用いずにより簡素化できればマスクROMの構成を飛躍的に簡潔化させ、製造方法も簡素にすることができることは明らかである。 Here a memory element constituting each bit is dramatically simplifying the structure of the mask ROM if further simplified without a transistor, it is clear that it is possible to simplify the manufacturing process.

【0005】 [0005]

【発明が解決しようとする課題】従来のマスクROMにおいては、多ビット構成のワード情報を読み出すためにはビット数分のトランジスタが必要であり、マスクRO [Problems that the Invention is to Solve In the conventional mask ROM, to read the word information of the multi-bit configuration requires transistors of number of bits, the mask RO
Mの構成が複雑になり、その分メモリセルの面積が大きくなり、製造にも多くの工数が掛かっている。 Structure of M becomes complicated, the area of ​​that amount memory cell is increased, and takes a lot of man-hours in manufacture.

【0006】本発明は、上記のような課題を解決するために、メモリ素子をトランジスタを用いずに構成することにより、メモリセル面積をより縮小することができ、 The present invention, in order to solve the above problems, by configuring the memory device without using a transistor, it is possible to further reduce the memory cell area,
製造方法も簡素にできるようにした情報記憶装置およびその動作方法を提供することを目的とするものである。 It is an object to provide an information storage apparatus and its method of operation was to be simpler the manufacturing process.

【0007】 [0007]

【課題を解決するための手段】上記の目的を達成するために、本発明は、複数のビット線と、前記複数のビット線と交差する方向に配置された少なくとも1本のワード線と、前記複数のビット線とワード線との交点に夫々接続された複数の遅延素子と、この複数の遅延素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記複数のビット線にそれぞれ現われる情報を検出する手段とを具備し、前記遅延素子と電流制御手段とを組み合わせることにより情報を記憶することを特徴とする情報記憶装置を提供する。 To achieve the above object of the Invention The present invention includes a plurality of bit lines, and at least one word line disposed in a direction crossing the plurality of bit lines, wherein a plurality of delay elements respectively connected to the intersections of the plurality of bit lines and word lines, respectively and a current control means for supplying a current only in a predetermined direction in the plurality of delay elements, the read signal applied to said word line providing an information storage device and to store the information by and means for detecting each appearing information to said plurality of bit lines at a predetermined timing, combining the delay element and the current control means in accordance to.

【0008】更に本発明は、複数のビット線と、前記複数のビット線と交差する方向に配置された少なくとも1 [0008] The present invention is at least 1 arranged in a direction crossing the plurality of bit lines, and said plurality of bit lines
本のワード線と、前記複数のビット線のうちの選択されたビット線とワード線との交点に接続された第1の抵抗素子を含む第1のメモリ素子と、前記複数のビット線のうちの選択された他のビット線とワード線との交点に接続され第1の抵抗素子とは異なる抵抗値を持った第2の抵抗素子を含む第2のメモリ素子と、この第1、第2のメモリ素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記ワード線に現われる多値情報を検出する手段とを具備し、前記第1、第2の抵抗素子と電流制御手段とを組み合わせることにより時間軸に沿って情報を記憶することを特徴とする情報記憶装置を提供する。 And word lines, a first memory element including a first resistive element connected to the intersection of the selected bit line and word line of the plurality of bit lines among the plurality of bit lines a second memory element including a second resistive element having a different resistance value from the selected other bit line and connected to the intersection between the word line and the first resistance element, the first, second a current control means for supplying a current only to the memory element to the respective predetermined direction, and means for detecting the multi-value information appearing on the word line at a predetermined timing in response to a read signal applied to said word line, providing the first information storage device and to store the information along the time axis by combining the second resistive element and a current control unit.

【0009】更に本発明は、複数のビット線と、前記複数のビット線の夫々に形成された複数のコンタクト部と、このコンタクト部内に形成されたダイオードと、このダイオードに接続されるように前記コンタクト部に選択的に埋め込まれた抵抗材料と、前記複数のビット線と交差する方向に配置され前記コンタクト部に直接または前記抵抗材料を介して接続された複数のワード線と、前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記ワード線に現われる電位変化を検出する手段とを具備し、前記ダイオードと抵抗材料とを組み合わせることにより時間軸に沿って情報を記憶することを特徴とする情報記憶装置を提供する。 Furthermore the present invention, the plurality of bit lines, and a plurality of contact portions formed in each of the plurality of bit lines, and formed a diode in the contact portion, so as to be connected to the diode a resistance material embedded selectively in the contact portion, and a plurality of word lines connected directly or via the resistive material in the contact portion is disposed in a direction crossing the plurality of bit lines, said word line characterized in that in response to a read signal applied and means for detecting a potential change appearing on the word line at a predetermined timing, stores the information along the time axis by combining said diode and resistive material providing information storage device to.

【0010】更に本発明は、少なくとも1本のビット線と、前記ビット線と交差する方向に配置された複数本のワード線と、前記ビット線と複数のワード線との交点に夫々接続された少なくとも3種類の異なる遅延時間を有する複数の遅延素子と、この複数の遅延素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、前記ワード線に与えられた読み出し信号に応じて少なくとも3つの異なるタイミングで前記複数のビット線にそれぞれ現われる情報を検出する手段とを具備し、前記遅延素子と電流制御手段とを組み合わせることにより時間軸に沿って所定のタイミングで情報を記憶することを特徴とする情報記憶装置を提供する。 [0010] The present invention includes at least one bit line, and a plurality of word lines arranged in a direction crossing the bit lines, respectively connected to the intersection between the bit lines and a plurality of word lines a plurality of delay elements having at least three different delay times, and a current control means for respectively the plurality of delay elements passing a current only in a predetermined direction, at least three different according to the read signal applied to said word line and means for detecting each appearing information to said plurality of bit lines at the time, and to store the information at a predetermined timing along the time axis by combining the said delay element and the current control means providing an information storage device.

【0011】更に本発明は、1本のワード線と複数のビット線との間を異なる値の抵抗で接続してなる情報記憶装置の動作方法において、前記ワード線に供給されたアクセス信号に応じてワード線と複数のビット線との間に流れる信号を前記異なる抵抗の値に応じて所定時間だけ遅延させ、この遅延された信号を所定のタイミングにより情報として読み出すようにしたことを特徴とする情報記憶装置の動作方法を提供する。 [0011] Further, the present invention provides a method of operating an information storage device formed by connecting a resistor of different value between one word line and a plurality of bit lines, according to the supplied access signal to the word line depending on the different resistance values ​​of the signals flowing between the word lines and a plurality of bit lines Te is delayed by a predetermined time, characterized in that the read out this delayed signal as information in a predetermined timing It provides a method of operating an information storage device.

【0012】本発明は、ワード線に供給された入力信号に応じてワード線と複数のビット線との間に流れる信号の遅延量をメモリ素子の抵抗の値に応じて変化させ、入力信号と所定時間経過後の出力信号とを比較することで、入力信号と出力信号との時間差が所定値以下のときは“1”と認識し、入力信号と出力信号との時間差が所定値以上のときは“0”と認識することで、ワード線に供給された入力信号に応じて複数のビット線から記憶された複数ビットの情報が得られる。 The present invention is varied according to the delay amount of the signal flowing between the word lines and a plurality of bit lines in response to an input signal supplied to the word line to the value of the resistance of the memory element, an input signal by comparing the output signal after a predetermined time, recognizes the time difference between the input signal and the output signal when the predetermined value or less to "1", when the time difference between the input signal and the output signal is a predetermined value or more than to recognize "0", a plurality of bit information stored from a plurality of bit lines are obtained in accordance with the input signal supplied to the word line.

【0013】さらに抵抗材の抵抗値を3種類以上変化させた抵抗を用意し、3個以上の異なるタイミングで読み出すようにすれば各メモリ素子に多値情報を記録することもできる。 Furthermore the resistance of the resistor material is varied three or more resistors prepared, the multi-value information can be recorded in each memory element if the read out in three or more different timings.

【0014】 [0014]

【発明の実施の形態】以下図面を参照してこの発明の実施例を説明する。 With reference to the DETAILED DESCRIPTION OF THE INVENTION The drawings will be described an embodiment of the present invention.

【0015】図1はこの発明の一実施例のROMのメモリセルの部分を一部取り出して示した回路図である。 [0015] Figure 1 is a circuit diagram showing taken out some portions of the memory cell of the ROM of an embodiment of the present invention.

【0016】図1において、ワード線WL1,WL2、 [0016] In Figure 1, the word lines WL1, WL2,
WL3,WL4は夫々8本のビット線BL1乃至BL8 WL3, WL4 are to bit lines BL1 each eight BL8
と交差して設けられ,スイッチトランジスタSW1,S Provided to intersect the switch transistors SW1, S
W2,SW3,SW4およびバッファBF1,BF2, W2, SW3, SW4 and buffer BF1, BF2,
BF3,BF4を夫々介してXデコーダXDの出力端子に接続される。 BF3, it is connected BF4 respectively through to the output terminal of the X decoder XD. ビット線BL1乃至BL8に一端はYセレクタYSの入力端子に接続され、YセレクタYSの選択された出力、例えばビット線BL8からの出力は、後で詳述する検出器SAにおいて基準電圧Vrefと比較される。 One end to the bit lines BL1 to BL8 is connected to the input terminal of the Y selector YS comparison, the Y selector YS selected output of, for example, output from the bit line BL8 is the reference voltage Vref at the detector SA to be described later It is. ワード線WL1〜WL4と8本のビット線BL1 Word lines WL1~WL4 and eight bit lines BL1
乃至BL8夫々の交点には以下に述べる構成のメモリセルが夫々設けられている。 To the BL8 respective intersections memory cell configurations described below are provided respectively. なお、ここでは説明を容易にするため8本のビット線BL1乃至BL8および2本のワード線WL1、WL2についてのみメモリセルを図示したがビット線、ワード線ともに実際には多くの線数が用いられ、夫々の交点にメモリセルが設けられる。 Incidentally, explanation easy to eight bit lines BL1 through BL8 to and two word lines WL1, but illustrating the memory cell only for WL2 bit line, actually both word lines large number of lines used here is, the memory cell is provided at the intersection of each.

【0017】ワード線WL1は8個のダイオードD1乃至D8のアノードに夫々接続され、ダイオードD1〜D The word line WL1 is respectively connected to the anode of the eight diode D1 to D8, a diode D1~D
8のカソードは抵抗R1〜R8を介してビット線BL1 8 of the cathode through a resistor R1~R8 bit lines BL1
〜BL8に夫々接続される。 ~BL8 are respectively connected to. ここで、抵抗R1,R3, Here, the resistance R1, R3,
R4,R6,R8はそこを通る信号を所定の時間だけ遅延させるための値を有し、残りの抵抗R2,R5,R7 R4, R6, R8 has a value to delay a predetermined time a signal therethrough, the remaining resistors R2, R5, R7
は極めて小さい値に設定される。 It is set to a very small value. 例えば、抵抗R1,R For example, the resistor R1, R
8はワード線WL1の内部抵抗および各々のビット線B 8 the internal resistance and each of the word lines WL1 bit line B
L1〜BL8の内部抵抗に比べて非常に大きい値に設定されている。 It is set to a very large value compared to the internal resistance of L1~BL8.

【0018】同様に、ワード線WL2は8個のダイオードD11乃至D18のアノードに夫々接続され、ダイオードD11〜D18のカソードは抵抗R11〜R18を介してビット線BL1〜BL8に夫々接続される。 [0018] Similarly, the word line WL2 are respectively connected to the anode of the eight diode D11 to D18, the cathode of the diode D11~D18 are respectively connected to the bit line BL1~BL8 through a resistor R11 to R18. ここで、抵抗値R11、R12、R15、R16は大きい値に、残りの抵抗R13、R14、R17、R18は極めて小さい値に設定されている。 Here, the resistance value R11, R12, R15, R16 is a large value, the remaining resistors R13, R14, R17, R18 are set to a very small value.

【0019】このように、ワード線WL1,WL2と8 [0019] In this way, the word lines WL1, WL2 and 8
本のビット線BL1乃至BL8との夫々の交点にはダイオードと抵抗の組み合わせの構成のメモリセル、またはダイオードと微小抵抗の導体との組み合わせの構成のメモリセルM1乃至M8,M11乃至M18が設けられている。 Memory cell of the intersection of each of the combination of the diode and resistor arrangement or diode and the memory cells M1 to M8, M11 to M18 of the combination of the configuration of the conductor of the micro resistance, is provided between the bit lines BL1 through BL8 ing.

【0020】残りのワード線WL3,WL4についても、図示しないが、夫々のビット線との交点に同様にダイオードおよび抵抗でなるメモリセルが接続される。 [0020] The remaining word lines WL3, WL4 is also not shown, the memory cell is connected consisting of similarly diode and resistor at intersections between the bit lines each.

【0021】図1に示した構成のROMから情報を読み出すための全体の回路は例えば図2のブロック図に示すように構成される。 The entire circuit for reading the information from the configuration of the ROM shown in FIG. 1 is configured as shown in the block diagram of FIG. 2, for example. 図2において、メモリのアクセス信号は入力バッファIBに供給される。 2, access signal memory are supplied to the input buffer IB. 入力バッファIB Input buffer IB
の出力信号はXデコーダXDに供給されて解読され、所定のワード線、例えばWL1が選択される。 The output signal is decoded is supplied to the X decoder XD, a predetermined word line, for example, WL1 is selected.

【0022】一方、入力バッファIBからは前記アクセス信号に応じて参照信号RFを発生するための指示信号がRF信号発生器RFに供給され、発生されたRF信号は検出器としてのセンスアンプSAの入力端子に供給されるとともに、クロック信号発生器CLに供給される。 On the other hand, input from the buffer IB instruction signal for generating a reference signal RF in response to the access signal is supplied to the RF signal generator RF, generated RF signal of the sense amplifier SA as the detector is supplied to the input terminal, it is supplied to the clock signal generator CL.
このRF信号は、図1のビット線BL1〜BL8と交差するワード線WL1との交点に接続されたメモリセルM The RF signal, the memory cell M connected to the intersection between the word line WL1 intersects the bit line BL1~BL8 in FIG
1〜M8に対するアクセスに夫々同期した読出し出力を得るためのものである。 The access to 1~M8 is for obtaining each synchronized reading output. 生成された参照信号RFは検出器SAに供給され、検出器SAはこの参照信号RFが供給されている時間だけ動作するように構成されている。 Generated reference signal RF is supplied to the detector SA, detector SA is configured to operate for a time the reference signal RF is supplied.

【0023】この検出器SAの出力はシフトレジスタS The output shift register S of the detector SA
Rに供給され、例えば8本のビット線BL1〜BL8の出力がシフトレジスタSRにラッチされる。 Is supplied to the R, for example, the output of the eight bit lines BL1~BL8 is latched in the shift register SR. この結果、 As a result,
出力バッファOBからはメモリセルM1〜M8の記憶内容,すなわち、抵抗R1〜R8の値に応じた8ビットのパラレル情報を読み出すことができる。 Stored content of the memory cell M1~M8 from the output buffer OB, i.e., can be read 8 bit parallel information corresponding to the value of the resistor R1 to R8. 同様に、他のワード線、例えばWL2が選択されると、別の8ビット出力がシフトレジスタSRを介して出力バッファOBから得られることになる。 Similarly, other word line, for example when WL2 is selected, so that another eight-bit output is obtained from the output buffer OB through the shift register SR.

【0024】ここで、図3を参照して図2のワード線とビット線の交点に形成されたセル回路の構成を説明する。 [0024] Here will be described by referring to configuration of the word line and a bit line cells circuit formed at the intersection of the FIG. 2 to FIG. 図3において、XデコーダXDによりデコードされて例えばワード線WL1が選択されたものとすると、図1にも示したように、このワード線WL1に接続されたメモリセルM1〜M8に記憶された情報内容はビット線BL1〜BL8を介してZゲートZGに送られる。 3, information assuming that is decoded for example, the word line WL1 selected by the X decoder XD, as also shown in FIG. 1, which is stored in the memory cell M1~M8 connected to the word line WL1 the contents are sent to the Z gate ZG via the bit lines BL1 to BL8. このZゲートZGは図1ではYセレクタYSとして示されている。 The Z gate ZG is shown as the Y selector YS in FIG. 図3においてZゲートZGの出力はセンスアンプSA1を介してシフトレジスタSR1に送られてラッチされる。 The output of the Z gate ZG 3 is latched is sent to the shift register SR1 via a sense amplifier SA1.

【0025】図1のワード線WL1にはさらに多くのビット線が交差し、夫々の交点には図3に示すように8個を一つの単位として多くのメモリセルM9〜M16、M Furthermore many bit lines crossing the word line WL1 in FIG. 1, a number of memory cells eight as the intersection of each is shown in FIG. 3 as a unit M9~M16, M
17…が接続される。 17 ... is connected. メモリセルM9〜M16の出力はビット線BL9〜BL16からYゲートYGに取り出され、第2のセンスアンプSA2を介してシフトレジスタSR2に送られる。 The output of the memory cell M9~M16 are removed from the bit line BL9~BL16 the Y gate YG, sent to the shift register SR2 through the second sense amplifier SA2. メモリセルM17以降も同様にして記憶情報が読み出される。 Storage information is read in the same manner the memory cells M17 and later.

【0026】次に図4ないし図10を参照して上記のように構成されたマスクROMから記憶情報を読み出す方法を詳細に説明する。 [0026] Referring now to FIGS. 4-10 is described in detail how to read the stored information from the configuration mask ROM as described above.

【0027】図4は図1に示したXデコーダXDからワード線WL1を介してメモリセルM1が選択され、ビット線BL1を介してYセレクタYSに読出し出力が得られるまでの回路を以下の動作説明のために簡略化して示す回路図である。 [0027] Figure 4 is a memory cell M1 is selected via the word line WL1 from X decoder XD shown in FIG. 1, the following operation circuits to the read output is obtained in the Y selector YS via the bit line BL1 it is a circuit diagram showing a simplified for description. 図中のワード線WL1は抵抗成分Rw Word line WL1 in the drawing resistance component Rw
ordと浮遊容量成分(漂遊容量あるいは寄生容量成分とも言う)Cwordとで示され、セルM1は第1の抵抗R1で示され、ビット線BL1は抵抗成分Rbitおよび浮遊容量成分Cbitで示されている。 ord (also referred to as stray capacitance or parasitic capacitance component) stray capacitance component indicated by the cword, cell M1 shown in a first resistor R1, the bit line BL1 is illustrated by the resistance component Rbit and the stray capacitance component Cbit . この回路の構成についてはすでに説明したのでここでは省略する。 Has already been described for the construction of this circuit is omitted here.

【0028】図5は図4の回路の各部の信号波形を示し、デコーダ部のバッファBF1に図5(a)に示す入力がXデコーダXDから与えられると、スイッチSW1 [0028] Figure 5 shows the signal waveforms of the circuit of FIG. 4, the input shown in FIG. 5 (a) to the buffer BF1 the decoder is supplied from the X decoder XD, switch SW1
を介してワード線WL1にはこの入力信号を反転した信号が与えられ、抵抗成分Rwordと浮遊容量成分Cw Signal obtained by inverting the input signal is applied to the word lines WL1 through a resistance component Rword the stray capacitance component Cw
ordとの接続点Aには、図5(b)に示すようにワード線WL1のCR成分による若干の遅れを伴ってセルのアクセス信号が得られる。 The connection point A between ord, access signal of the cell with a slight delay due to CR components of the word line WL1 as shown in FIG. 5 (b) is obtained. このアクセス信号はセル抵抗R1を介してビット線BL1に与えられ、その抵抗成分Rbitおよび浮遊容量成分Cbitの接続点Bには、 The access signal is applied to the bit line BL1 via the cell resistance R1, the connection point B of the resistance component Rbit and stray capacitance component Cbit,
結局、ワード線抵抗成分Rwordと浮遊容量成分Cw After all, the word line resistance component Rword the stray capacitance component Cw
ord、セル抵抗R1、ならびにビット線抵抗成分Rb ord, cell resistance R1, and the bit line resistance component Rb
itおよび浮遊容量成分CbitでなるCR時定数による遅延Dtを受けて、図5(c)に示すように波形が鈍った読出し信号が得られる。 In response to it, and the stray capacitance component delay Dt by the CR time constant formed of Cbit, read signal waveform is dulled as shown in FIG. 5 (c) is obtained. この信号はセンスアンプS This signal is the sense amplifier S
A1に供給されるが、このセンスアンプSAには判定基準電圧Vrefが与えられており、この電圧Vrefをスレッショルドまたはしきい値レベルとする波形整形を受けて、センスアンプSA1からは図5(d)に示す矩形波信号Cが得られる。 Are supplied to A1, it is given a judgment reference voltage Vref to the sense amplifier SA, by receiving the waveform shaping of the voltage Vref and the threshold or threshold level, Figure 5 from the sense amplifier SA1 (d ) square wave signal C shown in is obtained. なお、図5(e)に示したように、参照信号RFはこの整形出力信号Cの立上がり時点以前に立ち下がるように設定されているものとする。 Incidentally, as shown in FIG. 5 (e), the reference signal RF is assumed to be set to fall before the rising time of the shaped output signal C.

【0029】以下、検出器SAの構成を図6を参照して詳細に説明する。 [0029] Hereinafter, the configuration of the detector SA with reference to FIG. 6 will be described in detail. 図5(c)に示した、セル抵抗Rからビット線BLを介して得られた読出し信号BはコンパレータCOM1の一方の入力端子に供給され、他方の端子に入力された判定基準電圧Vrefと比較し、例えば図5(d)に示した矩形出力Cを得る。 In shown FIG. 5 (c), the read signal B obtained from the cell resistor R via the bit line BL is supplied to one input terminal of the comparator COM1, the determination reference voltage Vref which is input to the other terminal comparison to obtain a rectangular output C illustrated example in FIG. 5 (d). この矩形出力CはAND回路Andの一方端子に供給される。 The rectangular output C is supplied to one terminal of the AND circuit And. RF信号は、図1の入力バッファIBからコンパレータCOM2 RF signal, the comparator COM2 from the input buffer IB in Fig. 1
の一方の入力端子に供給され、他方の端子に入力された判定基準電圧Vrefと比較し、図5(e)に示した矩形出力RFを得る。 It is supplied to one input terminal of comparison with the determination reference voltage Vref which is input to the other terminal, to obtain a rectangular output RF shown in FIG. 5 (e). この矩形出力RFはAND回路An The rectangular output RF AND circuit An
dの他方端子に供給される。 It is supplied to the other terminal of the d.

【0030】ここで、セル抵抗Rの値が極めて小さい場合には、セルにおける信号遅延はほとんどないので、図6のコンパレータCOM1の一方の入力端子に供給される読出し信号は図7(a)に示すように図7(b)に示すRF信号とほとんど同時に立ち上がる波形となり、したがってAND回路Andの出力は図7(c)に示すようにt=0で立ち上がる波形となる。 [0030] Here, when the value of cell resistance R is very small, the signal delay is little in the cell, the read signal is supplied to one input terminal of the comparator COM1 of Figure 6 in FIGS. 7 (a) most a waveform which rises at the same time as the RF signal shown in FIG. 7 (b) as shown, thus the output of the aND circuit and has a waveform that rises at t = 0 as shown in FIG. 7 (c). 一方、セル抵抗R On the other hand, cell resistance R
の値が大きい場合には、セルにおける信号遅延が大きいので、図6のコンパレータCOM1の一方の入力端子に供給される読出し信号は図7(d)に示すように図7 Of if the value is large, the signal delay in the cell is large, 7 as readout signal supplied to one input terminal of the comparator COM1 of Figure 6 is shown in FIG. 7 (d)
(e)に示すRF信号の立ち下がりの後に立ち上がる波形となり、したがってAND回路Andの出力は図7 A waveform which rises after the fall of the RF signal shown in (e), thus the output of the AND circuit And Figure 7
(f)に示すようにLOW波形となる。 The LOW waveform as shown in (f). 図7(c)の出力を“1”信号とし、図7(f)の信号を“0”信号とする。 7 the output of the (c) a "1" signal, and the signal "0" signal in FIG. 7 (f). このようなAND回路Andの出力は図3に示したシフトレジスタSRを構成するラッチ回路LAにRF RF latch circuit LA output of such AND circuit And the constituting the shift register SR shown in FIG. 3
信号に同期してラッチされる。 It is latched in synchronism with the signal.

【0031】次に、図1に示したメモリからワード線ごとに8ビットを一組として情報を読出す動作を図8〜図10を参照して説明する。 Next, it will be described with reference to FIGS. 8 to 10 the reading operation of the information as a set of 8 bits per word line from memory shown in FIG. XデコーダXDに与えられるアドレス入力を図8(a)に示す。 The given address input to the X decoder XD shown in FIG. 8 (a). 図8(a)に示した有効アドレス期間にたとえばワード線WL1が選択されると、このワード線WL1には図8(b)に示す読出し信号が与えられる。 When FIG. 8 (a) effective address period, for example the word line WL1 as shown in is selected, the word line WL1 is given read signal shown in Figure 8 (b). 前述したように、この読出し信号の立上がりに同期した図8(c)の参照信号RF1が得られ、この結果、セル抵抗値が小さいメモリセルを介して接続されたビット線、BL2,BL5,BL7には図8 As described above, the reference signal RF1 is obtained 8 synchronized to the rise of the reading signal (c), as a result, are connected cell resistance through the small memory cell bit line, BL2, BL5, BL7 Figure 8
(d)に示したように参照信号RF1と一致する出力信号が得られ、セル抵抗値がおおきいメモリセルを介して接続されたビット線、BL1,BL3,BL4,BL Output signal matches the reference signal RF1 as shown in (d) of the obtained bit line cell resistance value is connected via a big memory cell, BL1, BL3, BL4, BL
6,BL8には図8(e)に示したように参照信号RF 6, the reference signal RF as shown in FIG. 8 (e) is the BL8
1と一致しない出力信号が得られる。 1 does not match the output signal is obtained. 従って、図6に示したAND回路Andからは図9に示したように、ビット線BL2、BL5、BL7のみHIGH(“0”)となり、残りはLOW(“1”)となるワード線WL1に関する8ビットの出力“10110101”がラッチ回路LAにラッチされる。 Accordingly, as the AND circuit And as shown in FIG. 6 shown in FIG. 9, the bit lines BL2, BL5, BL7 only HIGH ( "0"), and the related word line WL1 remainder to be LOW ( "1") 8-bit output "10110101" is latched by the latch circuit LA. ここでは、HIGHを“0”、 In this case, the HIGH "0",
LOWを“1”と定義している。 It is defined as a LOW "1". ラッチ回路LAの出力は夫々のビット線ごとに図8(c)の参照信号RFの立上がりに応じて固定され、図10に示すように有効データとして一定時間保持される。 The output of the latch circuit LA is fixed in accordance with the rise of the reference signal RF shown in FIG. 8 (c) for each bit line of each, is a predetermined time held as valid data, as shown in FIG. 10.

【0032】同様にして、XデコーダXDによってワード線WL2が選択されると、ワード線WL2に入力信号が与えられると同時に参照信号RF2が立上がり、結果として、大きい抵抗値を持つセルM11,M12,M1 [0032] Similarly, X when the word line WL2 by the decoder XD is selected, the input signal is applied to the word line WL2 reference signal RF2 rises simultaneously, as a result, cells M11, M12 having a large resistance value, M1
5,M16からは“1”信号が、小さい抵抗値を持つセルM13、M14,M17,M18からは“0”信号が読み出される。 5, "1" signals from the M16 is the cell M13 having a small resistance value, M14, M17, from M18 "0" signal is read.

【0033】なお、図1の各々のメモリセルM1乃至M It should be noted that each of the memory cells M1 to M in FIG. 1
8,M11乃至M18には夫々ダイオードD1−D8, 8, M11 to the M18 respectively diodes D1-D8,
D11−D18が付属されているが、これらは選択されていないビット線に接続された別のメモリセルから逆流する電流を防止し誤読み出しを防止するためのものである。 D11-D18 is supplied with, they are intended to prevent misreading prevent current flowing back from another memory cell connected to a bit line which is not selected.

【0034】以上説明したように、選択されたワード線からの出力信号を時間軸上に表示して見ると、基準時間t0に対してあるタイミングで発生する出力信号を参照信号RFと比較することで、セル抵抗により遅れて出る信号は“1”と認識し、遅れずに出る信号は“0”と認識することで容易にROM出力が検出できることになる。 [0034] As described above, by comparing when viewed by displaying the output signal from the selected word line on the time axis, and the reference signal RF an output signal generated at a timing with respect to the reference time t0 in, the signal exits delayed by cell resistance is recognized as "1", the signal will be able to detect easily ROM output by recognizing the "0" out in time.

【0035】なお、以上の説明は検出器SAとして電圧検出型のものを使用した場合であるが、情報読み出しに際して特に支障がない限り、情報を電圧のHIGH、L [0035] Although the description above is a case of using those voltage detection type as the detector SA, unless otherwise interfere during information reading, information voltage HIGH, L
OWではなく電流の大小で区別して検出する電流検出型の検出器、たとえばセンスアンプを用いてもよいことは勿論である。 A current detection type detector for detecting and distinguishing the magnitude of OW rather current, for example, that may be used sense amplifier is a matter of course.

【0036】次に、図1に示した実施例のメモリセルを半導体基板上に形成するための製造方法を図11の上面図および図12の断面図を参照して詳細に説明する。 Next, a manufacturing method for forming on a semiconductor substrate a memory cell embodiment with reference to top view and cross-sectional view of FIG. 12 in FIG. 11 will be described in detail shown in FIG. なお、ここでは図1のワード線WL1に関連して形成されたメモリセルM1,M2,M3の部分のみ示してある。 Here, there is shown only a portion of the memory cell M1, M2, M3 which are formed in connection with the word line WL1 in Fig.

【0037】図12(a)に示すように、シリコン半導体基板30上に高濃度のP形不純物(P+)をドープしたポリシリコン層でワード線WL1を形成し、このワード線WL1の上に形成された酸化膜31のビット線との交点位置に四角いコンタクト孔C1,C2,C3を形成してワード線WL1の表面を露出させ、このコンタクト孔C1,C2,C3から高濃度のN形不純物(N+)をドープしてワード線WL1の表面に、図11(a)に示したように、四角パッド領域A1,A2,A3を形成する。 [0037] Figure 12 (a), the word line WL1 is formed of a polysilicon layer doped with a high concentration of P-type impurity (P +) on a silicon semiconductor substrate 30, formed on the word line WL1 have been square contact hole C1 to intersections between the bit lines of the oxide film 31, C2, C3 to form to expose the surface of the word line WL1, this contact hole C1, C2, C3 from the high-concentration N-type impurity ( N +) doped to the surface of the word lines WL1 to, as shown in FIG. 11 (a), to form a rectangular pad area A1, A2, A3.

【0038】次に、図12(a)に示したように、コンタクト孔C1,C2,C3を満たすようにWプラグWP Next, as shown in FIG. 12 (a), the contact holes C1, C2, C3 to satisfy W plug WP
1,WP2,WP3を堆積して後、全面をレジストで覆う。 1, WP2, after depositing a WP3, covering the entire surface with a resist. その後、図11(b),図12(b)に示したように、マスクMROMと同様に、ロムコードを受けたら、 Then, FIG. 11 (b), the as shown in FIG. 12 (b), similarly to the mask MROM, After receiving the Romukodo,
“0”部分が開口したロムコードマスクでメモリセルM Memory cells M in ROM code mask "0" portion is open
1,M3に対応する位置のレジストを32を取り除き、 1, the position corresponding to the M3 resist was removed to 32,
開口部分C1,C3に穴を開けるために、図11 For perforating the opening portion C1, C3, 11
(b),図12(b)に示したように露出した導電プラグWP1,WP3をエッチング除去する。 (B), the etching away conductive plugs WP1, WP3 exposed as shown in Figure 12 (b). レジスト32 Resist 32
が除去されたコンタクト孔C1,C3内には夫々抵抗R Contact holes C1 but removed, it is in the C3 respectively resistor R
1,R2として用いる高低抗材料(インジウム、ゲルマニウム、ポリシリコンなど)を埋め込まれる。 1, the height is used as the R2 anti material embedded (indium, germanium, polysilicon, etc.).

【0039】この後、図11(c),図12(c)に示したようにレジスト32を全て除去し、抵抗層R1,R [0039] After this, FIG. 11 (c), the entire resist 32 is removed as shown in FIG. 12 (c), the resistor layer R1, R
2およびWプラグWP2の表面を露出させ、さらに、図11(d),図12(d)に示したように各コンタクト部分を横切るビット線BL1,BL2,BL3をメタル配線で取り付けて完成する。 2 and W to expose the surface of the plug WP2, further FIG. 11 (d), completing the 12 bit lines BL1 across each contact portion, as shown in (d), BL2, BL3 is attached a metal wire.

【0040】このように本実施例では全体の構成が単純でかつロムコード受入れからROM完成までの工程が短いという特徴をもつ。 [0040] with characteristics thus that step from simple and Romukodo accept the configuration of the whole in this embodiment until the ROM completed is short.

【0041】なお、この抵抗値の相違は図11、図12 It should be noted, the difference in the resistance value is 11, 12
に示したコンタクトC1,C2,C3のマスク径を違えて同じ抵抗材料を用いることや、マスク径を同じにして異なる抵抗値の埋め込み抵抗材料を用いることや、抵抗材料へイオン注入して抵抗値を変更する方法などで調整可能である。 Contacts C1 shown in, C2, C3 can and which Chigae mask size using the same resistance material, using an embedded resistive material of different resistance values ​​by the mask size to the same or ion implantation to the resistance value to the resistance material how to change the adjustable like.

【0042】次に、本発明の他の実施例の多値情報RO Next, multi-value information RO of another embodiment of the present invention
Mについて詳細に説明する。 It will be described in detail M.

【0043】図1の実施例では大小2種類の抵抗値を持つセルを用い、夫々の抵抗値は互いにほぼ同一値に設定したが、図13に示すように例えばワード線WL1とビット線BL1,BL2,BL3との交点に接続されるセルM1,M2,M3の抵抗R1,R2,R3の値を小中大と3種類に設定することにより“1”,“0”ではなく、多値情報として記録できる。 [0043] Using the cell with the large and small two types of resistance in the embodiment of FIG. 1, the resistance value of each is set to substantially the same value to each other, for example, a word line WL1 and the bit line as shown in FIG. 13 BL1, BL2, BL3 and cell M1 connected to the intersection of the, by setting M2, M3 of the resistors R1, R2, the value of R3 in the small medium and large and three "1", rather than "0", the multi-level information It can be recorded as. 例えば抵抗R1は配線抵抗のみ、R2は図1の実施例と同じ抵抗値、R3は(R2+R2)の値に設定される。 For example the resistor R1 only wiring resistance, R2 is the same resistance value as the embodiment of FIG. 1, R3 is set to a value of (R2 + R2).

【0044】以下、図14を参照して図13のように構成された多値メモリの読出し動作を説明する。 [0044] Hereinafter, will be explained by referring to the read operation of the multi-level memory configured as shown in FIG. 13 to FIG. 14. 例えばワード線WL1とビット線BL1が選択されると、ワード線WL1から入力されたパルス信号Aに対してビット線BL1からは配線抵抗によるわずかな遅延で出力信号B For example, when the word line WL1 and bit line BL1 is selected, the output signal with little delay due to the wiring resistance from the bit line BL1 with respect to the pulse signal A input from the word line WL1 B
が現れる。 It appears. この出力信号の幅は図16からも分かるように、参照信号RFとして用いられるクロック信号3個分に相当するので、出力信号Cとクロック信号CL1,C The width of this output signal, as can be seen from FIG. 16, it is equal to the clock signal three cycles to be used as a reference signal RF, the output signal C and the clock signal CL1, C
L2,CL3を図15のAND回路Andで比較して、 The L2, CL3 compared by AND circuit And in FIG. 15,
その出力をカウンタCTでカウントすることで、カウント値“3”の多値情報が得られる。 By counting the output in the counter CT, multi-level information of the count value "3" is obtained.

【0045】一方、ワード線WL1とビット線BL2が選択されると、ワード線WL1から入力されたパルス信号Aに対してビット線BL2からは抵抗R2による遅延で出力信号Cが現れる。 On the other hand, when the word line WL1 and the bit line BL2 is selected, the output signal C appears in delay due to the resistor R2 from the bit line BL2 with respect to the pulse signal A input from the word line WL1. この出力信号Cの幅は、図16 The width of this output signal C, 16
から判るように、参照信号RFとして用いられるクロック信号2個分に相当するので、出力信号Cとクロック信号CL2,CL3を図15のAND回路Andで比較して、その出力をカウンタCTでカウントすることで、カウント値“2”の多値情報が得られる。 As can be seen from, it is equal to the clock signal corresponding to two to be used as a reference signal RF, the output signal C and the clock signal CL2, CL3 compared by AND circuit And in FIG. 15, counts the output at the counter CT it is, multivalue information of the count value "2" is obtained. 即ち、抵抗R1 That is, the resistance R1
の場合はその抵抗値が極めて小さい為に出力信号Bは入力信号Aに対して殆ど波形鈍りはないが、抵抗R2の場合は図14に示したように出力信号Cは波形鈍りが生じる。 The output signal B to the resistance value is very small if the is not little waveform distortion to the input signal A, the output signal C, as shown in FIG. 14 in the case of the resistor R2 waveform distortion occurs. このためこの出力信号Cは図5で説明したと同様の方法で波形整形し、出力信号C´を形成する。 Thus the output signal C is waveform-shaped in the same manner as described in FIG. 5, to form the output signal C'. この出力信号C´の期間、すなわち有効データ範囲はクロック2 Period of the output signal C', i.e. valid data range clock 2
つ分に相当するので、出力信号C´とクロック信号を比較してクロック信号CL2,CL3に対するカウント値“2”の多値情報が得られる。 Since equivalent to Tsu content, multi-level information of the count value "2" with respect to the clock signal CL2, CL3 is obtained by comparing the output signal C'and the clock signal.

【0046】ワード線WL1とビット線BL3が選択されると、ワード線WL1から入力されたパルス信号Aに対してビット線BL3からは図14に示したように、抵抗(R2+R2)による遅延で出力信号Dが現れる。 [0046] When the word line WL1 and the bit line BL3 is selected, as from the bit line BL3 the pulse signal A input from the word line WL1 as shown in FIG. 14, the output delay due to the resistance (R2 + R2) signal D appears. この出力信号Dの幅は、図16から判るように、参照信号RFとして用いられるクロック信号1個分に相当するので、出力信号Dとクロック信号CL3を図15のAND The width of this output signal D, as can be seen from FIG. 16, it is equal to the clock signal one minute for use as a reference signal RF, the AND of FIG. 15 the output signal D and the clock signal CL3
回路Andで比較して、その出力をカウンタCTでカウントすることで、カウント値“1”の多値情報が得られる。 Compared with the circuit And, by counting the output in the counter CT, multi-level information of the count value "1" is obtained. 即ち、抵抗R1の場合はその抵抗値が極めて小さい為に出力信号Bは入力信号Aに対して殆ど波形鈍りはないが、抵抗(R2+R2)の場合は図14に示したように出力信号Dは大きな波形鈍りが生じる。 That is, the resistance value in the case of the resistor R1 is not little waveform distortion for the output signal B is input signal A for very small, the output signal D as shown in FIG. 14 in the case of resistors (R2 + R2) is dullness large waveform occurs. このためこの出力信号Dは図5で説明したと同様の方法で波形整形し、出力信号D´を形成する。 Thus the output signal D is waveform-shaped in the same manner as described in FIG. 5, to form the output signal D'. この出力信号D´の期間、すなわち有効データ範囲はクロック1つ分に相当するので、出力信号D´とクロック信号を比較してクロック信号CL3に対するカウント値“1”の多値情報が得られる。 Period of the output signal D', that is, the effective data range corresponds to the clock one minute, multilevel information of the count value "1" is obtained with respect to the clock signal CL3 by comparing the output signal D'and the clock signal.

【0047】このように、メモリセルに含まれる抵抗値の相違で図14に示すように出力信号が遅延するので、 [0047] Thus, since the output signal as shown in FIG. 14 with the difference in the resistance values ​​contained in the memory cell is delayed,
出力信号の有効幅をクロック信号でカウントすれば、 If counting the effective width of the output signal at the clock signal,
“3”,“2”,“1”の多値情報を記録し、再生できる。 "3", "2", "1" valued information recorded can be reproduced.

【0048】 [0048]

【発明の効果】以上詳述したようにこの発明によれば、 According to the present invention as described in detail above,
ワード線とビット線との間に選択的に抵抗を介在させることで、入力信号を選択的に所定時間遅延させて出力し、入力信号に対して所定のタイミングで2値情報或いは多値情報を記録し、読み出すことができ、トランジスタを省略しても良好なメモリセル機能を得ることができ、メモリセルを小形化し、製造を容易にできる。 By interposing the selectively resistance between the word lines and bit lines, and outputs selectively a predetermined time delay the input signal, the binary information or multivalued information at a predetermined timing with respect to the input signal recorded and can be read, be omitted transistor can obtain a good memory cell functions, the memory cell is miniaturized, it can be easily manufactured.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の回路構成図。 [1] a circuit configuration diagram of an embodiment of the present invention.

【図2】図1の実施例の動作回路を含む全体の回路のブロック構成図。 FIG. 2 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIG.

【図3】図2のセル回路部の構成を示すブロック図。 FIG. 3 is a block diagram showing the configuration of the cell circuit of Figure 2.

【図4】この実施例の動作を説明するためにセル回路を簡略に示す図。 Figure 4 illustrates schematically the cell circuit for the operation of this embodiment will be described.

【図5】図4の回路の動作を説明するためのタイミングチャート。 Figure 5 is a timing chart for explaining the operation of the circuit of FIG.

【図6】図2の検出器の構成の一例を詳細に示すブロック図。 FIG. 6 is a block diagram showing in detail an example of the configuration of a detector of FIG.

【図7】図6の回路の動作を説明するためのタイミングチャート。 Figure 7 is a timing chart for explaining the operation of the circuit of FIG.

【図8】図1に示したメモリの読出し動作を説明するためのタイミングチャート。 Figure 8 is a timing chart for explaining the read operation of the memory shown in FIG.

【図9】図1に示したメモリの読出し動作を説明するためのタイミングチャート。 Figure 9 is a timing chart for explaining the read operation of the memory shown in FIG.

【図10】図1に示したメモリの読出し動作を説明するためのタイミングチャート。 Timing chart for explaining the read operation of the memory shown in FIG. 10 FIG.

【図11】図1に示した実施例回路を半導体基板上に形成した一例を示す平面図。 Figure 11 is a plan view showing an example in which the embodiment circuit is formed on a semiconductor substrate shown in FIG.

【図12】図1に示した実施例回路を半導体基板上に形成した一例を示す断面図。 Figure 12 is a cross-sectional view showing an example of an embodiment circuit is formed on a semiconductor substrate shown in FIG.

【図13】この発明の他の実施例のメモリ回路の構成図。 Figure 13 is a configuration diagram of a memory circuit of another embodiment of the present invention.

【図14】図13の実施例の動作を説明するためのタイミングチャート。 [14] Example timing chart for explaining the operation of FIG. 13.

【図15】図13に示した実施例のメモリ読出し回路の一部を示した構成図。 Figure 15 is a configuration diagram showing a part of a memory readout circuit of the embodiment shown in FIG. 13.

【図16】図13の実施例の動作を説明するためのタイミングチャート。 Figure 16 is a timing chart for explaining the operation of the embodiment of FIG. 13.

【図17】従来のマスクROMの回路構成の一例を示す図。 17 illustrates an example of a circuit configuration of a conventional mask ROM.

【符号の説明】 DESCRIPTION OF SYMBOLS

M1−M8,M11−M18…メモリセル、 WL1−WL4…ワード線、 BL1−BL8…ビット線、 R1−R18…遅延抵抗、 D1−D18…ダイオード、 IB…入力バッファ、 XD…デコーダ、 SA…検出器、 OB…出力バッファ、 RF…参照信号、 t0…基準時間、 A1−A3…N+領域、 30…半導体基板、 31…酸化膜、 32…レジスト、 C1−C3…コンタクト孔、 WP1−WP3…Wプラグ、 R21−R26…抵抗、 T1−T3…遅延時間、 O1−O3…出力信号、 Q1−Q8…プログラマブルトランジスタ。 M1-M8, M11-M18 ... memory cells, WL1-WL4 ... word lines, BL1-BL8 ... bit lines, R1-R18 ... delay resistor, D1-D18 ... diodes, IB ... input buffer, XD ... decoder, SA ... Detection vessel, OB ... output buffer, RF ... reference signals, t0 ... reference time, A1-A3 ... N + region, 30 ... semiconductor substrate, 31 ... oxide film, 32 ... resist, C1-C3 ... contact hole, WP1-WP3 ... W plug, R21-R26 ... resistance, T1-T3 ... delay time, O1-O3 ... output signal, Q1-Q8 ... programmable transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 重松 厚二 東京都千代田区丸の内一丁目1番2号 日 本鋼管株式会社内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shigematsu thickness two Marunouchi, Chiyoda-ku, tokyo chome No. 1 No. 2 Date. this steel pipe in the Corporation

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のビット線と、 前記複数のビット線と交差する方向に配置された少なくとも1本のワード線と、 前記複数のビット線とワード線との交点に夫々接続された複数の遅延素子と、 この複数の遅延素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、 前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記複数のビット線にそれぞれ現われる情報を検出する手段と、 を具備し、前記遅延素子と電流制御手段とを組み合わせることにより複数ビットの情報を記憶することを特徴とする情報記憶装置。 [1 claim: a plurality of bit lines, and at least one word line disposed in a direction crossing the plurality of bit lines, each connected to a plurality of the intersections of the plurality of bit lines and word lines detecting a delay element, respectively a current control means for supplying a current only in a predetermined direction in the plurality of delay elements, each appearing information to said plurality of bit lines at a predetermined timing in response to a read signal applied to said word line information storage device comprising means for the, and to store a plurality of bits of information by combining said delay element and the current control means.
  2. 【請求項2】 前記電流制御手段は半導体基板上に形成されたダイオードでなり、前記抵抗素子は前記半導体基板上に形成され前記ダイオードに直列接続された抵抗体を含むことを特徴とする請求項1に記載の情報記憶装置。 Wherein said current control means comprises a diode formed on a semiconductor substrate, according to claim wherein the resistive element which comprises a series connected resistor to the diode formed on the semiconductor substrate information storage device according to 1.
  3. 【請求項3】 前記抵抗体は前記半導体基板上に形成され所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項2に記載の情報記憶装置。 Wherein the resistor information storage device according to claim 2, characterized by comprising a polysilicon layer having a predetermined resistance value is formed on the semiconductor substrate.
  4. 【請求項4】 複数のビット線と、 前記複数のビット線と交差する方向に配置された少なくとも1本のワード線と、 前記複数のビット線のうちの選択されたビット線とワード線との交点に接続された第1の抵抗素子を含む第1のメモリ素子と、 前記複数のビット線のうちの選択された他のビット線とワード線との交点に接続され第1の抵抗素子とは異なる抵抗値を持った第2の抵抗素子を含む第2のメモリ素子と、 この第1、第2のメモリ素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、 前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記ワード線に現われる多値情報を検出する手段と、 を具備し、前記第1、第2の抵抗素子と電流制御手段とを組み合わせることにより情報を記憶することを特徴とする情 4. A plurality of bit lines, and at least one word line disposed in a direction crossing the plurality of bit lines, the selected bit line and word line of the plurality of bit lines a first memory element including a first resistive element connected to the intersection, and the plurality of connected to the intersection between the other bit line and word line selected among the bit line and the first resistive element a second memory element including a second resistive element having a different resistance value, the first, respectively a current control means for supplying a current only in a predetermined direction to the second memory device was applied to the word line comprising means for detecting the multi-value information appearing on the word line at a predetermined timing in response to the read signal, wherein the first, storing the information by combining the second resistive element and a current control means information which is characterized in 報記憶装置。 Broadcast storage device.
  5. 【請求項5】 前記電流制御手段は半導体基板上に形成されたダイオードでなり、前記抵抗素子は前記半導体基板上に形成され前記ダイオードに直列接続された抵抗体を含むことを特徴とする請求項4に記載の情報記憶装置。 Wherein said current control means comprises a diode formed on a semiconductor substrate, according to claim wherein the resistive element which comprises a series connected resistor to the diode formed on the semiconductor substrate information storage device according to 4.
  6. 【請求項6】 前記抵抗体は前記半導体基板上に形成され所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項5に記載の情報記憶装置。 Wherein said resistor information storage device according to claim 5, characterized by comprising a polysilicon layer having a predetermined resistance value is formed on the semiconductor substrate.
  7. 【請求項7】 前記第1の抵抗素子は前記与えられた読み出し信号に応じて流れる電流を前記所定のタイミングに相当する時間だけ遅延させるための抵抗値を有し、前記第2の抵抗素子は前記ダイオードとワード線とを直接に接続するために配線抵抗に相当する極めて小さい抵抗値を有することを特徴とする請求項5に記載の情報記憶装置。 Wherein said first resistive element has a resistance to delay by a time corresponding to current flowing in response to a read signal applied the said predetermined timing, said second resistive element information storage device according to claim 5, characterized in that it has a very small resistance value corresponding to the wiring resistance for connecting the diode and the word line directly.
  8. 【請求項8】 複数のワード線と、 前記複数のワード線の夫々に形成された複数のコンタクト部と、 このコンタクト部内に形成されたダイオードと、 このダイオードに接続されるように前記コンタクト部に選択的に埋め込まれた抵抗材料と、 前記複数のワード線と交差する方向に配置され前記コンタクト部に直接または前記抵抗材料を介して接続された複数のビット線と、 前記ワード線に与えられた読み出し信号に応じて所定のタイミングで前記ビット線に現われる電位変化を検出する手段と、 を具備し、前記ダイオードと抵抗材料とを組み合わせることにより情報を記憶することを特徴とする情報記憶装置。 8. A plurality of word lines, and a plurality of contact portions formed in each of the plurality of word lines, and formed a diode in the contact portion, the contact portion so as to be connected to the diode and embedded in selective resistance material, a plurality of bit lines connected directly or via the resistor material is disposed in a direction crossing the plurality of word lines to the contact section, provided to the word line information storage apparatus characterized by comprising means for detecting a potential change appearing in the bit line at a predetermined timing in response to the read signal, and stores the information by combining said diode and resistor materials.
  9. 【請求項9】 前記ワード線は高濃度の第1不純物を有するポリシリコン層でなり、前記ダイオードはこのポリシリコン層に形成されたコンタクト部の周りに接触するように形成された高濃度の第2不純物領域との間に形成されてなることを特徴とする請求項8に記載の情報記憶装置。 Wherein said word line comprises a polysilicon layer having a high concentration first impurity, the diode first high concentration are formed in contact around the contact section formed in the polysilicon layer information storage device according to claim 8, characterized in that formed between the second impurity region.
  10. 【請求項10】 少なくとも1本のビット線と、 前記ビット線と交差する方向に配置された複数本のワード線と、 前記ビット線と複数のワード線との交点に夫々接続された少なくとも3種類の異なる遅延時間を有する複数の遅延素子と、 この複数の遅延素子にそれぞれ所定方向にのみ電流を流す電流制御手段と、 前記ワード線に与えられた読み出し信号に応じて少なくとも3つの異なるタイミングで前記複数のビット線にそれぞれ現われる情報を検出する手段と、 を具備し、前記遅延素子と電流制御手段とを組み合わせることにより時間軸に沿って所定のタイミングで情報を記憶することを特徴とする情報記憶装置。 10. at least one bit line, and a plurality of word lines arranged in a direction crossing the bit lines, at least three, which are respectively connected to the intersection between the bit lines and a plurality of word lines wherein a plurality of delay elements, respectively a current control means for supplying a current only in a predetermined direction in the plurality of delay elements, at least three different timings in response to a read signal applied to said word lines having different delay times of comprising means for detecting the information appearing in a plurality of bit lines, and information storage, characterized by storing information at a predetermined timing along the time axis by combining the said delay element and the current control means apparatus.
  11. 【請求項11】 前記電流制御手段は半導体基板上に形成されたダイオードでなり、前記抵抗素子は前記半導体基板上に形成され前記ダイオードに直列接続された抵抗体を含むことを特徴とする請求項10に記載の情報記憶装置。 Wherein said current control means comprises a diode formed on a semiconductor substrate, according to claim wherein the resistive element which comprises a series connected resistor to the diode formed on the semiconductor substrate information storage device according to 10.
  12. 【請求項12】 前記抵抗体は前記半導体基板上に形成され所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項11に記載の情報記憶装置。 12. The resistor information storage device according to claim 11, characterized by comprising a polysilicon layer having a predetermined resistance value is formed on the semiconductor substrate.
  13. 【請求項13】 前記遅延素子は夫々クロック信号の整数倍の遅延時間を有し、前記情報検出手段は前記遅延素子により遅延された読みだし信号を前記クロック信号と比較してカウントする手段を含むことを特徴とする請求項10に記載の情報記憶装置。 Wherein said delay element has an integer multiple of the delay time of the respective clock signal, said information detecting means includes means for counting as compared to the clock signal a signal read delayed by the delay element information storage device according to claim 10, characterized in that.
  14. 【請求項14】 前記カウント手段は、前記遅延された読みだし信号が供給される第1の入力端子と前記クロック信号が供給される第2の入力端子とを有するAND回路と、このAND回路の出力をカウントするカウンタとを有することを特徴とする請求項13に記載の情報記憶装置。 14. The counting means includes an AND circuit having a second input terminal to which the clock signal and the first input terminal to which a signal read said delayed is supplied is supplied, the AND circuit information storage device according to claim 13, characterized in that it comprises a counter for counting the output.
  15. 【請求項15】 1本のワード線と複数のビット線との間を異なる値の抵抗で接続してなる情報記憶装置の動作方法において、前記ワード線に供給されたアクセス信号を、ワード線と複数のビット線との間に接続された異なる値の抵抗を介して所定時間だけ遅延させ、この遅延されたアクセス信号を用いて多値情報を読み出すようにしたことを特徴とする情報記憶装置の動作方法。 15. The one word line and a method of operating a plurality of information storage device formed by connecting a resistor of different value between the bit lines, the access signal supplied to said word line, and a word line through a resistor of the connected different values ​​between the plurality of bit lines is delayed by a predetermined time, the information storage device is characterized in that so as to read out the multi-value information by using the delayed access signal method of operation.
  16. 【請求項16】 前記遅延時間がクロック信号の整数倍に設定され、遅延されたアクセス信号と所定の有効データ範囲内に発生するクロック信号とを比較してカウントすることにより前記抵抗の値に応じて時間軸上にシリアルに並んだ多値情報を読み出すようにしたことを特徴とする請求項15記載の情報記憶装置の動作方法。 16. The delay time is set to an integral multiple of the clock signal, depending on the value of the resistor by counting by comparing the clock signal generated in the delayed access signal and a predetermined valid data range operation method according to claim 15 information storage device, wherein it has to read out the multi-value information arranged serially on the time axis Te.
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