JPH08235875A - Multilevel information storage and its operating method - Google Patents

Multilevel information storage and its operating method

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JPH08235875A
JPH08235875A JP33557595A JP33557595A JPH08235875A JP H08235875 A JPH08235875 A JP H08235875A JP 33557595 A JP33557595 A JP 33557595A JP 33557595 A JP33557595 A JP 33557595A JP H08235875 A JPH08235875 A JP H08235875A
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JP
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Patent type
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memory cell
switching
element
delay
multi
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JP33557595A
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Japanese (ja)
Inventor
Tetsuya Hayashi
Nobufumi Inada
Jiyunichi Kitabuki
Koji Shigematsu
順一 北吹
林  哲也
暢文 稲田
厚二 重松
Original Assignee
Nkk Corp
日本鋼管株式会社
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/32Timing circuits

Abstract

PURPOSE: To record multilevel information by using one program element, that is, a switching element.
CONSTITUTION: This invention provides, for example, a multilevel ROM in which plural information are written by utilizing differences of time delays, in short, the mask ROM for the recording of multilevel information having structure performing recordings by taking into consideration a time base. Then, the reproduciong of multilevel information is performed on the time base by changing the delay amount of a signal while changing resistance values connected to gates of memory transistors T2, T3 so as to have resistance values R, R+R.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、情報の記憶装置、特に多値情報記憶装置およびその動作方法に関する。 BACKGROUND OF THE INVENTION The present invention, storage of information, in particular to multi-level information storage device and an operating method thereof.

【0002】 [0002]

【従来の技術】情報の記憶装置として半導体記憶装置、 The semiconductor memory device as a storage device of the Prior Art Information,
例えばマスクROMがある。 For example, there is a mask ROM. このマスクROMは、マスク工程でメモリセルトランジスタに情報を書き込み、 The mask ROM writes information to the memory cell transistor with a mask step,
“1”または“0”の情報を固定してしまうROM、すなわち読みだし専用メモリである。 "1" or "0" results in the information of the fixed ROM, that is, read-only memory. 図9はMOS型のメモリセルトランジスタを用いて構成された従来のマスクROMの一部を示す回路図である。 Figure 9 is a circuit diagram showing a part of a conventional mask ROM constituted by using a MOS type memory cell transistor. 図9において、Q In FIG. 9, Q
1,Q2はMOS型のメモリトランジスタで、このトランジスタQ1,Q2のゲート電極はそれぞれワード線W 1, Q2 is a MOS type memory transistors, respectively the gate electrode word lines W of the transistor Q1, Q2
L1,WL2に接続される。 L1, is connected to WL2. トランジスタQ1,Q2のドレイン電極はビット線BL1を介してVcc電源に接続されたセンスアンプSAの入力端子に接続され、ソース電極は接地される。 The drain electrodes of the transistors Q1, Q2 is connected to the input terminal of the sense amplifier SA connected to the Vcc power source through the bit line BL1, the source electrode is grounded. MOS型トランジスタの性質よりエンハンスメント型であるか、しきい値を変化させるためにイオン注入して、デプレッション型にするかにより、データ“1”、“0”に対応させる。 Or an enhancement type than the nature of the MOS transistor, ions are implanted in order to change the threshold, by either the depletion type, the data "1", to correspond to "0". このように構成すると、トランジスタQ1は“0”に、トランジスタQ2は“1”に保持されることになり、その出力はセンスアンプSAから取り出される。 According to this structure, the transistor Q1 is "0", the transistor Q2 will be held to "1", its output is taken from the sense amplifier SA.

【0003】このようにして形成したメモリセルは“0”または“1”の1つの情報しか書き込めず、メモリセルトランジスタの数はマスクROMの記憶容量分だけ必要である。 [0003] only write one information such memory cell formed by the "0" or "1", the number of the memory cell transistor is only needed storage capacity of the mask ROM. ここで1つのメモリセルに複数の情報、 Wherein the plurality of information in one memory cell,
いわゆる多値情報を書き込むことができれば、マスクR If you can write the multilevel information, the mask R
OMの記憶容量を飛躍的に増大させることができる。 The storage capacity of the OM can be dramatically increased.

【0004】 [0004]

【発明が解決しようとする課題】通常のマスクROMにおいては、1つのMOSトランジスタで“1”または“0”の値しか記憶できない。 In normal mask ROM [0005], only the value of "1" or "0" in one of the MOS transistors can not be stored. すなわち、1つのメモリセル当たり1つの情報しか得られない。 That is, not only to obtain a piece of information per memory cell.

【0005】本発明は、上記のような課題に対して、一つのメモリセルから複数の情報を得ることができる多値情報記憶装置およびその動作方法を提供することを目的とするものである。 [0005] The present invention is intended to be provided to the above-described problems, a multi-value information storage apparatus and its method of operation it is possible to obtain a plurality of information from one memory cell.

【0006】 [0006]

【課題を解決するための手段】この発明の記憶素子は、 Means for Solving the Problems] memory device of the present invention,
少なくとも一つのスイッチング素子と、このスイッチング素子のスイッチング制御端子に選択的に接続され多値情報の内容に応じた遅延時間をもってスイッチング素子のスイッチングを制御するための遅延素子とを具備し、 Comprising at least the one switching element, and a delay element for controlling the switching of the switching elements with a delay time corresponding to the contents of the selectively connected to the multi-value information to the switching control terminal of the switching element,
時間軸上に多値情報を記憶することを特徴とする。 And to store the multi-value information on the time axis.

【0007】この発明の多値情報記憶装置は、少なくとも一つのスイッチング素子と、このスイッチング素子のスイッチング制御端子に選択的に接続され多値情報の内容に応じた遅延時間をもってスイッチング素子のスイッチングを制御するための遅延素子と、前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記スイッチング素子から順次多値情報を読み出す手段とを具備することを特徴とする。 [0007] multi-level information storage device of the present invention, at least the one switching element, controls the switching of the switching elements with a delay time corresponding to the contents of the selectively connected to the multi-value information to the switching control terminal of the switching element a delay element for, characterized by comprising a means for reading a sequential multi-value information from the switching element along the time axis according to the signal read is supplied to the delay element. この発明の半導体記憶装置は、半導体基板上に形成された複数のメモリセルトランジスタと、各々のメモリセルトランジスタのスイッチング制御端子に夫々接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記メモリセルトランジスタから順次多値情報を読み出す手段とを具備することを特徴とする。 The semiconductor memory device of the present invention, a plurality of formed on a semiconductor substrate and a memory cell transistor, each of the memory cell transistor switching control terminals respectively connected with a delay time corresponding to the contents of the multi-level information of the memory cell transistor and wherein a plurality of delay elements for controlling the switching, that and means for sequentially reading out the multi-value information from the memory cell transistors along the time axis according to the signal read is supplied to the delay element to.

【0008】この発明の半導体記憶装置は、半導体基板上に形成された複数のメモリセルトランジスタと、各々のメモリセルトランジスタのスイッチング制御端子に夫々選択的に接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記メモリセルトランジスタから順次多値情報を読み出す手段とを具備することを特徴とする。 [0008] The semiconductor memory device of the present invention, a delay corresponding to the contents of the respective selectively connected to the multi-value information and a plurality of memory cell transistors formed on a semiconductor substrate, the switching control terminal of each memory cell transistor time with a plurality of delay elements for controlling the switching of the memory cell transistor, and means for sequentially reading out the multi-value information from the memory cell transistors along the time axis according to the signal read is supplied to the delay element characterized by comprising.

【0009】この発明の半導体記憶装置は、半導体基板上に形成された複数のメモリセルトランジスタと、各々のメモリセルトランジスタのスイッチング制御端子に夫々選択的に接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、前記遅延素子を介して各々のメモリセルトランジスタのスイッチング制御端子に読みだし信号を供給するための複数のワード線と、前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記メモリセルトランジスタから出力される信号を順次所定のタイミングでシリアルの多値情報として読み出す手段とを具備することを特徴とする。 [0009] The semiconductor memory device of the present invention, a delay corresponding to the contents of the respective selectively connected to the multi-value information and a plurality of memory cell transistors formed on a semiconductor substrate, the switching control terminal of each memory cell transistor time with a plurality of delay elements for controlling the switching of the memory cell transistors, a plurality of word lines for supplying a signal read to the switching control terminal of each of the memory cell transistors through the delay element, the delay characterized by comprising a means for reading the serial multi-value information in a sequential predetermined timing signal output from the memory cell transistors along the time axis according to the signal read is supplied to the element. この発明の多値情報記憶装置の動作方法は、スイッチング素子のスイッチング制御端子に供給される制御信号を読出しクロックの整数倍の時間だけ遅延させるとともに、前記スイッチング素子の出力端子に現れる信号を前記読出しクロックに同期して順次シリアルに取り出すことにより、前記スイッチング素子から時間軸上にシリアルに並んだ多値情報を読み出すようにしたことを特徴とするものである。 Operation method of the multi-level information storage device of the present invention, along with delaying the control signal supplied to the switching control terminal of the switching element by an integer multiple of the time of the read clock, the read signals appearing at the output terminal of the switching element by taking out sequentially serially in synchronism with a clock, and is characterized in that it has to read out the multi-value information arranged serially on the time axis from said switching element.

【0010】本発明の多値情報記憶装置によれば、スイッチング素子のスイッチング制御端子に供給される制御信号を遅延素子により所定の時間だけ遅延させるとともに、前記スイッチング素子の出力端子に現れる信号を所定のタイミングで読みだして順次シリアルに取り出すことにより、前記スイッチング素子から時間軸上にシリアルに並んだ多値情報を読み出すことができる。 According to the multi-level information storage device of the present invention, together with delays by a predetermined time by the delay element control signal supplied to the switching control terminal of the switching element, the signal appearing at the output terminal of the switching element a predetermined by taking out sequentially reads out serially at a timing, it is possible to read the multivalued information arranged serially on the time axis from said switching element.

【0011】 [0011]

【発明の実施の形態】以下、この発明の一実施例について図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained with reference to the accompanying drawings, an embodiment of the present invention.

【0012】図1はこの発明の一実施例のマスクROM [0012] Mask of an embodiment of FIG. 1 is the present invention ROM
のメモリセルの部分を一部取り出して示した回路図である。 The portion of the memory cell is a circuit diagram illustrating removed part. 図1において、T1、T2、T3はプログラム用のメモリセルとしてのトランジスタで、このトランジスタT1、T2、T3、T4はMOS型トランジスタから構成され、それぞれのゲート電極は選択的に所定の値を有する抵抗を介してワード線WL1、WL2、WL3、W In Figure 1, a transistor as a memory cell for T1, T2, T3 program, the transistors T1, T2, T3, T4 is composed of a MOS-type transistor, each of the gate electrodes selectively with a predetermined value word line WL1 through the resistance, WL2, WL3, W
L4に接続される。 It is connected to L4. 図1の例ではトランジスタT1のゲート電極はゼロの抵抗を介して、すなわち直接ワード線WL1に接続され、トランジスタT2のゲート電極は抵抗Rを介してワード線WL2に接続され、トランジスタT3のゲート電極は直列に接続された抵抗R1、R2を介してワード線WL3に接続され、トランジスタT4のゲート電極は直列に接続された第1、第2、第3の抵抗R1,R2,R3を介してワード線WL4に接続される。 The gate electrode of the transistor T1 the example of FIG. 1 via a resistor of zero, that is, directly connected to the word line WL1, a gate electrode of the transistor T2 is connected to the word line WL2 through the resistor R, a gate electrode of the transistor T3 word is connected to a word line WL3 through the resistors R1, R2 connected in series, the gate electrode of the transistor T4 through the first, second, third resistors R1, R2, R3 connected in series It is connected to the line WL4. ここで、抵抗R、R1、R2、R3の抵抗値は等しく設定されている。 Here, the resistance value of the resistor R, R1, R2, R3 are set to be equal. トランジスタT1、T2、T3,T Transistor T1, T2, T3, T
4の一方の電極であるドレイン電極は共通にビット線B Bit line B to a common drain electrode which is one electrode of 4
L1に接続され、他方のソース電極は接地される。 Is connected to L1, the other of the source electrode is grounded. なお、各々の抵抗に並列に接続されているキャパシタCはいずれも抵抗を半導体基板上に形成したときに形成される浮遊容量(漂遊容量あるいは寄生容量とも言う)であって、厳密には抵抗における信号の遅延を考えるときはこの浮遊容量と抵抗による時定数を考慮する必要があるが、ここでは主として抵抗による遅延として扱っている。 Incidentally, a capacitor C connected in parallel to each resistor is a stray capacitance formed when both the formation of the resistor on a semiconductor substrate (also referred to as stray capacitance or parasitic capacitance), in strictly resistance Although when considering the delay of the signal is necessary to consider the time constant by the resistance and the stray capacitance, here it is treated as a delay due primarily resistive.

【0013】トランジスタT1〜T4のドレイン電極は共通にビット線BL1に接続され、このビット線BL1 [0013] The drain electrode of the transistor T1~T4 is connected to the bit line BL1 in common, the bit line BL1
は電流増幅型のセンスアンプSAの入力端子に接続される。 It is connected to an input terminal of the sense amplifier SA of the current amplification type. このセンスアンプSAの電源端子はVcc電源に接続され、出力端子はカウンタ11の入力端子に接続される。 Power supply terminals of the sense amplifier SA is connected to the Vcc power source, an output terminal connected to an input terminal of the counter 11. このカウンタ11には後述するクロック信号が供給される。 Clock signal described later is supplied to the counter 11.

【0014】なお、ここではプログラム用のメモリセルとしてのトランジスタT1、T2、T3、T4のみ示したが、ワード線の本数に応じてプログラム用のメモリセルとしての多数のトランジスタを用い、夫々のゲート電極を選択的に所定の値を有する抵抗を通してワード線へ接続し、ドレイン電極は共通にビット線BL1に接続して、マスクROMが製造される。 [0014] Note that, although shown only transistors T1, T2, T3, T4 as a memory cell for the program uses a large number of transistors as memory cells for program depending on the number of word lines, each gate the electrodes were connected through a selectively resistor having a predetermined value to a word line, a drain electrode connected to the bit line BL1 in common, the mask ROM is manufactured.

【0015】以下図1に示した構成を有する多値情報記憶ROMからの情報読出しの動作を図2を参照して説明する。 [0015] Hereinafter the operation of the information read from the multi-value information storage ROM having the structure shown in FIG. 1 will be described with reference to FIG.

【0016】カウンタ11のクロック信号入力端子には図2(a)に示したクロック信号P1,P2,P3が供給される。 The clock signals P1, P2, P3 to the clock signal input terminal as shown in FIGS. 2 (a) of the counter 11 is supplied. ここで、図2(b)に示したように、3つのクロックP1〜P3に同期したアドレス信号Aが選択されたワード線WL1に供給されると、トランジスタT1 Here, as shown in FIG. 2 (b), when supplied to the word line WL1 synchronized with the address signal A is selected in the three clock P1 to P3, the transistor T1
が導通し、センスアンプSAからカウンタ11には図2 There conduct, the counter 11 from the sense amplifier SA 2
(c)に示す出力Bが供給され、カウンタ11はこの出力BがLOWとなっている期間に供給される3つのクロック信号P1、P2、P3を3つのシリアル“1”信号としてカウントし、カウント値は“3”となる。 Output B shown in (c) is supplied, the counter 11 counts three clock signals P1 supplied in the period in which the output B becomes a LOW, P2, P3 as three serial "1" signal, counted the value is "3". このように、トランジスタT1からは読みだしクロックに応じて3ビットのシリアル出力“111”あるいは多値出力“3”が得られることになる。 Thus, so that the 3-bit serial output "111" or multi-level output "3" is obtained in accordance with the read clock from the transistor T1.

【0017】同様に、選択されたワード線WL2に図2 [0017] Similarly, FIG. 2 to the selected word line WL2
(b)のアドレス信号が与えられると、この信号は抵抗Rで読みだしクロックP1の分だけ遅延されて図2 When the address signal (b) is given, this signal is divided by is delayed readout clock P1 in the resistance R 2
(d)に示したタイミングでトランジスタT2のゲート電極に供給されて導通させる。 (D) at the timing shown in thereby turning it is supplied to the gate electrode of the transistor T2. したがって読みだしクロックP1の時点ではトランジスタT2が非導通であるので、トランジスタT2のドレイン電極はビット線BL1 Hence at the time of readout clocks P1 transistor T2 is non-conducting, the drain electrode of the transistor T2 the bit line BL1
電位のままである。 It remains of potential. 従ってトランジスタT2の出力信号としては図2(e)に示す如く“0”信号がセンスアンプSAからカウンタ11に得られる。 Thus as the output signal of the transistor T2 "0" signal as shown in FIG. 2 (e) is obtained in the counter 11 from the sense amplifier SA. このときはクロック信号P1はカウンタ11に与えられず、カウントしない。 The clock signal P1 at this time is not given to the counter 11, not counting.

【0018】続いて読みだしクロックP2の時点では、 [0018] At the time of subsequently read clock P2 is,
抵抗Rで遅延されたアドレス信号A´がトランジスタT Address signal A'the transistor T that has been delayed by a resistor R
2のゲート電極に供給されるので導通状態となる。 Since supplied to the second gate electrode become conductive. 従ってLOW信号がセンスアンプSAに得られ、カウンタ1 Therefore LOW signal is obtained in the sense amplifier SA, the counter 1
1はクロック信号P2をカウントする。 1 counts the clock signal P2. 続いて読みだしクロックP3の時点ではアドレス信号A´がまだ続いて与えられており、トランジスタT2が導通となっているので、LOW信号がセンスアンプSAに得られ、3番目のクロックP3がカウンタ11によりカウントされる。 Then at the time of out clock P3 read are given still followed by the address signal A', the transistor T2 is rendered conductive, LOW signal is obtained in the sense amplifier SA, 3-th clock P3 are counter 11 It is counted by.
この結果、トランジスタT2からは読みだしクロックP As a result, it reads from the transistor T2 clock P
1〜P3に応じて3ビットのシリアル出力“011”が得られる。 1~P3 of 3-bit serial output "011" is obtained in accordance with the. このとき、カウンタ11のカウント値は“2”であり、多値出力“2”が得られることになる。 At this time, the count value of the counter 11 is "2", so that the multi-level output "2" is obtained.

【0019】また、ワード線WL3に読みだしクロックP1に同期して図2(b)の読みだしアドレス信号Aが与えられ,トランジスタT3が選択されると、この信号は図2(f)のように抵抗R1、R2で二つの読みだしクロックP1,P2の分だけ遅延される。 Further, the read-out address signal A shown in FIG. 2 (b) given in synchronism with the clock P1 read word line WL3, the transistor T3 is selected, this signal is shown in FIG. 2 (f) It is divided by a delay of two of the read-out clock P1, P2 by the resistors R1, R2 to. したがって読みだしクロックP1,P2の時点ではトランジスタT3 Therefore read clock P1, at the time of the P2 transistor T3
が非導通のままであるので、トランジスタT3のドレイン電極はビット線BL1電位のままである。 Since There remains non-conductive, the drain electrode of the transistor T3 remains the bit lines BL1 potential. 従ってトランジスタT3の出力信号としては図2(g)の如く“0 Thus as the output signal of the transistor T3 as shown in FIG. 2 (g) "0
0”信号がセンスアンプSAに得られる。続いて読みだしクロックP3の時点で抵抗R1,R2で遅延されたアドレス信号A''がトランジスタT3のゲート電極に与えられるので、トランジスタT3は導通状態となる。従ってLOW信号がセンスアンプSAに得られ、カウンタ1 0 "signal is obtained in the sense amplifier SA. Since subsequently address delayed by the resistors R1, R2 at the time of the out clock P3 read signal A '' is supplied to the gate electrode of the transistor T3, the transistor T3 is a conductive state becomes. Accordingly LOW signal is obtained in the sense amplifier SA, the counter 1
1は3番目のクロックP3をカウントする。 1 counts a third of the clock P3. この結果、 As a result,
トランジスタT3からは読みだしクロックP1〜P3に応じて3ビットのシリアル出力“001”が得られる。 The serial output of 3 bits in accordance with the out clock P1~P3 read from the transistor T3 "001" is obtained.

【0020】一方、トランジスタT4が選択されてワード線WL4に図2(b)のアドレス信号Aが供給されると、この信号Aは抵抗R1,R2,R3によって3個のクロック信号P1〜P3に相当する期間だけ遅延され、 Meanwhile, when the transistor T4 is selected and the word line WL4 is the address signal A shown in FIG. 2 (b) is supplied, the signal A by the resistor R1, R2, R3 to the three clock signals P1~P3 only the time period during which the corresponding delayed,
したがって図2(h)に示すように、アドレス信号A''' はクロック信号P1〜P3の期間中にはトランジスタT4のゲート電極には与えられず、非導通のままである。 Thus, as shown in FIG. 2 (h), the address signal A '' 'is in the period of the clock signal P1~P3 not be applied to the gate electrode of the transistor T4, remains non-conductive. したがって、カウンタ11のクロックカウント値は零のままであり、トランジスタT4からは読みだしクロックP1〜P3に応じて図2(i)に示したように3 Therefore, the clock count value of the counter 11 remains zero as shown by transistors T4 in response to the out clock P1~P3 read in FIG. 2 (i) 3
ビットのシリアル出力“000”が得られることになる。 So that the serial output of the bit "000" is obtained.

【0021】このように、ワード線を経由したアドレス信号はトランジスタのベースに接続された抵抗のために、基準時間から抵抗の時定数によって定まる時間だけ遅れてトランジスタに伝わり、トランジスタは所定時間だけ遅延してONしたことを伝える出力信号を発する。 [0021] Thus, because the address signal via the word line of the resistor connected to the base of the transistor, transmitted to the transistor with a delay time determined by the time constant of the resistor from the reference time, the transistor is a predetermined time delay and it generates an output signal to tell that you have ON by.
従って、図2(j)に示したように3個のクロック信号P1〜P3に対応する情報の読出し有効期間を設定すれば、所定のタイミングでセンスアンプSAからカウンタにイネーブル信号、即ちアドレス信号とともにクロックを供給することにより、抵抗の値によって決まる内容を持ったシリアル多値情報がメモリセルトランジスタから得られることになる。 Therefore, by setting the three reading valid period information corresponding to the clock signal P1~P3 as shown in FIG. 2 (j), the enable signal to the counter from the sense amplifier SA at a predetermined timing, i.e. with the address signal by supplying the clock, serial multivalued information having the determined contents by the resistance value will be obtained from the memory cell transistor.

【0022】尚、前記したように、図1の実施例において、抵抗R,R1,R2、R3を例えばポリシリコンのシリサイドで形成した場合は、この抵抗を構成する抵抗層自体と他の近接導体との間に浮遊容量cが存在し、実際には抵抗R,R1,R2,R3と浮遊容量cとによるCR時定数によって定まる時間だけ遅れてメモリセルトランジスタに伝わることになる。 [0022] Incidentally, as described above, in the embodiment of FIG. 1, resistors R, R1, R2, the case of forming the R3 for example, silicide polysilicon resistor layer itself and the other adjacent conductors constituting the resistor stray capacitance c is present between the actually resistor R, R1, R2, only R3 and stray capacitance c and time determined by the CR time constant due to the delay will be transmitted to the memory cell transistor.

【0023】図1に示した構成のマスクROMからシリアル多値情報を読み出すための全体の回路構成は例えば図3のブロック図に示すように構成される。 The circuit configuration of the entire for reading the serial multivalue information from the mask ROM of the configuration shown in FIG. 1 is configured as shown in the block diagram of FIG. 3, for example. 図3において、メモリのアクセス信号は入力バッファ21に供給される。 3, the access signal memory are supplied to the input buffer 21. 入力バッファ21の出力信号はデコーダ22に供給されて解読され、所定のワード線、例えばWL2、即ちメモリセルT2が選択される。 The output signal of the input buffer 21 is decoded is supplied to the decoder 22, a predetermined word line, for example WL2, i.e. the memory cell T2 is selected.

【0024】一方、入力バッファ21の出力信号はセンスアンプイネーブル信号発生回路23の入力端子に供給される。 On the other hand, the output signal of the input buffer 21 is supplied to an input terminal of the sense amplifier enable signal generating circuit 23. このセンスアンプイネーブル信号発生回路23 The sense amplifier enable signal generating circuit 23
は前述したように、メモリセルT2に対するアドレス信号Aに同期した読みだしクロック信号P1,P2,P As described above, the clock signal P1 read synchronized to the address signal A to the memory cell T2, P2, P
3,…を発生させるためのものである。 3, is intended for generating a .... 生成されたクロック信号は検出器24に供給される。 The generated clock signal is supplied to the detector 24. この結果、検出器24からは図1に示したトランジスタT2から“01 As a result, "the transistor T2 shown in FIG. 1 from the detector 24 01
1”のシリアル多値情報を読み出すことができる。図4 Can be read serial multivalued information 1 ". FIG. 4
はセンスアンプイネーブル信号発生回路23の一例を示した回路図であり、入力バッファ21からのパルス信号が入力端子31に入力される。 Is a circuit diagram showing an example of a sense amplifier enable signal generating circuit 23, a pulse signal from the input buffer 21 is inputted to the input terminal 31. この入力端子31にはM M is to the input terminal 31
OSトランジスタ32のゲートが接続されるとともに図1のトランジスタT2のゲートに接続されたものとほぼ同一の時定数を有するCR遅延回路36の一端が接続される。 One end of the CR delay circuit 36 ​​having substantially the same time constant as that connected to the gate of the transistor T2 of FIG. 1 along with the gate of the OS transistor 32 is connected is connected. このCR遅延回路36の他端は次の段のトランジスタ33のゲートに接続されるとともに、図1のトランジスタT2のゲートに接続されたものとほぼ同一の時定数を有するCR遅延回路37の一端に接続される。 Together with the other end of the CR delay circuit 36 ​​is connected to the gate of the transistor 33 of the next stage, the end of the CR delay circuit 37 having substantially the same time constant as that connected to the gate of the transistor T2 of FIG. 1 It is connected. CR CR
遅延回路37の他端は次の段のトランジスタ34のゲートに接続される。 The other end of the delay circuit 37 is connected to the gate of the transistor 34 of the next stage. トランジスタ32、33、34のソースは出力端子35からセンスアンプ24の入力端に接続される。 The source of the transistor 32, 33 and 34 is connected from the output terminal 35 to the input terminal of the sense amplifier 24.

【0025】このように構成された回路において、入力端子31にパルス信号が供給されると、トランジスタ3 [0025] In the circuit constructed as above, when the pulse signal is supplied to the input terminal 31, the transistor 3
2からは直ちに出力P1が得られる。 2 immediately output P1 is obtained from. 続いて、所定の時間経過後にトランジスタ33から出力P2が得られる。 Subsequently, the output from the transistor 33 P2 is obtained after a lapse of a predetermined time.
さらに所定時間の経過後にトランジスタ34から出力P Further, the output P from the transistor 34 after a predetermined time
3が得られる。 3 is obtained. これらの出力P1、P2、P3は前述の読みだしクロックとしてセンスアンプ24に供給される。 These outputs P1, P2, P3 are supplied to the sense amplifier 24 as a clock read above.

【0026】図5(a),(b),(c)、(d), FIG. 5 (a), (b), (c), (d),
(e)は図4(e)の読みだしクロックP1,P2,P (E) is read out of FIG. 4 (e) clock P1, P2, P
3に応じてトランジスタT1,T2,T3に夫々与えられる入力アドレス信号と出力信号との関係を示す。 3 shows the relationship between the respective input address signal applied to the output signal to the transistor T1, T2, T3 in accordance with the. ここで、各々のトランジスタT1,T2,T3においてその入力の遅延にともなう波形歪みによって出力信号の発生期間に多少の減少があるが、センスアンプイネーブル信号発生回路23は、図3、図4に示した例では、図1のトランジスタT1,T2,T3に対応するトランジスタ32、33、34が用いられているので、検出器24からは各々のトランジスタT1,T2,T3の出力期間内に十分収まる読みだしクロックP1,P2,P3が夫々与えられることになる。 Here, although there are some reduced generation period of the output signal by a waveform distortion caused in each of the transistors T1, T2, T3 to the delay of the input, the sense amplifier enable signal generating circuit 23, FIG. 3, FIG. 4 in the example, since the transistors 32, 33 and 34 corresponding to the transistors T1, T2, T3 in Fig. 1 are used, each of the transistors T1, T2, well fit to read in the output period T3 from the detector 24 However clock P1, P2, P3 is to be given respectively.

【0027】図5(a)は読みだしクロックP1,P [0027] FIG. 5 (a) read clock P1, P
2,P3に対応するカウンタ11の有効カウント範囲を示す。 2 shows the effective count range of counter 11 corresponding to P3. 図5(b)では、トランジスタT1のゲート電極には抵抗が接続されていないので、検出器24からは“111”の3ビットシリアル信号が得られる。 Figure 5 (b), the gate electrode of the transistor T1 is the resistance is not connected, the 3-bit serial signal "111" from the detector 24 is obtained. 図5 Figure 5
(c)では一つの抵抗Rが接続されているので、検出器24からは“011”の3ビットシリアル信号が得られ、図5(d)では二つの抵抗R+Rが接続されているので、“001”の3ビットシリアル信号が得られる。 Since the resistance R of one in (c) it is connected, the detector 24 obtained 3-bit serial signal "011", since in FIG. 5 (d) are two resistors R + R is connected, " 3-bit serial signal 001 "is obtained.
この2個の抵抗R+Rの代わりにR+Rの抵抗値を持つ1個の抵抗でもよいことは勿論である。 It may be a single resistor having a resistance value of R + R instead of the two resistors R + R as a matter of course.

【0028】以上のように、この実施例ではトランジスタT1,T2,T3に対する入力信号と出力信号とを夫々時間軸上に沿って検出して見ると、読みだしクロックP1,P2,P3で等分割した所定のタイミングで発生するオン信号であり、何番目のタイミングかを認識すれば、互いに大きさの異なる抵抗1つとトランジスタ1つで多値の情報を記録し、読み出すことができる。 [0028] As described above, in this embodiment seen detected along the input and output signals for the transistors T1, T2, T3 on the respective time axis, equally divided in readout clock P1, P2, P3 the is on signal generated at a predetermined timing, when recognizing what th timing, to record multi-value information is one different resistance one transistor sizes to each other, it can be read.

【0029】図1の実施例ではプログラマブルトランジスタのゲートに抵抗を選択的に接続して所望の遅延量を得るようにしたが、信号の遅延を抵抗の代わりに静電容量で得るようにしてもよい。 [0029] Although to obtain a desired delay amount by selectively connecting the resistor to the gate of the programmable transistor in the embodiment of FIG. 1, also be obtained in the electrostatic capacitance signal delay in place of the resistor good.

【0030】また、図1の実施例の説明ではセンスアンプSAとして電流検出型のものを用いるようにしたが、 Further, although as used as a current detection type as the sense amplifier SA in the description of the embodiment of FIG. 1,
ワード線WL1〜WL4のそれぞれについてアドレス指定ができるので、各々のトランジスタT1〜T4のドレインにおける電圧を検出するためにセンスアンプSAとして電圧検出型のものを用いることもできる。 Since it is addressed for each of the word lines WL1 to WL4, it is also possible to use a voltage detection type as the sense amplifier SA for detecting a voltage at the drain of each transistor T1-T4.

【0031】以下、本発明の他の実施例を図6を参照して説明する。 [0031] Hereinafter, a description will be given of another embodiment of the present invention with reference to FIG.

【0032】図6において、図1の実施例と対応する部分は同一の参照符号を付して詳細説明は省略する。 [0032] In FIG. 6, parts corresponding to the embodiment of FIG. 1 will not be described in detail with the same reference numerals. 図6 Figure 6
の実施例においてトランジスタT1は図1の実施例と同様にそのゲートには抵抗も容量素子も接続されていない。 Transistor T1 is also not connected capacitive element resistor to the gate as in the embodiment of FIG 1 in the embodiment. トランジスタT2のゲートは抵抗Rおよび容量素子Cよりなる遅延回路Dを介してワード線WL2に接続される。 The gate of the transistor T2 is connected to the word line WL2 through the delay circuit D consisting of the resistor R and the capacitor C. トランジスタT3のゲートは抵抗R1および容量素子C1よりなる遅延回路D1および,抵抗R2および容量素子C2よりなる遅延回路D2を直列に介してワード線WL2に接続される。 Delay circuit D1 and the gate consists of resistors R1 and a capacitor C1 of the transistor T3, is connected a delay circuit D2 consisting resistor R2 and the capacitor C2 to the word line WL2 through the series. トランジスタT1,T2,T Transistor T1, T2, T
3のドレイン電極は共通にビット線からセンスアンプS 3 of the drain electrode is the sense amplifier from the bit line to the common S
Aの入力端子に接続される。 It is connected to an input terminal of the A.

【0033】図6の実施例における夫々のトランジスタT1,T2,T3のゲート電極に対する入力と出力の関係は図1の実施例と同様に図5に示すようになる。 The relationship between the input and the output to the gate electrode of the transistor T1, T2, T3 of each in the embodiment of FIG. 6 is as shown in FIG. 5 as in the embodiment of FIG 1. 図2 Figure 2
で説明したと同様に時間軸上に並んだ例えば3ビットの多値の情報を記録し、読み出すことができる。 In the and recording the aligned eg 3 bits of multivalued information likewise time axis described, can be read.

【0034】ここで、図1の実施例の各々のトランジスタT1、T2、T3のゲート部分の構成の一例を図7を用いて説明する。 [0034] Here it will be described with reference to FIG. 7 an example of a configuration of each transistor T1, T2, T3 gate portion of the embodiment of FIG. 図7(a)はトランジスタT1のゲート部分を示す平面図で、半導体基板に形成されたトランジスタT1のソース、ドレイン領域にまたがってゲート絶縁膜を介して形成されたゲート電極63と図示しないワード線との間には長い帯状のシリサイド層64が形成される。 7 (a) is a plan view showing a gate portion of the transistor T1, the word line (not shown) source of the transistor T1 which is formed on a semiconductor substrate, a gate electrode 63 formed via a gate insulating film over the drain region long strip of the silicide layer 64 is formed between the. このシリサイド層64は、例えばシリサイド層64に対応する形状の細長いポリシリコン層65を作り、これをたとえばタングステンなどの金属を用いてシリサイドとして形成することができる。 The silicide layer 64 is, for example, making an elongated polysilicon layer 65 of shape corresponding to the silicide layer 64 can be formed as a silicide of a metal, such as this example tungsten. この場合、シリサイド化層64の部分は長く形成することによって全体の抵抗値を極めて小さくすることができ、その等価回路を実質的に図1のトランジスタT1とワード線WL1との間のように直結することと等しくできる。 In this case, portions of the silicide layer 64 can be extremely small overall resistance by forming a long, direct as between transistors T1 and the word line WL1 of substantially 1 an equivalent circuit It may equal be.

【0035】図7(b)は図1のトランジスタT2のゲート部分を示す平面図であり、図7(a)の例よりシリサイド層64Aの長さを短くしてあるため、抵抗値Rが得られる。 [0035] FIG. 7 (b) is a plan view showing a gate portion of the transistor T2 of FIG. 1, since you have shortened the length of the silicide layer 64A than in the example of FIG. 7 (a), the resistance value R is obtained It is. なお、前述したように、シリサイド層64A As described above, the silicide layer 64A
を含むポリシリコン層65には半導体基板との間に浮遊容量cが生じている。 Stray capacitance c is formed between the semiconductor substrate in the polysilicon layer 65 including.

【0036】図7(c)は図1のトランジスタT3のゲート部分を示す平面図であり、図7(a)、(b)の例で用いたシリサイド層64を用いないでポリシリコン層65のみ用いて構成してあるため、高い抵抗値R+Rが得られる。 [0036] FIG. 7 (c) is a plan view showing a gate portion of the transistor T3 in FIG. 1, FIG. 7 (a), the only polysilicon layer 65 without a silicide layer 64 used in the example of (b) since that is configured using the resulting high resistance R + R. 勿論、図7(c)の場合、図7(b)の場合の抵抗値Rの2倍の抵抗値を得るために若干のシリサイド層64を用いてもよい。 Of course, in the case of FIG. 7 (c), the may be used some of the silicide layer 64 in order to obtain twice the resistance value of the resistance value R of the case in Figure 7 (b). なお、前述したように、ポリシリコン層65と半導体基板との間には浮遊容量cが生じている。 As described above, the stray capacitance c is generated between the semiconductor substrate and the polysilicon layer 65.

【0037】また、図6の実施例では、遅延回路D,D Further, in the embodiment of FIG. 6, the delay circuit D, D
1,D2はいずれも主たる遅延素子は容量素子であり、 1, D2 primary delay element are both is the capacitance element,
抵抗R,R1,R2はいずれも容量素子C,C1,C2 Resistor R, R1, R2 are both capacitive element C, C1, C2
を形成する対向電極を基板上に形成する際に付随的に電極の抵抗成分として形成されるものである。 A counter electrode that forms a are those formed as a resistance component of concomitantly electrode when forming on a substrate.

【0038】ここで、図8を参照して図6の実施例のトランジスタT1,T2,T3のゲート部分の構成の一例を説明する。 [0038] Here, one example of the configuration of the transistors T1, T2, T3 gate portion of the embodiment of FIG. 6 with reference to FIG.

【0039】図8(a)は図6のトランジスタT1の部分断面構造図であり、トランジスタT1のゲートG1とワード線WL1として形成されたメタル配線とは直接に接続されている。 [0039] 8 (a) is a partial sectional view of a transistor T1 of FIG. 6, is directly connected to the metal wire formed as the gate G1 and the word line WL1 of the transistor T1.

【0040】一方、トランジスタT2のゲートに接続されワード線WL2として形成されたメタル配線の下の層間膜I1中にトレンチH1を形成する。 On the other hand, to form a trench H1 is the interlayer film I1 below the metal wire formed as a word line WL2 is connected to the gate of the transistor T2. トレンチH1の穴径はマスク径で調整し、その中にワード線WL2に接触した状態で高誘電材料B1を埋める。 Diameter of the trench H1 is adjusted by a mask size, fill high dielectric material B1 in contact with the word line WL2 therein. このようにすれば、図6のトランジスタT2のゲートに接続された遅延回路Dを構成する容量素子Cの値を調整できる。 Thus, it is possible to adjust the value of the capacitance element C constituting the delay circuit D which is connected to the gate of the transistor T2 of FIG.

【0041】また、トランジスタT3のゲートに接続されワード線WL3として形成されたメタル配線の下の層間膜I2中にもより大きいトレンチH2を形成する。 [0041] Also, to form a larger trenches H2 in the interlayer film I2 under the metal wire formed as a word line WL3 is connected to the gate of the transistor T3. トレンチH2の穴径はマスク径で調整し、その中にワード線WL3に接触した状態で高誘電材料B2を埋める。 Diameter of the trench H2 is adjusted by a mask size, fill high dielectric material B2 in contact with the word line WL3 therein. このようにすれば、図6のトランジスタT3のゲートに接続された遅延回路D1、D2を構成する容量素子C1, In this way, the capacitor C1 constituting the delay circuit D1, D2 connected to the gate of the transistor T3 in FIG. 6,
C2の値を調整できる。 The value of C2 can be adjusted. 図8(c)では容量素子C1, Figure 8 (c) in the capacitive element C1,
C2をまとめて大きいトレンチH2内に形成した例をしめしているが、勿論、二つのトレンチを形成して夫々の中に別々に容量素子C1,C2を形成するようにしてもよい。 Shows an example of forming in the larger trench H2 collectively C2 but, of course, it may be formed of two to form a trench each separate capacitive element C1 in, C2.

【0042】以上説明したように上記実施例によれば、 [0042] According to the embodiment, as described above,
信号の遅延を抵抗の代わりに静電容量で得るようにして図1の実施例と同様に多値の情報を記録し、読み出すことができる。 And the delay of the signal to obtain an electrostatic capacitance instead of resistance multivalued information recorded in the same manner as in Example 1, can be read.

【0043】また、以上説明した実施例はいずれも3ビットの多値情報を1つのトランジスタに記録する場合であるが、トランジスタのゲートに接続される遅延回路の遅延量を読みだしクロックの3個分、4個分とすれば4 [0043] In the above described embodiment but is the case of recording both the 3-bit multi-value information in a single transistor, three clock read delay amount of the delay circuit connected to the gate of the transistor minute, 4 if four minutes
ビット、5ビットなど更に多ビットの多値情報を1つのトランジスタに記録し、読み出すことができる。 Bits, to record further multivalued multi-bit information, such as 5 bits per one transistor, can be read.

【0044】なお、本発明は同様に、各種のROM回路に利用できることは明らかである。 [0044] The present invention likewise will be obvious that the same may be used for various ROM circuit. また、プログラマブルトランジスタの代わりに種々のスイッチング素子を用いることもできることは勿論である。 Further, it is needless to say that it is also possible to use various switching devices in place of the programmable transistor.

【0045】 [0045]

【発明の効果】以上詳述したようにこの発明によれば、 According to the present invention as described in detail above,
スイッチング素子、例えばプログラマブルトランジスタのゲートに与える信号回路に抵抗または静電容量を含む遅延回路を介在させることで、トランジスタがONするタイミングの遅れに着目して、多値情報を1つのトランジスタに記録し、またこれを読み出すことができる多値情報記憶装置およびその動作方法を提供することができる。 Switching elements, by interposing a delay circuit including a resistor or capacitance, for example, in the signal circuit to be supplied to the gate of the programmable transistor, focusing on delay of the timing at which the transistor is turns ON, the recording multi-value information to one transistor , also it is possible to provide a multi-level information storage apparatus and its method of operation it can be read it.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の回路構成図である。 1 is a circuit diagram of an embodiment of the present invention.

【図2】図1の実施例の動作を説明するためのタイミングチャートである。 2 is a timing chart for explaining the operation of the embodiment of FIG.

【図3】図1の実施例の動作回路を含む全体の回路のブロック構成図である。 3 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIG.

【図4】図3に示したセンスアンプイネーブル信号発生回路の一例を示す回路図である。 4 is a circuit diagram showing one example of a sense amplifier enable signal generating circuit shown in FIG.

【図5】図1に示した実施例の入出力信号波形図である。 5 is a output signal waveform diagram of the embodiment shown in FIG.

【図6】この発明の他の実施例の回路構成図である。 6 is a circuit diagram of another embodiment of the present invention.

【図7】図1の実施例の要部の構成を示す平面図である。 7 is a plan view showing a major portion of the embodiment of FIG.

【図8】図6に示す実施例の要部の断面構造図である。 8 is a sectional view of an essential portion of the embodiment shown in FIG.

【図9】従来のマスクROMの一部を示す回路構成図である。 9 is a circuit diagram showing part of a conventional mask ROM.

【符号の説明】 DESCRIPTION OF SYMBOLS

T1,T2,T3,T4…プログラマブルトランジスタ、 WL1,WL2,WL3、WL4…ワード線、 BL1…ビット線、 R,R1,R2,R3…遅延抵抗、 c…浮遊容量、 SA…センスアンプ、 11…カウンタ、 21…入力バッファ、 22…デコーダ、 23…センスアンプイネーブル信号発生回路、 24…検出器、 36、37…CR時定数発生回路、 P1,P2,P3…読みだしクロック、 D,D1,D2…遅延回路、 61…ソース、 62…ドレイン、 63…ゲートポリ、 64、64A…シリサイド層、 65…ポリシリコン層、 G1,G2,G3…ゲート電極、 H1,H2…トレンチ、 B1,B2…高誘電材料、 Q1,Q2…プログラマブルトランジスタ。 T1, T2, T3, T4 ... programmable transistors, WL1, WL2, WL3, WL4 ... word lines, BL1 ... bit lines, R, R1, R2, R3 ... delay resistance, c ... stray capacitance, SA ... sense amplifier, 11 ... counter, 21 ... input buffer, 22 ... decoder, 23 ... sense amplifier enable signal generating circuit, 24 ... detector, 36, 37 ... CR time constant generation circuit, P1, P2, P3 ... readout clock, D, D1, D2 ... delay circuit, 61 ... source, 62 ... drain, 63 ... gate poly, 64, 64a ... silicide layer, 65 ... polysilicon layer, G1, G2, G3 ... gate electrode, H1, H2 ... trench, B1, B2 ... high dielectric material, Q1, Q2 ... programmable transistor.

フロントページの続き (72)発明者 重松 厚二 東京都千代田区丸の内一丁目1番2号 日 本鋼管株式会社内 Of the front page Continued (72) inventor Shigematsu thickness two Marunouchi, Chiyoda-ku, Tokyo chome No. 1 No. 2 Date. This steel pipe in the Corporation

Claims (18)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 少なくとも一つのスイッチング素子と、 このスイッチング素子のスイッチング制御端子に選択的に接続され多値情報の内容に応じた遅延時間をもってスイッチング素子のスイッチングを制御するための遅延素子と、 を具備し、時間軸上に多値情報を記憶することを特徴とする記憶素子。 And 1. A least one switching element, a delay element for controlling the switching of the switching elements with a delay time corresponding to the contents of the selectively connected to the multi-value information to the switching control terminal of the switching element, the memory element comprises, and to store multivalued information on the time axis.
  2. 【請求項2】 前記スイッチング素子は半導体基板上に形成されたメモリセルトランジスタでなり、前記遅延素子は前記半導体基板上に形成されこのメモリセルトランジスタのゲートに接続された抵抗体を含むことを特徴とする請求項1に記載の記憶素子。 Wherein said switching element comprises the memory cell transistor formed on a semiconductor substrate, characterized in that said delay element comprises a resistor connected body to the gate of the memory cell transistor formed on the semiconductor substrate the memory element according to claim 1,.
  3. 【請求項3】 前記抵抗体は前記半導体基板上に形成され所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項2に記載の記憶素子。 3. A memory element according to claim 2 wherein the resistors characterized by comprising a polysilicon layer having a predetermined resistance value is formed on the semiconductor substrate.
  4. 【請求項4】 前記スイッチング素子は半導体基板上に形成されたメモリセルトランジスタでなり、前記時間遅延素子は前記半導体基板上に形成された容量素子を含むことを特徴とする請求項1に記載の記憶素子。 Wherein said switching element comprises the memory cell transistor formed on a semiconductor substrate, wherein the time delay element according to claim 1, characterized in that it comprises a capacitive element formed on said semiconductor substrate memory element.
  5. 【請求項5】 少なくとも一つのスイッチング素子と、 このスイッチング素子のスイッチング制御端子に選択的に接続され多値情報の内容に応じた遅延時間をもってスイッチング素子のスイッチングを制御するための遅延素子と、 前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記スイッチング素子から順次多値情報を読み出す手段と、 を具備することを特徴とする多値情報記憶装置。 5. A least one switching element, a delay element for controlling the switching of the switching elements with a delay time corresponding to the contents of the selectively connected to the multi-value information to the switching control terminal of the switching element, wherein multilevel information storage apparatus characterized by and means for sequentially reading out the multi-value information from the switching element along the time axis in accordance with the supplied readout signal to the delay element.
  6. 【請求項6】 前記スイッチング素子は半導体基板上に形成されたメモリセルトランジスタでなり、前記遅延素子は前記半導体基板上に形成されこのメモリセルトランジスタのゲートに接続された抵抗体を含むことを特徴とする請求項5に記載の多値情報記憶装置。 Wherein said switching element comprises the memory cell transistor formed on a semiconductor substrate, characterized in that said delay element comprises a resistor connected body to the gate of the memory cell transistor formed on the semiconductor substrate multilevel information storage device according to claim 5,.
  7. 【請求項7】 前記抵抗体は前記半導体基板上に形成され所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項6に記載の多値情報記憶装置。 7. A multi-level information storage device according to claim 6 wherein the resistor, characterized by comprising a polysilicon layer having a predetermined resistance value is formed on the semiconductor substrate.
  8. 【請求項8】 前記スイッチング素子は半導体基板上に形成されたメモリセルトランジスタでなり、前記遅延素子は前記半導体基板上に形成された容量素子を含むことを特徴とする請求項5に記載の多値情報記憶装置。 Wherein said switching element comprises the memory cell transistor formed on a semiconductor substrate, wherein the delay element is a multi according to claim 5, characterized in that it comprises a capacitive element formed on said semiconductor substrate value information storage device.
  9. 【請求項9】 半導体基板上に形成された複数のメモリセルトランジスタと、 各々のメモリセルトランジスタのスイッチング制御端子に夫々接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、 前記遅延素子に供給された読出し信号に応じて時間軸に沿って前記メモリセルトランジスタから順次多値情報を読み出す手段と、 を具備することを特徴とする半導体記憶装置。 Control a plurality of memory cell transistors 9. formed on a semiconductor substrate, the switching of the switching control terminals respectively connected to the memory cell transistor with a delay time corresponding to the contents of the multi-value information of each memory cell transistor the semiconductor memory characterized by comprising: a plurality of delay elements for, and means for sequentially reading out the multi-value information from the memory cell transistors along the time axis in response to a read signal supplied to the delay element apparatus.
  10. 【請求項10】 前記遅延素子は前記半導体基板上に形成され、前記多値情報の読みだし時間に対応する値を有する抵抗体を含むことを特徴とする請求項9に記載の半導体記憶装置。 Wherein said delay element is formed on the semiconductor substrate, a semiconductor memory device according to claim 9, characterized in that it comprises a resistor having a value corresponding to the out time reading of the multi-value information.
  11. 【請求項11】 前記抵抗体は前記半導体基板上に形成された所定の抵抗値を有するポリシリコン層でなることを特徴とする請求項10に記載の半導体記憶装置。 11. The semiconductor memory device according to claim 10 wherein the resistor is characterized by comprising a polysilicon layer having a predetermined resistance value formed on the semiconductor substrate.
  12. 【請求項12】 前記遅延素子は前記半導体基板上に形成され前記多値情報の読出し時間に対応する値を有する容量素子を含むことを特徴とする請求項9に記載の半導体記憶装置。 12. The method of claim 11, wherein the delay element is a semiconductor memory device according to claim 9, characterized in that it comprises a capacitor having a value corresponding to the read time of the formed on the semiconductor substrate the multivalued information.
  13. 【請求項13】 半導体基板上に形成された複数のメモリセルトランジスタと、 各々のメモリセルトランジスタのスイッチング制御端子に夫々選択的に接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、 前記遅延素子に供給された読みだし信号に応じて時間軸に沿って前記メモリセルトランジスタから順次多値情報を読み出す手段と、 を具備することを特徴とする半導体記憶装置。 A plurality of memory cell transistors 13. formed on a semiconductor substrate, with a delay time corresponding to the contents of the respective selectively connected to the multi-value information to the switching control terminal of each of the memory cell transistor of the memory cell transistor wherein a plurality of delay elements for controlling the switching, that and means for sequentially reading out the multi-value information from the memory cell transistors along the time axis according to the signal read the supplied to delay element the semiconductor memory device according to.
  14. 【請求項14】 半導体基板上に形成された複数のメモリセルトランジスタと、 各々のメモリセルトランジスタのスイッチング制御端子に夫々選択的に接続され多値情報の内容に応じた遅延時間をもってメモリセルトランジスタのスイッチングを制御するための複数の遅延素子と、 前記遅延素子を介して各々のメモリセルトランジスタのスイッチング制御端子に読みだし信号を供給するための複数のワード線と、 前記遅延素子に供給された読出し信号に応じて時間軸に沿って前記メモリセルトランジスタから出力される信号を順次所定のタイミングでシリアルの多値情報として読み出す手段と、 を具備することを特徴とする半導体記憶装置。 A plurality of memory cell transistors 14. formed on a semiconductor substrate, with a delay time corresponding to the contents of the respective selectively connected to the multi-value information to the switching control terminal of each of the memory cell transistor of the memory cell transistor a plurality of delay elements for controlling the switching, a plurality of word lines for supplying a signal read to the switching control terminal of each of the memory cell transistors through the delay element, it read supplied to the delay element the semiconductor memory device characterized by comprising means for reading as the serial multilevel information signal output from the memory cell transistors sequentially at a predetermined timing along the time axis in accordance with the signal.
  15. 【請求項15】 前記読出し手段は、前記トランジスタから出力される信号の時間幅とその出力タイミングとに応じて読出しクロック信号をカウントするカウンタを有することを特徴とする請求項14に記載の半導体記憶装置。 15. The reading means, the semiconductor memory according to claim 14, characterized in that it comprises a counter for counting the read clock signal in accordance with the time width of the signal outputted from the transistor and its output timing apparatus.
  16. 【請求項16】 前記読出し手段は、前記メモリセルトランジスタの一端に接続されたビット線に前記出力信号に対応して現れる電流変化を増幅して前記カウンタに供給するセンスアンプを含むことを特徴とする請求項15 16. The reading means includes a wherein said amplifying the current change that appears in response to an output signal to the bit line connected to one end of the memory cell transistor including a sense amplifier to be supplied to the counter claim to 15
    に記載の半導体記憶装置。 The semiconductor memory device according to.
  17. 【請求項17】 前記遅延素子は前記半導体基板上に形成され、前記多値情報の読みだし時間に対応する時間だけ前記読出し信号を遅延させるための抵抗値に対応する長さを夫々有する抵抗体を含むことを特徴とする請求項14に記載の半導体記憶装置。 17. The delay element formed on the semiconductor substrate, the multi-value information resistor having each a length only corresponding to the resistance value for delaying the read signal time corresponding to the out time readings the semiconductor memory device according to claim 14, which comprises a.
  18. 【請求項18】 スイッチング素子のスイッチング制御端子に供給される制御信号を読みだしクロックの整数倍の時間だけ遅延させるとともに、前記スイッチング素子の出力端子に現れる信号を前記読出しクロックに同期して順次シリアルに取り出すことにより、前記スイッチング素子から時間軸上にシリアルに並んだ多値情報を読み出すようにした多値情報記憶装置の動作方法。 18. with delaying by an integer multiple of the time of the clock read control signal supplied to the switching control terminal of the switching element, sequentially serially in synchronism with signals appearing at the output terminal of the switching element to the read clock operation method of the multi-level information storage device that was thus to read out the multi-value information arranged serially on the time axis from said switching element to retrieve the.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008936A (en) * 2010-10-29 2013-01-10 Semiconductor Energy Lab Co Ltd Semiconductor memory device
WO2016082760A1 (en) * 2014-11-28 2016-06-02 珠海艾派克微电子有限公司 Resistor switching circuit, storage circuit, and consumable chip
US10038099B2 (en) 2010-10-29 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008936A (en) * 2010-10-29 2013-01-10 Semiconductor Energy Lab Co Ltd Semiconductor memory device
US9147684B2 (en) 2010-10-29 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9680029B2 (en) 2010-10-29 2017-06-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US10038099B2 (en) 2010-10-29 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2016082760A1 (en) * 2014-11-28 2016-06-02 珠海艾派克微电子有限公司 Resistor switching circuit, storage circuit, and consumable chip
US9633701B2 (en) 2014-11-28 2017-04-25 Apex Microelectronics Co., Ltd. Resistor switching circuit, storage circuit, and consumable chip

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