JPH0821692B2 - Highly integrated semiconductor memory device - Google Patents
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- JPH0821692B2 JPH0821692B2 JP3057199A JP5719991A JPH0821692B2 JP H0821692 B2 JPH0821692 B2 JP H0821692B2 JP 3057199 A JP3057199 A JP 3057199A JP 5719991 A JP5719991 A JP 5719991A JP H0821692 B2 JPH0821692 B2 JP H0821692B2
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Classifications
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高集積半導体メモリ装
置に係り、特に、集積密度が１６Ｍビット以上のＤＲＡ
Ｍ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a highly integrated semiconductor memory device, and more particularly to a DRA having an integration density of 16 Mbits or more.
M device.
【０００２】[0002]
【従来の技術】近年、半導体メモリ装置の高密度化が急
速に進むにつれ、特にＤＲＡＭにおいては６４Ｍビット
及び２５６Ｍビット級の研究が活発に行われている。こ
のようなＤＲＡＭの急速な高集積化は、チップサイズの
半分以上を占めるメモリセルの高密度化技術の発展に負
うところが大きい。そして、この高密度化を具現するた
めに、メモリセルの縮小のみならず、メモリセル領域で
無視できない面積を占める素子分離領域の縮小が図られ
ている。また、高集積化によるメモリセル面積の縮小に
伴い、メモリセルにおいてできる限り大きいキャパシタ
ンスを確保するために種々の立体構造ＤＲＡＭセルが提
案されている。2. Description of the Related Art In recent years, as the density of semiconductor memory devices has rapidly increased, research on 64 Mbits and 256 Mbits, especially in DRAMs, has been actively conducted. Such rapid integration of DRAM largely depends on the development of the technology for increasing the density of memory cells, which occupy more than half of the chip size. In order to realize this high density, not only the reduction of the memory cell but also the reduction of the element isolation region occupying the non-negligible area in the memory cell region is attempted. Further, as the memory cell area has been reduced due to high integration, various three-dimensional structure DRAM cells have been proposed in order to secure a capacitance as large as possible in the memory cell.
【０００３】現在、ＤＲＡＭでは、素子分離領域に LOC
OS法によるフィールド酸化膜を形成して素子分離を行っ
ている。このフィールド酸化膜は、半導体基板の主表面
に約３００〜５００nm程度の厚さで水平に形成される。
一般に素子分離領域の縮小は、素子間の分離距離が短く
なるため分離特性を低下させる。従って、狭い領域で素
子間の分離距離を長くするためには、フィールド酸化膜
を厚く形成してフィールド酸化膜の下面湾曲部を大きく
することによって、実質的な有効分離距離を長くするこ
とができるが、フィールド酸化膜の厚さが厚くなると、
フィールド酸化膜のエッジ付近のバーズビーク（bird’
s beak）現象により素子分離領域が活性領域側に拡張さ
れる問題点があるほか、エッジ付近の半導体基板が応力
を受けて損傷するといった問題点が指摘されている。ま
た、厚いフィールド酸化膜はステップカバレジ（step c
overage)を悪化させる。Currently, in DRAM, LOC is formed in the element isolation region.
A field oxide film is formed by the OS method for element isolation. This field oxide film is horizontally formed on the main surface of the semiconductor substrate with a thickness of about 300 to 500 nm.
Generally, the reduction of the element isolation region reduces the isolation characteristic because the isolation distance between the elements is shortened. Therefore, in order to increase the isolation distance between elements in a narrow region, the effective isolation distance can be increased by forming the field oxide film thicker and increasing the curved portion of the lower surface of the field oxide film. However, if the thickness of the field oxide film increases,
Bird's beak near the edge of the field oxide (bird '
It has been pointed out that the element isolation region is expanded to the active region side due to the s beak) phenomenon and that the semiconductor substrate near the edge is stressed and damaged. In addition, the thick field oxide film has a step coverage (step c
overage).
【０００４】一方、立体構造ＤＲＡＭセルでは、スタッ
ク型またはトレンチ型のキャパシタが提案され、４Ｍビ
ット及び１６ＭビットのＤＲＡＭに採用されている。例
えば日本国特開昭６２−１９３１６８号公報には、スタ
ック型及びトレンチ型キャパシタの長所・短所をそれぞ
れ指摘しながら、スタック型及びトレンチ型キャパシタ
の短所を防止し、１６ＭビットのＤＲＡＭで要求される
セルキャパシタンスを確保できるＤＲＡＭ装置が開示さ
れている。On the other hand, for a three-dimensional structure DRAM cell, a stack type or a trench type capacitor has been proposed and adopted for 4 Mbit and 16 Mbit DRAMs. For example, Japanese Unexamined Patent Publication (Kokai) No. 62-193168 points out the advantages and disadvantages of a stack type capacitor and a trench type capacitor while preventing the disadvantages of the stack type and trench type capacitors, and is required for a 16 Mbit DRAM. A DRAM device capable of ensuring cell capacitance is disclosed.
【０００５】上記の特許では、通常のスタック型キャパ
シタのストレージ電極が素子分離領域に形成されたトレ
ンチ内に延長され、かつストレージ電極の上部、下部及
び側面部のすべてがセルキャパシタより提供されるよう
に上・下プレート電極を形成することによって十分なキ
ャパシタンスを確保している。従って、従来のトレンチ
型キャパシタが抱えている短所のないスタック型キャパ
シタの構造を取りながらも、高集積化によるスタック型
キャパシタの短所であるセルキャパシタンスの不足を解
決することができる。In the above patent, the storage electrode of the conventional stack type capacitor is extended into the trench formed in the isolation region, and the upper, lower and side surfaces of the storage electrode are all provided by the cell capacitor. Sufficient capacitance is secured by forming upper and lower plate electrodes. Therefore, it is possible to solve the shortage of the cell capacitance, which is a disadvantage of the stack type capacitor due to high integration, while taking the structure of the stack type capacitor which does not have the disadvantages of the conventional trench type capacitor.
【０００６】[0006]
【発明が解決しようとする課題】しかし、上記の特許に
あっては、トレンチ周辺部の素子分離領域で前後に隣接
するセルのゲート電極を連結するためのワードラインが
厚いフィールド酸化膜上に形成されるので、ワードライ
ンが配置される領域ほど素子分離領域をさらに確保しな
ければならない。実際、微細なセルを多数配列形成する
場合、素子分離領域の面積は無視できない面積を占める
ようになり、これはＤＲＡＭの高集積化、大容量化を阻
害する要因になっていた。However, in the above patent, the word line for connecting the gate electrodes of the cells adjacent to each other in the element isolation region around the trench is formed on the thick field oxide film. Therefore, it is necessary to further secure the element isolation region in the region where the word line is arranged. In fact, when a large number of fine cells are formed in an array, the area of the element isolation region occupies a non-negligible area, which has been a factor that hinders high integration and large capacity of DRAM.
【０００７】また、厚いフィールド酸化膜上にワードラ
インが積層されるので、ビットライン方向のトポグラフ
ィーを悪化させていた。さらに、上記の特許では、十分
なセルキャパシタンスを確保するためにストレージ電極
の下部に下部プレート電極をさらに具備するので、ドレ
イン拡散部上に形成されるビットラインコンタクトホー
ルの深さがさらに深くなる。これはビットラインコンタ
クトホールのアスペクト比（深さ／直径）を高くするの
で、ビットラインとして提供される金属配線工程を困難
にする。従って、ビットライン抵抗が増加し、このため
高速動作が妨げられる。Also, since the word lines are stacked on the thick field oxide film, the topography in the bit line direction is deteriorated. Further, in the above-mentioned patent, since the lower plate electrode is further provided under the storage electrode in order to secure a sufficient cell capacitance, the depth of the bit line contact hole formed on the drain diffusion portion is further increased. This increases the aspect ratio (depth / diameter) of the bit line contact hole, which makes the metal wiring process provided as the bit line difficult. Therefore, the bit line resistance increases, which impedes high speed operation.
【０００８】また、上記の特許では、１６Ｍビット級の
ＤＲＡＭで要求されるセルキャパシタンスを確保できる
が、６４Ｍビットや２５６Ｍビットなどのさらに高密度
を要求するＤＲＡＭでは、高密度に比例してセル面積が
縮小されるので、十分なセルキャパシタンスを確保する
ためにはトレンチをもっと深く形成する必要がある。し
かし、深いトレンチは後続の工程を困難にし、トレンチ
内に形成されるキャパシタの特性を低下させる。Further, in the above-mentioned patent, the cell capacitance required for the DRAM of 16 Mbit class can be secured, but in the DRAM requiring higher density such as 64 Mbit or 256 Mbit, the cell area is proportional to the high density. Since trenches are reduced, it is necessary to form trenches deeper in order to secure sufficient cell capacitance. However, deep trenches complicate subsequent processes and degrade the characteristics of capacitors formed in the trenches.
【０００９】従って、本発明の目的は、前述したような
従来の技術の問題点を解決するために、素子分離領域を
縮小することによって高密度高集積化され得る高集積半
導体メモリ装置を提供することである。本発明の他の目
的は、トポグラフィーを向上させ得る高集積半導体メモ
リ装置を提供することである。本発明のさらに他の目的
は、セルキャパシタンスを増大させ得る高集積半導体メ
モリ装置を提供することである。Therefore, an object of the present invention is to provide a highly integrated semiconductor memory device which can be highly integrated with a high density by reducing an element isolation region in order to solve the problems of the conventional techniques as described above. That is. Another object of the present invention is to provide a highly integrated semiconductor memory device capable of improving topography. Yet another object of the present invention is to provide a highly integrated semiconductor memory device capable of increasing cell capacitance.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するため
の本発明の第１接近方式は、素子分離領域のトレンチ内
面にＵ字形のフィールド酸化膜を形成し、このＵ字形の
フィールド酸化膜の内壁に沿って延長された垂直形のワ
ードラインを形成するようにしたものである。すなわ
ち、一伝導型の半導体基板上に、一つのスイッチングト
ランジスタと一つのキャパシタとからなる複数のメモリ
セルを有する高集積半導体メモリ装置において、前記半
導体基板の所定領域に形成されたトレンチと、前記トレ
ンチの内面に形成された素子分離用絶縁膜と、前記素子
分離用絶縁膜に隣接する前記半導体基板の表面近傍に形
成され、前記半導体基板と反対伝導型である前記スイッ
チングトランジスタのソース領域と、前記ソース領域に
隣接する前記半導体基板上に形成された前記スイッチン
グトランジスタのゲート絶縁膜と、前記ゲート絶縁膜に
隣接する前記ソース領域と反対側の前記半導体基板の表
面近傍に形成され、前記ソース領域と同一伝導型である
前記スイッチングトランジスタのドレイン領域と、前記
ゲート絶縁膜上及び前記トレンチ内の前記素子分離絶縁
膜の一側壁に形成されたワードライン導電層と、前記ワ
ードライン導電層上に形成された層間絶縁膜と、前記ゲ
ート絶縁膜上の前記ワードライン導電層上の前記層間絶
縁膜上及び前記ソース領域上並びに前記トレンチ内の前
記ワードライン導電層上の前記層間絶縁膜上に形成さ
れ、前記ソース領域と電気的に接触する前記キャパシタ
の下部電極導電層と、前記下部電極導電層上に形成され
た前記キャパシタの絶縁膜と、前記絶縁膜上に形成され
た前記キャパシタの上部電極導電層とを具備することを
特徴とする。従って、本発明の第１接近方式は、前述し
た従来の日本国特許に比べて素子分離領域を縮小するこ
とができ、ビットライン方向のトポグラフィーを向上さ
せ得る。According to a first approach method of the present invention for achieving the above object, a U-shaped field oxide film is formed on the inner surface of a trench in an element isolation region, and the U-shaped field oxide film is formed. A vertical word line extending along the inner wall is formed. That is, in a highly integrated semiconductor memory device having a plurality of memory cells including one switching transistor and one capacitor on a one-conduction-type semiconductor substrate, a trench formed in a predetermined region of the semiconductor substrate and the trench. An element isolation insulating film formed on an inner surface of the switching element, a source region of the switching transistor which is formed near a surface of the semiconductor substrate adjacent to the element isolation insulating film, and has a conductivity type opposite to that of the semiconductor substrate; A gate insulating film of the switching transistor formed on the semiconductor substrate adjacent to the source region, and a source region formed near the surface of the semiconductor substrate opposite to the source region adjacent to the gate insulating film, The drain region of the switching transistor of the same conductivity type and the gate insulation A word line conductive layer formed on one sidewall of the element isolation insulating film above and in the trench, an interlayer insulating film formed on the word line conductive layer, and the word line conductive layer on the gate insulating film. A lower electrode conductive layer of the capacitor, which is formed on the upper interlayer insulating film and the source region, and on the interlayer insulating film on the word line conductive layer in the trench, and which is in electrical contact with the source region. An insulating film of the capacitor formed on the lower electrode conductive layer, and an upper electrode conductive layer of the capacitor formed on the insulating film. Therefore, the first approach method of the present invention can reduce the element isolation region as compared with the above-mentioned conventional Japanese patent, and can improve the topography in the bit line direction.
【００１１】[0011]
【００１２】[0012]
【００１３】[0013]
【作用】本発明は、従来のトレンチ型キャパシタの短所
に対して優れた長所を有するスタック型キャパシタを、
素子分離領域に形成されたトレンチ内に延長することに
より、スタック型キャパシタの有効面積を、限定された
領域内で最大に確保しながら、隣接するセルのワードラ
インを素子分離領域のトレンチ内壁に垂直に形成する
か、あるいは、セルキャパシタ上に形成することによっ
て、従来のワードラインが占有する素子分離領域を縮小
することができる。従って、集積密度が高くなるほど無
視できない素子分離領域を縮小して、限定された面積内
でのセルの集積密度をさらに向上させ得る。The present invention provides a stack type capacitor having advantages over the disadvantages of the conventional trench type capacitor.
By extending into the trench formed in the element isolation region, the word line of the adjacent cell is perpendicular to the inner wall of the trench of the element isolation region while ensuring the effective area of the stack type capacitor within the limited area. The element isolation region occupied by the conventional word line can be reduced by forming the element on the cell capacitor or on the cell capacitor. Therefore, as the integration density increases, the device isolation region that cannot be ignored can be reduced, and the integration density of cells within a limited area can be further improved.
【００１４】また、本発明は、スタック型キャパシタの
延長される部分を活性領域上に多層で積層させずに、素
子分離領域に形成されたトレンチ内に埋め込ませるよう
にしたので、多層で積層させる方式に比べてステップカ
バレジ（step coverage)が向上し後続の工程が容易にな
る。特に、ビットラインコンタクトホールの段差問題を
解決し得るので金属配線を容易に形成することができ、
かつ、ビットラインの抵抗を低減し得るので高速動作が
可能になる。Further, according to the present invention, the extended portion of the stack type capacitor is not stacked in multiple layers on the active region but is embedded in the trench formed in the element isolation region. The step coverage is improved as compared with the method, and subsequent processes are facilitated. In particular, since the step problem of the bit line contact hole can be solved, the metal wiring can be easily formed,
In addition, since the resistance of the bit line can be reduced, high speed operation becomes possible.
【００１５】[0015]
【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。まず本発明を説明する前に、本発明の
理解のために図１を参照して従来のＤＲＡＭ装置を説明
する。図１において、符号１はビットラインが連結され
る信号読出用スイッチングトランジスタのドレイン領
域、２はスイッチングトランジスタを構成するＭＯＳト
ランジスタのゲート酸化膜、３はワードラインを構成す
るポリシリコンで形成されたゲート電極、４はスイッチ
ングトランジスタのソース領域、５はメモリセルのキャ
パシタを構成するＳｉＯ２ 絶縁膜、６はセルプレート
を形成するポリシリコンで形成された下部プレート電
極、７はセル間分離用厚膜またはフィールド酸化膜、８
は半導体基板、９はポリシリコンで形成されたストレー
ジ電極、１０は層間絶縁膜、１１はセルプレートを形成
するポリシリコンで形成された上部プレート電極であ
る。なお、下部及び上部プレート電極６、１１は、メモ
リセル領域の外部で相互に電気的に接続されている。ま
た、キャパシタは、下部及び上部プレート電極６、１１
とストレージ電極９との間にそれぞれ形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the accompanying drawings. Before describing the present invention, a conventional DRAM device will be described with reference to FIG. 1 for understanding the present invention. In FIG. 1, reference numeral 1 is a drain region of a signal reading switching transistor to which a bit line is connected, 2 is a gate oxide film of a MOS transistor forming a switching transistor, and 3 is a gate formed of polysilicon forming a word line. An electrode, 4 is a source region of a switching transistor, 5 is a SiO 2 insulating film forming a capacitor of a memory cell, 6 is a lower plate electrode made of polysilicon forming a cell plate, 7 is a thick film for separating cells or Field oxide, 8
Is a semiconductor substrate, 9 is a storage electrode made of polysilicon, 10 is an interlayer insulating film, and 11 is an upper plate electrode made of polysilicon forming a cell plate. The lower and upper plate electrodes 6 and 11 are electrically connected to each other outside the memory cell region. In addition, the capacitors may include lower and upper plate electrodes 6 and 11.
And the storage electrode 9, respectively.
【００１６】このような構成により、セルキャパシタが
トレンチ内に埋め込まれた部分とそれ以外の平面上の部
分からなっており、さらにストレージ電極９の上部、下
部及び側面部のすべてがセルキャパシタになるので、単
純構造のスタック型キャパシタに比べて容量が著しく増
大する。また、基本的にスタック型キャパシタをなして
いるので、従来のトレンチ型キャパシタに見られる漏れ
電流、ソフトエラーなどが低減され得るし、シリコン基
板上にキャパシタ絶縁膜を形成するので、トレンチ型キ
ャパシタ絶縁膜が有する構造的な問題点を解決し得る。With such a structure, the cell capacitor is composed of a portion embedded in the trench and a portion on the other plane, and the upper portion, the lower portion and the side surface portion of the storage electrode 9 are all the cell capacitor. Therefore, the capacitance is significantly increased as compared with the stack type capacitor having a simple structure. Also, since it is basically a stack type capacitor, leakage current, soft error, etc. found in conventional trench type capacitors can be reduced, and since a capacitor insulating film is formed on a silicon substrate, trench type capacitor insulation is achieved. The structural problem of the membrane can be solved.
【００１７】しかし、このような従来のＤＲＡＭ装置
は、前後に隣接するメモリセルのゲート電極を連結する
ためにワードラインとして提供される導電性電極３がト
レンチ周辺部のフィールド酸化膜７上に形成されるの
で、素子分離領域の縮小には限界がある。また、厚いフ
ィールド酸化膜７上に導電性電極３が形成されており、
ドレイン領域１上のビッドラインコンタクトホールの周
りに下部及び上部プレート電極６、１１並びにストレー
ジ電極９が積層されているので、ビットライン方向のト
ポグラフィーを悪化させる。従って、ビットライン形成
のための金属配線工程を困難にし、装置の信頼性を低下
させる短所がある。また、前述の装置では、１６Ｍビッ
トのＤＲＡＭでセル面積が一層縮小されるので、要求さ
れるセルキャパシタンスを満たすためにはさらに深いト
レンチを形成しなければならない。深いトレンチは、ト
レンチ内に埋没されるポリシリコンにボイド（void) な
どを生じて電気的特性を低下させ、トレンチ内の副産物
除去の困難性により、均一なキャパシタ絶縁膜の塗布を
困難にさせるので装置の信頼性を低下させる。従って、
このような理由などによりトレンチの深さも制限される
ので、２５６ＭビットのＤＲＡＭで要求されるセルキャ
パシタンスの確保は困難である。However, in such a conventional DRAM device, a conductive electrode 3 provided as a word line for connecting gate electrodes of memory cells adjacent to each other is formed on the field oxide film 7 around the trench. Therefore, there is a limit to the reduction of the element isolation region. In addition, the conductive electrode 3 is formed on the thick field oxide film 7,
Since the lower and upper plate electrodes 6 and 11 and the storage electrode 9 are stacked around the bit line contact hole on the drain region 1, the topography in the bit line direction is deteriorated. Therefore, the metal wiring process for forming the bit line is difficult and the reliability of the device is reduced. Further, in the above-mentioned device, since the cell area is further reduced in the 16 Mbit DRAM, it is necessary to form a deeper trench in order to satisfy the required cell capacitance. The deep trench causes voids in the polysilicon buried in the trench to deteriorate the electrical characteristics, and it is difficult to remove by-products in the trench, making it difficult to apply a uniform capacitor insulating film. It reduces the reliability of the device. Therefore,
For this reason, the depth of the trench is also limited, so that it is difficult to secure the cell capacitance required in the 256 Mbit DRAM.
【００１８】次に、本発明について説明する。図２は、
本発明の第１接近方式による高集積半導体メモリ装置の
メモリセル構造の好適な一実施例の平面図、図３は図２
のＡ−Ａ線断面図、図４は図２のＢ−Ｂ線断面図であ
る。Next, the present invention will be described. Figure 2
FIG. 2 is a plan view of a preferred embodiment of a memory cell structure of a highly integrated semiconductor memory device according to the first approach method of the present invention.
2 is a sectional view taken along line AA of FIG. 4, and FIG. 4 is a sectional view taken along line BB of FIG.
【００１９】図２において、活性領域ARは素子分離領域
IRに取り囲まれて互いに独立している。素子分離領域IR
は、活性領域ARを限定するマスクを用いて、図３及び図
４に示すように、半導体基板２０の主表面２１から例え
ば１〜３μm 程度の深さで蝕刻されてトレンチが形成さ
れている。トレンチの内面には、素子分離用絶縁膜、す
なわち厚いＵ字形のフィールド酸化膜２２が形成されて
いる。２４はポリシリコンより形成されワードラインと
して提供されるワードライン導電層であり、図３に示す
ように、主表面２１上のワードライン導電層すなわちス
イッチングトランジスタのゲート電極２４の下には薄い
ゲート絶縁膜２３が形成されている。前後に隣接するメ
モリセルのワードラインとして提供されるワードライン
導電層２４は、Ｕ字形フィールド酸化膜２２の一側の内
壁に沿って前後方向に延長され垂直に形成されている。
３０は、ワードライン導電層２４を上部導電層と電気的
に絶縁させるためにＳｉＯ２ のような酸化膜より形成
された層間絶縁膜である。２６はスイッチングトランジ
スタのドレイン領域であり、２８はソース領域である。
半導体基板２０がｐ型シリコン基板であれば、ドレイン
及びソース領域２６、２８は、主表面２１から半導体基
板と反対伝導型すなわちｎ型の不純物がドープされた領
域である。逆に半導体基板２０がｎ型であればｐ型不純
物がドープされた領域である。３１はソース領域２８上
に層間絶縁膜３０を貫通して形成されたコンタクトホー
ルであり、３２はセルキャパシタの下部電極すなわちス
トレージ電極として提供される下部電極導電層である。
下部電極導電層３２はポリシリコンより形成され、コン
タクトホール３１及びコンタクトホール周辺部のおおむ
ね平坦な層間絶縁膜３０上に形成され、トレンチ内に延
長されたＵ字型の層間絶縁膜の一側壁に沿ってその底ま
で延長されている。この下部電極導電層３２は図２の破
線で限定され、斜線で引かれた領域にそれぞれパターニ
ングされて各メモリセル単位に独立している。３４は、
例えば酸化膜、窒化膜またはこれらの膜の積層膜より形
成されるセルキャパシタのキャパシタ絶縁膜である。３
６はポリシリコンより形成され、セルキャパシタの上部
電極として、すなわちプレート電極として提供される上
部電極導電層である。上部電極導電層３６はメモリセル
領域の全面に形成され、図２に示すように、ビットライ
ンコンタクトホール３９を含む開口３７を有している。
３８は SOG膜、 PSG膜、BPSG膜または HTO膜のようなガ
ラス膜であって、おおむね表面が平坦に形成された表面
保護層である。３９はビットラインコンタクトホールで
あって、ドレイン領域２６上の表面保護層３８及び層間
絶縁膜３０を貫通して形成されている。４０は、例えば
Alのような金属より形成され、ビットラインとして提供
される配線であって、ワードライン２４が延長される方
向とは垂直方向に延長されている。In FIG. 2, the active region AR is an element isolation region.
Surrounded by IR and independent of each other. Element isolation region IR
As shown in FIGS. 3 and 4, using a mask for limiting the active region AR, a trench is formed by etching from the main surface 21 of the semiconductor substrate 20 to a depth of, for example, about 1 to 3 μm. An insulating film for element isolation, that is, a thick U-shaped field oxide film 22 is formed on the inner surface of the trench. Reference numeral 24 denotes a word line conductive layer formed of polysilicon and provided as a word line. As shown in FIG. 3, a thin gate insulating layer is provided under the word line conductive layer on the main surface 21, that is, the gate electrode 24 of the switching transistor. The film 23 is formed. The word line conductive layer 24 provided as a word line of the memory cells adjacent to the front and rear is extended vertically along the inner wall on one side of the U-shaped field oxide film 22 and formed vertically.
Reference numeral 30 is an interlayer insulating film formed of an oxide film such as SiO 2 for electrically insulating the word line conductive layer 24 from the upper conductive layer. Reference numeral 26 is a drain region of the switching transistor, and 28 is a source region.
If semiconductor substrate 20 is a p-type silicon substrate, drain and source regions 26 and 28 are regions from main surface 21 that are doped with impurities of an opposite conductivity type to the semiconductor substrate, that is, n-type. Conversely, if the semiconductor substrate 20 is n-type, it is a region doped with p-type impurities. Reference numeral 31 is a contact hole formed through the interlayer insulating film 30 on the source region 28, and 32 is a lower electrode conductive layer provided as a lower electrode of the cell capacitor, that is, a storage electrode.
The lower electrode conductive layer 32 is formed of polysilicon, is formed on the contact hole 31 and the substantially flat interlayer insulating film 30 around the contact hole, and is formed on one sidewall of the U-shaped interlayer insulating film extended in the trench. Along the bottom. The lower electrode conductive layer 32 is limited by the broken line in FIG. 2, and is patterned in each of the hatched regions to be independent in each memory cell unit. 34 is
For example, it is a capacitor insulating film of a cell capacitor formed of an oxide film, a nitride film, or a laminated film of these films. Three
Reference numeral 6 denotes an upper electrode conductive layer formed of polysilicon and provided as an upper electrode of the cell capacitor, that is, a plate electrode. The upper electrode conductive layer 36 is formed on the entire surface of the memory cell region and has an opening 37 including a bit line contact hole 39 as shown in FIG.
Reference numeral 38 is a glass film such as an SOG film, a PSG film, a BPSG film or an HTO film, which is a surface protective layer having a substantially flat surface. A bit line contact hole 39 is formed so as to penetrate the surface protection layer 38 and the interlayer insulating film 30 on the drain region 26. 40 is, for example,
The wiring, which is formed of a metal such as Al and is provided as a bit line, extends in a direction perpendicular to the direction in which the word line 24 extends.
【００２０】以上のように構成した本発明の一実施例で
は、素子分離領域にトレンチを形成し、このトレンチ内
面に沿ってＵ字形のフィールド酸化膜２２を形成し、こ
のＵ字形のフィールド酸化膜２２の一側内壁に沿って前
後方向に延長された隣接セルのワードライン２４を形成
することによって、ビットライン方向のトポグラフィー
を害することなくワードラインを垂直に形成することが
できる。従って、従来の半導体基板の主表面に形成され
たフィールド酸化膜上に隣接セルのワードラインを形成
する場合に比べてロー（row)方向の素子分離領域をさら
に縮小することができる。また、コラム（column）方向
の素子分離領域にもトレンチを形成しこのトレンチ内面
にＵ字形のフィールド酸化膜を形成することによって、
コラム方向の活性領域間の有効距離を、従来の水平フィ
ールド酸化膜を形成した場合に比べて同等以上に維持し
ながらも、従来よりコラム方向の素子分離領域をさらに
縮小することができる。In one embodiment of the present invention constructed as described above, a trench is formed in the element isolation region, a U-shaped field oxide film 22 is formed along the inner surface of the trench, and the U-shaped field oxide film is formed. By forming the word lines 24 of the adjacent cells extending in the front-rear direction along the inner wall of the one side 22, the word lines can be formed vertically without impairing the topography in the bit line direction. Therefore, the element isolation region in the row direction can be further reduced as compared with the conventional case where word lines of adjacent cells are formed on the field oxide film formed on the main surface of the semiconductor substrate. Also, by forming a trench in the element isolation region in the column direction and forming a U-shaped field oxide film on the inner surface of the trench,
While maintaining the effective distance between the active regions in the column direction equal to or larger than that in the case where the conventional horizontal field oxide film is formed, the element isolation region in the column direction can be further reduced as compared with the conventional one.
【００２１】従って、ＤＲＡＭのような半導体メモリ装
置の高密度化、高信頼性及び大容量化の向上が図られ
る。しかし、前述した構成では、集積密度が高くなるほ
どセル面積が同程度縮小されるので、要求されるセルキ
ャパシタンスを確保するためにはトレンチをもっと深く
形成しなければならないが、トレンチを深くすると、工
程上の困難性及びその深さの限界のため、６４Ｍビット
以上のＤＲＡＭの具現は困難である。Therefore, it is possible to improve the density, reliability and capacity of a semiconductor memory device such as a DRAM. However, in the above-mentioned configuration, the cell area is reduced to the same extent as the integration density becomes higher. Therefore, it is necessary to form the trench deeper in order to secure the required cell capacitance. Due to the above difficulty and the limit of its depth, it is difficult to implement a DRAM of 64 Mbits or more.
【００２２】前述した本発明の第１接近方式による高集
積半導体メモリ装置は次の一連の工程順序により製造さ
れる。 (1)ｐ型半導体基板２０に酸化膜、窒化膜を順次積層
し、酸化膜と窒化膜をパターニングして素子分離領域IR
に１〜３μm の深さのトレンチを形成する。 (2)トレンチ内面に５０〜１５０nm程度の厚さを有する
フィールド酸化膜２２を熱酸化法またはＣＶＤ法により
形成する。 (3)半導体基板上の残存酸化膜と窒化膜を除去し、全表
面に薄いゲート絶縁膜２３を熱酸化法またはＣＶＤ法に
より形成する。 (4)ゲート絶縁膜２３上にＣＶＤ法でポリシリコンを堆
積し、この堆積されたポリシンコン層をパターニングし
てワードライン導電層２４を形成する。 (5)ワードライン導電層２４をイオン注入マスクとして
用いて活性領域ARの半導体基板の主表面２１の近傍にｎ
型不純物をイオン注入する。 (6)半導体基板２０にドライブインを施してスイッチン
グトランジスタのドレイン及びソース領域２６、２８を
形成する。 (7)全表面に層間絶縁膜３０をＣＶＤ法により形成す
る。 (8)ソース領域２８上の層間絶縁膜３０にコンタクトホ
ール３１を形成する。 (9)全表面にポリシリコンをＣＶＤ法により堆積し、こ
の堆積されたポリシリコン層をパターニングしてキャパ
シタの下部電極導電層３２を形成する。 (10)下部電極導電層３２上にキャパシタ絶縁膜３４を形
成する。 (11)キャパシタ絶縁膜３４上にポリシリコンをＣＶＤ法
により堆積し、このポリシリコン層をパターニングして
開口３７を形成してキャパシタの上部電極導電層３６を
形成する。 (12)BPSG膜または SOG膜のようなガラス膜をＣＶＤ法に
より堆積し表面をおおむね平坦にして表面保護層３８を
形成する。 (13)ドレイン領域２６上の表面保護層３８及び層間絶縁
膜３０を貫通するビットラインコンタクトホールを形成
する。 (14)Alのような金属薄膜をスパッタ法またはＣＶＤ法に
より堆積しパターニングしてビットライン４０を形成す
る。The highly integrated semiconductor memory device according to the first approach method of the present invention described above is manufactured by the following series of process steps. (1) An oxide film and a nitride film are sequentially stacked on the p-type semiconductor substrate 20, and the oxide film and the nitride film are patterned to form an element isolation region IR.
A trench having a depth of 1 to 3 μm is formed on the substrate. (2) A field oxide film 22 having a thickness of about 50 to 150 nm is formed on the inner surface of the trench by a thermal oxidation method or a CVD method. (3) The residual oxide film and the nitride film on the semiconductor substrate are removed, and the thin gate insulating film 23 is formed on the entire surface by the thermal oxidation method or the CVD method. (4) Polysilicon is deposited on the gate insulating film 23 by the CVD method, and the deposited polysinccon layer is patterned to form the word line conductive layer 24. (5) Using the word line conductive layer 24 as an ion implantation mask, n is formed in the vicinity of the main surface 21 of the semiconductor substrate in the active region AR.
Type impurities are ion-implanted. (6) Drive-in is performed on the semiconductor substrate 20 to form drain and source regions 26 and 28 of the switching transistor. (7) The interlayer insulating film 30 is formed on the entire surface by the CVD method. (8) A contact hole 31 is formed in the interlayer insulating film 30 on the source region 28. (9) Polysilicon is deposited on the entire surface by the CVD method, and the deposited polysilicon layer is patterned to form the lower electrode conductive layer 32 of the capacitor. (10) A capacitor insulating film 34 is formed on the lower electrode conductive layer 32. (11) Polysilicon is deposited on the capacitor insulating film 34 by the CVD method, and this polysilicon layer is patterned to form an opening 37 to form the upper electrode conductive layer 36 of the capacitor. (12) A glass film such as a BPSG film or an SOG film is deposited by the CVD method and the surface is made substantially flat to form the surface protective layer 38. (13) A bit line contact hole penetrating the surface protection layer 38 and the interlayer insulating film 30 on the drain region 26 is formed. (14) A bit line 40 is formed by depositing a metal thin film such as Al by sputtering or CVD and patterning.
【００２３】図５〜図９には、本発明の第２接近方式に
よる好適な一実施例が示されており、これは、前述した
本発明の第１接近方式による実施例に比べてセルキャパ
シタの有効面積をさらに増大させたものである。すなわ
ち、図５に示すように、図２に示した第１接近方式に比
べてコラム方向の素子分離領域IRはさらに縮小され、ロ
ー方向の素子分離領域IRは若干拡張されている。本実施
例では、キャパシタのストレージ電極として提供される
下部電極導電層１３２は、図６ないし図９に示すよう
に、コラム方向のＵ字形フィールド酸化膜１２２の一側
の内壁だけでなく、ロー方向のＵ字形フィールド酸化膜
１２２の一側の内壁の表面上にも延長され形成されてい
る。そして、半導体基板１２０の主表面１２１上には、
ワードライン導電層１２４すなわちスイッチングトラン
ジスタのゲート電極１２４から離れたソース領域１２８
上にのみストレージ電極１３２が存する。すなわち、活
性領域ARでは、ストレージ電極１３２がソース領域１２
８の半導体基板１２０の主表面１２１上に直接形成され
るので、図２に示したコンタクトホール３１の形成を必
要とせず、ビットライン方向のトポグラフィーをさらに
向上させ得る。前後に隣接するメモリセルのワードライ
ン１２４は、プレート電極１３６上に酸化膜のような絶
縁膜１２９を介して形成されている。図５において、破
線で限定されたプレート電極１３６の開口１３７は、図
２に示した開口３７より長方形にさらに大きくなってい
る。図５の１２９ａは、プレート電極１３６とワードラ
インとして提供されるワードライン導電層１２４を電気
的に絶縁させるための絶縁膜１２９に形成された開口で
ある。5 to 9 show a preferred embodiment according to the second approach method of the present invention, which is different from the above-described first approach method embodiment of the present invention in the cell capacitor. The effective area of is further increased. That is, as shown in FIG. 5, the element isolation region IR in the column direction is further reduced and the element isolation region IR in the row direction is slightly expanded as compared with the first approaching method shown in FIG. In this embodiment, the lower electrode conductive layer 132 provided as the storage electrode of the capacitor is not only the inner wall on one side of the U-shaped field oxide film 122 in the column direction but also the row direction as shown in FIGS. The U-shaped field oxide film 122 is also extended and formed on the surface of the inner wall on one side. Then, on the main surface 121 of the semiconductor substrate 120,
The source region 128 separated from the word line conductive layer 124, that is, the gate electrode 124 of the switching transistor.
There is the storage electrode 132 only on the top. That is, in the active region AR, the storage electrode 132 is connected to the source region 12
8 is directly formed on the main surface 121 of the semiconductor substrate 120, it is not necessary to form the contact hole 31 shown in FIG. 2, and the topography in the bit line direction can be further improved. The word lines 124 of the memory cells adjacent to each other in the front and rear are formed on the plate electrode 136 via an insulating film 129 such as an oxide film. In FIG. 5, the opening 137 of the plate electrode 136 defined by the broken line is larger than the opening 37 shown in FIG. 2 in a rectangular shape. Reference numeral 129a in FIG. 5 denotes an opening formed in the insulating film 129 for electrically insulating the plate electrode 136 and the word line conductive layer 124 provided as a word line.
【００２４】このような本発明の第２接近方式による高
集積半導体メモリ装置は、次の工程順序により製造され
る。 (1)半導体基板１２０上に酸化膜及び窒化膜を堆積し、
写真蝕刻法により素子分離領域IR上の窒化膜及び酸化膜
を除去して活性領域ARを限定する。 (2)残存する窒化膜及び酸化膜を蝕刻マスクとして用い
て、半導体基板１２０を主表面１２１から１〜３μm の
深さで蝕刻して素子分離領域IRにトレンチを形成する。 (3)トレンチ内面に５０〜１５０nm程度の厚さを有する
Ｕ字形のフィールド酸化膜１２２を熱酸化法またはＣＶ
Ｄ法により形成する。 (4)残存酸化膜と窒化膜を除去した後、不純物がドープ
されたポリシリコンを堆積し、このポリシリコン層を写
真蝕刻法でパターニングしてストレージ電極として提供
される下部電極導電層１３２を形成する。 (5)酸化膜のような薄膜の絶縁膜１３４を下部電極導電
層１３２の表面に形成し、この絶縁膜１３４上に不純物
がドープされたポリシリコンを堆積し、これを写真蝕刻
法でパターニングしてプレート電極として提供される上
部電極導電層１３６を形成する。 (6)全表面に酸化膜のような第１層間絶縁膜１２９を形
成し、写真蝕刻法によりこの第１層間絶縁膜１２９に開
口１２９ａを形成する。 (7)開口１２９ａ内に露出された半導体基板１２０の主
表面上にゲート絶縁膜１２３を形成する。 (8)全表面に不純物のドープされたポリシリコンを堆積
し、このポリシリコン層を写真蝕刻法でパターニングし
てワードラインとして提供されるワードライン導電層１
２４を形成する。 (9)ワードライン導電層１２４及び第１層間絶縁膜１２
９をイオン注入マスクとして用いて活性領域ARの半導体
基板１２０の主表面１２１下にｎ型不純物をイオン注入
する。 (10)半導体基板１２０にドライブインを施してドレイン
及びソース領域１２６，１２８を形成する。この時、下
部電極導電層１３２のポリシリコン内の不純物が半導体
基板１２０の主表面１２１の下に拡散（down-doped）さ
れ、前記工程(9)においてイオン注入された領域と共に
ソース領域１２８が形成される。 (11)全表面に第２層間絶縁膜１３０を形成し、この第２
層間絶縁膜１３０上に表面がおおむね平坦な表面保護層
１３８を形成する。 (12)表面保護層１３８及び第２層間絶縁膜１３０を貫通
してドレイン領域１２６の半導体基板１２０の主表面１
２１が露出されるようにビットラインコンタクトホール
１３９を形成する。 (13)Alのような金属でビットライン１４０を形成する。The highly integrated semiconductor memory device according to the second approach method of the present invention is manufactured by the following process sequence. (1) depositing an oxide film and a nitride film on the semiconductor substrate 120,
The active region AR is limited by removing the nitride film and the oxide film on the element isolation region IR by photolithography. (2) Using the remaining nitride film and oxide film as an etching mask, the semiconductor substrate 120 is etched to a depth of 1 to 3 μm from the main surface 121 to form a trench in the element isolation region IR. (3) A U-shaped field oxide film 122 having a thickness of about 50 to 150 nm is formed on the inner surface of the trench by thermal oxidation or CV.
It is formed by the D method. (4) After removing the remaining oxide film and nitride film, polysilicon doped with impurities is deposited, and this polysilicon layer is patterned by photo-etching to form a lower electrode conductive layer 132 provided as a storage electrode. To do. (5) A thin insulating film 134 such as an oxide film is formed on the surface of the lower electrode conductive layer 132, polysilicon doped with impurities is deposited on the insulating film 134, and this is patterned by photo-etching. Forming an upper electrode conductive layer 136 provided as a plate electrode. (6) A first interlayer insulating film 129 such as an oxide film is formed on the entire surface, and an opening 129a is formed in the first interlayer insulating film 129 by photolithography. (7) A gate insulating film 123 is formed on the main surface of the semiconductor substrate 120 exposed in the opening 129a. (8) A word line conductive layer 1 provided as a word line by depositing impurity-doped polysilicon on the entire surface and patterning this polysilicon layer by photo-etching.
24 is formed. (9) Word line conductive layer 124 and first interlayer insulating film 12
N-type impurities are ion-implanted below the main surface 121 of the semiconductor substrate 120 in the active region AR by using 9 as an ion-implantation mask. (10) The semiconductor substrate 120 is driven in to form the drain and source regions 126 and 128. At this time, impurities in the polysilicon of the lower electrode conductive layer 132 are down-doped below the main surface 121 of the semiconductor substrate 120, and the source region 128 is formed together with the region ion-implanted in the step (9). To be done. (11) Form the second interlayer insulating film 130 on the entire surface,
A surface protective layer 138 having a substantially flat surface is formed on the interlayer insulating film 130. (12) Main surface 1 of semiconductor substrate 120 in drain region 126 penetrating surface protection layer 138 and second interlayer insulating film 130
A bit line contact hole 139 is formed to expose 21. (13) The bit line 140 is formed of a metal such as Al.
【００２５】以上のような本発明の第２接近方式の一実
施例では、前述した第１接近方式の一実施例に比べて同
一キャパシタンスの場合にはトレンチの深さをより薄く
形成することができ、トレンチの深さを同一にする場合
には約２〜３倍のキャパシタンスを得ることができる。
また、ビットライン方向に対して、ビットラインコンタ
クト付近の段差が著しく減少されるので、ビットライン
形成工程が容易になる。従って、６４Ｍビット及び２５
６Ｍビット以上のＤＲＡＭ装置で要求されるセルキャパ
シタンスを確保することができる。In the embodiment of the second approach method of the present invention as described above, the depth of the trench can be made thinner than that of the embodiment of the first approach method described above when the capacitance is the same. If the trench depths are the same, it is possible to obtain a capacitance about 2-3 times larger.
Further, the step near the bit line contact is significantly reduced in the bit line direction, which facilitates the bit line forming process. Therefore, 64 Mbits and 25
The cell capacitance required in a DRAM device of 6 Mbits or more can be secured.
【００２６】図１０は、本発明の第２接近方式による他
の実施例の平面図、図１１は図１０のＡ−Ａ線断面図、
図１２は図１０のＢ−Ｂ線断面図、図１３は図１０のＣ
−Ｃ線断面図、図１４はこの第２実施例のストレージ電
極の斜視図である。この第２実施例では、前述した第２
接近方式による第１実施例より素子分離領域付近での段
差を縮小することができる。すなわち、ソース領域とス
トレージ電極との接触部をトレンチの側壁に形成するこ
とによって半導体基板１２０の主表面１２１上のストレ
ージ電極部分を除去することができ、ストレージ電極の
厚さだけ段差を縮小することができる。FIG. 10 is a plan view of another embodiment according to the second approach method of the present invention, FIG. 11 is a sectional view taken along the line AA of FIG.
12 is a sectional view taken along line BB in FIG. 10, and FIG. 13 is C in FIG.
14 is a sectional view taken along the line C, and FIG. 14 is a perspective view of the storage electrode of the second embodiment. In the second embodiment, the above-mentioned second
It is possible to reduce the step difference in the vicinity of the element isolation region as compared with the first embodiment by the approach method. That is, by forming the contact portion between the source region and the storage electrode on the sidewall of the trench, the storage electrode portion on the main surface 121 of the semiconductor substrate 120 can be removed, and the step difference can be reduced by the thickness of the storage electrode. You can
【００２７】このような第２実施例の高集積半導体メモ
リ装置を製造するための工程順序は、前述した本発明の
第２接近方式による第１実施例の製造工程中、工程(3)
と工程(4) を次の工程に置き換えることにより達成され
る。 (14)Ｕ字形のフィールド酸化膜１２２内に、半導体基板
１２０の主表面１２１より０．３〜０．５μm 程度低
く、フィールド酸化膜１２２と蝕刻選択比が異なる物
質、例えば SOG膜などを埋め込む。 (15)写真蝕刻工程を用いてコラム方向に延長されるＵ字
形フィールド酸化膜１２２のみを蝕刻して SOG膜深さの
Ｕ字形フィールド酸化膜１２２を残す。 (16) SOG膜を除去してポリシリコンを堆積し、この堆積
されたポリシリコン層をパターニングしてキャパシタの
ストリッジ電極として提供される下部電極導電層１３２
ａを形成する。 (17)上部電極導電層１３６を形成するためのパターンの
逆パターンを形成し、この逆パターンをイオン注入マス
クとして用いて、露出された活性領域にｎ型不純物をイ
オン注入してソース領域１２８の一部を予め形成する。The process sequence for manufacturing the highly integrated semiconductor memory device of the second embodiment is as follows in the manufacturing process of the first embodiment according to the second approach method of the present invention, the process (3).
And step (4) is replaced by the next step. (14) In the U-shaped field oxide film 122, a substance having a lower etching selectivity than that of the main surface 121 of the semiconductor substrate 120 by about 0.3 to 0.5 μm, for example, a SOG film is embedded. (15) Only the U-shaped field oxide film 122 extending in the column direction is etched using a photo-etching process to leave the U-shaped field oxide film 122 having the SOG film depth. (16) The SOG film is removed, polysilicon is deposited, and the deposited polysilicon layer is patterned to form a lower electrode conductive layer 132 provided as a storage capacitor's storage electrode.
a is formed. (17) An inverse pattern of the pattern for forming the upper electrode conductive layer 136 is formed, and using this inverse pattern as an ion implantation mask, n-type impurities are ion-implanted into the exposed active region to form the source region 128. Pre-form part.
【００２８】[0028]
【発明の効果】以上のように本発明によれば、素子分離
領域を縮小することができ、ビットライン方向のトポグ
ラフィーの向上及びセルキャパシタンスの増大が図られ
る。As described above, according to the present invention, the element isolation region can be reduced, and the topography in the bit line direction and the cell capacitance can be increased.
【図１】素子分離領域にトレンチを有する従来の半導体
メモリ装置のメモリセル構造の一例を示す垂直断面図で
ある。FIG. 1 is a vertical cross-sectional view showing an example of a memory cell structure of a conventional semiconductor memory device having a trench in an element isolation region.
【図２】本発明の第１接近方式による高集積半導体メモ
リ装置のメモリセル構造の一実施例を示す平面図であ
る。FIG. 2 is a plan view showing an embodiment of a memory cell structure of a highly integrated semiconductor memory device according to the first approach method of the present invention.
【図３】図２のＡ−Ａ線断面図である。3 is a cross-sectional view taken along the line AA of FIG.
【図４】図２のＢ−Ｂ線断面図である。FIG. 4 is a sectional view taken along line BB in FIG.
【図５】本発明の第２接近方式による高集積半導体メモ
リ装置のメモリセル構造の一実施例を示す平面図であ
る。FIG. 5 is a plan view showing an embodiment of a memory cell structure of a highly integrated semiconductor memory device according to the second approach method of the present invention.
【図６】図５のＡ−Ａ線断面図である。FIG. 6 is a sectional view taken along line AA of FIG. 5;
【図７】図５のＢ−Ｂ線断面図である。7 is a sectional view taken along line BB of FIG.
【図８】図５のＣ−Ｃ線断面図である。8 is a cross-sectional view taken along the line CC of FIG.
【図９】図６ないし図８に示すストレージ電極の斜視図
である。9 is a perspective view of the storage electrode shown in FIGS. 6 to 8. FIG.
【図１０】本発明の第２接近方式による高集積半導体メ
モリ装置のメモリセル構造の他の実施例を示す平面図で
ある。FIG. 10 is a plan view showing another embodiment of the memory cell structure of the highly integrated semiconductor memory device according to the second approach method of the present invention.
【図１１】図１０のＡ−Ａ線断面図である。11 is a cross-sectional view taken along the line AA of FIG.
【図１２】図１０のＢ−Ｂ線断面図である。12 is a sectional view taken along line BB of FIG.
【図１３】図１０のＣ−Ｃ線断面図である。13 is a cross-sectional view taken along the line CC of FIG.
【図１４】図１１ないし図１３に示すストレージ電極の
斜視図である。14 is a perspective view of the storage electrode shown in FIGS. 11 to 13. FIG.
AR…活性領域 IR…素子分離領域 ２０、１２０…半導体基板 ２１、１２１…主表面 ２２、１２２…素子分離絶縁膜 ２３、１２３…ゲート絶縁膜 ２４、１２４…ワードライン導電層 ２６、１２６…ドレイン領域 ２８、１２８…ソース領域 ３０…層間絶縁膜 ３２、１３２、１３２ａ…下部電極導電層 ３４、１３４…キャパシタ絶縁膜 ３６、１３６…上部電極導電層 ３７、１３７…開口 ３８、１３８…表面保護層 ３９、１３９…ビットラインコンタクトホール ４０、１４０…ビットライン導電層 １２９…第１層間絶縁膜 １２９ａ…開口 １３０…第２層間絶縁膜 AR ... Active region IR ... Element isolation region 20, 120 ... Semiconductor substrate 21, 121 ... Main surface 22, 122 ... Element isolation insulating film 23, 123 ... Gate insulating film 24, 124 ... Word line conductive layer 26, 126 ... Drain region 28, 128 ... Source region 30 ... Interlayer insulating film 32, 132, 132a ... Lower electrode conductive layer 34, 134 ... Capacitor insulating film 36, 136 ... Upper electrode conductive layer 37, 137 ... Opening 38, 138 ... Surface protective layer 39, 139 ... Bit line contact hole 40, 140 ... Bit line conductive layer 129 ... First interlayer insulating film 129a ... Opening 130 ... Second interlayer insulating film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｄ 27/04 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 27/04 7735-4M H01L 27/10 681 D 27/04 C
Claims (4)
チングトランジスタと一つのキャパシタとからなる複数
のメモリセルを有する高集積半導体メモリ装置におい
て、 前記半導体基板の所定領域に形成されたトレンチと、 前記トレンチの内面に形成された素子分離用絶縁膜と、 前記素子分離用絶縁膜に隣接する前記半導体基板の表面
近傍に形成され、前記半導体基板と反対伝導型である前
記スイッチングトランジスタのソース領域と、 前記ソース領域に隣接する前記半導体基板上に形成され
た前記スイッチングトランジスタのゲート絶縁膜と、 前記ゲート絶縁膜に隣接する前記ソース領域と反対側の
前記半導体基板の表面近傍に形成され、前記ソース領域
と同一伝導型である前記スイッチングトランジスタのド
レイン領域と、 前記ゲート絶縁膜上及び前記トレンチ内の前記素子分離
絶縁膜の一側壁に形成されたワードライン導電層と、 前記ワードライン導電層上に形成された層間絶縁膜と、 前記ゲート絶縁膜上の前記ワードライン導電層上の前記
層間絶縁膜上及び前記ソース領域上並びに前記トレンチ
内の前記ワードライン導電層上の前記層間絶縁膜上に形
成され、前記ソース領域と電気的に接触する前記キャパ
シタの下部電極導電層と、 前記下部電極導電層上に形成された前記キャパシタの絶
縁膜と、 前記絶縁膜上に形成された前記キャパシタの上部電極導
電層と、 を具備することを特徴とする高集積半導体メモリ装置。1. A highly integrated semiconductor memory device having a plurality of memory cells each comprising one switching transistor and one capacitor on a one-conductivity-type semiconductor substrate, comprising: a trench formed in a predetermined region of the semiconductor substrate; An element isolation insulating film formed on the inner surface of the trench, and a source region of the switching transistor which is formed in the vicinity of the surface of the semiconductor substrate adjacent to the element isolation insulating film and has an opposite conductivity type to the semiconductor substrate. A gate insulating film of the switching transistor formed on the semiconductor substrate adjacent to the source region, and formed near a surface of the semiconductor substrate opposite to the source region adjacent to the gate insulating film, A drain region of the switching transistor having the same conductivity type as the source region; A word line conductive layer formed on the insulating film and one sidewall of the element isolation insulating film in the trench, an interlayer insulating film formed on the word line conductive layer, and the word line on the gate insulating film Lower electrode conductivity of the capacitor formed on the interlayer insulating film on the conductive layer and on the source region and on the interlayer insulating film on the word line conductive layer in the trench and electrically contacting with the source region. A highly integrated semiconductor memory device comprising: a layer, an insulating film of the capacitor formed on the lower electrode conductive layer, and an upper electrode conductive layer of the capacitor formed on the insulating film. .
ることを特徴とする請求項１記載の高集積半導体メモリ
装置。2. The highly integrated semiconductor memory device according to claim 1, wherein the depth of the trench is about 1 to 3 μm.
０nm程度であることを特徴とする請求項１記載の高集積
半導体メモリ装置。3. The element isolation insulating film has a thickness of 50 to 15
The highly integrated semiconductor memory device according to claim 1, wherein the highly integrated semiconductor memory device is about 0 nm.
電層及び前記上部電極導電層はポリシリコンであること
を特徴とする請求項１記載の高集積半導体メモリ装置。4. The highly integrated semiconductor memory device according to claim 1, wherein the word line conductive layer, the lower electrode conductive layer and the upper electrode conductive layer are made of polysilicon.
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|---|---|---|---|
| KR1019900019370A KR920010919A (en) | 1990-11-28 | 1990-11-28 | Highly Integrated Semiconductor Memory Device |
| KR19370 | 1990-11-28 |
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- 1990-11-28 KR KR1019900019370A patent/KR920010919A/en not_active Application Discontinuation
-
1991
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