JPH08204569A - Modulation method, modulator, and demodulator - Google Patents
Modulation method, modulator, and demodulatorInfo
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- JPH08204569A JPH08204569A JP7010230A JP1023095A JPH08204569A JP H08204569 A JPH08204569 A JP H08204569A JP 7010230 A JP7010230 A JP 7010230A JP 1023095 A JP1023095 A JP 1023095A JP H08204569 A JPH08204569 A JP H08204569A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、変調方法、変調装置及
び復調装置に関し、特にデータを伝送したり、データを
記録媒体に記録する際に、伝送や記録に適合した変調を
施した変調符号のＤＳＶを向上させるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a modulation method, a modulation device, and a demodulation device, and more particularly to a modulation code that is suitable for transmission or recording when transmitting data or recording data on a recording medium. To improve the DSV.
【０００２】[0002]
【従来の技術】データを伝送したり、データを例えば磁
気テープ、磁気ディスク、光ディスク等の記録媒体に記
録する際に、データに伝送（記録）に適した符号化処
理、変調処理を施し、得られる変調符号を伝送するよう
になっている。とことで、データの再生時において、例
えば受信信号を２値化（ディジタル化）する際の基準レ
ベルのふらつきに起因したエラーが発生しないようにす
るためには、あるいは例えばディスク装置の所謂サーボ
制御におけるトラッキングエラー信号等の各種のエラー
信号に変動が生じないようにするためには、変調符号に
直流成分がなるべく含まれないほうが良い。2. Description of the Related Art When transmitting data or recording the data on a recording medium such as a magnetic tape, a magnetic disk, an optical disk, the data is subjected to an encoding process and a modulation process suitable for transmission (recording), and the obtained value is obtained. The transmitted modulation code is transmitted. Therefore, in order to prevent the occurrence of an error due to the fluctuation of the reference level when the received signal is binarized (digitized) when reproducing the data, or so-called servo control of the disk device, for example. In order to prevent fluctuations in various error signals such as the tracking error signal in 1), it is preferable that the modulation code does not include a DC component as much as possible.
【０００３】データのシンボル「１」、「０」をそれぞ
れ＋１、−１とし、変調符号列の最初からのシンボルの
総和である所謂ＤＳＶ(Digital Sum Value）は、上述の
直流成分の評価の目安であり、ＤＳＶの絶対値が小さい
ということは、直流成分又は低域成分が少ないことを表
している。The so-called DSV (Digital Sum Value), which is the sum of the symbols from the beginning of the modulation code sequence, is a standard for evaluating the above-mentioned DC component, where the data symbols "1" and "0" are respectively +1 and -1. That is, the small absolute value of DSV means that there are few DC components or low frequency components.
【０００４】したがって、ディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）で採用されている８−１０変
換、コンパクト・ディスク（ＣＤ）・プレーヤで採用さ
れているＥＦＭ(Eight to Fourteen Modulation)、磁気
ディスク装置で採用されているＭｉｌｌｅｒ2 (Miller
square）等の変調では、例えば所謂マーク間(mark posi
tion) 変調であるＮＲＺ(Non Return to Zero)やマーク
長(mark length）変調であるＮＲＺＩ(Non Return to Z
ero Inverted) を施した後のＤＳＶの絶対値を小さくす
るＤＳＶ制御が行われている。Therefore, the 8-10 conversion adopted in the digital audio tape recorder (DAT), the EFM (Eight to Fourteen Modulation) adopted in the compact disk (CD) player, and the magnetic disk device are adopted. The Miller 2 (Miller
In the case of modulation such as square), for example, between so-called marks (mark posi
NRZ (Non Return to Zero) which is modulation) and NRZI (Non Return to Z) which is mark length modulation.
DSV control is performed to reduce the absolute value of DSV after ero inverted).
【０００５】一方、例えば符号列をＮＲＺ変調やＮＲＺ
Ｉ変調して得られる波形列の所謂最小反転間隔をＴmin
とし、最大反転間隔をＴmax としたときの最大反転間隔
Ｔmax が有限である所謂ＲＬＬ（Run Length Limited）
符号では、一般的にはＤＳＶ制御は考慮されておらず、
そのままでは、上述のような直流成分に起因したエラー
が発生する等の虞れがある。On the other hand, for example, a code string is NRZ-modulated or NRZ-coded.
The so-called minimum inversion interval of the waveform train obtained by I modulation is T min
And then, the maximum inversion interval T max when the maximum inversion interval was T max is finite so-called RLL (Run Length Limited)
The code generally does not consider DSV control,
If it is left as it is, there is a possibility that an error due to the DC component as described above may occur.
【０００６】そこで、本願出願人は、特開平−１９７０
２４号公報にて、ＤＳＶ制御が行われていないＲＬＬ符
号列に対して、所定の長さを有するパターンを所定間隔
で挿入して、ＤＳＶ制御を行う技術を開示している。Therefore, the applicant of the present application has filed Japanese Patent Laid-Open No. 1970.
Japanese Unexamined Patent Publication No. 24 discloses a technique of performing DSV control by inserting a pattern having a predetermined length at a predetermined interval into an RLL code string for which DSV control is not performed.
【０００７】このＤＳＶ制御方式は、今回挿入するパタ
ーン以前までのＲＬＬ符号列のＤＳＶ（以下、累積ＤＳ
Ｖという。）と、今回挿入するパターンとその次に挿入
するパターン間のＲＬＬ符号列のＤＳＶ（以下、区間の
ＤＳＶという。）とを加算し、この加算値の絶対値が小
さくなるように、挿入する「１」の数が奇数のパターン
（以下、反転パターンという。）あるいは「１」の数が
偶数のパターン（以下、非反転パターンという。）を決
定ものである。すなわち、このＤＳＶ制御方式では、反
転・非反転の決定は、任意の区間の最初と最後で行われ
るようになっている。This DSV control system is based on the DSV of the RLL code string before the pattern to be inserted this time (hereinafter, the cumulative DS
It is called V. ) And the DSV of the RLL code string between the pattern to be inserted this time and the pattern to be inserted next (hereinafter referred to as the DSV of the section) are added, and the insertion is performed so that the absolute value of this added value becomes small. A pattern in which the number of 1's is odd (hereinafter referred to as an inverted pattern) or a pattern in which the number of 1's is even (hereinafter referred to as a non-inverted pattern) is determined. That is, in this DSV control method, the inversion / non-inversion determination is made at the beginning and end of an arbitrary section.
【０００８】具体的には、例えば図８Ａに示すように、
位置Ｐにおける累積ＤＳＶが＋２であり、区間ＰＱのＤ
ＳＶが−２のときは、位置Ｐに非反転パターンを挿入す
る。この結果、位置Ｑにおける累積ＤＳＶは０となる。
また、例えば図８Ｂに示すように、位置Ｐにおける累積
ＤＳＶが＋２であり、区間ＰＱのＤＳＶが＋２のとき
は、位置Ｐに反転パターンを挿入する。この結果、位置
Ｑにおける累積ＤＳＶは、破線で示すように０となる。
また、例えば図８Ｃに示すように、位置Ｐにおける累積
ＤＳＶが＋２であり、区間ＰＱのＤＳＶが＋２のとき
は、位置Ｐに反転パターンを挿入する。この結果、位置
Ｑにおける累積ＤＳＶは、破線で示すように０となる。Specifically, for example, as shown in FIG. 8A,
The cumulative DSV at the position P is +2, and D in the section PQ
When SV is -2, a non-inverted pattern is inserted at position P. As a result, the cumulative DSV at position Q becomes zero.
Further, for example, as shown in FIG. 8B, when the cumulative DSV at the position P is +2 and the DSV of the section PQ is +2, the inversion pattern is inserted at the position P. As a result, the cumulative DSV at the position Q becomes 0 as shown by the broken line.
Further, for example, as shown in FIG. 8C, when the cumulative DSV at the position P is +2 and the DSV of the section PQ is +2, the inversion pattern is inserted at the position P. As a result, the cumulative DSV at the position Q becomes 0 as shown by the broken line.
【０００９】ところで、このＤＳＶ制御方式では、例え
ば上述の図８Ｃに示すように、位置Ｑにおける累積ＤＳ
Ｖは減少するが、位置Ｐから位置Ｑまでの区間におい
て、反転パターンの挿入によっては、累積ＤＳＶに大き
なピーク値（この例では＋８）が発生することになる。By the way, in this DSV control system, for example, as shown in FIG.
Although V decreases, a large peak value (+8 in this example) is generated in the cumulative DSV depending on the insertion of the inversion pattern in the section from the position P to the position Q.
【００１０】[0010]
【発明が解決しようとする課題】本発明は、上述の問題
点に鑑みてなされたものであり、ＤＳＶ制御が考慮され
ていない符号に対してＤＳＶ制御を行う際に、従来の装
置に比して、ＤＳＶのピーク値を小さくすることができ
ると共に、冗長度の増加を必要最小限に抑えることがで
きる変調方法、変調装置及び復号装置を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and when performing DSV control on a code for which DSV control has not been taken into consideration, it is compared with a conventional device. Thus, it is an object of the present invention to provide a modulation method, a modulation device, and a decoding device that can reduce the peak value of DSV and can suppress the increase in redundancy to a necessary minimum.
【００１１】[0011]
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る変調方法は、符号列に所定の長さの
パターンを所定間隔で挿入し、パターンが挿入された符
号列をＮＲＺＩ変調して、ＤＳＶ制御された変調符号を
出力する変調方法において、今回挿入するパターン以前
の符号列のＤＳＶが正であって、今回挿入するパターン
と次に挿入するパターン間の符号列のＤＳＶの正のピー
ク値が負のピーク値よりも大きいときは「１」の数が奇
数のパターンを挿入し、正のピーク値が負のピーク値よ
りも小さいときは「１」の数が偶数のパターンを挿入
し、今回挿入するパターン以前の符号列のＤＳＶが負で
あって、今回挿入するパターンと次に挿入するパターン
間の符号列のＤＳＶの負のピーク値が正のピーク値より
も大きいときは「１」の数が奇数のパターンを挿入し、
負のピーク値が正のピーク値よりも小さいときは「１」
の数が偶数のパターンを挿入することを特徴とする。In order to achieve the above-mentioned object, a modulation method according to the present invention inserts a pattern having a predetermined length into a code string at a predetermined interval, and inserts the code string into which the pattern is inserted. In the modulation method of performing NRZI modulation and outputting a DSV-controlled modulation code, the DSV of the code string before the pattern to be inserted this time is positive, and the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is If the positive peak value of is larger than the negative peak value, the pattern with an odd number of "1" is inserted, and if the positive peak value is smaller than the negative peak value, the number of "1" is even. When the pattern is inserted, the DSV of the code string before the pattern to be inserted this time is negative, and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value. When "1 The number is inserted into the odd pattern of,
"1" when the negative peak value is smaller than the positive peak value
It is characterized by inserting a pattern with an even number.
【００１２】また、この変調方法は、符号を（ｄ，ｋ）
符号とし、挿入するパターンの所定の長さを２（ｄ＋
１）ビットとしたことを特徴とする。In addition, in this modulation method, the code is (d, k).
A predetermined length of the pattern to be inserted is 2 (d +
1) It is characterized by using bits.
【００１３】さらに、この変調方法は、「１」の数が奇
数のパターンを、「１」の数が１個のパターンとし、
「１」の数が偶数のパターンを、「１」の数が０個又は
２個のパターンとし、今回挿入するパターン以前の符号
列のＤＳＶと、今回挿入するパターンと次に挿入するパ
ターン間の符号列のＤＳＶとを加算し、加算値の絶対値
が小さくなるように上記パターンのうちの１つを選択し
て挿入することを特徴とする。Further, according to this modulation method, a pattern in which the number of "1" is an odd number is set to a pattern in which the number of "1" is one,
A pattern with an even number of “1” s is set as a pattern with 0 or 2 “1s”, and the DSV of the code string before the pattern to be inserted this time and the pattern to be inserted this time and the pattern to be inserted next are inserted. It is characterized in that the DSV of the code string is added, and one of the above patterns is selected and inserted so that the absolute value of the added value becomes small.
【００１４】本発明に係る変調装置は、符号列に所定の
長さのパターンを所定間隔で挿入し、パターンが挿入さ
れた符号列をＮＲＺＩ変調して、ＤＳＶ制御された変調
符号を出力する変調装置において、今回挿入するパター
ン以前の符号列のＤＳＶが正であって、今回挿入するパ
ターンと次に挿入するパターン間の符号列のＤＳＶの正
のピーク値が負のピーク値よりも大きいときは「１」の
数が奇数のパターンを発生し、正のピーク値が負のピー
ク値よりも小さいときは「１」の数が偶数のパターンを
発生すると共に、今回挿入するパターン以前の符号列の
ＤＳＶが負であって、今回挿入するパターンと次に挿入
するパターン間の符号列のＤＳＶの負のピーク値が正の
ピーク値よりも大きいときは「１」の数が奇数のパター
ンを発生し、負のピーク値が正のピーク値よりも小さい
ときは「１」の数が偶数のパターンを発生するパターン
発生手段と、パターン発生手段で周期的に発生された所
定の長さのパターンを符号列に挿入するパターン挿入手
段と、パターン挿入手段からのパターンが挿入された符
号列をＮＲＺＩ変調する変調手段とを備えることを特徴
とする。The modulation device according to the present invention is a modulation device which inserts a pattern having a predetermined length into a code string at a predetermined interval, NRZI-modulates the code string in which the pattern is inserted, and outputs a DSV-controlled modulation code. In the device, when the DSV of the code string before the pattern to be inserted this time is positive and the positive peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the negative peak value. When the number of "1" s is an odd number, and the positive peak value is smaller than the negative peak value, an even number of "1s" is generated, and the code string before the pattern to be inserted this time is generated. When the DSV is negative and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value, a pattern with an odd number of "1" is generated. , Negative When the peak value is smaller than the positive peak value, a pattern generating means for generating a pattern with an even number of "1" and a pattern of a predetermined length periodically generated by the pattern generating means are written in a code string. It is characterized in that it is provided with a pattern inserting means for inserting and a modulating means for NRZI modulating the code string in which the pattern from the pattern inserting means is inserted.
【００１５】また、この変調装置では、符号を（ｄ，
ｋ）符号とし、パターン発生手段は、所定の長さが２
（ｄ＋１）ビットからなるパターンを発生することを特
徴とする。Further, in this modulator, the code is (d,
k) code, and the pattern generating means has a predetermined length of 2
A feature is that a pattern consisting of (d + 1) bits is generated.
【００１６】さらに、この変調装置では、パターン発生
手段は、「１」の数が奇数のパターンを「１」の数が１
個のパターンとし、「１」の数が偶数のパターンを
「１」の数が０個又は２個のパターンとすると共に、今
回挿入するパターン以前の符号列のＤＳＶと、今回挿入
するパターンと次に挿入するパターン間の符号列のＤＳ
Ｖとを加算し、加算値の絶対値が小さくなるような上記
パターンのうちの１つを選択して発生することを特徴と
する。Further, in this modulator, the pattern generating means outputs a pattern in which the number of "1" is an odd number is 1
Pattern, the pattern with an even number of “1” s is a pattern with 0 or 2 “1” s, and the DSV of the code string before the pattern to be inserted this time, the pattern to be inserted this time, and the Of the code string between the patterns to be inserted in
V and are added, and one of the above-mentioned patterns is selected and generated so that the absolute value of the added value becomes smaller.
【００１７】本発明に係る復調装置は、符号列に所定の
長さのパターンが所定間隔で挿入された後に、ＮＲＺＩ
変調されることによってＤＳＶ制御された変調符号であ
って、今回挿入されるパターン以前の符号列のＤＳＶが
正であって、今回挿入されるパターンと次に挿入される
パターン間の符号列のＤＳＶの正のピーク値が負のピー
ク値よりも大きいときは「１」の数が奇数のパターンが
挿入され、正のピーク値が負のピーク値よりも小さいと
きは「１」の数が偶数のパターンが挿入されると共に、
今回挿入されるパターン以前のＤＳＶが負であって、今
回挿入されるパターンと次に挿入されるパターン間の符
号列のＤＳＶの負のピーク値が正のピーク値よりも大き
いときは「１」の数が奇数のパターンが挿入され、負の
ピーク値が正のピーク値よりも小さいときは「１」の数
が偶数のパターンが挿入された変調符号が供給され、変
調符号をＮＲＺＩ復調して、パターンが挿入された符号
列を再生する復調手段と、復調手段からのパターンが挿
入された符号列からパターンを除去して、元の符号列を
再生するパターン除去手段とを備えることを特徴とす
る。In the demodulation device according to the present invention, after a pattern having a predetermined length is inserted into a code string at a predetermined interval, the NRZI
The modulation code is DSV-controlled by being modulated, and the DSV of the code string before the pattern to be inserted this time is positive, and the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is If the positive peak value of is greater than the negative peak value, an odd number pattern of "1" is inserted, and if the positive peak value is less than the negative peak value, the number of "1" is even number. As the pattern is inserted,
"1" when the DSV before the pattern to be inserted this time is negative and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value. When the negative peak value is smaller than the positive peak value, the modulation code in which the even number pattern is inserted is supplied, and the modulation code is NRZI demodulated. A demodulation unit for reproducing a code string in which the pattern is inserted, and a pattern removing unit for reproducing the original code string by removing the pattern from the code string in which the pattern from the demodulation unit is inserted. To do.
【００１８】[0018]
【作用】本発明では、符号列に所定の長さのパターンを
所定間隔で挿入する際に、今回挿入するパターン以前の
符号列のＤＳＶが正であって、今回挿入するパターンと
次に挿入するパターン間の符号列のＤＳＶの正のピーク
値が負のピーク値よりも大きいときは「１」の数が奇数
のパターンを挿入し、正のピーク値が負のピーク値より
も小さいときは「１」の数が偶数のパターンを挿入し、
今回挿入するパターン以前の符号列のＤＳＶが負であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの負のピーク値が正のピーク値よりも大
きいときは「１」の数が奇数のパターンを挿入し、負の
ピーク値が正のピーク値よりも小さいときは「１」の数
が偶数のパターンを挿入する。そして、パターンが挿入
された符号列をＮＲＺＩ変調して、ＤＳＶ制御された変
調符号を出力する。According to the present invention, when a pattern having a predetermined length is inserted into a code string at a predetermined interval, the DSV of the code string before the pattern to be inserted this time is positive, and the pattern to be inserted next is inserted next to the pattern to be inserted this time. When the positive peak value of the DSV of the code string between the patterns is larger than the negative peak value, the pattern with an odd number of "1" is inserted, and when the positive peak value is smaller than the negative peak value, " Insert a pattern with an even number of "1",
“1” when the DSV of the code string before the pattern to be inserted this time is negative and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value. The pattern with an odd number is inserted, and when the negative peak value is smaller than the positive peak value, the pattern with an even number “1” is inserted. Then, the code string in which the pattern is inserted is NRZI-modulated, and a DSV-controlled modulation code is output.
【００１９】また、本発明では、変調符号をＮＲＺＩ復
調して、パターンが挿入された符号列を再生し、このパ
ターンが挿入された符号列からパターンを除去して、元
の符号列を再生する。Further, in the present invention, the modulation code is NRZI demodulated to reproduce the code string in which the pattern is inserted, remove the pattern from the code string in which the pattern is inserted, and reproduce the original code string. .
【００２０】[0020]
【実施例】以下、本発明に係る変調方法、変調装置及び
復調装置の実施例について図面を参照しながら説明す
る。図１は、本発明を適用した変調装置の要部の回路構
成を示すブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a modulation method, a modulator and a demodulator according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a circuit configuration of a main part of a modulator to which the present invention is applied.
【００２１】この変調装置は、図１に示すように、入力
データ列を伝送等に適した符号列に変換する符号化回路
１１と、所定の長さのパターンを所定間隔で発生するパ
ターン発生回路１２と、上記符号化回路１１からの符号
列に上記パターン発生回路１２からのパターンを所定間
隔で挿入するパターン挿入回路１３と、該パターン挿入
回路１３からのパターンが挿入された符号列をＮＲＺＩ
(Non Return to ZeroInverted) 変調して出力する変調
回路１４とを備える。As shown in FIG. 1, this modulator includes a coding circuit 11 for converting an input data string into a code string suitable for transmission and the like, and a pattern generating circuit for generating a pattern of a predetermined length at predetermined intervals. 12, a pattern insertion circuit 13 for inserting the pattern from the pattern generation circuit 12 into the code string from the encoding circuit 11 at a predetermined interval, and an NRZI code string into which the pattern from the pattern insertion circuit 13 is inserted.
(Non Return to Zero Inverted) Modulation circuit 14 for modulating and outputting.
【００２２】そして、この変調装置は、入力データ列
を、例えば伝送や光磁気ディスク等の記録媒体への記録
に適した符号列Ａに変換し、例えば図２に示すように、
この符号列Ａに、所定の長さであるＴdcビットからなる
パターンを所定間隔Ｔcodeビットで挿入し、パターンが
挿入された符号列ＢをＮＲＺＩ変調して、所謂ＤＳＶ(D
igital Sum Value）制御された変調符号（あるいは記録
符号）を出力するようになっている。そして、この変調
符号（記録符号）は、例えば伝送路を介して復調装置に
伝送されたり、光磁気ディスク等に記録される。Then, this modulator converts the input data sequence into a code sequence A suitable for transmission or recording on a recording medium such as a magneto-optical disk, and as shown in FIG. 2, for example.
A pattern consisting of T dc bits having a predetermined length is inserted into the code string A at a predetermined interval T code bits, and the code string B in which the pattern is inserted is NRZI-modulated to obtain a so-called DSV (D
igital Sum Value) A controlled modulation code (or recording code) is output. Then, this modulation code (recording code) is transmitted to the demodulation device via, for example, a transmission path, or recorded on a magneto-optical disk or the like.
【００２３】具体的には、符号化回路１１は、入力デー
タ列を伝送（あるいは記録）に適合した符号則、例えば
「０」の最小ラン(run) をｄとし、最大ランをｋとする
所謂（ｄ，ｋ）符号の符号則に基づいて符号列Ａに変換
する。すなわち、符号化回路１１は、例えば（４，１
８）符号である下記表１に示す（４，１８；２，５；
６）符号、（４，１９）符号である下記表２に示す
（４，１９；２，５；５）符号等のＤＳＶ制御が考慮さ
れていない符号則により、入力データ列を符号化する。
したがって、この符号化回路１１からはＤＳＶ制御され
ていない符号列Ａが出力される。Specifically, the encoding circuit 11 sets a so-called coding rule suitable for transmission (or recording) of an input data string, for example, a minimum run of "0" to d and a maximum run to k. The code string A is converted based on the coding rule of the (d, k) code. That is, the encoding circuit 11 uses, for example, (4, 1
8) Shown in Table 1 below which is a code (4, 18; 2, 5;
6) The input data string is encoded by a coding rule that does not consider DSV control, such as (4, 19; 2, 5; 5) code shown in Table 2 below, which is a (4, 19) code.
Therefore, the encoding circuit 11 outputs the code string A which is not DSV controlled.
【００２４】[0024]
【表１】 [Table 1]
【００２５】[0025]
【表２】 [Table 2]
【００２６】[0026]
【表３】 [Table 3]
【００２７】パターン発生回路１２は、符号化回路１１
から供給される符号列Ａに基づいて、Ｔdcビットからな
るパターンを所定間隔Ｔcodeビットで発生する。そし
て、パターン挿入回路１３は、符号化回路１１から供給
される符号列Ａにパターン発生回路１２から供給される
Ｔdcビットからなるパターンを所定間隔Ｔcodeビットで
挿入して符号列Ｂを生成する。また、パターン発生回路
１２は、所定の周期で同期信号等も発生し、パターン挿
入回路１３は、この同期信号等も符号列Ａに挿入する。
変調回路１４は、パターン挿入回路１３から供給される
符号列ＢをＮＲＺＩ変調して変調符号を生成し、この変
調符号を出力する。The pattern generating circuit 12 is an encoding circuit 11.
Based on the code string A supplied from the above, a pattern of T dc bits is generated at predetermined intervals T code bits. Then, the pattern insertion circuit 13 inserts a pattern composed of T dc bits supplied from the pattern generation circuit 12 into the code string A supplied from the encoding circuit 11 at predetermined intervals T code bits to generate a code string B. . The pattern generation circuit 12 also generates a synchronization signal and the like at a predetermined cycle, and the pattern insertion circuit 13 also inserts the synchronization signal and the like into the code string A.
The modulation circuit 14 NRZI modulates the code string B supplied from the pattern insertion circuit 13 to generate a modulation code, and outputs this modulation code.
【００２８】ここで、パターン発生回路１２について説
明する。Here, the pattern generating circuit 12 will be described.
【００２９】変調回路１４から出力される変調符号は、
挿入されたパターンの「１」の数が奇数（以下、「１」
の数が奇数のパターンを反転パターンという。）のとき
は、挿入されたパターン以降は論理が反転し（「０」が
「１」、「１」が「０」となり）、「１」の数が偶数
（以下、「１」の数が偶数のパターンを非反転パターン
という。）のときは論理は反転しなことから、この変調
装置では、パターン発生回路１２で非反転パターン又は
反転パターンを発生して、符号列Ａに挿入することによ
り、変調符号のＤＳＶを制御する。The modulation code output from the modulation circuit 14 is
The number of "1" s in the inserted pattern is odd (hereinafter "1")
A pattern with an odd number of is called an inverted pattern. ), The logic is inverted after the inserted pattern (“0” becomes “1” and “1” becomes “0”), and the number of “1” is an even number (hereinafter, the number of “1” is If the even number pattern is called a non-inverted pattern), the logic is not inverted. Therefore, in this modulator, the pattern generation circuit 12 generates a non-inverted pattern or an inverted pattern and inserts it into the code string A. , Control the DSV of the modulation code.
【００３０】ところで、冗長度の増加を最小限に抑える
ことができるパターンは、「１」の数が０個又は１個の
パターンである。したがって、パターン発生回路１２
は、「１」の数が０個又は１個のパターンを発生する。
なお、「１」の数が０個のパターンは、符号則によって
は「０」の連続が最大ランｋ以上となってしまうときが
あり、その符号に対しては「１」の数が０個のパターン
の代わりに「１」の数が２個のパターンを発生する。す
なわちパターン発生回路１２は、「１」の数が０個、１
個又は２個の３種類のパターンを発生する。By the way, a pattern in which the increase in redundancy can be suppressed to a minimum is a pattern in which the number of "1" is 0 or 1. Therefore, the pattern generation circuit 12
Generates a pattern in which the number of "1" is 0 or 1.
In addition, in a pattern in which the number of “1” s is 0, the number of consecutive “0s” may exceed the maximum run k depending on the coding rule, and the number of “1s” is 0 for the code. Instead of the pattern, the number of "1" generates two patterns. That is, in the pattern generation circuit 12, the number of "1" is 0, 1
3 or 2 patterns are generated.
【００３１】また、パターン挿入回路１３において符号
列Ａの任意の場所にパターンを挿入したとき、パターン
が挿入された符号列Ｂが（ｄ，ｋ）符号則を満足する必
要があるので、上述の「１」の数が２個のパターンで
は、そのパターンの最小の長さ、すなわち上述の所定の
長さＴdcビットは下記式１により求められ、「１」の数
が１個のパターンでは、所定の長さＴdcビットは下記式
２により求められる。Further, when the pattern inserting circuit 13 inserts a pattern at an arbitrary position in the code string A, the code string B in which the pattern is inserted needs to satisfy the (d, k) coding rule. In a pattern in which the number of “1” is two, the minimum length of the pattern, that is, the above-described predetermined length T dc bits is obtained by the following equation 1, and in the pattern in which the number of “1” is one, The predetermined length T dc bits is calculated by the following equation 2.
【００３２】 Ｔdc＝（ｄ−Ｓ1)＋１＋ｄ＋１＋（ｄ−（ｄ−Ｓ1)） ＝２（ｄ＋１） ・・・式１ Ｔdc＝（ｄ−Ｓ1)＋１＋（ｄ−（ｄ−Ｓ1)） ＝ｄ＋１ ・・・式２ ここで、Ｓ1 は、挿入されるパターン以前の連続する
「０」の数であり、０≦Ｓ1 ≦ｋの条件を満足する。し
たがって、パターン発生回路１２は、符号化回路１１に
おいて（ｄ，ｋ）符号が採用されているときは、２（ｄ
＋１）ビットからなるパターンを発生する。なお、ｋ＝
∞では、上述の「１」の数が０個のパターンを用いるこ
とができ、そのときは、パターン発生回路１２は、ｄ＋
１ビットとからなるパターンを発生するようにしてもよ
い。T dc = (d−S 1 ) + 1 + d + 1 + (d− (d−S 1 )) = 2 (d + 1) Equation 1 T dc = (d−S 1 ) +1+ (d− (d−S 1 )) = d + 1 Equation 2 Here, S 1 is the number of consecutive “0” before the pattern to be inserted, and satisfies the condition of 0 ≦ S 1 ≦ k. Therefore, the pattern generation circuit 12 uses 2 (d) when the (d, k) code is adopted in the encoding circuit 11.
Generate a pattern consisting of +1) bits. Note that k =
At ∞, a pattern in which the number of “1” s described above is 0 can be used, and in that case, the pattern generation circuit 12 uses d +
You may make it generate | occur | produce the pattern which consists of 1 bit.
【００３３】具体的には、パターン発生回路１２は、例
えば上述した（４，１９；２，５；５）符号の場合、１
０（＝２×（４＋１））ビットからなるパターンであっ
て、例えば図３に示すように、反転パターンとして「０
００００００１００」のパターン、「００００００００
１０」のパターン又は「０００００００００１」のパタ
ーンを発生し、非反転パターンとして「００１００００
１００」のパターン、「００１０００００１０」のパタ
ーン又は「００１００００００１」のパターンを発生す
る。また、パターン発生回路１２は、この反転パターン
又は非反転パターンを発生する際に、今回挿入するパタ
ーン以前の符号列ＡのＤＳＶが正であって、今回挿入す
るパターンと次に挿入するパターン間の符号列ＡのＤＳ
Ｖの正のピーク値が負のピーク値よりも大きいときは反
転パターンを発生し、正のピーク値が負のピーク値より
も小さいときは非反転パターンを発生する。また、パタ
ーン発生回路１２は、今回挿入するパターン以前の符号
列ＡのＤＳＶが負であって、今回挿入するパターンと次
に挿入するパターン間の符号列ＡのＤＳＶの負のピーク
値が正のピーク値よりも大きいときは反転パターンを発
生し、負のピーク値が正のピーク値よりも小さいときは
非反転パターンを発生する。Specifically, the pattern generating circuit 12 is, for example, 1 in the case of the above-mentioned (4, 19; 2, 5; 5) code.
The pattern is composed of 0 (= 2 × (4 + 1)) bits, and for example, as shown in FIG.
"000000100" pattern, "00000000"
A pattern of "10" or a pattern of "0000000001" is generated, and a pattern of "00100000"
A pattern of "100", a pattern of "0010000010" or a pattern of "0010000001" is generated. Further, when the pattern generation circuit 12 generates this inverted pattern or non-inverted pattern, the DSV of the code string A before the pattern to be inserted this time is positive, and the pattern inserted between the pattern to be inserted this time and the pattern to be inserted next is DS of code string A
An inverted pattern is generated when the positive peak value of V is larger than the negative peak value, and a non-inverted pattern is generated when the positive peak value is smaller than the negative peak value. In the pattern generation circuit 12, the DSV of the code string A before the pattern to be inserted this time is negative, and the negative peak value of the DSV of the code string A between the pattern to be inserted this time and the pattern to be inserted next is positive. An inversion pattern is generated when the peak value is larger than the peak value, and a non-inversion pattern is generated when the negative peak value is smaller than the positive peak value.
【００３４】すなわち、パターン発生回路１２は、例え
ば図４に示すように、今回挿入するパターンと次に挿入
するパターン間の符号列ＡのＤＳＶを算出するＤＳＶ算
出回路２１と、今回挿入するパターンと次に挿入するパ
ターン間の符号列ＡのＤＳＶの正のピーク値ＰH と負の
ピーク値ＰL を検出するピーク検出回路２２と、挿入す
るパターンの直前の符号列Ａのビットと直後の符号列Ａ
のビットを判断する直前・直後ビット処理回路２３と、
上記ピーク検出回路２２からのピーク値ＰH 、ＰL 等に
基づいて、挿入するパターンを決定するパターン決定回
路２４と、今回挿入するパターン以前の符号列ＡのＤＳ
Ｖ等を記憶するメモリ２５とを備える。That is, as shown in FIG. 4, the pattern generation circuit 12 includes a DSV calculation circuit 21 for calculating the DSV of the code string A between the pattern to be inserted this time and the pattern to be inserted next, and a pattern to be inserted this time. The peak detection circuit 22 that detects the positive peak value P H and the negative peak value P L of the DSV of the code string A between the patterns to be inserted next, the bit of the code string A immediately before the pattern to be inserted, and the code immediately after the bit. Row A
The bit processing circuit 23 immediately before and after determining the bit of
A pattern determining circuit 24 for determining a pattern to be inserted based on the peak values P H , P L, etc. from the peak detecting circuit 22 and a DS of the code string A before the pattern to be inserted this time.
And a memory 25 for storing V and the like.
【００３５】そして、ＤＳＶ算出回路２１は、今回挿入
するパターンと次に挿入するパターン間の符号列ＡのＤ
ＳＶ（以下、区間のＤＳＶという。）を算出し、このＤ
ＳＶをパターン決定回路２４に供給する。具体的には、
ＤＳＶ算出回路２１は、例えば図５Ａに示すように、今
回パターンを挿入する位置Ｐと、次にパターンを挿入す
る位置Ｑと間の、すなわち区間ＰＱにおける符号列Ａの
ＤＳＶを−２として検出する。また、例えば図５Ｂに示
すように、ＤＳＶ算出回路２１は、区間ＰＱにおける符
号列ＡのＤＳＶとして＋２を検出する。また、例えば図
５Ｃに示すように、ＤＳＶ算出回路２１は、区間ＰＱに
おける符号列ＡのＤＳＶとして＋２を検出する。Then, the DSV calculation circuit 21 outputs D of the code string A between the pattern to be inserted this time and the pattern to be inserted next.
SV (hereinafter referred to as the section DSV) is calculated, and this D
The SV is supplied to the pattern determining circuit 24. In particular,
For example, as shown in FIG. 5A, the DSV calculation circuit 21 detects the DSV of the code string A between the position P where the pattern is inserted this time and the position Q where the pattern is inserted next, that is, −2 in the section PQ. . Further, for example, as shown in FIG. 5B, the DSV calculation circuit 21 detects +2 as the DSV of the code string A in the section PQ. Further, for example, as shown in FIG. 5C, the DSV calculation circuit 21 detects +2 as the DSV of the code string A in the section PQ.
【００３６】ピーク検出回路２２は、区間ＰＱにおける
符号列ＡのＤＳＶの正のピーク値ＰH と負のピーク値Ｐ
L を検出し、これらのピーク値ＰH 、ＰL をパターン決
定回路２４に供給する。具体的には、ピーク検出回路２
２は、例えば上述の図５Ａに示すように、区間ＰＱにお
ける正のピーク値ＰH 、負のピーク値ＰL として２、５
を検出する。また、例えば図５Ｂに示すように、ピーク
検出回路２２は、区間ＰＱにおける正のピーク値ＰH 、
負のピーク値ＰL として４、２を検出する。また、例え
ば図５Ｃに示すように、ピーク検出回路２２は、区間Ｐ
Ｑにおいて、正のピーク値ＰH 、負のピーク値ＰL とし
て２、６を検出する。The peak detection circuit 22 detects the positive peak value P H and the negative peak value P H of the DSV of the code string A in the section PQ.
L is detected and these peak values P H and P L are supplied to the pattern determination circuit 24. Specifically, the peak detection circuit 2
2 is 2, 5 as the positive peak value P H and the negative peak value P L in the section PQ as shown in FIG. 5A, for example.
To detect. Further, for example, as shown in FIG. 5B, the peak detection circuit 22 uses the positive peak value P H in the section PQ,
4, 2 is detected as the negative peak value P L. Further, for example, as shown in FIG.
In Q, 2, 6 are detected as the positive peak value P H and the negative peak value P L.
【００３７】直前・直後ビット処理回路２３は、挿入す
るパターンの直前の符号列Ａのビット（以下、直前ビッ
トという。）と直後の符号列Ａのビット（以下、直後ビ
ットという。）を判断し、この判断結果をパターン決定
回路２４に供給する。具体的には、直前・直後ビット処
理回路２３は、挿入するパターンの直前のｄ＋１ビッ
ト、例えば上述の図３に示すように挿入するパターンの
直前の５ビット、直後の５ビットからなる直前ビット、
直後ビットを判断し、「１」の有無やその位置を示す直
前・直後ビット情報をパターン決定回路２４に供給す
る。The immediately preceding / succeeding bit processing circuit 23 determines the bit of the code string A immediately before the pattern to be inserted (hereinafter referred to as the immediately preceding bit) and the bit of the code string A immediately after (hereinafter referred to as the immediately following bit). The judgment result is supplied to the pattern determination circuit 24. Specifically, the immediately-preceding / immediately-following bit processing circuit 23 determines d + 1 bits immediately before the pattern to be inserted, for example, the immediately preceding 5 bits of the pattern to be inserted as shown in FIG.
The bit immediately after is determined, and the bit information immediately before / after that indicating the presence or absence of "1" and its position is supplied to the pattern determination circuit 24.
【００３８】パターン決定回路２４は、例えば図６に示
すように、上記ピーク検出回路２２からのピーク値Ｐ
H 、ＰL 等に基づいて、挿入可能なパターンを選出する
パターン選出回路２４ａと、上記メモリ２５から読み出
された今回挿入するパターン以前の符号列ＡのＤＳＶ等
に基づいて、ピーク検出回路２２で選出されたパターン
の１つを上記パターン挿入回路１３に出力するパターン
出力回路２４ｂとから構成される。The pattern determination circuit 24, as shown in FIG. 6, for example, receives the peak value P from the peak detection circuit 22.
Based on the pattern selection circuit 24a that selects an insertable pattern based on H , P L, etc., and the peak detection circuit 22 based on the DSV of the code string A before the pattern to be inserted this time that is read from the memory 25. And a pattern output circuit 24b for outputting one of the patterns selected in step 1 to the pattern insertion circuit 13.
【００３９】そして、パターン選出回路２４ａは、メモ
リ２５から供給される今回挿入するパターン以前の符号
列ＡのＤＳＶ（以下、累積ＤＳＶという。）が正であっ
て、ピーク検出回路２２から供給される符号列Ａの区間
のＤＳＶの正のピーク値が負のピーク値よりも大きいと
きは反転パターンを選択し、正のピーク値が負のピーク
値よりも小さいときは非反転パターンを選択する。一
方、パターン選出回路２４ａは、メモリ２５から供給さ
れる符号列Ａの累積ＤＳＶが負であって、ピーク検出回
路２２から供給される符号列Ａの区間のＤＳＶの負のピ
ーク値が正のピーク値よりも大きいときは反転パターン
を選択し、負のピーク値が正のピーク値よりも小さいと
きは非反転パターンを選択する。また、パターン選出回
路２４ａは、直前・直後ビット処理回路２３からの直前
・直後ビット情報に基づいて、パターンを挿入したとき
に（ｄ，ｋ）符号の符号則を満足するパターンを、選択
した反転パターン又は非反転パターンのうちから選択す
る。The pattern selection circuit 24a is supplied from the peak detection circuit 22 when the DSV of the code string A before the pattern to be inserted this time supplied from the memory 25 (hereinafter referred to as cumulative DSV) is positive. When the positive peak value of DSV in the section of the code string A is larger than the negative peak value, the inversion pattern is selected, and when the positive peak value is smaller than the negative peak value, the non-inversion pattern is selected. On the other hand, in the pattern selection circuit 24a, the cumulative DSV of the code string A supplied from the memory 25 is negative, and the negative peak value of the DSV in the section of the code string A supplied from the peak detection circuit 22 is a positive peak. When it is larger than the value, the inversion pattern is selected, and when the negative peak value is smaller than the positive peak value, the non-inversion pattern is selected. Further, the pattern selection circuit 24a selects, based on the immediately preceding / succeeding bit information from the immediately preceding / succeeding bit processing circuit 23, a pattern satisfying the code rule of the (d, k) code when the pattern is inserted, and inverts the selected pattern. Select from a pattern or a non-inverted pattern.
【００４０】具体的には、パターン選出回路２４ａは、
例えば上述の図５Ａに示すように、位置Ｐにおける符号
列Ａの累積ＤＳＶが正（＋２）であって、区間ＰＱにお
ける正のピーク値ＰH（２）が負のピーク値ＰL（５）よ
りも小さいときは、上述の図３に示す３つの非反転パタ
ーンを選択する。また、例えば図５Ｂに示すように、位
置Ｐにおける累積ＤＳＶが正（＋２）であって、区間Ｐ
Ｑにおける正のピーク値ＰH（４）が負のピーク値Ｐ
L（２）よりも大きいときは、パターン選出回路２４ａ
は、上述の図３に示す３つの反転パターンを選択する。
また、例えば図５Ｃに示すように、位置Ｐにおける累積
ＤＳＶが正（＋２）であって、区間ＰＱにおける正のピ
ーク値ＰH（２）が負のピーク値ＰL（６）よりも小さい
ときは、パターン選出回路２４ａは、上述の図３に示す
３つの非反転パターンを選択する。Specifically, the pattern selection circuit 24a is
For example, as shown in FIG. 5A described above, a cumulative DSV is positive code sequence A at position P (+2), positive peak value in the interval PQ P H (2) negative peak value P L (5) If it is smaller than the above, the three non-inverted patterns shown in FIG. 3 are selected. Further, for example, as shown in FIG. 5B, the cumulative DSV at the position P is positive (+2), and the section P
The positive peak value P H (4) at Q is the negative peak value P
When it is larger than L (2), the pattern selection circuit 24a
Selects the three inversion patterns shown in FIG. 3 described above.
Further, for example, as shown in FIG. 5C, when the cumulative DSV at the position P is positive (+2) and the positive peak value P H (2) in the section PQ is smaller than the negative peak value P L (6). The pattern selection circuit 24a selects the three non-inverted patterns shown in FIG.
【００４１】なお、正のピーク値ＰH と負のピーク値Ｐ
L が等しいときは、パターン選出回路２４ａが無条件で
何れか一方のパターンを選択するようにする。The positive peak value P H and the negative peak value P H
When L is equal, the pattern selection circuit 24a unconditionally selects one of the patterns.
【００４２】パターン出力回路２４ｂは、メモリ２５か
ら供給される符号列Ａの累積ＤＳＶと、ＤＳＶ算出回路
２１から供給される符号列Ａの区間のＤＳＶとを加算
し、この加算値の絶対値、すなわち次に挿入するパター
ンの位置における符号列Ａの累積ＤＳＶの絶対値に基づ
いて、パターン選出回路２４ａで選択された反転パター
ン又は非反転パターンのうちから、例えば次に挿入する
パターンの位置における符号列Ａの累積ＤＳＶの絶対値
が最も小さくなるパターンを選択して、パターン挿入回
路１３に出力する。具体的には、パターン出力回路２４
ｂは、例えば上述の図３に示す３つの反転パターン又は
３つの非反転パターンのうちから、上述の図５に示す位
置Ｑにおける符号列Ａの累積ＤＳＶの絶対値が最も小さ
いパターンを選択して出力する。また、パターン出力回
路２４ｂは、上述のようにして求めた加算値を、位置Ｑ
における符号列Ａの累積ＤＳＶとしてメモリ２５に供給
し、メモリ２５は、この累積ＤＳＶを記憶する。なお、
パターン出力回路２４ｂが位置Ｐに挿入したパターン自
体のＤＳＶも考慮して、すなわちパターンのＤＳＶも加
算して、位置Ｑにおける累積ＤＳＶを求めるようにして
も良い。The pattern output circuit 24b adds the cumulative DSV of the code string A supplied from the memory 25 and the DSV of the section of the code string A supplied from the DSV calculation circuit 21, and the absolute value of the added value, That is, based on the absolute value of the cumulative DSV of the code string A at the position of the pattern to be inserted next, for example, the code at the position of the pattern to be inserted next from the inverted pattern or the non-inverted pattern selected by the pattern selection circuit 24a. The pattern having the smallest absolute value of the accumulated DSV in the column A is selected and output to the pattern insertion circuit 13. Specifically, the pattern output circuit 24
For b, for example, from the three inverted patterns or the three non-inverted patterns shown in FIG. 3 described above, a pattern having the smallest absolute value of the cumulative DSV of the code string A at the position Q shown in FIG. 5 is selected. Output. Further, the pattern output circuit 24b uses the addition value obtained as described above as the position Q
It is supplied to the memory 25 as the cumulative DSV of the code string A in, and the memory 25 stores this cumulative DSV. In addition,
The cumulative DSV at the position Q may be obtained by considering the DSV of the pattern itself inserted in the position P by the pattern output circuit 24b, that is, by adding the DSV of the pattern.
【００４３】そして、パターン挿入回路１３は、上述し
たように、符号化回路１１から供給される符号列Ａに、
パターン出力回路２４ｂから供給されるパターンを所定
の周期で挿入し、パターンが挿入された符号列Ｂを変調
回路１４に供給する。変調回路１４は、符号列ＢをＮＲ
ＺＩ変調して出力する。この結果、変調回路１４からは
ＤＳＶの絶対値を小さくするＤＳＶ制御された、すなわ
ち直流成分や低域成分が抑圧（あるいはカット）された
変調符号が出力される。Then, the pattern insertion circuit 13 adds to the code string A supplied from the encoding circuit 11, as described above.
The pattern supplied from the pattern output circuit 24b is inserted at a predetermined cycle, and the code string B in which the pattern is inserted is supplied to the modulation circuit 14. The modulation circuit 14 converts the code string B into NR
ZI-modulate and output. As a result, the modulation circuit 14 outputs a DSV-controlled modulation code that reduces the absolute value of DSV, that is, a DC component or a low frequency component is suppressed (or cut).
【００４４】以上の説明で明らかなように、この実施の
変調装置では、（ｄ，ｋ）符号列に２（ｄ＋１）ビット
の長さを有するパターンを所定間隔Ｔcodeビットで挿入
した後、ＮＲＺＩ変調して、ＤＳＶ制御された変調符号
を出力することにより、挿入したパターンの「１」の数
に基づいて変調符号のＤＳＶを制御することができると
共に、パターンが挿入された符号列Ｂが符号則を満足し
た状態で、パターンの長さを最小とするとができ、冗長
度の増加を少なくすることができる。また、挿入するパ
ターンを「１」の数が０、１、２の３種類のパターンと
することにより、冗長度の増加を必要最小限に抑えるこ
とができる。また、今回挿入するパターン以前の符号列
のＤＳＶと、今回挿入するパターンと次に挿入するパタ
ーン間の符号列のＤＳＶとを加算し、この加算値の絶対
値が小さくなるように３種類のパターンのうちの１つを
選択して挿入することにより、短いパターンでＤＳＶを
大きく変化させることができる。As is clear from the above description, in the modulator of this embodiment, the pattern having the length of 2 (d + 1) bits is inserted into the (d, k) code string at the predetermined interval T code bits, and then the NRZI By modulating and outputting the DSV-controlled modulation code, the DSV of the modulation code can be controlled based on the number of “1” s of the inserted pattern, and the code string B in which the pattern is inserted is a code. When the rule is satisfied, the length of the pattern can be minimized, and the increase in redundancy can be suppressed. In addition, the number of "1" s to be inserted is three types of patterns of 0, 1, and 2, so that the increase in redundancy can be suppressed to a necessary minimum. In addition, the DSV of the code string before the pattern to be inserted this time and the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next are added, and three types of patterns are used so that the absolute value of the added value becomes small. By selecting and inserting one of them, the DSV can be greatly changed with a short pattern.
【００４５】また、この実施例の変調装置では、符号列
に所定の長さのパターンを所定間隔で挿入する際に、今
回挿入するパターン以前の符号列のＤＳＶが正であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの正のピーク値が負のピーク値よりも大
きいときは反転パターンを挿入し、正のピーク値が負の
ピーク値よりも小さいときは非反転パターンを挿入し、
今回挿入するパターン以前の符号列のＤＳＶが負であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの負のピーク値が正のピーク値よりも大
きいときは反転パターンを挿入し、負のピーク値が正の
ピーク値よりも小さいときは非反転パターンを挿入する
ことにより、従来の装置に比して累積ＤＳＶのピーク値
が小さくなるように、ＤＳＶの制御を行うことができ
る。具体的には、従来の装置では、例えば従来の技術で
説明した図８Ｃに示すように、位置Ｐに反転パターンが
挿入されることによって、位置Ｐから位置Ｑの間で累積
ＤＳＶのピーク値が８となるのに対して、この変調装置
では、例えば上述の図５Ｃに示すように、位置Ｐに非反
転パターンを挿入することによって、位置Ｐから位置Ｑ
の間で累積ＤＳＶのピーク値を＋４、−４と小さくする
ことができる。換言すると、この変調装置では、従来の
装置に比して、ＤＳＶのピーク値を小さく抑えることが
できる。Further, in the modulator of this embodiment, when inserting a pattern of a predetermined length into a code string at a predetermined interval, the DSV of the code string before the pattern to be inserted this time is positive and is inserted this time. When the positive peak value of the DSV of the code string between the pattern and the pattern to be inserted next is larger than the negative peak value, an inverted pattern is inserted, and when the positive peak value is smaller than the negative peak value, non-inverted. Insert a pattern,
If the DSV of the code string before the pattern to be inserted this time is negative, and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is greater than the positive peak value, an inverted pattern is selected. When the negative peak value is smaller than the positive peak value, a non-inverted pattern is inserted to control the DSV so that the cumulative DSV peak value becomes smaller than that of the conventional device. You can Specifically, in the conventional device, for example, as shown in FIG. 8C described in the related art, by inserting the inversion pattern at the position P, the peak value of the cumulative DSV between the position P and the position Q is increased. In contrast to this, in this modulator, as shown in FIG. 5C, for example, by inserting a non-inverted pattern in the position P, the position P can be changed to the position Q.
During this period, the peak value of the cumulative DSV can be reduced to +4 and -4. In other words, in this modulator, the peak value of DSV can be suppressed smaller than that of the conventional device.
【００４６】つぎに、本発明を適用した復調装置の一実
施例について説明する。Next, an embodiment of the demodulation device to which the present invention is applied will be described.
【００４７】この復調装置は、例えば図７に示すよう
に、変調信号をＮＲＺＩ復調して、パターンが挿入され
た上記符号列Ｂを再生する復調回路３１と、該復調回路
３１からの符号列Ｂからパターンを除去して、上記符号
列Ａを再生するパターン除去回路３２と、該パターン除
去回路３２からの符号列Ａを復号化して、元のデータ列
を再生する復号化回路３３と、同期信号を検出するＳＹ
ＮＣ検出回路３４と、該ＳＹＮＣ検出回路３４で検出さ
れた同期信号に基づいて、上記パターン除去回路３２等
を制御するタイミング管理回路３５とを備える。This demodulator, as shown in FIG. 7, for example, demodulates a modulated signal by NRZI and reproduces the code string B in which a pattern is inserted, and a code string B from the demodulator circuit 31. Pattern removal circuit 32 for removing the pattern from the pattern sequence A to reproduce the code sequence A, a decoding circuit 33 for decoding the code sequence A from the pattern removal circuit 32 to reproduce the original data sequence, and a synchronization signal. SY to detect
An NC detection circuit 34 and a timing management circuit 35 that controls the pattern removal circuit 32 and the like based on the synchronization signal detected by the SYNC detection circuit 34 are provided.
【００４８】そして、復調回路３１には、受信信号ある
いは再生信号に所謂波形等化処理、２値化処理等を施し
て得られる変調符号が供給され、この復調回路３１は、
変調符号をＮＲＺＩ復調して、上述した変調装置のパタ
ーン挿入回路１３の出力に対応するパターンが挿入され
た符号列Ｂを再生し、この符号列Ｂをパターン除去回路
３２及びＳＹＮＣ検出回路３４に供給する。すなわち、
上述したように変調装置において変調符号に直流成分や
低域成分が含まれないようにＤＳＶ制御しているので、
従来の技術で述べた直流成分に起因したエラー等がない
変調符号がこの復調回路３１に供給され、エラーがない
符号列Ｂを再生することができる。The demodulation circuit 31 is supplied with a modulation code obtained by subjecting the received signal or the reproduced signal to so-called waveform equalization processing, binarization processing, etc.
The modulation code is NRZI demodulated to reproduce the code string B in which the pattern corresponding to the output of the pattern inserting circuit 13 of the above-described modulator is inserted, and the code string B is supplied to the pattern removing circuit 32 and the SYNC detecting circuit 34. To do. That is,
As described above, the modulator performs DSV control so that the modulation code does not include a DC component or a low frequency component.
The demodulation circuit 31 is supplied with the modulation code having no error or the like due to the DC component described in the conventional technique, and the code string B having no error can be reproduced.
【００４９】ＳＹＮＣ検出回路３４は、同期信号を検出
し、タイミング管理回路３５は、この検出された同期信
号に基づいて、例えば再生クロックをカウントしてパタ
ーンが挿入されている位置を検出し、検出結果に基づい
てパターン除去回路３２を制御する。The SYNC detection circuit 34 detects the sync signal, and the timing management circuit 35 counts, for example, the reproduced clock based on the detected sync signal to detect the position where the pattern is inserted and detect it. The pattern removal circuit 32 is controlled based on the result.
【００５０】パターン除去回路３２は、タイミング管理
回路３５の制御のもとに、Ｔdcビットからなるパターン
が所定間隔Ｔcodeビットで挿入された符号列Ｂからパタ
ーンを除去して、符号列Ａを再生する。ところで、上述
したように変調装置においてパターンは所定間隔Ｔcode
ビットで挿入されているので、簡単に除去することがで
きる。Under the control of the timing management circuit 35, the pattern removing circuit 32 removes the pattern from the code string B in which the pattern of T dc bits is inserted at a predetermined interval T code bits, and the code string A is obtained. Reproduce. By the way, as described above, in the modulator, the pattern has a predetermined interval T code.
Since it is inserted in bits, it can be easily removed.
【００５１】復号化回路３３は、パターン除去回路３２
から供給される符号列Ａを、送信（あるいは記録）の際
の符号則に対応して復号化して元のデータを再生し、こ
のデータを出力する。The decoding circuit 33 includes a pattern removing circuit 32.
The code string A supplied from the device is decoded according to the code rule at the time of transmission (or recording) to reproduce the original data, and this data is output.
【００５２】なお、本発明は上述の実施例に限定される
ものではなく、例えば、上述の実施例では符号を（４，
１９；２，５；５）符号として説明したが、例えば
（４，１８；２，５；６）符号、（４，２２；２，５；
５）符号、ＲＬＬ（２，７）変調等のＤＳＶ制御が考慮
されていない符号に対して、本発明を適用できることは
言うまでもない。The present invention is not limited to the above-mentioned embodiment, and for example, in the above-mentioned embodiment, reference numerals are (4,
19; 2, 5; 5) code is explained, but for example, (4, 18; 2, 5; 6) code, (4, 22; 2, 5;
5) It goes without saying that the present invention can be applied to a code, a code for which DSV control such as RLL (2,7) modulation is not considered.
【００５３】[0053]
【発明の効果】以上の説明で明らかなように、本発明で
は、符号列に所定の長さのパターンを所定間隔で挿入
し、パターンが挿入された符号列をＮＲＺＩ変調して、
ＤＳＶ制御された変調符号を出力する際に、今回挿入す
るパターン以前の符号列のＤＳＶが正であって、今回挿
入するパターンと次に挿入するパターン間の符号列のＤ
ＳＶの正のピーク値が負のピーク値よりも大きいときは
「１」の数が奇数のパターンを挿入し、正のピーク値が
負のピーク値よりも小さいときは「１」の数が偶数のパ
ターンを挿入し、今回挿入するパターン以前の符号列の
ＤＳＶが負であって、今回挿入するパターンと次に挿入
するパターン間の符号列のＤＳＶの負のピーク値が正の
ピーク値よりも大きいときは「１」の数が奇数のパター
ンを挿入し、負のピーク値が正のピーク値よりも小さい
ときは「１」の数が偶数のパターンを挿入することによ
り、挿入したパターンの「１」の数に基づいて変調符号
のＤＳＶを制御することができると共に、従来の装置に
比して累積ＤＳＶのピーク値が小さくなるように、ＤＳ
Ｖ制御を行うことができる。As is apparent from the above description, in the present invention, a pattern having a predetermined length is inserted into a code string at a predetermined interval, the code string in which the pattern is inserted is NRZI-modulated,
When outputting the DSV-controlled modulation code, the DSV of the code string before the pattern to be inserted this time is positive, and the D of the code string between the pattern to be inserted this time and the pattern to be inserted next is
When the positive peak value of SV is larger than the negative peak value, the pattern with an odd number of "1" is inserted, and when the positive peak value is smaller than the negative peak value, the number of "1" is even. The DSV of the code string before the pattern to be inserted this time is negative, and the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is less than the positive peak value. By inserting a pattern with an odd number of "1" when it is larger and inserting a pattern with an even number of "1" when the negative peak value is smaller than the positive peak value, The DSV of the modulation code can be controlled based on the number "1", and the DSV can be controlled so that the peak value of the cumulative DSV is smaller than that of the conventional device.
V control can be performed.
【００５４】また、挿入するパターンを「１」の数が
０、１、２の３種類のパターンとすることにより、冗長
度の増加を必要最小限に抑えることができる。また、今
回挿入するパターン以前の符号列のＤＳＶと、今回挿入
するパターンと次に挿入するパターン間の符号列のＤＳ
Ｖとを加算し、この加算値の絶対値が小さくなるように
３種類のパターンのうちの１つを選択して挿入すること
により、短いパターンでＤＳＶを大きく変化させること
ができる。Further, the number of "1" s to be inserted is three, that is, 0, 1, and 2, so that the increase in redundancy can be suppressed to the necessary minimum. Also, the DSV of the code string before the pattern to be inserted this time and the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next
By adding V and V and selecting and inserting one of the three types of patterns so that the absolute value of the added value becomes small, the DSV can be greatly changed with a short pattern.
【図１】本発明を適用した変調装置の要部の回路構成を
示すブロック図である。FIG. 1 is a block diagram showing a circuit configuration of a main part of a modulator to which the present invention is applied.
【図２】上記変調装置の動作原理を説明するためのタイ
ムチャートである。FIG. 2 is a time chart for explaining the operation principle of the modulator.
【図３】挿入するパターンの具体例を示す図である。FIG. 3 is a diagram showing a specific example of a pattern to be inserted.
【図４】上記変調装置を構成するパターン発生回路の具
体的な構成を示すブロック図である。FIG. 4 is a block diagram showing a specific configuration of a pattern generation circuit that constitutes the modulation device.
【図５】ＤＳＶの具体的な値を示す図である。FIG. 5 is a diagram showing specific values of DSV.
【図６】上記変調装置を構成するパターン決定回路の具
体的な構成を示すブロック図である。FIG. 6 is a block diagram showing a specific configuration of a pattern determination circuit that constitutes the modulation device.
【図７】本発明を適用した復調装置の要部の回路構成を
示すブロック図である。FIG. 7 is a block diagram showing a circuit configuration of a main part of a demodulation device to which the present invention is applied.
【図８】従来のＤＳＶ制御方法におけるＤＳＶの値を示
す図である。FIG. 8 is a diagram showing a DSV value in a conventional DSV control method.
１１ 符号化回路 １２ パターン発生回路 １３ パターン挿入回路 １４ 変調回路 ２１ ＤＳＶ算出回路 ２２ ピーク検出回路 ２３ 直前・直後ビット処理回路 ２４ パターン決定回路 ２４ａ パターン選出回路 ２４ｂ パターン出力回路 ３１ 復調回路 ３２ パターン除去回路 ３３ 復号化回路 ３５ タイミング管理回路 11 Encoding Circuit 12 Pattern Generation Circuit 13 Pattern Insertion Circuit 14 Modulation Circuit 21 DSV Calculation Circuit 22 Peak Detection Circuit 23 Immediately and Immediately Bit Processing Circuit 24 Pattern Determination Circuit 24a Pattern Selection Circuit 24b Pattern Output Circuit 31 Demodulation Circuit 32 Pattern Removal Circuit 33 Decoding circuit 35 Timing management circuit
Claims (7)
隔で挿入し、パターンが挿入された符号列をＮＲＺＩ変
調して、ＤＳＶ制御された変調符号を出力する変調方法
において、 今回挿入するパターン以前の符号列のＤＳＶが正であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの正のピーク値が負のピーク値よりも大
きいときは「１」の数が奇数のパターンを挿入し、正の
ピーク値が負のピーク値よりも小さいときは「１」の数
が偶数のパターンを挿入し、 今回挿入するパターン以前の符号列のＤＳＶが負であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの負のピーク値が正のピーク値よりも大
きいときは「１」の数が奇数のパターンを挿入し、負の
ピーク値が正のピーク値よりも小さいときは「１」の数
が偶数のパターンを挿入することを特徴とする変調方
法。1. A modulation method in which a pattern having a predetermined length is inserted into a code string at a predetermined interval, the code string in which the pattern is inserted is NRZI-modulated, and a DSV-controlled modulation code is output this time. When the DSV of the code string before the pattern is positive and the positive peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the negative peak value, the number of “1” is When an odd number pattern is inserted and the positive peak value is smaller than the negative peak value, the pattern with an even number of "1" is inserted, and the DSV of the code string before the pattern to be inserted this time is negative, When the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value, the pattern with an odd number of "1" is inserted and the negative peak value is positive. Less than the peak value of Itoki modulation method characterized by inserting a pattern number is an even number of "1".
トとしたことを特徴とする請求項１に記載の変調方法。2. The modulation method according to claim 1, wherein the code is a (d, k) code, and the predetermined length of the pattern to be inserted is 2 (d + 1) bits.
「１」の数が１個のパターンとし、前記「１」の数が偶
数のパターンを、「１」の数が０個又は２個のパターン
とし、 今回挿入するパターン以前の符号列のＤＳＶと、今回挿
入するパターンと次に挿入するパターン間の符号列のＤ
ＳＶとを加算し、該加算値の絶対値が小さくなるように
上記パターンのうちの１つを選択して挿入することを特
徴とする請求項２に記載の変調方法。3. A pattern in which the number of “1” is an odd number,
The pattern of which the number of "1" s is 1 and the pattern of which the number of "1s" is an even number is the pattern of which the number of "1s" is 0 or 2 and the DSV of the code string before the pattern to be inserted this time , D of the code string between the pattern to be inserted this time and the pattern to be inserted next
3. The modulation method according to claim 2, wherein SV and SV are added, and one of the patterns is selected and inserted so that the absolute value of the added value becomes small.
隔で挿入し、パターンが挿入された符号列をＮＲＺＩ変
調して、ＤＳＶ制御された変調符号を出力する変調装置
において、 今回挿入するパターン以前の符号列のＤＳＶが正であっ
て、今回挿入するパターンと次に挿入するパターン間の
符号列のＤＳＶの正のピーク値が負のピーク値よりも大
きいときは「１」の数が奇数のパターンを発生し、正の
ピーク値が負のピーク値よりも小さいときは「１」の数
が偶数のパターンを発生すると共に、今回挿入するパタ
ーン以前の符号列のＤＳＶが負であって、今回挿入する
パターンと次に挿入するパターン間の符号列のＤＳＶの
負のピーク値が正のピーク値よりも大きいときは「１」
の数が奇数のパターンを発生し、負のピーク値が正のピ
ーク値よりも小さいときは「１」の数が偶数のパターン
を発生するパターン発生手段と、 該パターン発生手段で周期的に発生された所定の長さの
パターンを符号列に挿入するパターン挿入手段と、 該パターン挿入手段からのパターンが挿入された符号列
をＮＲＺＩ変調する変調手段とを備えることを特徴とす
る変調装置。4. A modulation device which inserts a pattern of a predetermined length into a code string at a predetermined interval, NRZI-modulates the code string in which the pattern is inserted, and outputs a DSV-controlled modulation code. When the DSV of the code string before the pattern is positive and the positive peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the negative peak value, the number of “1” is When an odd number pattern is generated and the positive peak value is smaller than the negative peak value, an even number pattern of "1" is generated, and the DSV of the code string before the pattern to be inserted this time is negative. , "1" when the negative peak value of the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next is larger than the positive peak value.
Pattern generating means for generating an odd number of patterns, and generating a pattern of an even number of "1" when the negative peak value is smaller than the positive peak value, and the pattern generating means periodically generating the pattern. A modulation device comprising: a pattern insertion means for inserting a pattern having a predetermined length into a code string; and a modulation means for NRZI modulating the code string in which the pattern from the pattern insertion means is inserted.
ットからなるパターンを発生することを特徴とする請求
項４に記載の変調装置。5. The modulation according to claim 4, wherein the code is a (d, k) code, and the pattern generating means generates a pattern having a predetermined length of 2 (d + 1) bits. apparatus.
奇数のパターンを「１」の数が１個のパターンとし、
「１」の数が偶数のパターンを「１」の数が０個又は２
個のパターンとすると共に、今回挿入するパターン以前
の符号列のＤＳＶと、今回挿入するパターンと次に挿入
するパターン間の符号列のＤＳＶとを加算し、該加算値
の絶対値が小さくなるような上記パターンのうちの１つ
を選択して発生することを特徴とする請求項５に記載の
変調装置。6. The pattern generating means sets a pattern having an odd number of “1” s to a pattern having one “1”,
If the number of "1" is an even number, the number of "1" is 0 or 2
Number of patterns, and the DSV of the code string before the pattern to be inserted this time and the DSV of the code string between the pattern to be inserted this time and the pattern to be inserted next are added to reduce the absolute value of the added value. 6. The modulator according to claim 5, wherein one of the patterns is selected and generated.
隔で挿入された後に、ＮＲＺＩ変調されることによって
ＤＳＶ制御された変調符号であって、今回挿入されるパ
ターン以前の符号列のＤＳＶが正であって、今回挿入さ
れるパターンと次に挿入されるパターン間の符号列のＤ
ＳＶの正のピーク値が負のピーク値よりも大きいときは
「１」の数が奇数のパターンが挿入され、正のピーク値
が負のピーク値よりも小さいときは「１」の数が偶数の
パターンが挿入されると共に、今回挿入されるパターン
以前のＤＳＶが負であって、今回挿入されるパターンと
次に挿入されるパターン間の符号列のＤＳＶの負のピー
ク値が正のピーク値よりも大きいときは「１」の数が奇
数のパターンが挿入され、負のピーク値が正のピーク値
よりも小さいときは「１」の数が偶数のパターンが挿入
された変調符号が供給され、該変調符号をＮＲＺＩ復調
して、パターンが挿入された符号列を再生する復調手段
と、 該復調手段からのパターンが挿入された符号列からパタ
ーンを除去して、元の符号列を再生するパターン除去手
段とを備えることを特徴とする復調装置。7. A modulation code that is DSV controlled by inserting NRZI modulation after a pattern having a predetermined length is inserted into a code string at a predetermined interval, and is a DSV of a code string before the pattern to be inserted this time. Is positive and D of the code string between the pattern to be inserted this time and the pattern to be inserted next is
When the positive peak value of SV is larger than the negative peak value, an odd number pattern of "1" is inserted, and when the positive peak value is smaller than the negative peak value, the number of "1" is even number. Is inserted, the DSV before the pattern inserted this time is negative, and the negative peak value of the DSV of the code string between the pattern inserted this time and the pattern inserted next is a positive peak value. A modulation code in which an odd number pattern of "1" is inserted when the number is larger than that, and an even number pattern is inserted when the negative peak value is smaller than the positive peak value is supplied. NRZI demodulation of the modulation code to reproduce a code string in which a pattern is inserted, and a pattern from the code string in which a pattern is inserted from the demodulator are removed to reproduce the original code string. With pattern removal means A demodulator characterized in that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01023095A JP3239663B2 (en) | 1995-01-25 | 1995-01-25 | Modulation method, modulation device and demodulation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01023095A JP3239663B2 (en) | 1995-01-25 | 1995-01-25 | Modulation method, modulation device and demodulation device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204569A true JPH08204569A (en) | 1996-08-09 |
| JP3239663B2 JP3239663B2 (en) | 2001-12-17 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01023095A Expired - Fee Related JP3239663B2 (en) | 1995-01-25 | 1995-01-25 | Modulation method, modulation device and demodulation device |
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| JP (1) | JP3239663B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002029811A1 (en) * | 2000-10-02 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Record medium, its recorder, its recording method, its reproducing apparatus, and its reproducing apparatus |
| WO2006058499A1 (en) * | 2004-12-03 | 2006-06-08 | Huawei Technologies Co., Ltd. | Transmission system and method employing electrical return-to-zero modulation |
| US7333518B2 (en) | 2000-06-19 | 2008-02-19 | Sharp Kabushiki Kaisha | Transmission method and transmission system as well as communications device |
-
1995
- 1995-01-25 JP JP01023095A patent/JP3239663B2/en not_active Expired - Fee Related
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| CN1316491C (en) * | 2000-10-02 | 2007-05-16 | 松下电器产业株式会社 | Record medium, its recorder, its recording method, its reproducing apparatus and method |
| WO2006058499A1 (en) * | 2004-12-03 | 2006-06-08 | Huawei Technologies Co., Ltd. | Transmission system and method employing electrical return-to-zero modulation |
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