JPH0818419A - Switching element driving circuit - Google Patents
Switching element driving circuitInfo
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- JPH0818419A JPH0818419A JP14667294A JP14667294A JPH0818419A JP H0818419 A JPH0818419 A JP H0818419A JP 14667294 A JP14667294 A JP 14667294A JP 14667294 A JP14667294 A JP 14667294A JP H0818419 A JPH0818419 A JP H0818419A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチング素子駆動
回路に関し、例えば、ＤＣ−ＤＣコンバータに用いられ
るスイッチング素子駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching element drive circuit, for example, a switching element drive circuit used in a DC-DC converter.
【０００２】[0002]
【従来の技術】直流電源を入力とし、安定化した直流電
圧を出力する降圧チョッパ型のＤＣ−ＤＣコンバータの
基本回路を図４に示す。図４において、１１はＤＣ−Ｄ
Ｃコンバータ、１２は直流入力電源、１３はＭＯＳ形の
ＰチャンネルＦＥＴ、１４は発振回路、Ｄ１は整流ダイ
オード、Ｌ１はインダクタンス、Ｃ１はコンデンサ、Ｒ
１は負荷を示す。2. Description of the Related Art FIG. 4 shows a basic circuit of a step-down chopper type DC-DC converter which receives a DC power supply as an input and outputs a stabilized DC voltage. In FIG. 4, 11 is DC-D
C converter, 12 DC input power source, 13 MOS type P channel FET, 14 oscillator circuit, D1 rectifier diode, L1 inductance, C1 capacitor, R
1 indicates a load.
【０００３】ＤＣ−ＤＣコンバータ１１は、直流入力電
源１２の直流電圧を発振回路１４の駆動信号を印加した
ＰチャンネルＦＥＴ１３によって高周波交流電圧にいっ
たん変換し、ＰチャンネルＦＥＴ１３のオン、オフ時間
比を制御することにより電圧レベルを変えて、最終的に
整流ダイオードＤ１、インダクタンスＬ１、コンデンサ
Ｃ１で構成された平滑回路を通じて、３．３Ｖ乃至５Ｖ
の直流電圧に変換する。The DC-DC converter 11 once converts the DC voltage of the DC input power supply 12 into a high frequency AC voltage by the P-channel FET 13 to which the drive signal of the oscillation circuit 14 is applied, and controls the on / off time ratio of the P-channel FET 13. By changing the voltage level, 3.3V to 5V is finally applied through a smoothing circuit composed of a rectifying diode D1, an inductance L1 and a capacitor C1.
Convert to DC voltage.
【０００４】このようなＤＣ−ＤＣコンバータ１１で
は、使用される機器の省電力化のために電力損失を小さ
くする必要があり、その改善策として図５に示すよう
に、比較的電力損失の大きな整流ダイオードＤ１のかわ
りにＮチャンネルＦＥＴ１５を使用する方法が提案され
ている。この場合、ＮチャンネルＦＥＴ１５のゲートを
発振回路１４に接続し、図６に示すように、Ｎチャンネ
ルＦＥＴ１５のドレイン−ソース間のパルスＱ２をＰチ
ャンネルＦＥＴ１３のドレイン−ソース間のパルスＱ１
に同期させて、ＰチャンネルＦＥＴ１３とＮチャンネル
ＦＥＴ１５が交互にスイッチングすることにより、Ｎチ
ャンネルＦＥＴ１５は整流器として働く。そして、Ｎチ
ャンネルＦＥＴ１５は、オン抵抗を低くすることが可能
であるため、ＤＣ−ＤＣコンバータ１１の電力損失を大
きく改善することができる。In such a DC-DC converter 11, it is necessary to reduce the power loss in order to save the power of the equipment used, and as an improvement measure thereof, as shown in FIG. 5, the power loss is relatively large. A method of using the N-channel FET 15 instead of the rectifying diode D1 has been proposed. In this case, the gate of the N-channel FET 15 is connected to the oscillation circuit 14, and the drain-source pulse Q2 of the N-channel FET 15 is changed to the drain-source pulse Q1 of the P-channel FET 13 as shown in FIG.
By alternately switching the P-channel FET 13 and the N-channel FET 15 in synchronization with, the N-channel FET 15 functions as a rectifier. Since the N-channel FET 15 can reduce the on-resistance, the power loss of the DC-DC converter 11 can be greatly improved.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、実際に
はＰチャンネルＦＥＴ１３及びＮチャンネルＦＥＴ１５
は、駆動信号を印加されてからスイッチングするまでに
数１０ｎ秒程度の遅延があり、このバラツキによってＰ
チャンネルＦＥＴ３とＮチャンネルＦＥＴ５がうまく同
期せずに、同時にオンすることで地絡モードになり、電
力損失がかえって増加してしまうという恐れがあった。However, in practice, the P-channel FET 13 and the N-channel FET 15 are actually used.
Has a delay of several tens of nanoseconds from the application of the drive signal to the switching, and due to this variation, P
There is a fear that the channel FET 3 and the N channel FET 5 do not synchronize well and are turned on at the same time to be in the ground fault mode, which may increase the power loss.
【０００６】それゆえ、本発明の主たる目的は、２つの
スイッチング素子が同時にオンする状態を確実に防ぐス
イッチング素子駆動回路を提供することである。Therefore, a main object of the present invention is to provide a switching element drive circuit which reliably prevents two switching elements from being turned on at the same time.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、２つのスイッチング素子を交互にスイ
ッチングする同期式のスイッチング素子駆動回路におい
て、幅制御された制御信号を発生する発振回路と、前記
スイッチング素子の一方を駆動する第１の駆動信号を出
力する論理和回路と、前記スイッチング素子の他方を駆
動する第２の駆動信号を出力する論理積回路と、を備
え、前記論理和回路の第１の駆動信号は前記発振回路の
制御信号と前記論理積回路の第２の駆動信号とを論理和
演算して生成し、前記論理積回路の第２の駆動信号は前
記発振回路の制御信号と前記論理和回路の第１の駆動信
号とを論理積演算して生成することにより、２つのスイ
ッチング素子が同時にオンする状態を防ぐことを特徴と
する。In order to achieve the above object, the present invention provides an oscillation which generates a width-controlled control signal in a synchronous switching element drive circuit which alternately switches two switching elements. A logic circuit that outputs a first drive signal that drives one of the switching elements, and a logical product circuit that outputs a second drive signal that drives the other of the switching elements. The first drive signal of the sum circuit is generated by performing a logical sum operation of the control signal of the oscillation circuit and the second drive signal of the AND circuit, and the second drive signal of the AND circuit is the second drive signal. The control signal and the first drive signal of the OR circuit are logically ANDed to generate a state in which two switching elements are simultaneously turned on.
【０００８】そして、前記論理和回路と前記論理積回路
間に遅延回路を設けたことにより、前記スイッチング素
子がスイッチするタイミングを調整したことを特徴とす
る。A delay circuit is provided between the logical sum circuit and the logical product circuit to adjust the switching timing of the switching element.
【０００９】また、ＤＣ−ＤＣコンバータのスイッチン
グ素子に使用したことを特徴とする。Further, it is characterized in that it is used as a switching element of a DC-DC converter.
【００１０】[0010]
【作用】上記の構成によれば、論理和回路と論理積回路
を組み合わせることにより、２つのスイッチング素子が
同時にオンする状態を防ぐことができる。また、論理和
回路と前記論理積回路間に遅延回路を設けたことによ
り、スイッチング素子がスイッチするタイミングを調整
することができる。According to the above construction, the combination of the OR circuit and the AND circuit can prevent the two switching elements from being turned on at the same time. Further, by providing the delay circuit between the logical sum circuit and the logical product circuit, it is possible to adjust the timing at which the switching element switches.
【００１１】[0011]
【実施例】以下、本発明のスイッチング素子駆動回路の
一実施例を図面を用いて説明する。図１の回路図におい
て、１は２つのスイッチング素子（図示せず）を交互に
スイッチングする同期式のスイッチング素子駆動回路、
２は発振回路、３は論理和回路、４は論理積回路を示
す。論理和回路３は一方の入力部が発振回路２と接続さ
れ、他方の入力部が論理積回路４の出力部と接続され、
出力部が一方のスイッチング素子と接続される。論理積
回路４は一方の入力部が発振回路２と接続され、他方の
入力部が論理和回路３の出力部と接続され、出力部が他
方のスイッチング素子と接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the switching element drive circuit of the present invention will be described below with reference to the drawings. In the circuit diagram of FIG. 1, reference numeral 1 denotes a synchronous switching element drive circuit that alternately switches two switching elements (not shown),
Reference numeral 2 is an oscillation circuit, 3 is a logical sum circuit, and 4 is a logical product circuit. One input part of the logical sum circuit 3 is connected to the oscillation circuit 2, and the other input part is connected to the output part of the logical product circuit 4,
The output section is connected to one switching element. The AND circuit 4 has one input connected to the oscillation circuit 2, the other input connected to the output of the OR circuit 3, and the output connected to the other switching element.
【００１２】このように構成されたスイッチング素子駆
動回路１では、論理和回路３が発振回路２から発生され
る幅制御された制御信号Ａと後述する論理積回路４の駆
動信号Ｃを論理和演算することにより、駆動信号Ｂを出
力して一方のスイッチング素子を駆動する。また、論理
積回路４が発振回路２の制御信号Ａと論理和回路３の駆
動信号Ｂを論理積演算することにより、駆動信号Ｃを出
力して他方のスイッチング素子を駆動する。このような
論理回路の組み合わせによれば、発振回路２の制御信号
Ａ、論理和回路３の駆動信号Ｂ、及び論理積回路４の駆
動信号Ｃは、表１の真理値表に示すように、制御信号Ａ
が０のときは駆動信号Ｂ及び駆動信号Ｃはともに０とな
り、制御信号Ａが１のときは駆動信号Ｂ及び駆動信号Ｃ
はともに１となり、論理的には２つのスイッチング素子
を完全に同期させることが可能となる。In the switching element drive circuit 1 thus constructed, the OR circuit 3 ORs the control signal A whose width is controlled by the oscillation circuit 2 and the drive signal C of the AND circuit 4 which will be described later. By doing so, the drive signal B is output to drive one of the switching elements. Further, the AND circuit 4 logically ANDs the control signal A of the oscillation circuit 2 and the drive signal B of the OR circuit 3 to output the drive signal C to drive the other switching element. According to such a combination of logic circuits, the control signal A of the oscillation circuit 2, the drive signal B of the OR circuit 3, and the drive signal C of the AND circuit 4 are as shown in the truth table of Table 1. Control signal A
When the control signal A is 1, the drive signals B and C are both 0, and when the control signal A is 1, the drive signals B and C are 0.
Are both 1 and logically it is possible to completely synchronize the two switching elements.
【００１３】[0013]
【表１】 [Table 1]
【００１４】次に、図５に示したＤＣ−ＤＣコンバータ
１１の発信回路１４に変えて、スイッチング素子駆動回
路１の論理和回路３の出力部とＤＣ−ＤＣコンバータ１
１のＰチャンネルＦＥＴ１３のゲートを接続し、スイッ
チング素子駆動回路１の論理積回路４の出力部とＤＣ−
ＤＣコンバータ１１のＮチャンネルＦＥＴ１５のゲート
を接続した場合の実際のスイッチ動作について説明す
る。Next, instead of the oscillator circuit 14 of the DC-DC converter 11 shown in FIG. 5, the output section of the OR circuit 3 of the switching element drive circuit 1 and the DC-DC converter 1 are replaced.
The gate of the P-channel FET 13 of No. 1 is connected to the output of the AND circuit 4 of the switching element drive circuit 1 and DC-
The actual switch operation when the gate of the N-channel FET 15 of the DC converter 11 is connected will be described.
【００１５】図５に示したＤＣ−ＤＣコンバータ１１
は、ＰチャンネルＦＥＴ１３とＮチャンネルＦＥＴ１５
を同期させ、ＰチャンネルＦＥＴ１３とＮチャンネルＦ
ＥＴ１５が交互にスイッチングすることにより、電力損
失の小さいＤＣ−ＤＣコンバータとして働く。しかしな
がら、ＰチャンネルＦＥＴ１３とＮチャンネルＦＥＴ１
５がうまく同期せずに同時にオンしてしまうと、かえっ
て電力損失が増加することから、ＰチャンネルＦＥＴ１
３とＮチャンネルＦＥＴ１５が同時にオンする状態を確
実に防ぐことが課題となっている。The DC-DC converter 11 shown in FIG.
Are P-channel FET 13 and N-channel FET 15
To synchronize P-channel FET 13 and N-channel F
By alternately switching the ET 15, it functions as a DC-DC converter with small power loss. However, P-channel FET 13 and N-channel FET 1
If the 5s are not synchronized well and are turned on at the same time, the power loss rather increases, so the P-channel FET1
It is a problem to surely prevent the state in which the 3 and the N-channel FET 15 are simultaneously turned on.
【００１６】図２のタイムチャート図には、スイッチン
グ素子駆動回路１の発振回路２の制御信号Ａ、論理和回
路３の駆動信号Ｂ、及び論理積回路４の駆動信号Ｃ、並
びに、ＤＣ−ＤＣコンバータ１１のＰチャンネルＦＥＴ
１３のドレイン−ソース間のパルスＱ１、及びＮチャン
ネルＦＥＴ１５のドレイン−ソース間のパルスＱ２の各
波形が示されている。In the time chart of FIG. 2, the control signal A of the oscillation circuit 2 of the switching element drive circuit 1, the drive signal B of the OR circuit 3, the drive signal C of the AND circuit 4, and the DC-DC. P-channel FET of converter 11
The waveforms of the drain-source pulse Q1 of No. 13 and the drain-source pulse Q2 of the N-channel FET 15 are shown.
【００１７】まず、Ａ＝Ｂ＝Ｃ＝０の状態から、ｔ1 時
点で、Ａ＝１，Ｂ＝Ｃ＝０の状態となると、実際の半導
体論理回路は入力信号に対して出力信号が数１０ｎ秒程
度遅延することから、ｔ2 時点でＢ＝Ａ＋Ｃ＝１とな
る。そして、ｔ2 時点で、Ａ＝Ｂ＝１，Ｃ＝０の状態と
なると、ｔ3 時点でＣ＝Ａ×Ｂ＝１となる。First, when the state becomes A = 1 and B = C = 0 from the state of A = B = C = 0 to the state of A = 1 and B = C = 0 at the time t 1 , the actual semiconductor logic circuit outputs several signals to the input signals. Since there is a delay of about 10 ns, B = A + C = 1 at time t 2 . When the state of A = B = 1 and C = 0 is reached at the time point t 2 , C = A × B = 1 is obtained at the time point t 3 .
【００１８】これにより、ＰチャンネルＦＥＴ１３のパ
ルスＱ１は、ｔ2 時点で駆動信号Ｂ＝１が印加されてス
イッチするが、駆動信号を印加されてからスイッチング
するまでにも数十ナノ秒程度の遅延があることから、ｔ
4 時点でオンからオフにスイッチする。そして、Ｎチャ
ンネルＦＥＴ１５のパルスＱ２も、ｔ3 時点で駆動信号
Ｃ＝１が印加されることにより、ｔ5 時点でオフからオ
ンにスイッチする。As a result, the pulse Q1 of the P-channel FET 13 is switched by applying the drive signal B = 1 at the time point t 2 , but is delayed by several tens of nanoseconds from the application of the drive signal to the switching. Because there is
Switch from on to off at 4 points. Then, the pulse Q2 of N-channel FET15 also, by driving signal C = 1 in t 3 time is applied to switch from OFF to ON at t 5 times.
【００１９】次に、スイッチング素子駆動回路１は、Ａ
＝Ｂ＝Ｃ＝１の状態から、ｔ6 時点で、Ａ＝０，Ｂ＝Ｃ
＝１の状態となると、ｔ7 時点でＣ＝Ａ×Ｂ＝０とな
る。そして、ｔ7 時点で、Ａ＝Ｃ＝０，Ｂ＝１の状態と
なり、ｔ8 時点でＢ＝Ａ＋Ｃ＝０となる。Next, the switching element drive circuit 1
= B = C = 1, at the time point t 6 , A = 0, B = C
In the state of = 1, C = A × B = 0 at t 7 . Then, at time t 7 , A = C = 0 and B = 1, and at time t 8 , B = A + C = 0.
【００２０】これにより、ＮチャンネルＦＥＴ１５のパ
ルスＱ２は、ｔ7 時点で駆動信号Ｃ＝０が印加されるこ
とにより、ｔ9 時点でオンからオフにスイッチする。そ
して、ＰチャンネルＦＥＴ１３のパルスＱ１も、ｔ8 時
点で駆動信号Ｂ＝０が印加されることにより、ｔ10時点
でオフからオンにスイッチする。As a result, the pulse Q2 of the N-channel FET 15 is switched from ON to OFF at time t 9 by applying the drive signal C = 0 at time t 7 . The pulse Q1 of P-channel FET13 also, by the drive signal B = 0 at t 8 the time is applied to switch from OFF to ON at t 10 time.
【００２１】この図２に示したＰチャンネルＦＥＴ１３
及びＮチャンネルＦＥＴ１５のスイッチ動作からわかる
ように、実際にはｔ2 −ｔ3 時点間でＢ＝１，Ｃ＝０に
なり、ｔ6 −ｔ7 時点間でＢ＝１，Ｃ＝０になるもの
の、それによって、ＰチャンネルＦＥＴ１３及びＮチャ
ンネルＦＥＴ１５はｔ4 −ｔ5 時点間及びｔ9 −ｔ10時
点間で同時にオフするだけで問題はなく、Ｐチャンネル
ＦＥＴ１３及びＮチャンネルＦＥＴ１５が同時にオンす
る状態になることはない。The P channel FET 13 shown in FIG.
As can be seen from the switch operation of the N-channel FET 15, B = 1 and C = 0 are actually set between t 2 and t 3 , and B = 1 and C = 0 are set between t 6 and t 7. However, as a result, the P-channel FET 13 and the N-channel FET 15 are turned off at the same time between the time points t 4 and t 5 and t 9 -t 10 , and there is no problem. Never be.
【００２２】しかし、ＰチャンネルＦＥＴ１３及びＮチ
ャンネルＦＥＴ１５の駆動信号を印加されてからスイッ
チングするまでのスイッチングスピードが異なることに
より、ｔ2 −ｔ4 時点間及びｔ7 −ｔ9 時点間が長くな
る場合、或いはｔ3 −ｔ5 時点間及びｔ8 −ｔ10時点間
が短くなる場合は、ＰチャンネルＦＥＴ１３及びＮチャ
ンネルＦＥＴ１５が同時にオンする状態になる。そこ
で、このような場合には、図３に示すように、論理和回
路３の他方の入力部と論理積回路４の出力部の間、及び
論理積回路４の他方の入力部と論理和回路３の出力部の
間に遅延回路５を設けることで、ＰチャンネルＦＥＴ１
３及びＮチャンネルＦＥＴ１５の駆動信号を印加されて
からスイッチングするまでの遅延時間のバラツキを調整
することができる。However, since the switching speeds from the application of the drive signals of the P-channel FET 13 and the N-channel FET 15 to the switching are different, the time between t 2 -t 4 time and t 7 -t 9 time becomes long. Alternatively, when the time points t 3 -t 5 and t 8 -t 10 become short, the P-channel FET 13 and the N-channel FET 15 are turned on at the same time. Therefore, in such a case, as shown in FIG. 3, between the other input portion of the logical sum circuit 3 and the output portion of the logical product circuit 4, and between the other input portion of the logical product circuit 4 and the logical sum circuit. By providing the delay circuit 5 between the output parts of the P-channel FET 1 and the P-channel FET 1,
It is possible to adjust the variation in the delay time from the application of the drive signal of the 3-channel and N-channel FET 15 to the switching.
【００２３】また、このスイッチング素子駆動回路１は
回路構成が簡単なことから安価で製造でき、低コストで
確実なスイッチング素子の同期スイッチングが可能な高
効率のＤＣ−ＤＣコンバータを実現できる。なお、上述
の実施例では、ＭＯＳ形ＦＥＴを使用して説明したが、
接合形ＦＥＴなど、他のどのようなスイッチング素子で
もよく、利用分野はＤＣ−ＤＣコンバータに限らない。Further, the switching element drive circuit 1 can be manufactured at a low cost because of its simple circuit structure, and a highly efficient DC-DC converter capable of reliable synchronous switching of the switching elements can be realized at a low cost. It should be noted that, in the above-mentioned embodiment, the explanation has been made by using the MOS type FET,
Any other switching element such as a junction FET may be used, and the field of use is not limited to the DC-DC converter.
【００２４】[0024]
【発明の効果】以上説明したように、本発明にかかるス
イッチング素子駆動回路によれば、論理回路の組み合わ
せにより、２つのＦＥＴが同時にオンする状態を防ぐこ
とができ、遅延回路を加えたことで、前記スイッチング
素子がスイッチするタイミングを調整することができ
る。また、回路構成が簡単なことから安価で製造でき、
低コストで確実なスイッチング素子の同期スイッチング
が可能となる。さらに、当該スイッチング素子駆動回路
をＤＣ−ＤＣコンバータに用いることにより、ＤＣ−Ｄ
Ｃコンバータの電力損失を小さくする効果がある。As described above, according to the switching element drive circuit of the present invention, the combination of the logic circuits can prevent the two FETs from being turned on at the same time, and the delay circuit is added. The timing at which the switching element switches can be adjusted. Also, because the circuit configuration is simple, it can be manufactured at low cost,
Reliable synchronous switching of the switching element can be achieved at low cost. Furthermore, by using the switching element drive circuit in a DC-DC converter, the DC-D
This has the effect of reducing the power loss of the C converter.
【図１】本発明の実施例におけるスイッチング素子駆動
回路を示す回路図である。FIG. 1 is a circuit diagram showing a switching element drive circuit according to an embodiment of the present invention.
【図２】図１のスイッチング素子駆動回路の各部波形を
示したタイムチャート図である。FIG. 2 is a time chart diagram showing waveforms of respective parts of the switching element drive circuit of FIG.
【図３】図１のスイッチング素子駆動回路に遅延回路を
加えた状態を示す回路図である。3 is a circuit diagram showing a state in which a delay circuit is added to the switching element drive circuit of FIG.
【図４】整流ダイオードを備えた従来のＤＣ−ＤＣコン
バータを示す回路図である。FIG. 4 is a circuit diagram showing a conventional DC-DC converter including a rectifying diode.
【図５】図１のＤＣ−ＤＣコンバータの整流ダイオード
をＭＯＳ形ＦＥＴに変えた状態を示す回路図である。5 is a circuit diagram showing a state in which the rectifying diode of the DC-DC converter in FIG. 1 is replaced with a MOS type FET.
【図６】図５のＤＣ−ＤＣコンバータの各部波形を示し
たタイムチャート図である。FIG. 6 is a time chart diagram showing waveforms of respective portions of the DC-DC converter of FIG.
１ スイッチング素子駆動 ２ 発振回路 ３ 論理和回路 ４ 論理積回路 ５ 遅延回路 1 Switching element drive 2 Oscillation circuit 3 Logical sum circuit 4 Logical product circuit 5 Delay circuit
Claims (3)
ングする同期式のスイッチング素子駆動回路において、 幅制御された制御信号を発生する発振回路と、前記スイ
ッチング素子の一方を駆動する第１の駆動信号を出力す
る論理和回路と、前記スイッチング素子の他方を駆動す
る第２の駆動信号を出力する論理積回路と、を備え、 前記論理和回路の第１の駆動信号は前記発振回路の制御
信号と前記論理積回路の第２の駆動信号とを論理和演算
して生成し、前記論理積回路の第２の駆動信号は前記発
振回路の制御信号と前記論理和回路の第１の駆動信号と
を論理積演算して生成することにより、２つのスイッチ
ング素子が同時にオンする状態を防ぐことを特徴とする
スイッチング素子駆動回路。1. A synchronous switching element drive circuit for alternately switching two switching elements, wherein an oscillation circuit for generating a width-controlled control signal and a first drive signal for driving one of the switching elements are provided. An OR circuit for outputting the AND circuit for outputting the second drive signal for driving the other of the switching elements, wherein the first drive signal for the OR circuit is the control signal for the oscillator circuit and the control signal for the oscillation circuit. A second drive signal of the logical product circuit is logically summed and generated, and a second drive signal of the logical product circuit logically combines the control signal of the oscillation circuit and the first drive signal of the logical sum circuit. A switching element drive circuit, which prevents a state in which two switching elements are turned on at the same time by performing product calculation to generate.
回路を設けたことにより、前記スイッチング素子がスイ
ッチするタイミングを調整したことを特徴とする請求項
１記載のスイッチング素子駆動回路。2. The switching element drive circuit according to claim 1, wherein a delay circuit is provided between the logical sum circuit and the logical product circuit to adjust the switching timing of the switching element.
に使用したことを特徴とする請求項１及び請求項２記載
のスイッチング素子駆動回路。3. The switching element drive circuit according to claim 1, wherein the switching element drive circuit is used as a switching element of a DC-DC converter.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667294A JPH0818419A (en) | 1994-06-28 | 1994-06-28 | Switching element driving circuit |
| TW84107870A TW432787B (en) | 1994-06-28 | 1995-07-29 | Driving circuit of switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667294A JPH0818419A (en) | 1994-06-28 | 1994-06-28 | Switching element driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818419A true JPH0818419A (en) | 1996-01-19 |
Family
ID=15413003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14667294A Pending JPH0818419A (en) | 1994-06-28 | 1994-06-28 | Switching element driving circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0818419A (en) |
| TW (1) | TW432787B (en) |
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| US10693449B2 (en) | 2016-09-23 | 2020-06-23 | Tohoku University | Switching circuit device, step-down DC-DC converter, and element unit |
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- 1995-07-29 TW TW84107870A patent/TW432787B/en not_active IP Right Cessation
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| TW432787B (en) | 2001-05-01 |
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