JPH08181594A - Integrated circuit - Google Patents

Integrated circuit

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JPH08181594A
JPH08181594A JP31833594A JP31833594A JPH08181594A JP H08181594 A JPH08181594 A JP H08181594A JP 31833594 A JP31833594 A JP 31833594A JP 31833594 A JP31833594 A JP 31833594A JP H08181594 A JPH08181594 A JP H08181594A
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JP31833594A
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Inventor
Yasunori Shiomi
泰則 塩見
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Kawasaki Steel Corp
川崎製鉄株式会社
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Abstract

PURPOSE: To reduce power noise so that a change in the logic state of plural signals is not close to each other. CONSTITUTION: When a logic state of signals S1' to S8' is changed, corresponding signals C1 to C8 reach an H state by a permissible time Ta. A switching signal number increase discrimination circuit 18A decides the number of the signals C1 to C8 in an H level depending on noise permissible state and discriminates whether or not the number exceeds the stored constant N. When the constant number is exceeded, it is discriminated that the number of the signals S1'-S8' whose logic state changes is discriminated to be excessive within the permissible range time Ta. In this case, since the logic state of the signals S1 to S8 is kept, no change is produced in much more logic states.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化することのある、複数の信号S1〜S The present invention relates may be logical state is changed timing to approach each other, or at the same timing within the acceptable time range Ta, a plurality of signals S1~S
nが存在する集積回路に係り、特に、不必要にこれら信号S1〜Snを遅延させることなく、又、これら信号S Relates to an integrated circuit that n is present, in particular, without delaying these signals S1~Sn unnecessarily, and these signals S
1〜Snのドライブ能力等の使用条件を悪化させることなく、これら信号S1〜Snの論理状態の変化がほぼ同時に発生した場合に生じる電源電流や信号電流の変化によって生じてしまうノイズを効果的に低減することのできる集積回路に関する。 Without deteriorating the use conditions of the drive capability, etc. 1~Sn, these noise change in logic state of the signal S1~Sn occurs by a change of the power source current and the signal current caused when almost simultaneously generated effectively an integrated circuit capable of reducing.

【0002】 [0002]

【従来の技術】従来から、集積回路内部において、あるいは、集積回路を用いた電子回路において、集積回路内部あるいは、このような電子回路における信号線の信号の論理状態変化時に、このような集積回路あるいは電子回路内部における電源を供給するための電源線あるいはグランド線上にノイズ電圧が発生することが知られている。 BACKGROUND ART Conventionally, in the integrated circuit or an electronic circuit using the integrated circuit, the integrated circuit inside or, in logic state when the change of the signal of the signal line in the electronic circuit, such integrated circuits or noise voltage to the power supply line or the ground line to supply is known to generate power in the internal electronics.

【0003】これは、このような集積回路や電子回路を構成する論理素子において、この論理素子に入力される信号の論理状態が変化すると、このような論理素子の動作状態や内部の論理状態あるいはこのような論理素子の出力信号の論理状態が変化するために、このような論理素子の消費電流や信号電流等が急激に変化するためである。 [0003] This is because, in logic elements constituting such integrated circuits and electronic circuits, when a change in logic state of the signal input to the logic element, or logic state of the operation state and internal of such logic elements for the logic state of the output signal of such a logic element is changed, the current consumption and signal current of such logic elements is to change rapidly.

【0004】通常、集積回路あるいはこのような集積回路を用いた電子回路に供給される電源電圧は、所定電源電圧に保たれている。 [0004] Normally, the power supply voltage supplied to the electronic circuit using the integrated circuit or such an integrated circuit is kept at a predetermined power supply voltage. しかしながら、前述のような集積回路や電子回路を構成する論理素子の急激な消費電流の変化が生じた場合には、極短時間の電源電圧の変動(電源電圧に重畳されてしまっているノイズ電圧)が生じてしまう。 However, the noise voltage in the case where a rapid change in current consumption of the logic elements constituting the integrated circuit and the electronic circuit as described above occurs, they've been superimposed on the fluctuation (power supply voltage of the extremely short time of the supply voltage ) occurs. これは、電源を供給する電源線やグランド線に分布する電気抵抗等が原因となっている。 This electrical resistance or the like distributed to the power supply line and a ground line for supplying a power supply is caused.

【0005】このような信号線の信号の論理状態変化時に電源線とグランド線との間に電源電圧に重畳してノイズ電圧が発生してしまうと、この電源電圧を用いて判定値(スレッショルド電圧あるいは比較電圧)を得ている論理素子等は誤動作を招いてしまうという問題がある。 [0005] Such noise voltages superimposed on the power supply voltage between the signal line power supply line and a ground line to a logic state when the change of the signal occurs, the determination value by using the power supply voltage (threshold voltage Alternatively such logic elements to obtain a comparison voltage) there is a problem that invites malfunction.

【0006】又、このような電源線やグランド線の近傍に配線されている信号線の信号にノイズ電圧が誘導されてしまうと、この信号線の信号を入力している論理回路、例えばフリップフロップを反転させてしまうというような誤動作が生じてしまうという問題がある。 [0006] Also, the noise voltage to the signal of the signal lines are wired in the vicinity of such a power supply line and a ground line from being induced, a logic circuit which receives a signal of the signal line, for example, flip-flop there is a problem that malfunction such as arises reverses occurs a.

【0007】特に、集積回路内部におけるあるいは集積回路を用いた電子回路における複数の信号線において、 [0007] In particular, a plurality of signal lines in an electronic circuit using the or an integrated circuit in the integrated circuit,
これら複数の信号線の信号の論理状態変化がほぼ同時に発生した場合には、消費電流の急激な変化が集中してしまい、電源電圧には、より大きいノイズ電圧が重畳されてしまうという問題が生じてしまう。 In the case where the logic state change of the signal of the plurality of signal lines is almost simultaneously generated, will be a sudden change is concentrated current consumption, the power supply voltage, there is a problem of greater noise voltage from being superimposed and will.

【0008】このような電源電圧に重畳されてしまうノイズ電圧を低減するために、様々な方法が提案されている。 [0008] In order to reduce the noise voltage would be superimposed on such a power supply voltage have been proposed various methods.

【0009】例えば、信号線の信号の立上り時間及び立下り信号を長くすることにより、この信号を入力している論理素子の動作状態の変化や論理状態の変化を緩やかにし、これら素子の消費電流の変化が急激に変化しないようにするという方法がある。 [0009] For example, by increasing the rise and fall signals of the signal of the signal line, and gradually changing a change and the logic state of the operation state of the logic element that inputs the signal, the current consumption of these devices changes in and there is a way that you do not want to change rapidly.

【0010】このような信号線の信号の立上り時間及び立下り時間を長くする方法としては、この信号を出力する出力部分に直列の抵抗を付加し、この信号の信号電流を低減するという方法がある。 As a method to increase the rise time and fall time of the signal of such a signal line, a method of adding a series resistor to an output portion for outputting the signal to reduce the signal current of the signal is there. 又、信号を出力するドライバトランジスタのピーク電流を抑え、信号の論理状態変化時に生じる信号のピーク電流を低減することにより、この信号の立上り時間や立下り時間を長くするという方法等がある。 Further, suppressing the peak current of the driver transistor for outputting a signal, by reducing the peak current of the signal generated at the time of the logic state change of the signal, and a method of lengthening the rise time and fall time of this signal.

【0011】又、このような複数の信号線の信号の論理状態の変化に伴った、複数の論理素子の消費電流の急激な変化による、電源電圧に重畳されてしまうノイズ電圧を低減するために、ほぼ同時に動作する論理素子の素子数を減少させるという方法も用いられている。 [0011] Also, accompanying the change of the logic state of the signal of such a plurality of signal lines, due to rapid changes in the current consumption of the plurality of logic elements, in order to reduce the noise voltage would be superimposed on the power voltage , it has been used a method of reducing the number of elements of the logic devices operating at approximately the same time.

【0012】例えば、集積回路内部において、あるいは、集積回路を用いた電子回路において、複数の信号線の複数の信号の論理状態がほぼ同時に変化するものとなっていた場合に、この同時変化時に、これら同時に変化する複数の信号線の複数の信号のうちの一部の状態変化時期を遅延させ、これにより同時に動作状態や論理状態の変化する論理素子の素子数を減少させるという方法が行われている。 [0012] For example, in the integrated circuit, or, in the case where the electronic circuit using the integrated circuit, the logic states of the plurality of signals of a plurality of signal lines has been a one substantially simultaneously changed, during the simultaneous change, these delays the part of the state transition term in the plurality of signals of a plurality of signal lines change simultaneously, thereby being conducted a method of reducing the number of elements of the logic element is changed in the operating state or the logic state at the same time there.

【0013】又、特開平4−135315では、集積回路内部の、あるいは集積回路外部への少なくとも2本以上の信号の伝達のための配線を含む集積回路におけるノイズ低減に関する技術が開示されている。 [0013] Also, in JP-A-4-135315 a technique related to noise reduction in an integrated circuit including wiring for transmitting an integrated circuit internal, or at least two or more signals to the integrated circuit outside it is disclosed. 該特開平4−該特 No. 4
135315では、前記配線のうちの少なくとも1本の配線の信号の状態変化の有無を検出する状態変化検出回路を備えている。 In 135315, a state change detecting circuit for detecting the presence or absence of the state change of at least one wire of the signal of said line. これにより、状態変化有りを検出した場合には、前記配線のうちの他の配線の信号の状態変化が、所定時間の範囲で重ならないように遅延させる。 Thus, in the case of detecting the presence state changes, the state change of another wiring of the signal of said wiring delays so as not to overlap in a range of a predetermined time. 該特開平4−135315では、複数の配線の信号の論理状態の変化がほぼ同時に発生した場合、これらの信号の立ち上がり時間あるいは立ち下がり時間を長くせず、一方の信号の論理状態の変化に対して、他方の信号の論理状態の変化を所定時間だけずらすようにしている。 In 該特 No. 4-135315, when a change of the logic state of the signals of the plurality of wires are substantially simultaneously generated, without lengthening the rise time or fall time of these signals, to changes in the logic state of one of the signals Te, and to shift the change in the logic state of the other signal by a predetermined time. これによって、不必要に信号を遅延させることなく、又信号のドライブ能力等の使用条件を悪化させることなく、信号の論理状態が同時に変化した場合の電源ノイズ等を効果的に低減するようにしている。 Thus, without delaying unnecessarily signal, and the signal without deteriorating the use conditions of the drive capability, etc., the logic state of the signal so as to effectively reduce power source noise or the like when the change at the same time there.

【0014】 [0014]

【発明が達成しようとする課題】しかしながら、前述のように電源電圧に重畳されるノイズ電圧を低減するために、信号線の信号の論理状態変化時の立上り時間及び立下り時間を長くした場合には、電子回路の動作速度の低下という問題や、信号線のドライブ能力の低下という問題が生じてしまう。 THE INVENTION An object to be achieved, however, in order to reduce the noise voltage to be superimposed on the power voltage, as described above, when a long rise time and fall time at the logic state change of the signal of the signal line It is or problems that reduction in operation speed of electronic circuits, the problem of reduced drivability of the signal line occurs.

【0015】又、ほぼ同時に論理状態変化が生じる複数の信号線の複数の信号のうちの一部の信号を遅延させた場合には、このときの遅延時間はこれら複数の信号の状態変化の時期を確実にずらすことができる十分な長さの時間でなければならないので、このような十分な長さの信号の遅延により電子回路の動作速度の低下という問題が生じてしまう。 [0015] Also, when the delayed part of the signal of the plurality of signals of substantially a plurality of signal lines logic state change occurs at the same time, the timing of the delay time the state changes of the plurality of signals at this time because it must be a sufficient length of time which can be reliably shifted, a problem that reduction in operation speed of the electronic circuit may occur due to the delay of such a sufficient length of the signal.

【0016】又、前記特開平4−135315で開示される前述の技術は、対象となる信号の数が比較的少ないことが前提となっている。 [0016] Also, the aforementioned technique disclosed in the JP-A-4-135315 is, it is assumed that a relatively small number of signal of interest. 即ち、ある1つの信号の論理状態の変化に対して、他の2つ以上の信号の論理状態が接近した場合、これら他の信号の論理状態を遅延させるものである。 That is, for a change in the logic state of a single signal, when the logic state of the other two or more signals are close, but to delay the logic states of these other signals. 従って、これら他の信号間での論理状態の変化のタイミングの接近等は解消することはできない。 Therefore, the approach or the like of the timing of a change in logic state between these other signals can not be eliminated.
これら他の信号間での論理状態の変化のタイミングの接近をも解消するためには、対象となる全ての2つの信号間で、随時該特開平4−135315を適用させる必要がある。 To also resolve the proximity of the timing of a change in logic state of between these other signals, among all of the two signals of interest, it is necessary to apply at any time 該特 No. 4-135315.

【0017】本発明は、前記従来の問題点を解決するべくなされたもので、許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化することのある、複数の信号S1〜Sn〜Snが存在する集積回路において、不必要にこれら信号S1〜S The present invention, wherein those solve such conventional problems, the timing to approach each other within a tolerance time Ta, or a possible logic state changes at the same timing, a plurality of signal S1 An integrated circuit ~Sn~Sn exists, unnecessarily these signals S1~S
nを遅延させることなく、又、これら信号S1〜Snのドライブ能力等の使用条件を悪化させることなく、これら信号S1〜Snの論理状態の変化が相互に接近するタイミングないしは同一のタイミングで発生した場合に生じる、これら信号S1〜Snに従って動作状態や内部論理状態や出力する論理状態が変化する論理素子等の電源電流や信号電流の変化により生じてしまうノイズを効果的に低減することのできる集積回路を提供することを目的とする。 Without delaying the n, also without deteriorating the operating conditions of drive performance such as these signals S1 to Sn, a change in the logic state of these signals S1 to Sn is generated at the timing or the same timing toward each other If occurs, an integrated capable of reducing the noise occurs by a change of the power source current and the signal current such as a logic element operating state and the internal logic state and output logic states in accordance with these signals S1~Sn changes effectively and to provide a circuit.

【0018】 [0018]

【課題を達成するための手段】本発明は、許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化することのある、複数の信号S1〜Snが存在する集積回路において、前記信号S1 A means for achieving the present invention, timing to approach each other within a tolerance time Ta, or a possible logic state changes at the same timing, the integrated circuit in which a plurality of signals S1~Sn exists the signal S1
〜Snそれぞれの論理状態の変化の有無を個別に検出し、変化有りが検出された場合、変化有りの信号をこれら信号S1〜Sn毎に個別に、前記許容範囲時間Taの期間だけ出力するスイッチング検出回路と、該検出の出力に従って、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1〜Snの数が、定数Nを越えるか否かを判定するスイッチング信号数増大判定回路と、該判定にて前記定数Nを越えたと判定される期間、 ~Sn detected separately the presence or absence of a change in the respective logic state, if a change there has been detected, individually change there the signal to each of these signals S1 to Sn, the switching to output only during the period of the acceptable time range Ta a detection circuit, in accordance with the output of said detection, the number of the signal S1~Sn which changes the logic state within the time of the allowable range time Ta, and the switching signal increased number decision circuit determines whether exceeds the constant N , the period is determined to exceed the constant N in the determination,
より後のタイミングで論理状態の変化が発生した前記信号S1〜Snの、当該集積回路内での信号分配を遅延する出力制御回路とを有することにより、前記課題を達成したものである。 Of the signal S1~Sn a change in logic state occurs at a later timing, by an output control circuit for delaying the signal distribution within the integrated circuit, in which to achieve the above objects.

【0019】又、前記集積回路において、記スイッチング信号数増大判定回路が、エンコーダを用いて構成され、又、前記スイッチング検出回路、前記スイッチング信号数増大判定回路及び前記出力制御回路が、当該集積回路の外部に対する信号の入力用あるいは出力用の回路が作り込まれる領域の一部を用いて作り込まれていることにより、前記課題を達成すると共に、特に、設計者の負担を軽減するようにしたものである。 [0019] Further, in the integrated circuit, the serial switching signal increased number decision circuit is configured with an encoder, and, the switching detection circuit, the switching signal increased number judging circuit and the output control circuit, the integrated circuit by circuits for input or output of a signal to outside it is fabricated using a portion of a region built in, as well as achieve the above object, in particular, so as to reduce the burden on the designer it is intended.

【0020】 [0020]

【作用】例えば前記特開平4−135315等、従来では、電源ノイズの低減等を目的として複数の信号の論理状態の変化が重ならないよう、一方に対して他方の信号を遅延させる。 SUMMARY OF] For example, the JP-A 4-135315 etc., in the past, so that the change in the logic states of the plurality of signals for the purpose of reduction of power supply noise do not overlap, delaying the other signal for one. このことは、基本的に、対象となる2つの信号を抽出し、構成するものである。 This is basically to extract two signals of interest, and constitutes. 例えば複数の信号のいずれの信号間にあって、論理状態の変化のタイミングが接近しないようにする場合、これら複数の信号中のいずれの2つの信号の組み合わせについても、タイミングを制御する手段を設け、論理状態の変化の接近の検出及びこれに基づいた遅い方の信号の遅延を行わなければならない。 For example, a plurality of any of the signals of the signal in time, if you do not close timing of the logic state change, the combinations of any two signals in the plurality of signals, a means for controlling the timing, logic not have to perform delay detection and slower signal based on this approach of state of change. 例えば、n本の信号が対象の場合、(n× For example, if n signal is of interest, (n ×
(n−1))の組合せの数だけ、信号の論理状態の変化の接近の検出、及びこれに基づいた遅い方の信号の遅延等の制御を行わなければならない。 (N-1) by the number of combinations), the detection of the approach of a change of the logic state of the signal, and not have to perform the delay control, such as the slower of the signal based on this.

【0021】これに対して、本発明にあっては、論理状態が変化する2つの信号間隔ではなく、論理状態が変化する複数の信号の、特に信号密度に着目している。 [0021] In contrast, in the present invention, rather than two signals interval logic state changes, a plurality of signal logic state changes, in particular focusing on the signal density. 即ち、本発明では、各時点にあって、論理状態の変化が接近している信号の、この本数の密度を随時考慮している。 That is, in the present invention, in the each time point, the signal changes in the logic states are close contemplates any time density of the number. 又、論理状態の変化が接近する信号の密度が所定以上の場合、より後のタイミングで論理状態の変化が発生した信号の、当該集積回路内部での信号分配を遅延している。 Further, when the density of the signal changes logic state is close is higher than the predetermined, signal changes logic state has occurred at a later time, which delays the signal distribution inside the integrated circuit. 従って、本発明によれば、各時点で、対象となる複数の信号の内、接近して論理状態の変化のある信号の単位時間当りの本数、即ち、このような信号の信号密度を一定範囲に抑えることができる。 Therefore, according to the present invention, at each time point, among a plurality of signals of interest, the number per unit time of a signal with a change in the logic state close, i.e., the signal density of such signals predetermined range it can be suppressed to.

【0022】通常、電源電流の変化や信号電流の変化によって生じてしまうノイズの低減という観点では、対象となる複数の信号の論理状態全てが完全に1つずつ離散的に発生することを要求するものではない。 [0022] Normally, in the viewpoint and thus reducing the noise caused by the variation of the change and the signal current of the power supply current, requires that all logic states of the plurality of signals of interest are discretely generated completely one by one not. 即ち、対象となる複数の信号で、接近して論理状態の変化がある信号数が、ある程度の時間的な密度の範囲内であれば、このような電源電流の変化や信号電流の変化により生じてしまうノイズを抑制することができる。 That is, a plurality of signals of interest, the number of signals there is a change in the logic state close is within the range of some temporal density, caused by a change of the change and the signal current of such a power supply current the by resulting noise can be suppressed. 従って、本発明によれば、このような一般的な特性に適合させながら、 Therefore, according to the present invention, while adapted to such general characteristics,
論理状態の変化のタイミングが接近してしまった信号の遅延を必要最小限の範囲で行うことで、このようなノイズを効果的に低減することができる。 By performing a range of necessary minimum delay of the signal timing of a change in logic state had approached, it is possible to reduce such noise effectively.

【0023】図1は、本発明の要旨を示すブロック図である。 FIG. 1 is a block diagram showing the gist of the present invention.

【0024】この図1においては、ある集積回路内において、例えばランダムロジック部54の複数の出力端子A1〜Anのそれぞれから出力される、複数の信号S1 [0024] In FIG. 1, in a certain integrated circuits, for example, is output from each of the plurality of output terminals A1~An the random logic unit 54, a plurality of signal S1
〜Snが、当該集積回路内で分配される場合を考える。 ~Sn is assumed that is distributed within the integrated circuit.
これら信号S1〜Snについては、許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化することがあるものとする。 These signals S1 to Sn, the timing to approach each other within a tolerance time Ta, or assumed to be that the logic state is changed at the same timing. このような複数の信号S1〜Snに対して、本発明は、これら信号S1〜Snの信号分配元により近いところを中心として構成する。 For such multiple signals S1 to Sn, the present invention is mainly configured of closer to the signal distribution source of these signals S1 to Sn. 即ち、これら信号S1〜Snの発生源である、前記出力端子A1〜An付近にて構成する。 That is, a source of these signals S1 to Sn, constituting at about the output terminals Al-An.

【0025】具体的には、これら出力端子A1〜An付近にて、スイッチング検出回路12と、スイッチング信号数増大判定回路18と、出力制御回路14とを構成する。 [0025] More specifically, in the vicinity of these output terminals Al-An, constituting a switching detection circuit 12, a switching signal increased number judging circuit 18, and an output control circuit 14. ここで、従来前記出力端子A1〜Anから直接出力されていた前記信号S1〜Snに対して、このような構成をとることで、前記出力端子A1〜Anから出力される信号をS1′〜Sn′とする。 Here, with respect to the signal S1~Sn having been output directly conventionally the output terminals Al-An, by adopting such a configuration, S1'~Sn a signal output from the output terminal Al-An and '.

【0026】まず、前記スイッチング検出回路12は、 Firstly, the switching detection circuit 12,
前記信号S1〜Snに相当する、信号S1′〜Sn′それぞれの論理状態の変化の有無を個別に検出する。 Corresponding to the signal S1 to Sn, the signal S1'~Sn 'the presence or absence of a change in the respective logic states individually detected. 又、 or,
該スイッチング検出回路12は、このように個々のこれら信号S1′〜Sn′(S1〜Snに相当)について論理状態の変化有りが検出された場合、変化有りの信号C The switching detection circuit 12, when thus the for each of these signals S1'~Sn '(corresponding to S1 to Sn) is there a change in the logic state is detected, the change there the signal C
1〜Cnをこれら信号S1〜Snに相当するこれら信号S1′〜Sn′毎に個別に出力する。 Output separately for each of these signals S1'~Sn 'corresponding to these signals S1~Sn the 1~Cn.

【0027】特に、該スイッチング検出回路12にあっては、このような変化有りが検出された場合に出力される、信号C1〜Cnの出力期間にも特徴がある。 [0027] Particularly, in the the switching detection circuit 12, such changes there is outputted when it is detected, is characterized in the output period of the signal C1 to Cn. 即ち、 In other words,
前記信号S1′〜Sn′に論理状態の変化が検出された場合、該検出の時から所定の許容範囲時間Taの期間だけ継続して、該変化有りの検出に応じた前記信号C1〜 If a change in the logic state on the signal S1'~Sn 'is detected, only by the duration of the predetermined tolerance time Ta from the time of said detection, said signal C1~ corresponding to the detection of the presence said change
Cnを出力する。 To output the Cn.

【0028】ある前記信号S1〜Snに論理状態の変化が有った場合、この論理状態の発生している期間は極短時間である。 [0028] If a change of a logic state on the signal S1~Sn there was, Occurring duration of this logic state is very short. このような極短時間の論理状態の変化に対して、前記スイッチング検出回路12は、この論理状態の変化有りの検出から前記許容範囲時間Taの期間だけ継続して、前記信号C1〜Cnを前記信号S1〜Sn毎に個別に出力するものである。 For such electrode changing momentary logic state, the switching detection circuit 12, only in the duration of the tolerance time Ta from the detection of the presence change of the logic state, the said signal C1~Cn and outputs separately for each signal S1 to Sn.

【0029】この許容範囲時間Taは、電源電流の変化や信号電流の変化によって生じてしまうノイズを抑制するための、論理状態に変化のある前記信号S1〜Snの本数の信号密度を算定するための単位時間となる。 [0029] The tolerance time Ta, for calculating for suppressing noise occurs by a change of the change and the signal current of the power supply current, the signal density of the number of the signal S1~Sn with change in logic state It is a unit of time. 即ち、該許容範囲時間Taに対して、ある定数N以下であれば、このようなノイズが抑制されているものとする、 That is, with respect to the acceptable time range Ta, not more than some constant N, such noise is assumed to be suppressed,
信号密度を判定するための時間間隔である。 Is the time interval for determining the signal density.

【0030】次に、前記スイッチング信号数増大判定回路18は、前記スイッチング検出回路12が出力する前記信号C1〜Cnに従って、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1〜Snの本数の密度を判定する。 Next, the switching signal increased number decision circuit 18 in accordance with the signal C1~Cn to the switching detection circuit 12 outputs the signal S1~Sn the logic state changes within the tolerance time Ta time to determine the density of the number of. 具体的には、該スイッチング信号数増大判定回路は、論理状態の変化が有ったとされている信号を伝達している前記信号C1〜Cnの本数を把握し、該本数が前記定数Nを越えるか否かを判定する。 Specifically, the switching signal increased number decision circuit grasps the number of the signal C1~Cn that transmits a signal that is to have there a change in logic state, the main number exceeds the constant N determines whether or not the.

【0031】前記信号C1〜Cnについては、対応する前記信号S1′〜Sn′の論理状態の変化が有った場合、前記許容範囲時間Taの期間だけ継続して、前述のように信号が出力される。 [0031] For the signal C1~Cn, when a change in logic state of the corresponding signal S1'~Sn 'is there, just by the duration of the tolerance time Ta, the signal as described above output It is. 従って、このような信号C1 Accordingly, such signal C1
〜Cnのうち、論理状態の変化有りを伝達しているものの本数を把握することで、このような把握を行ったタイミングから前記許容範囲時間Ta以前までの期間における、前記信号S1′〜Sn′の論理状態の変化が有ったものの信号数を把握することができ、該許容範囲時間T Of to Cn, by grasping the number of those that transmit there changes in the logic state, in the period from such figure was timing until the acceptable time range Ta earlier, the signal S1'~Sn ' although a change in logic state there can be grasped the number of signals, the acceptable time range T of
aを基準としたこのような信号の密度を求めることができる。 It can be determined density of such signals relative to the a. 従って、このような論理状態の変化有りを伝達する前記信号C1〜Cnの本数と前記定数Nとを比較することで、(N/Ta)で定まる単位時間当りの、論理状態の変化の有った前記信号S1〜Snの信号数の密度の限界値を、実際に論理状態に変化のあった信号の密度が越えたか否かを判定することができる。 Accordingly, the by a number of signal C1~Cn comparing said constant N, per (N / Ta) units determined by the time, there a change in the logic state of transmitting there such a change in logic state wherein the signal limit value of the signal number density of S1 to Sn, actually it is possible to determine whether or not exceeded the density of a signal of change in logic state.

【0032】次に、前記出力制御回路14は、前記スイッチング信号数増大判定回路18にてなされた判定に基づき、前記信号S1〜Snの当該集積回路内での信号分配を遅延させる。 Next, the output control circuit 14, on the basis of the determination was made by said switching signal increased number decision circuit 18, it delays the signal distribution in the integrated circuit of the signal S1 to Sn. 具体的には、該出力制御回路14は、 Specifically, the output control circuit 14,
前記スイッチング信号数増大判定回路18にて、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1〜Snが前記定数Nを越えたと判定された場合、 Wherein at switching signal increased number judging circuit 18, if the signal S1~Sn the logic state changes within the tolerance time Ta time is determined to exceed the constant N,
より後のタイミングで論理状態の変化が発生した前記信号S1〜Snの当該集積回路内での信号分配を遅延させる。 Change in the logic state at the timing after more delays the signal distribution within the integrated circuit of the signal S1~Sn generated. この信号分配の遅延は、前記スイッチング信号数増大判定回路18にて前記定数Nを越えたと判定された場合に、より後のタイミングで論理状態の変化が発生した前記信号S1′〜Sn′に相当する前記信号S1〜Sn Delay of this signal distribution, when the it is determined to have exceeded the constant N in the switching signal increased number judging circuit 18, corresponding to the signal S1'~Sn 'a change in the logic state has occurred at a later time the signal S1~Sn
の論理状態を、該変化に拘らず以前の論理状態に保持するというものである。 Of the logic state is one of keeping the previous logic state regardless of said change. この後、前記スイッチング信号数増大判定回路18にて前記定数Nを越えていないとの判定がなされた場合、このように保持されていた該当する前記信号S1〜Snの論理状態を、既に変化している対応する前記信号S1′〜Sn′の変化後の論理状態へと変化させるというものである。 Thereafter, if the determination of the at switching signal increased number decision circuit 18 does not exceed the constant N was made, the logic state of the signal S1~Sn corresponding in this way has been held already changed it is that the changing to the logic state after the change of the signal S1'~Sn 'corresponding are.

【0033】ここで、複数の前記信号S1′〜Sn′の論理状態の変化があったとしても、前記許容範囲時間T [0033] Here, even if a change in the logic states of the plurality of the signals S1'~Sn ', the acceptable time range T
aの時間以内で論理状態が変化したものの数が前記定数N以下であれば、前記出力制御回路14等での信号遅延がなされない。 If the number of those logic state has changed is less than the constant N within a time, the signal delay at the output control circuit 14 or the like is not performed. 即ち、前記出力制御回路14でなされる信号遅延については、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1′〜Sn′の数が前記定数Nを越えたときの、この越えた数の分だけの信号のみが、前記出力制御回路14にて遅延されるのみである。 That is, for the output control circuit 14 the signal delay to be made, the time number of said signal S1'~Sn 'logic state within the time of the acceptable time range Ta is changed exceeds the constant N, the over only amount corresponding signal number was found is only delayed by the output control circuit 14. 又、この信号遅延の時間の長さについても、各時点から前記許容範囲時間Ta以前の期間にあって、最も最初に論理状態の変化が発生した前記信号S1′〜Sn′ Further, the length of time of the signal delays, there from each time point in the acceptable time range Ta previous period, earliest the signal change logic state occurs S1'~Sn '
の前記信号C1〜CnがL状態になるタイミングまでの時間間隔程度であり、通常は極短い時間となる。 It said signal C1~Cn is approximately the time interval until the timing becomes L state, usually a very short time. 従って、本発明における平均的な信号遅延時間は、全体としてはより短時間となる。 Therefore, the average signal delay time in the present invention as a whole will be a shorter time.

【0034】このように、本発明においては、対象となる複数の前記信号S1〜Snに対し、論理状態の変化の有ったものの単位時間当りの密度に着目しながら、電源電流の変化や信号電流の変化により生じてしまうノイズの増大を生じてしまう恐れのある限界の密度以下となるように、より後のタイミングで論理状態の変化が発生した前記信号S1〜Snの当該集積回路内での信号分配を遅延することができる。 [0034] Thus, in the present invention, the plurality of the signal S1~Sn of interest, while paying attention to the density per unit time though there was a change of logic state changes and the signal of the power source current to be equal to or less than the limit density of which may occur in an increase of noise occurs by a change in current, of the signal S1~Sn a change in logic state occurs at a later timing in the integrated circuit it can be delayed signal distribution. 従って、ノイズ低減という観点で予め定められた、論理状態の変化が許される前記信号S1〜Snの本数の密度を保つことができる。 Therefore, predetermined in terms of noise reduction, it is possible to keep the density of the number of the signal S1~Sn a change in logic state is allowed. 従って、 Therefore,
不必要に前記信号S1〜Snを遅延させることなく、 Without delaying the signal S1~Sn unnecessarily,
又、前記信号S1〜Snのドライブ能力等の使用条件を不必要に悪化させることなく、このような複数の前記信号S1〜Snの論理状態の変化によって生じてしまうノイズを効果的に低減することができる。 Further, the signal S1~Sn without deteriorating unnecessarily use conditions of drive capability, etc., can be effectively reduced occurs noise by a change in the logic state of such a plurality of said signal S1~Sn can.

【0035】なお、前記スイッチング検出回路12や前記スイッチング信号数増大判定回路又前記出力制御回路14を用いた、集積回路での本発明の適用箇所を、本発明は具体的に限定するものではない。 [0035] Incidentally, the using switching detection circuit 12 and the switching signal increased number decision circuit also the output control circuit 14, the application point of the present invention in an integrated circuit, the present invention does not specifically limit . 例えば前記図1では前記ランダムロジック部54の出力側に本発明が用いられているが、このようなものに限定するものではない。 For example, the in FIG. 1 the present invention on the output side of the random logic unit 54 is used, but not limited to such. 例えば、集積回路内のある部分的なロジック部の、 For example, partial logic unit with an integrated circuit,
信号入力部分や信号出力部分にも適用することができる。 It can be applied to the signal input part and signal output part. あるいは、集積回路外部に対して信号を入力する部分や出力する部分に本発明を適用してもよい。 Alternatively, the present invention may be applied to portions partial or output to input a signal to the integrated circuit externally.

【0036】特に、このように集積回路外部に対して信号を入力あるいは出力する部分に本発明を構成する場合、集積回路レイアウトのいわゆるIO領域の一部に、 [0036] Particularly, when composing the present invention in part for inputting or outputting a signal to such an integrated circuit externally, a part of the so-called IO area of ​​the integrated circuit layout,
本発明の前記スイッチング検出回路12や前記スイッチング信号数増大判定回路18や前記出力制御回路14を共に作り込むようにしてもよい。 It may be the switching detection circuit 12 and the switching signal increased number judging circuit 18 and the output control circuit 14 of the present invention fabricated together. このIO領域は、集積回路外部からの信号の入力に用いる入力バッファ、あるいは集積回路外部に対して信号を出力する出力バッファ、更には集積回路外部に対して双方向で信号を入出力する双方向バッファ等が作り込まれる領域である。 The IO region, the input buffer used in the input signal from the integrated circuit externally or output buffer for outputting a signal to the integrated circuit external, bidirectional further inputting and outputting signals in both directions with respect to the integrated circuit external it is an area in which buffer and the like are built. このような領域に予め作り込むことで、設計者の負担を軽減することができる。 By such fabricated in advance in the area, it is possible to reduce the burden on the designer. このようにIO領域に予め作り込んでおけば、電源電流の変化や信号電流の変化によって生じてしまうノイズを抑えるため、相互に接近するタイミングないしは同一のタイミングで論理状態の変化が発生する信号数を検討する等の、設計者の作業が不要となるため、設計者の負担を軽減することができる。 If crowded making thus advance the IO region, to suppress the noise that occurs due to a change in the change and the signal current of the power supply current, the number of signals change in logic state occurs at the timing or the same timing toward each other a such as to consider, for the work of the designer is not required, it is possible to reduce the burden of the designer.

【0037】なお、このようにIO領域に作り込む際、 [0037] It should be noted that, when fabricated in this way to the IO area,
後述する実施例の如くエンコーダを前記スイッチング信号数増大判定回路18に用いて構成することもできる。 An encoder as described below in Example can also be constructed using the switching signal increased number judging circuit 18.
このようにエンコーダを用いることで、該スイッチング信号数増大判定回路18に用いる論理ゲート数やトランジスタ数等を削減することができ、より能率良く前記I Thus, by using an encoder, it is possible to reduce the number of logic gates and transistors such as the number to be used for the switching signal increased number judging circuit 18, and more efficiently the I
O領域に作り込むことが可能となる。 It becomes possible to fabricate the O area.

【0038】 [0038]

【実施例】以下、図を用いて本発明の実施例を詳細に説明する。 EXAMPLES Hereinafter, the embodiments of the present invention will be described in detail with reference to FIG.

【0039】図2は、本発明が適用された集積回路の実施例の論理回路図である。 [0039] FIG. 2 is a logic circuit diagram of an embodiment of an integrated circuit to which the present invention is applied.

【0040】この図2にあっては、本実施例の集積回路の内部の論理回路のうち、特に、本発明の適用部分付近で示されている。 [0040] In the FIG. 2, of the internal logic circuitry of the integrated circuit of the present embodiment, in particular, are shown near the application part of the present invention. 本実施例にあっては、ランダムロジック部54から出力バッファ32及び該当する出力端子U In the present embodiment, the output terminal to the output buffer 32 and the corresponding random logic unit 54 U
1〜U8を経て、本実施例の集積回路外部へ信号を出力する部分に本発明が適用されている。 Through 1~U8, the present invention is applied to a portion for outputting a signal to the integrated circuit outside the present embodiment.

【0041】この図2において、前記ランダムロジック部54の出力端子A1〜A8それぞれには、信号タイミング調整回路16が設けられている。 [0041] In FIG. 2, the output terminal A1~A8 each of the random logic unit 54, the signal timing adjusting circuit 16 is provided. 又、これら合計8 In addition, these total of 8
個の信号タイミング調整回路16の出力Uには、前記出力端子U1〜U8との間に、出力バッファ32が設けられている。 The output U of the number of signal timing adjustment circuit 16, between the output terminal U1 to U8, the output buffer 32 is provided. 又、これら合計8個の信号タイミング調整回路16には、スイッチング信号数増大判定回路18Aが接続されている。 Also, these eight total signal timing adjustment circuit 16, a switching signal increased number decision circuit 18A is connected.

【0042】まず、前記信号タイミング調整回路16 [0042] First, the signal timing adjusting circuit 16
は、図3の回路図に示すとおり、スイッチング検出回路12Aと、出力制御回路14Aとにより構成されている。 , As shown in the circuit diagram of FIG. 3, it is configured with a switching detection circuit 12A, the output control circuit 14A.

【0043】まず、前記スイッチング検出回路12Aについては、遅延回路34と、エクスクルーシブOR論理ゲート38とにより構成されている。 [0043] First, the switching detection circuit 12A includes a delay circuit 34 is constituted by the exclusive OR logic gate 38. 前記遅延回路34 The delay circuit 34
は、前記許容範囲時間Taと同一時間だけ、入力される信号の論理状態を遅延させ出力する。 , Only the acceptable time range Ta and same time, outputs delays the logic state of the signal input.

【0044】従って、当該スイッチング検出回路12A [0044] Thus, the switching detection circuit 12A
にあって、まず、該スイッチング検出回路12Aに入力される信号がL状態からH状態へ立ち上がる場合、前記エクスクルーシブOR論理ゲート38の一方の入力38 In the, first, if the signal input to the switching detection circuit 12A rises from L state to H state, one input of said exclusive OR logic gate 38 38
bの論理状態は極短時間でH状態となる。 Logic state of b becomes very short time H state. 一方、該エクスクルーシブOR論理ゲート38の他方の入力38aについては、このような該スイッチング検出回路12Aの入力の立ち上がりから、前記許容範囲時間Taが経過した後に、H状態が入力される。 On the other hand, the other input 38a of the exclusive OR logic gate 38, the rising edge of the input of such the switching detection circuit 12A, after the acceptable time range Ta has elapsed, H state is entered. このため、前記エクスクルーシブOR論理ゲートは、当該スイッチング検出回路12Aに入力される信号が立ち上がってから前記許容範囲時間Taが経過するまでの時間、H状態を出力する。 Accordingly, the exclusive OR logic gate, time from the rise signal input to the switching detection circuit 12A until the acceptable time range Ta elapses, outputs an H state.

【0045】一方、当該スイッチング検出回路12Aにあって、この入力の論理状態がH状態からL状態へ立ち下がる場合、まず、前記エクスクルーシブOR論理ゲート38の前記入力38bは比較的短時間にL状態となる。 On the other hand, in the the switching detection circuit 12A, if the logic state of the input falls from H state to L state, first, the input 38b of the exclusive OR logic gate 38 is a relatively short time to the L state to become. これに対して、該エクスクルーシブOR論理ゲート38の他方の前記入力38aについては、このような立ち下がりから前記許容範囲時間Taが経過した後に、L In contrast, for the other of the input 38a of the exclusive OR logic gate 38, after the lapse the allowable range time Ta from this fall, as, L
状態が入力される。 State is input. 従って、該エクスクルーシブOR論理ゲート38の出力は、このように当該スイッチング検出回路12Aの入力が立ち下がってから前記許容範囲時間Taが経過するまでの時間、H状態を出力する。 Thus, the output of the exclusive OR logic gate 38, the time from the drops thus falling input of the switching detection circuit 12A is to the tolerance time Ta has elapsed, it outputs the H state.

【0046】このように、当該スイッチング検出回路1 [0046] Thus, the switching detection circuit 1
2Aは、この入力の論理状態の立ち上がり及び立ち下がりのそれぞれのタイミングから、前記許容範囲時間Ta 2A, from the respective timing of the rise and fall of the logic state of this input, the acceptable time range Ta
が経過するまでの時間幅のH状態のワンショット信号を出力する微分回路となっている。 There has been a differentiating circuit for outputting a one-shot signal of H state of the time width until the end.

【0047】次に、前記出力制御回路14Aについては、遅延回路36と、D型ラッチ42とにより構成されている。 Next, for said output control circuit 14A includes a delay circuit 36 ​​is constituted by a D-type latch 42.

【0048】まず、前記遅延回路36は、前記信号タイミング調整回路16の前記入力Iの論理状態が変化し、 Firstly, the delay circuit 36, the logic state of the input I of the signal timing adjusting circuit 16 is changed,
これに対応する前記スイッチング信号数増大判定回路1 The switching signal increased number corresponding thereto determination circuit 1
8Aの出力する信号Gの論理状態が設定され、且つこれに伴って前記D型ラッチ42の動作が完了するまでの、 8A is set logic state of the output signal G of, until the operation of the D-type latch 42 is completed and with this,
これら一連の動作時間以上の遅延時間となっている。 And it has a delay time of more of these series of operations time. 基本的には、該遅延回路36の遅延時間は、前記遅延回路34の遅延時間より短い。 Basically, the delay time of the delay circuit 36 ​​is shorter than the delay time of the delay circuit 34.

【0049】又、前記D型ラッチ42は、入力D及びクロック入力CK又出力Qを有する。 [0049] Further, the D-type latch 42 has an input D and a clock input CK and the output Q. 該D型ラッチ42 The D-type latch 42
は、前記クロック入力CKがL状態の場合、前記出力Q , If the clock input CK is L state, the output Q
の論理状態は前記入力Dの論理状態と同一となる。 The logic state becomes the same as the logic state of the input D. 又、 or,
該D型ラッチ42は、前記クロック入力CKがH状態となると、前記出力Qの論理状態は、該クロック入力CK The D-type latch 42, when the clock input CK is in the H state, the logic state of the output Q, said clock input CK
の立ち上がり時の前記入力Dの論理状態に保持される。 Is holding the logic state of the input D at the rising edge.

【0050】続いて、前記図2において、前記スイッチング信号数増大判定回路18Aは、電源電流の変化や信号電流の変化に伴って生じてしまうノイズを所定範囲に抑えるよう決定された、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1′〜S8′の数の限界値である定数Nが記憶されている。 [0050] Subsequently, in FIG. 2, the switching signal increased number decision circuit 18A is the noise occurs with changes in the change and the signal current of the power supply current is determined so as to keep the predetermined range, the allowable range the number of constant N is the limit value of the signal S1'~S8 'are stored which changes logic states within the time period Ta. 該スイッチング信号数増大判定回路18Aは、前記信号C1〜C8にあって、H状態となっているものの信号数を求め、この信号数を前記定数Nと比較する。 The switching signal increased number decision circuit 18A is, in the said signal C1 to C8, obtains the number of signals which at the H state, compares this number of signals and the constant N. 該スイッチング信号数増大判定回路18Aは、このような信号数が前記定数Nを越えたと判定された場合、H状態の信号Gを出力する。 The switching signal increased number decision circuit 18A, if such a number of signals is determined to have exceeded the constant N, and outputs a signal G of H state.
一方、該スイッチング信号数増大判定回路18Aは、このような信号数が前記定数N以下であると判定された場合、L状態の前記信号Gを出力する。 On the other hand, the switching signal increased number decision circuit 18A, if such a number of signals is determined to be less than or equal to the constant N, and outputs the signal G of the L state.

【0051】この様な動作をする前記スイッチング信号数増大判定回路18Aは、例えば、エンコーダを用いて構成することができ、あるいは、ROM(read only me [0051] The switching signal increased number judging circuit 18A for such a behavior, for example, can be configured with an encoder, or, ROM (read only me
mory)を用いて構成することができる。 It can be constructed using Mory). 例えば前記信号C1〜C8の本数に対応する本数のアドレス線、即ち、 For example the address lines of the number corresponding to the number of the signal C1 to C8, namely,
合計8本のアドレス線にてアドレス指定しながら、1ビットのデータを読み出すROMを用いて構成することができる。 While addressing for a total of eight address lines, it can be constituted by using a ROM reading a bit of data. この場合、前記定数N以上の本数の前記アドレス線がH状態となるアドレスには、前記信号GのH状態に対応し、“1”のビットデータを書き込んでおけばよい。 In this case, the address where the address lines of the number equal to or larger than the constant N is in the H state, corresponds to H state of the signal G, it is sufficient to write the bit data of "1".

【0052】図4は、本実施例の集積回路レイアウト図である。 [0052] Figure 4 is an integrated circuit layout diagram of the present embodiment.

【0053】この図4にあっては、本実施例の集積回路チップ50のレイアウトが示されている。 [0053] In the FIG. 4, the layout of the integrated circuit chip 50 of this embodiment is shown. 該集積回路チップ50の内部には、ユーザの所望の論理回路が作り込まれるランダムロジック部54と、RAM(random acc The interior of the integrated circuit chip 50, a random logic unit 54 to a desired logic circuit of the user is fabricated, RAM (random acc
ess memory)及びROMを備えたメモリ52が作り込まれている。 ess memory) and a memory 52 having a ROM is fabricated. 又、これらランダムロジック部54及びメモリ52の周囲には、IO領域56が設けられている。 Moreover, it Around the random logic unit 54 and a memory 52, IO region 56 is provided. 該IO領域56には、まず、前記出力バッファ32が作り込まれ、又、前記図2には図示されない他の入力バッファや双方向入出力バッファが作り込まれている。 The the IO region 56 first, the crafted output buffer 32, also other input buffers and bidirectional output buffer in FIG. 2 not shown are built. 更に、 In addition,
該IO領域56には、本発明が適用された前記信号タイミング調整回路16及び前記スイッチング信号数増大判定回路18Aが作り込まれている。 The the IO region 56, the signal timing adjusting circuit 16 and the switching signal increased number decision circuit 18A present invention is applied is fabricated.

【0054】以下、本実施例の作用を説明する。 [0054] Hereinafter, the operation of this embodiment.

【0055】ここで、初期状態として前記図2に示される、信号S1′がH状態で、信号S2′がL状態で、信号S3′がL状態で、信号S4′がH状態で、信号S [0055] Here, shown as an initial state in FIG. 2, the signal S1 'is in the H state, the signal S2' in the L state, 'in the L state, the signal S4' signal S3 at H status, the signal S
5′がH状態で、信号S6′がL状態で、信号S7′がL状態で、信号S8′がH状態であるとする。 5 'is in the H state, the signal S6' is at L state, the signal S7 'is at L state, the signal S8' is assumed to be H state. 又、この初期状態は前記許容範囲時間Ta以上継続されているものとし、従って、信号S1がH状態で、信号S2がL状態で、信号S3がL状態で、信号S4がH状態で、信号S5がH状態で、信号S6がL状態で、信号S7がL状態で、信号S8がH状態であるとする。 Moreover, the initial state is assumed to be continued the acceptable time range Ta above, therefore, the signal S1 is H state, the signal S2 is L state, the signal S3 is L state, the signal S4 is at the H state, the signal S5 is in the H state, the signal S6 is at L state, the signal S7 is in the L state, the signal S8 is assumed to be H state.

【0056】ここで、まず、前記信号S4′がH状態からL状態に変化する。 [0056] Here, first, the signal S4 'is changed from the H state to the L state. 該信号S4の論理状態の変化から時間t1の後、前記信号S3がL状態からH状態に変化する。 After the change of the logic state of the signal S4 in time t1, the signal S3 is changed from L state to H state. 該信号S3の論理状態の変化から時間t2の後、 After the change of the logic state of the signal S3 of the time t2,
前記信号S5がH状態からL状態に変化する。 The signal S5 is changed from the H state to the L state. 該信号S The signal S
5の変化から時間t3の後、前記信号S1がH状態からL状態へ変化するものとする。 After 5 change in time t3, the signal S1 is assumed to vary from H state to L state.

【0057】なお、前記許容範囲時間Taについて、 [0057] It should be noted that, for the acceptable time range Ta,
(Ta>(t1+t2+t3))とする。 And (Ta> (t1 + t2 + t3)). 又、前記定数Nを“3”とする。 Further, the "3" to the constant N.

【0058】まず、前記信号S4′、S3′及びS5′ [0058] First, the signal S4 ', S3' and S5 '
が前述のように順次論理状態が変化すると、これに応じ、前記スイッチング信号数増大判定回路18Aに入力される前記信号C4、C3及びC5が順にH状態となっていく。 There When changes sequential logic state as described above, according to this, the said signal C4, C3 and C5 are input to the switching signal increased number decision circuit 18A is gradually becomes H state in sequence. この後、前記信号S1′の論理状態が変化すると、これに対応し前記信号C1の論理状態もH状態となる。 Thereafter, when the logic state of the signal S1 'is changed, also becomes H state Correspondingly logic state of the signal C1.

【0059】ここで、前記スイッチング信号数増大判定回路18Aに記憶される前記定数Nが“3”となっており、且つ、(Ta>(t1+t2+t3))であるため、前記信号S1′がH状態からL状態となった時点で、前記信号GがH状態となる。 [0059] Here, the has a the constant N is stored in the switching signal increased number decision circuit 18A is "3", and, (Ta> (t1 + t2 + t3)) for a, the signal S1 'is H state when the from the L state, the signal G is H state.

【0060】ここで、前記信号S1′を入力し、前記信号S1を出力する、前記図3の前記信号タイミング調整回路16を考える。 [0060] Here, input the signal S1 ', and outputs the signal S1, considered the signal timing adjustment circuit 16 of FIG. 3. このように前記信号S1′がH状態からL状態に変化すると、前記スイッチング検出回路1 With such the signal S1 'is changed from the H state to the L state, the switching detection circuit 1
2Aは、H状態の前記信号C1を出力する。 2A outputs the signal C1 in the H state. この間、前記遅延回路33があるため、前記信号S1′がH状態からL状態に変化したにも拘らず、前記D型ラッチ42の前記入力D又前記出力QはいずれもH状態のままである。 During this time, since there is the delay circuit 33, the signal S1 'is left from H state despite changes to the L state, both the input D also the output Q of the D-type latch 42 is at the H state . 次に、前記信号C1がH状態となると、ここで前記信号C4、C3及びC5に加え、該信号C1がH状態となることで、前記信号C1〜C8でH状態のものが合計4個となる。 Next, when the signal C1 becomes the H-state, wherein in addition to the signal C4, C3 and C5, by the signal C1 becomes H state, those in the signal C1~C8 the H state and a total of four Become. 従って、このようにH状態の前記信号C1 Therefore, the signal C1 of the thus H state
〜C8の個数が前記定数Nを越えるため、前記信号GがH状態となる。 Since the number of ~C8 exceeds the constant N, the signal G is H state. 従って、前記D型ラッチ42の前記クロック入力CKはH状態となり、該D型ラッチ42の前記出力Qの論理状態は、該クロック入力CKの立ち上がり時の論理状態に保持される。 Thus, the clock input CK of the D-type latch 42 becomes H state, the logic state of the output Q of the D-type latch 42 is held in the logic state at the rising edge of the clock input CK.

【0061】前記信号S1′がH状態からL状態になった後から(Ta−(t1+t2+t3))の時間が経過すると、最初に論理状態が変化した前記信号S4′に対応する前記信号C4はH状態からL状態となる。 [0061] 'has passed the time (Ta- (t1 + t2 + t3)) later became the H state to the L state, first the signal S4 logic state has changed to' the signal S1 the signal C4 corresponding to the H consisting of state and L state. 従って、この時点における前記スイッチング信号数増大判定回路18Aに入力される前記信号C1〜C8のうち、前記信号C3、C5及びC1のみがH状態となる。 Therefore, among the signals C1~C8 inputted to the switching signal increased number decision circuit 18A at this time, only the signal C3, C5 and C1 becomes H state. 従って、このようにH状態のものが“3”であり、前記定数N(=3)以下であるため、前記信号GがL状態となる。 Therefore, this way is that of H state is "3", since the constant N (= 3) or less, the signal G is L state. 従って、この時点で、前記信号S1が、前記信号S Therefore, at this time, the signal S1 is the signal S
1′と同じL状態となる。 The same L state and 1 '.

【0062】図5は、本実施例の動作を示すタイムチャートである。 [0062] Figure 5 is a time chart showing the operation of the present embodiment. 又、図6は、本実施例に対する比較例のタイムチャートである。 Also, FIG. 6 is a time chart of a comparative example to the present embodiment.

【0063】まず、前記図6の比較例は、前記図2の前記信号S1′〜S8′のそれぞれが、対応する前記バッファゲート32に直接入力されているものとする。 [0063] First, a comparative example of FIG. 6, each of the signal S1'~S8 of FIG 2 ', assumed to be input directly to the corresponding said buffer gate 32. 即ち、該比較例では、前記信号タイミング調整回路16及び前記スイッチング信号数増大判定回路18Aは備えていない。 That is, in the comparative example, the signal timing adjusting circuit 16 and the switching signal increased number decision circuit 18A is not provided.

【0064】又、これら図5及び図6において、初期状態として、前記信号S1′〜S8′は全てL状態とする。 [0064] Also, in these Figures 5 and 6, as an initial state, the signal S1'~S8 'is all L state. 又、前記信号S1〜S8は全てL状態とする。 Further, the signal S1~S8 are all L state.

【0065】ここで、これら図5及び図6では、前記信号S1′〜S8′が、この順に、順次L状態からH状態へと論理状態が変化する。 [0065] Here, in these FIGS. 5 and 6, wherein said signal S1'~S8 ', in this order, the logic state is changed from sequential L state to H state. 又、このように順次論理状態が変化する時間間隔は、これら図5及び図6に示される如く、時間Tdとする。 The time interval in this manner sequential logic state changes, as shown in these FIGS. 5 and 6, the time Td. 又、(Ta>(7×Td))とする。 In addition, the (Ta> (7 × Td)). 図5に示される時間Tcは、主として前記遅延回路36による遅延時間である。 Time Tc shown in FIG. 5, the delay time mainly due to the delay circuit 36. 又、前記定数Nを“7” Further, the constant N "7"
とする。 To.

【0066】このように前記信号S1′〜S7′が順次L状態からH状態となると、それぞれに対応し、前記時間Tcの後、対応する前記信号S1〜S7がH状態となる。 [0066] Thus the signal S1'~S7 in 'is in the H state from sequential L state, respectively corresponding to, after the time Tc, corresponding the signal S1~S7 becomes H state. これら信号S1〜S7がH状態となってから前記時間Tdの後、前記信号S8′がL状態からH状態となると、前記許容範囲時間Taの範囲内で論理状態が切り替わる前記信号S1〜S8の数が“7”(前記定数Nの値)を越えてしまう。 After since these signals S1~S7 becomes the H state of the time Td, the signal S8 'is becomes the H-state from the L state, the signal S1~S8 the logic state is switched within the acceptable time range Ta number "7" exceeds the (value of the constant N). 従って、この図5の破線で示される如く、前記信号S8は直ちにH状態とはならない。 Therefore, as shown by the broken line in FIG. 5, the signal S8 is not immediately H state. 即ち、前記信号S1′がL状態からH状態になる前記時刻t1から前記許容範囲時間Taの後の時刻t2にて、該信号S8はL状態からH状態へ変化する。 That is, the signal S1 'is at time t2 after the tolerance time Ta from the time t1 to H state from the L state, the signal S8, changes from L state to H state.

【0067】このように、本実施例によれば、本発明が適用された回路を前記IO領域56に作り込むことができる。 [0067] Thus, according to this embodiment, it is possible to fabricate the circuit to which the present invention is applied to the IO region 56. 従って、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1〜S8の数を、前記定数N Therefore, the number of the signal S1~S8 the logic state changes within the allowable range of time Ta time, the constant N
以内に抑えることができる。 It can be suppressed within. 従って、より多くの前記信号S1〜S8の論理状態の変化が発生してしまうことがなく、これらの信号S1〜S8に従って動作する、例えば前記出力バッファ32の動作状態や内部論理状態や出力される論理状態が変化することで生じる、電源電流の変化や信号電流の変化によって生じてしまうノイズを効果的に低減することができる。 Therefore, the more the change of the logic state of the signal S1 to S8 are without occur, operates in accordance with these signals S1 to S8, for example, is the operating state and the internal logic state and the output of the output buffer 32 can logic state caused by change, to effectively reduce occurs noise by changes in the change and the signal current of the power supply current. 又、このように本発明が適用する回路は前記IO領域56に予め作り込まれているため、設計者の負担を軽減することも可能である。 The circuit that applies this way the present invention because it has been built in advance in the IO region 56, it is also possible to reduce the burden on the designer.

【0068】 [0068]

【発明の効果】以上説明したとおり、本発明によれば、 As described in the foregoing, according to the present invention,
許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化する、複数の信号S1〜Snが存在する集積回路において、不必要にこれら信号S1〜Snを遅延させることなく、又、これら信号S1〜Snを出力するドライブ能力等の使用条件を悪化させることなく、これら信号S1〜Snの論理状態の変化が相互に接近するタイミングないしは同一のタイミングで発生した場合に生じる、これらの信号S1〜S The timing to approach each other within a tolerance time Ta, or logic state changes at the same timing, the integrated circuit in which a plurality of signals S1~Sn is present, without delaying these signals S1~Sn unnecessarily, and , without deteriorating the use conditions of the driving power for outputting these signals S1 to Sn, occurs when the change in the logic state of these signals S1 to Sn is generated at the timing or the same timing toward each other, these signal S1~S
nに従った動作状態や内部論理状態や出力される論理状態が変化する論理素子の電源電流や信号電流の変化により生じてしまうノイズを、設計者の負担を軽減しながら効果的に低減することができるという優れた効果を得ることができる。 Noise occurs by a change of the power source current and the signal current of logic elements operating state and the internal logic state or logic state to be output in accordance with n changes, effectively reducing while reducing the burden on the designer it is possible to obtain an excellent effect that it is.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の要旨を示す論理回路図 A logic circuit diagram showing the gist of the present invention; FIG

【図2】本発明が適用された集積回路の実施例の主要部の論理回路図 Logic circuit diagram of a main portion of the embodiment of the present invention; FIG applied integrated circuit

【図3】前記実施例に用いられる信号タイミング調整回路の回路図 Figure 3 is a circuit diagram of a signal timing adjusting circuit used in the embodiment

【図4】前記実施例の集積回路レイアウト図 [4] integrated circuit layout diagram of the embodiment

【図5】前記実施例の動作を示すタイムチャート Figure 5 is a time chart showing the operation of the embodiment

【図6】比較例の集積回路の動作を示すタイムチャート Figure 6 is a time chart showing the operation of the integrated circuit of the comparative example

【符号の説明】 DESCRIPTION OF SYMBOLS

12、12A…スイッチング検出回路 14、14A…出力制御回路 16…信号タイミング調整回路 18、18A…スイッチング信号数増大判定回路 32…出力バッファ 33…バッファゲート 34、36…遅延回路 38…エクスクルーシブOR論理ゲート 42…D型ラッチ 50…集積回路チップ 52…メモリ 54…ランダムロジック部 56…IO領域 12, 12A ... switching detection circuit 14, 14A ... output control circuit 16 ... signal timing adjusting circuit 18, 18A ... switching signal increased number judging circuit 32 ... output buffer 33 ... buffer gates 34, 36 ... delay circuit 38 ... exclusive OR logic gate 42 ... D-type latch 50 ... integrated circuit chip 52 ... memory 54 ... random logic unit 56 ... IO region

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】許容範囲時間Ta以内で相互に接近するタイミング、ないしは同一タイミングで論理状態が変化することのある、複数の信号S1〜Snが存在する集積回路において、 前記信号S1〜Snそれぞれの論理状態の変化の有無を個別に検出し、変化有りが検出された場合、変化有りの信号をこれら信号S1〜Sn毎に個別に、前記許容範囲時間Taの期間だけ出力するスイッチング検出回路と、 該検出の出力に従って、前記許容範囲時間Taの時間以内で論理状態が変化する前記信号S1〜Snの数が、定数Nを越えるか否かを判定するスイッチング信号数増大判定回路と、 該判定にて前記定数Nを越えたと判定される期間、より後のタイミングで論理状態の変化が発生した前記信号S 1. A timing to approach each other within a tolerance time Ta, or a possible logic state changes at the same timing, the integrated circuit in which a plurality of signals S1~Sn is present, the signal S1~Sn each detecting the presence or absence of a change in logic state individually, if a change there has been detected, individually change there the signal to each of these signals S1 to Sn, a switching detection circuit for outputting only a period of the acceptable time range Ta, in accordance with the output of said detection, the number of the signal S1~Sn which changes the logic state within the time of the allowable range time Ta, and the switching signal increased number decision circuit determines whether exceeds the constant N, to the determination period is determined to have exceeded the constant N Te, the signal S change of logic state is generated at a later timing
    1〜Snの、当該集積回路内での信号分配を遅延する出力制御回路とを有することを特徴とする集積回路。 Integrated circuit, characterized in that it comprises the 1~Sn, and an output control circuit for delaying the signal distribution within the integrated circuit.
  2. 【請求項2】請求項1において、 前記スイッチング信号数増大判定回路が、エンコーダを用いて構成され、 又、前記スイッチング検出回路、前記スイッチング信号数増大判定回路及び前記出力制御回路が、当該集積回路の外部に対する信号の入力用あるいは出力用の回路が作り込まれる領域の一部を用いて作り込まれていることを特徴とする集積回路。 2. A method according to claim 1, wherein the switching signal increased number decision circuit is configured with an encoder, and, the switching detection circuit, the switching signal increased number judging circuit and the output control circuit, the integrated circuit integrated circuit characterized in that the circuit for input or output of a signal to outside is fabricated using a portion of a region built.
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* Cited by examiner, † Cited by third party
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