JPH08180697A - Reference circuit and method for supplying reference current to sense amplifier - Google Patents

Reference circuit and method for supplying reference current to sense amplifier

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JPH08180697A
JPH08180697A JP23737095A JP23737095A JPH08180697A JP H08180697 A JPH08180697 A JP H08180697A JP 23737095 A JP23737095 A JP 23737095A JP 23737095 A JP23737095 A JP 23737095A JP H08180697 A JPH08180697 A JP H08180697A
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sense amplifier
sense
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JP23737095A
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Inventor
Harvey J Steigler
ジェイ.スティーグラー ハーベイ
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Texas Instr Inc <Ti>
テキサス インスツルメンツ インコーポレイテツド
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    • G11C16/26Sensing or reading circuits; Data output circuits
    • G11C16/28Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
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    • G11C7/14Dummy cell management; Sense reference voltage generators

Abstract

PROBLEM TO BE SOLVED: To obtain the circuit and method which places many sense amplifiers in operation with one reference current led out of one reference circuit and supply different reference currents in various sense modes.
SOLUTION: The reference circuit (RC) is equipped with current sense translators (M5-M7, and MX) connected to a current reference source (RS). The outputs (O1, O2, etc.,) of the said current sense translators (M5-M7, and MX) are mirrored on ≥1 sense circuit (SC). The current sense translators (M5-M7, and MX) mirrors the current from the current reference source (RS) on many sense amplifiers (SA1 and SA2) at a specific ratio.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、消去可能プログラマブル読み出し専用メモリ(EPROM又はフラッシュEPROM)アレーを含む集積回路のメモリ・アレー、 The present invention relates to the erasable programmable read-only memory (EPROM or Flash EPROM) memory array of an integrated circuit containing an array,
及びこのメモリ・アレーに基準電流を供給する基準回路及びその方法に関する。 And a reference circuit and method for supplying a reference current to the memory array. 特に、本発明はこのようなメモリの読み出し中に電流の検知を比較する基準回路及び方法に関する。 In particular, the present invention relates to a reference circuit and a method for comparing the sensed current during the reading of such memories. 読み出し動作は特定のメモリ・セルが“1”又は“0”によりプログラムされているか否かについて表示することができる。 Reading operation can be displayed for whether or not it is programmed by a particular memory cell is "1" or "0".

【0002】 [0002]

【従来の技術】従来技術の基準回路の例は、スエハ(S Examples of the prior art reference circuit of the prior art, Sueha (S
weha)ほかによる「2重基準行ATD検知を備えた29s 8Mb EPROM(A 29s 8Mb E Weha) Besides by "29s 8Mb EPROM having a double reference lines ATD detection (A 29s 8Mb E
PROM with Dual Reference− PROM with Dual Reference-
Column ATD Sensing)」、ISSC Column ATD Sensing) ", ISSC
C 0991、(p.264−265)に説明されている。 C 0991, are described in (p.264-265). 他の従来技術の回路は例えば米国特許第4,86 Other prior art circuits, for example, US Patent No. 4,86
8,790号及び第4,961,257号に説明されている。 It is described in 8,790 item and No. 4,961,257.

【0003】EPROMセルは、典型的には、浮遊ゲート電界効果トランジスタを備えている。 [0003] EPROM cell typically includes a floating gate field-effect transistor. プログラムされたメモリ・セルの浮遊ゲート導体は、電子により荷電されており、続いて所定の電圧が制御ゲートに印加されると、この電子は荷電された浮遊ゲートによりソース・ドレイン・パスを非導電性にする。 Floating gate conductor of a programmed memory cell, electrons are charged by, followed by a predetermined voltage is applied to the control gate, the electron source-drain path by floating gates charged non-conductive to sex. この非導電性状態はセンス増幅器により“0”ビットとして読み取られる。 The non-conductive state is read as "0" bit by a sense amplifier. プログラムされていないセルの浮遊ゲート導体は、所定の電圧が制御ゲートに印加されたときに、プログラムされていない浮遊ゲートの下のソース・ドレイン・パスが導通となるように、中性的に荷電(又はやや正極性に又は負極性に荷電)される。 Floating gate conductor of the unprogrammed cell, when a predetermined voltage is applied to the control gate, so that the source-drain path under the floating gate is not programmed are conductive, neutrally charged (or slightly charged to the positive polarity or the negative polarity) it is. 導通状態はセンス増幅器により“1”ビットとして読み取られる。 Conductive state is read as a "1" bit by the sense amplifier.

【0004】EPROMアレーには、行及び列に配列された数100万の浮遊ゲート・メモリ・セルが含まれ得る。 [0004] EPROM array may include a floating gate memory cell of millions arranged in rows and columns. 列において各セルのソースは、ソース・列ラインに接続され、また選択されたセル用のソース・列ラインは、選択されたセルの読み出し中にセンス増幅器により基準電位又は接地に接続されてもよい。 The source of each cell in column is connected to a source column line and the source column line for the selected cell may be connected to the reference potential or ground by the sense amplifier during reading of the selected cell . 列における各セルのドレインは別個のビット・ライン(ドレイン・列ライン)に接続され、また選択されたセル用のドレイン・ The drain of each cell in a column is connected to a separate bit line (drain-column line), the drain-for selected cells
列ラインは選択されたセルの読み出し中にセンス増幅器の入力に接続されている。 Column line is connected to the input of the sense amplifier during reading of the selected cell. 行における各セルの制御ゲートはワードラインに接続され、また選択されたセル用のワードラインは選択されたセルの読み出し中に予め選択された電圧に接続される。 The control gate of each cell in the row is connected to a word line and a word line for the selected cell is connected to a preselected voltage during reading of the selected cell.

【0005】 [0005]

【発明が解決しようとする課題】読み出し動作中は、選択されたセルを流れる電流が基準電流と比較されて、この選択されたセルが“0”又は“1”によりプログラムされているか否かを判断する。 During INVENTION It is an object of the read operation is compared current flowing through the selected cell and the reference current, whether the selected cell is programmed by "0" or "1" to decide. この基準電流は基準回路から取り出され、これには読み出しているセルと同一の1以上の浮遊ゲート・セルが含まれてもよい。 This reference current is removed from the reference circuit, this may include one or more floating gate cells identical to the read out and the cells of. この基準回路は、基準側の電流センス増幅器の入力に接続されている。 The reference circuit is connected to the input of the reference side of the current sense amplifier. この基準側の電流センス増幅器の出力は差動増幅器の1端に接続されている。 The output of the reference side of the current sense amplifier is connected to one end of the differential amplifier. この差動増幅器は、前記基準側の電流センス増幅器の出力電圧と、選択されて読み出しているメモリ・セルに接続されたメモリ側のセンス増幅器の出力電圧と比較をする。 This differential amplifier, to compare the output voltage of the reference side of the current sense amplifier, the output voltage of the selected read out and a memory cell connected to the memory side of the sense amplifier. 基準回路が読み出しているメモリ・セルと本質的に同一となるメモリ・セルを備えているときは、一般的に、“0”によりプログラムされた選択セルの電流と“1”によりプログラムされた選択セルの電流との間が基準電流に達するように、電流センス増幅器を不平衡にすることが必要である。 Selection When the reference circuit is provided with a memory cell to be essentially the same as with that memory cell read, the generally programmed by "0" and current programmed selected cell by "1" as between the current of the cell reaches the reference current, it is necessary that the current sense amplifier to unbalanced. 立ち上り時間は同じことなので、読み出しモードの動作中は、 Since the rise time is the same thing, during the operation of the read mode,
平衡負荷を有する平衡センス増幅器を用いるのが好ましい。 It is preferably used a balanced sense amplifier having a balanced load. 検査モードの動作では、しきい値電圧の正確な判断に寄与するように、平衡センス増幅器を用いるのが有用である。 In the operation of the test mode, so as to contribute to the precise determination of the threshold voltage, it is useful to use a balanced sense amplifier. しかし、平衡センス増幅器及び負荷を用いると、アレー・セルと同一の単一セルを流れる電流とは異なる電流を供給することができる基準回路が必要である。 However, the use of balanced sense amplifier and a load, the current through the array cells and the same single-cell is needed reference circuit that can supply a different current. このような能力を備えた基準回路に対する必要性が存在している。 There is a need for a reference circuit having such a capability.

【0006】 [0006]

【課題を解決するための手段】本発明の回路は、1以上の基準セルを有する基準回路から基準電流を取り出して供給することにより、複数のセンス増幅器を平衡させるものである。 Circuit of the present invention, in order to solve the problem] by supplying Remove the reference current from the reference circuit with one or more reference cells, but to balance the plurality of sense amplifiers. この基準回路の利点は、多数のセンス増幅器を一つの基準回路から取り出した単一の基準電流により動作させることである。 The advantage of this reference circuit is to operate by a single reference current taken out a large number of sense amplifiers from a single reference circuit. 更に、この基準回路を切り換えて種々のセンス・モード、例えば読み出し、また消去及びプログラム検査のそれぞれに対して異なる基準電流を供給することもできる。 Further, various sensing mode by switching the reference circuit, for example read, also can be supplied with different reference current for each of the erase and program verification. 基準回路を切り換えると、全てのセンス回路が同時に新しい動作モードに変更される。 When switching the reference circuit, all the sense circuit are changed simultaneously new operation mode.

【0007】本発明の基準回路は、アレー・センス増幅器の両側に電流センス増幅器と同様の電流センス・トランスレータを備えている。 [0007] reference circuit of the present invention is provided with the same current sense translator and the current sense amplifier on each side of the array sense amplifiers. この電流センス・トランスレータの入力は基準メモリ・セル回路に接続される。 The input of the current sense translator is connected to the reference memory cell circuit. この電流センス・トランスレータの出力は、アレー・センス増幅器における1以上の電流センス増幅器に鏡映される。 The output of the current sense translator is mirrored on one or more current sense amplifiers in the array sense amplifier. 前記電流センス・トランスレータは、基準メモリ・ The current sense translator, standard memory
セル回路からの電流を所定の比で多数のアレー電流センス増幅器に鏡映(mirror)される。 The current from the cell circuits in a number of array current sense amplifier at a predetermined ratio is mirrored (mirror).

【0008】 [0008]

【発明の実施の形態】図1を参照すると、本発明の方法及び回路の使用を説明するために、メモリ・チップの一体部分をなすメモリ・セル・アレーの例が示されている。 Referring to the DETAILED DESCRIPTION OF THE INVENTION Figure 1, to illustrate the use of the method and circuit of the present invention, examples of the memory cell array forming an integral part of the memory chip is shown. このメモリ・セル・アレーは、例えばメモリ・セル10の上側ブロックUBと、下側ブロックLBとに分割される。 The memory cell array, for example, an upper block UB of the memory cell 10 is divided into a lower block LB. 各メモリ・セル10は、ソース11、ドレイン12、浮遊ゲート13、制御ゲート14を有する浮遊ゲート・トランジスタである。 Each memory cell 10 has a source 11, drain 12, a floating gate 13, a floating gate transistor having a control gate 14. メモリ・セル10の一つの行における各制御ゲート14は、ワードライン15U又は15Lに接続され、また各ワードライン15U又は1 Each control gate 14 in one row of the memory cell 10 is connected to a word line 15U or 15L, and each word line 15U or 1
5Lはワードライン・デコーダ16に接続されている。 5L is connected to the word line decoder 16.
メモリ・セル10の一つの行における各ソース11はソース・ライン17に接続されている。 Each source 11 in one row of the memory cell 10 is connected to the source line 17. メモリ・セル10 The memory cell 10
の一つの列における各ドレイン12は、ドレイン・列ライン18U又は18Lに接続されている。 Each drain 12 in one row of is connected to a drain-column line 18U or 18L. 各ソース・ライン17は共通列ライン17aにより列デコーダ19に接続されており、また各ドレイン・列ライン18U又は18Lは列デコーダ19に接続されている。 Each source line 17 common column are connected to column decoder 19 by a line 17a, and each drain-column line 18U or 18L is connected to the column decoder 19.

【0009】読み出しモードにおいて、ワードライン・ [0009] In the read mode, word line
デコーダ16は、ライン20R上のワードライン・アドレス信号と、読み出し/書き込み/消去制御回路21からの信号に応答して、選択されたワードライン15U又は15Lには予め選択された正電圧VCC(約+5V) Decoder 16, a word line address signals on lines 20R, in response to a signal from the read / write / erase control circuit 21, a positive voltage VCC (about the word line 15U or 15L is selected preselected + 5V)
を印加し、かつ選択解除されたワードライン15U又は15Lには低電圧(接地又はVSS)を印加する。 It was applied, and is to the deselected word lines 15U or 15L to apply a low voltage (ground or VSS). 列デコーダ19は、少なくとも一つの選択されたドレイン・ Column decoder 19, the drain and which is at least one selected
列ライン18U又は18Lに予め選択された正電圧VS Positive voltage VS which is preselected column line 18U or 18L
EN(約+1V)を印加し、かつソース・ライン17に低電圧(約0V)を印加するように機能する。 Applying a EN (about + 1V), and functions to apply a low voltage (about 0V) to the source line 17. また列デコーダ19も、アドレス・ライン20D上の信号に応答して、選択されたメモリ・セル10の選択されたドレイン・列ライン18U又は18Lをデータ入出力端子22 The column decoder 19 also address lines in response to a signal on 20D, data input and output the selected drain-column line 18U or 18L of the memory cell 10 selected terminal 22
に接続するように機能する。 Functions to connect to. 選択されたドレイン・列ライン18U又は18Lと選択されたワードライン15U Has been selected as the selected drain-column line 18U or 18L word line 15U
又は15Lとに接続されたメモリ・セル10の導通状態又は非導通状態は、センス回路により検出され、このセンス回路はその信号をデータ入出力端子22に供給する。 Or conducting state or non-conduction state of the memory cell 10 connected to and 15L are detected by the sense circuit, the sense circuit supplies the signal to the data input-output terminal 22.

【0010】フラッシュ・消去モードにおいて、列デコーダ19は全てのドレイン・列ライン18U又は18L [0010] In the flash erasing mode, all of the column decoder 19 is the drain-column line 18U or 18L
をフローティング(「オフ」条件にバイアスされた電界効果トランジスタのように、ハイインピーダンスに接続された状態)にするように機能する。 (Like a field-effect transistor biased in "OFF" condition, connected state to the high impedance) floating functions to the. ワードライン・デコーダ16は全てのワードライン15U及び/又は15 All word line word line decoder 16 15U and / or 15
LをVSSに接続するように機能しており、このVSS L is functioning so as to be connected to the VSS and the VSS
としては接地又は0Vであってもよい。 It may be a ground or 0V as. また列デコーダ19も正電圧VEE(約+10V〜+15V)を全てのソース・ライン17に印加するように機能する。 The functions to apply also a column decoder 19 a positive voltage VEE (about + 10V to + 15V) to all the source lines 17. これらの消去電圧は、浮遊ゲート13から電荷を転送するファウラー・ノルトハイム・トネル電流(Fowler−N These erasing voltages, Fowler-Nordheim Tonel current that transfers charge from the floating gate 13 (Fowler-N
ordheim tunnel current)を発生させて、メモリ・セル10を消去させるように、ゲート酸化物領域に十分な電界強度を発生させる。 ordheim by tunnel current) is generated, as to erase the memory cell 10, to generate sufficient field strength in the gate oxide region. ワードライン15U又は15L上の電位は基準電圧VSSなので、メモリ・セル10は消去中、非導通状態のままである。 Since wordline 15U or 15L on potential reference voltage VSS, the memory cell 10 is being erased, it remains non-conductive.

【0011】書き込みモード又はプログラム・モードにおいて、ワードライン・デコーダ16は、ライン20R [0011] In write mode or program mode, the word line decoder 16, line 20R
上のワードライン・アドレス信号、及び読み出し/書き込み/消去制御回路21(又はマイクロプロセッサ2 Wordline address signals above, and read / write / erase control circuit 21 (or microprocessor 2
1)からの信号に応答して、選択された制御ゲート14 In response to a signal from 1), the selected control gate 14
を含む選択されたワードライン15U又は15L上に、 The selected wordline 15U or on 15L including,
予め選択されたプログラミング電圧VPP(約+12 Preselected programming voltage VPP (about +12
V)を印加するように機能する。 Functions to apply a V). また列デコーダ19も選択されたドレイン・列ライン18U又は18L、従って選択されたメモリ・セル10のドレイン12上に、第2のプログラミング電圧VBL(約+5〜+10V)を印加するように機能する。 The column decoder 19 also selected drain-column line 18U or 18L, hence on the drain 12 of the selected memory cell 10 serves to apply a second programming voltage VBL (approx + 5~ + 10V). ソース・ライン17は基準電位VSSに接続されており、この基準電位VSSとしては接地電位であってもよい。 Source lines 17 are connected to the reference potential VSS, and as the reference potential VSS may be a ground potential. 選択解除された全てのドレイン・列ライン18U及び/又は18Lは、基準電位V All drain-column line 18U and / or 18L deselected, the reference potential V
SSに接続され、又はフローティングされる。 It is connected to the SS, or are floated. これらの電圧は選択されたメモリのメモリ・セル10のチャネルにおける高い電流(ドレイン12又はソース11)条件を発生させて、ドレイン・チャネル接合近傍にチャネル・ホット電子及び雪崩降伏電子を発生させ、これらの電子をチャネル酸化物を越えて選択されたメモリ・セル1 These voltages by generating a high current (drain 12 or the source 11) condition in the channel of the memory cell 10 of the selected memory, to generate channel hot electrons and avalanche breakdown electrons near the drain-channel junction, they the memory cells 1 electrons selected beyond the channel oxide
0の浮遊ゲート13に注入させる結果となる。 Results to be injected into the floating gate 13 0. そのプログラミング時間は、チャネル領域に対して約−2V〜− Its programming time is about the channel region -2V~-
6Vの負のプログラム荷電により(かつ制御ゲート14 The negative program charge of 6V (and the control gate 14
では0Vにより)、浮遊ゲート13をプログラムするのに十分長くなるように選択される。 In the 0V), it is chosen to be long enough to program the floating gate 13. 実施の形態例により製作されたメモリ・セル10のときは、制御ゲート14 When the memory cell 10 fabricated by the embodiment of embodiment, the control gate 14
/ワードライン15U又は15Lと浮遊ゲート13との間の結合係数は約0.6である。 / Coupling coefficient between the word line 15U or 15L and the floating gate 13 is approximately 0.6. 従って、例えば選択された制御ゲート14を含め、選択されたワードライン1 Thus, including the control gate 14, for example a selected word line 1 selected
5U又は15L上の12Vのプログラミング電圧VPP Programming voltage VPP of 12V on the 5U or 15L
は、選択された浮遊ゲート13上に約+7.2Vの電圧を印加する。 Applies approximately + 7.2V voltage on the floating gate 13 selected. 浮遊ゲート13(約+7.2V)と接地されたソース・ライン17(約0V)との間の電圧差は、 The voltage difference between the floating gate 13 (approximately + 7.2V) and the grounded a source line 17 (about 0V) is
ソース11と浮遊ゲート13との間のゲート酸化物を通るファウラー・ノルトハイム・トネル電流を発生させて、選択された又は選択解除されたメモリ・セル10の浮遊ゲート13を荷電させるのに十分なものである。 By generating Fowler-Nordheim Tonel current through the gate oxide between source 11 and floating gate 13, be sufficient to charge the floating gate 13 of memory cell 10 is released to selected or selected it is. 選択されたメモリ・セル10の浮遊ゲート13は、プログラミング中に注入されたホット電子により荷電され、続いてこのホット電子は選択されたメモリ・セル10における浮遊ゲート13の下のソース・ドレイン・パスをその制御ゲート上の+5Vにより非導電性にし、その状態は“0”ビットとして読み出される。 The floating gate 13 of memory cell 10 selected is charged by hot electrons injected during programming, followed by the source-drain path under the floating gate 13 in the memory cell 10 The hot electrons which are selected was a non-conductive by the + 5V on its control gate, the state is read as "0" bits. プログラムされていないメモリ・セル10は、浮遊ゲート13の下にソース・ドレイン・パスを有し、浮遊ゲート13はそれらの制御ゲート上の+5Vにより導通しており、またこれらメモリ・セル10は“1”ビットとして読み出される。 Memory cells 10 that are not program under the floating gate 13 has a source-drain path, the floating gate 13 is conducting by on their control gates of + 5V, also these memory cells 10 " 1 "is read as a bit.

【0012】便宜的に、読み出し電圧、書き込み電圧及び消去電圧のテーブルは、下記の表1により与えられる。 [0012] Conveniently, the read voltage, the write voltage and erase voltage table, given by Table 1 below.

【0013】 [0013]

【表1】 [Table 1]

【0014】この発明のセンス回路は、図1に示すような不揮発性又は他のメモリ・デバイスの列デコーダ19 [0014] Sense circuit of the present invention, a row of non-volatile or other memory devices, such as shown in FIG. 1 decoder 19
に部分的に配置されてもよい。 Or it may be partially disposed. このセンス回路は、特定のワードライン15U又は15L、及びドレイン・列ライン18U又は18Lに印加される電圧に応答して、データ入出力端子22に、特定のメモリ・セルがプログラムされているのは“0”か又は“1”かを表す信号を送出する。 The sense circuit is responsive to a voltage applied specific word line 15U or 15L, and the drain-column line 18U or 18L, the data input-output terminal 22, the particular memory cell being programmed It sends a signal indicating whether "0" or "1".

【0015】通常、従来技術のEPROM又はフラッシュEPROMは、電流センス増幅器に接続された基準セル10R、又は基準セル10Rの列を使用して差動増幅器の1入力端子に比較電圧を発生させる。 [0015] Normally, EPROM or Flash EPROM of the prior art, reference cell 10R connected to the current sense amplifier, or using a column of reference cells 10R to generate a comparison voltage to one input terminal of the differential amplifier. メモリ・セル10が消去されるときは、メモリ・セル10のアレー、 When the memory cell 10 is erased, an array of memory cells 10,
基準セル10R及びメモリ・セル10は同一電流を流すので、通常、基準セル10Rは、メモリ・セル10と同一寸法で同時に製作される。 Since the reference cell 10R and the memory cell 10 passed the same current, usually, the reference cell 10R is fabricated simultaneously in the same size as the memory cell 10. 従って、基準側の電流センス増幅器は、プログラムされたメモリ・セル10を流れる電流に関連した電圧と、消去されたメモリ・セル10 Therefore, the current sense amplifier of the reference side, and the voltage associated with the current flowing through the programmed memory cell 10, erased memory cell 10
を流れる電流に関連した電圧との間におけるいずれかの比較出力電圧に到達するように、アレー側の電流センス増幅器に対して不平衡にされる必要がある。 To reach any of the comparison output voltage between the voltage associated with the current through the, it needs to be unbalanced with respect to the array side of the current sense amplifier. 即ち、一般的には、基準回路から取り出された電圧の値は、“0” That is, in general, the value of the voltage taken out from the reference circuit is "0"
によりプログラムされたアレー・セルから導き出された電圧の値と、“1”によりプログラムされたアレー・セルから導き出された電圧の値との間のほぼ中間値でなければならない。 Should be approximately intermediate value between the value of the programmed value of the voltage derived from the array cells, "1" voltage derived from the programmed array cell by the. この一般的な条件の例外は、平衡ロード及び基準電流がしばしばプログラム及び/又は消去の検査検知動作に用いられることである。 Exceptions to this general condition is that the equilibrium loading and the reference current are often used to test the detection operation of the program and / or erase.

【0016】図2は従来技術の典型的な不揮発性メモリ用のセンス回路SCを示す。 [0016] Figure 2 shows a sense circuit SC for typical non-volatile memory of the prior art. このような回路は、全般的にアレー・セル10aのソース・ドレイン・パスを流れる電流と、単一スタティック型の基準セル10Rを流れる電流との両方の“シングル・エンデッド”電流検知の形式を用いるものであり、この基準セル10Rはその列に存在してもよい。 Such circuits are used and the current flowing through the overall array cell 10a source-drain path, the format of both the "single-ended" current detection of the current flowing through the reference cell 10R single static is intended, the reference cell 10R may be present in the column. 通常、メモリ側センス増幅器SA Normally, the memory side sense amplifier SA
(M1、T1、T2、L1)は、列選択トランジスタS (M1, T1, T2, L1), the column select transistors S
1及びS2を流れるアレー・セル10aにおいて電流を検知するために用いられる。 Used to sense the current in the array cell 10a through the 1 and S2. 基準側センス増幅器SAR Reference-side sense amplifier SAR
(M2、T3、T4、L2)は、基準電流源、例えば列選択トランジスタS3及びS4を流れる特定の基準セル10Rにおける電流を検知するために用いられる。 (M2, T3, T4, L2) includes a reference current source is used to sense the current in a particular reference cell 10R through the example column selection transistors S3 and S4. 2つの電流に直接関連する電圧は、差動増幅器Aにより比較される。 Voltage directly related to the two currents are compared by the differential amplifier A. データ入出力端子22における差動増幅器Aの出力は、読み出しているアレー・セル10aがプログラムされているのは“0”か又は“1”かを表している。 The output of the differential amplifier A in the data input-output terminal 22 is read out and the array cell 10a that is programmed represents whether "0" or "1".
任意選択的なトランジスタT1〜T4及び負荷L1〜L Optional transistors T1~T4 and load L1~L
2は、低い値の読み出し電流で電流を遮断するように用いられており、従来技術で知られているものである。 2 is used to cut off the current at a low value of the read current is what is known in the prior art.

【0017】図2に示す型式の従来技術のセンス回路S [0017] The sense circuit of the prior art of the type shown in Figure 2 S
Cにより満足すべき動作を得るために、通常、基準側センス増幅器SAR及びSRは不平衡にされる。 To obtain an operation to be met by C, usually, the reference-side sense amplifiers SAR and SR are unbalanced. 例えば、 For example,
トランジスタM1及びM2の電流比をトランジスタM2 Transistor current ratio of the transistors M1 and M2 M2
を流れる電流がトランジスタM1を流れる電流の2倍に等しいようにする。 Current through is so equal to twice the current through transistor M1. 所定の比(例えば、2対1)は、トランジスタM1及びM2の各ソース・ドレイン・パスを適正な寸法の相対長及び幅により形成する、周知の手法により実現される。 Predetermined ratio (e.g., 2: 1) is a respective source-drain path of the transistors M1 and M2 are formed by the relative length and width of the proper dimensions, is achieved by a known technique. 例えば、トランジスタM2は、チャネルの長さがトランジスタM1の長さのものと同一であってもよいが、その幅がトランジスタM2とトランジスタM1との間で2対1の電流比を得るように2倍となる。 For example, the transistor M2, as the length of the channels may be identical to those of the length of the transistor M1, but its width is obtained a 2: 1 current ratio between the transistor M2 and the transistor M1 2 twice to become. トランジスタM1及びM2のソース・ドレインの寸法が同一のときは、他の方法を用いて、基準電流源に関連する電流及び/又は電圧をアレー・セル10aに関連する電流及び/又は電圧と異なるようにして、読み出し動作のデータの完全さを確保する必要がある。 When the size of the source and drain of the transistors M1 and M2 are the same, using other methods, the current and / or voltage associated with the reference current source to different current and / or voltage associated with the array cell 10a a manner, it is necessary to ensure the integrity of the data read operation.

【0018】図2の回路を変形した多くのものが用いられている。 The many things a modification of the circuit of Figure 2 is used. 図2の回路を改良したものは、ここでは、引用により関連させる1994年、08/307,137 An improvement of the circuit of Figure 2, here, 1994 to associate by reference, 08 / 307,137
出願の米国第同時継続特許出願第08/(暫定表示TI US first co-pending patent application Ser. No. 08 / (temporary display TI
−17546)に説明されている。 It is described in the -17,546). 前記特許出願において説明されている回路を図3に示す。 The circuit described in the patent application shown in FIG.

【0019】図3の回路の第1の動作モードでは、第1 [0019] In the first mode of operation of the circuit of Figure 3, the first
のセンス増幅器SA1(M1、M3、T1、T2、L Of the sense amplifier SA1 (M1, M3, T1, T2, L
1)を用いて、例えばアレーの上側ブロックUB内の列選択トランジスタS1及びS2を流れるメモリ・セル1 1) using, for example, the memory cell 1 through the column select transistors S1 and S2 in the upper block UB of the array
0の電流を検知する。 0 of current to detect. 第2のセンス増幅器SA2(M The second sense amplifier SA2 (M
2、M4、T3、T4、L2)を用いて、基準回路における電流、例えば信号SELにより活性化されるトランジスタT6を流れる図4の電流を検知する。 2, with M4, T3, T4, L2 a) sensing current, for example by signal SEL to current in Figure 4 through transistor T6 which are activated in the reference circuit. 更に、第2 In addition, the second
のセンス増幅器SA2は、例えば列選択トランジスタS Of the sense amplifier SA2 is, for example, the column selection transistor S
3及びS4の活性化により、上側ブロックUBと同一アレーの下側ブロックLB内のコンデンサ充電電流を検知する。 Activation of 3 and S4, detects the capacitor charging current in the lower block LB of the upper block UB same array. このアレーの下側ブロックLB内のワードライン15Lは、下側ブロックLB内のメモリ・セル10を介するどのような導通も阻止するようにバイアスされる。 Word line 15L of the lower block LB of this array, what conduction through memory cell 10 of the lower block LB is also biased to block.
2つの電流に直接関連した電圧は、差動増幅器Aにより比較される。 Voltage directly related to the two currents are compared by the differential amplifier A.

【0020】第2の動作モードでは、下側ブロックLB [0020] In the second mode of operation, the lower block LB
内のメモリ・セル10を流れる電流が基準回路10R A reference current flowing through the memory cell 10 of the inner circuit 10R
U、及び信号SELにより活性化されるトランジスタT U, and the transistor T is activated by signal SEL
7からの電流と比較される。 It is compared to the current from 7. 動作は前述のものと同一である。 Operation is identical to that described above.

【0021】図3の第1のセンス増幅器には一対のP導電型電流ミラーのトランジスタM1及びM3が含まれ、 [0021] The first sense amplifier of FIG. 3 includes transistors M1 and M3 of a pair of P conductivity type current mirror,
これらにおける電界効果トランジスタM3は、負荷ミラーのトランジスタM1を流れる電流を鏡映させる。 Field effect transistor M3 in these causes imaged current flowing through the transistor M1 of the load mirrors mirror. 電流ミラーのトランジスタM1及びM3はそれぞれ共通接続されたソース・ドレイン電極を有し、かつ相互に接続されたゲートを有する。 A source-drain electrode transistors M1 and M3 are connected in common respective current mirror, and having a gate connected to each other. トランジスタM1及びM3の共通接続されたソース・ドレイン電極は、電源電圧VCCに接続されている。 Commonly connected source and drain electrodes of the transistors M1 and M3 are connected to the power supply voltage VCC. 第2のセンス増幅器には同様の回路が含まれている。 The second sense amplifier includes a similar circuit.

【0022】最も効果的な検知のために、図3の回路には平衡ミラー回路(即ち、M1=M2、及びM3=M [0022] For the most effective detection, balancing mirror circuit in the circuit of FIG. 3 (i.e., M1 = M2, and M3 = M
4)が含まれる。 4) are included. これは、ドレイン・列ライン18U上の消去されたメモリ・セル10を検知するために、消去されたメモリ・セル10の約1/2程度の電流を導く下側のドレイン・列ライン18Lに基準電流源が必要なことを意味する。 This is in order to detect the memory cell 10 is erased on the drain-column lines 18U, reference to a drain-column line 18L of the lower guiding approximately about 1/2 of the current of the memory cell 10 is erased current source means that you need. この基準電流源は、理想的には、(アレーの上側ブロックにおけるデータを検知するために)ノードNAで下側のドレイン・列ライン18Lに接続される。 The reference current source is ideally connected to the drain-column line 18L of the lower side node NA (to detect data in the upper block of the array). しかし、基準電流源は性能を少しばかり犠牲にしてノードNB又はノードNCに接続されてもよい。 However, the reference current source may be connected to the node NB or node NC at the expense little performance. この方法により、端子EQにおける信号がローになった後に、 This method, after the signal at terminal EQ goes low,
選択されたワードライン15及び選択されたドレイン・ Drain, which is a selected word line 15, and the selection and
列ライン18が最終トランジェント値に到達している限り、データが非常に速やかに検知される。 As long as the column lines 18 has reached the final transient values, the data is detected very quickly.

【0023】図4の回路は基準回路RCを示しており、 [0023] The circuit of Figure 4 shows the reference circuit RC,
これを図3の回路に用いて、例えば荷電されていない浮遊ゲート13によりアレー・セル10aを流れる電流の1/2を供給させてもよい。 This was used in the circuit of FIG. 3, for example may be supplied with half of the current through the array cell 10a by floating gate 13 uncharged. 点線内の分岐回路は、本質的に、基準回路RCを用いるセンス増幅器、例えば図3 Branch circuit in dotted lines, essentially, the sense amplifier using the reference circuit RC, for example, FIG. 3
のセンス増幅器の模倣である。 It is an imitation of the sense amplifier. この分岐回路は、勿論、 The branch circuit is, of course,
使用した実際のセンス増幅器に従い、他の構成を有するものであってもよい。 According actual sense amplifier using, it may have other configurations.

【0024】図4の回路において、基準発生源RSの多数の基準セル10R1、10R2等は、図3に示す一つのアレー選択ゲートS2を表す選択ゲートS21、S2 [0024] In the circuit of FIG. 4, a number of reference cells 10R1,10R2 like reference source RS is selected gate S21 representing one array selection gate S2 shown in FIG. 3, S2
2によりスイッチ・オン及びオフされる。 It is switched on and off by 2. これら多数の基準セル10R1、10R2等は、必要ならば、異なるモード(例えば、読み出し、プログラム検査、消去検査等)において検知の特性を変更させるために用いられる。 Multiple reference cell 10R1,10R2 etc. These may, if necessary, different modes (e.g., read, program verify, erase verify, etc.) is used to change the characteristics of detection in. 即ち、基準セル10R1、10R2等は、種々のしきい値電圧に個別的に調整されてもよく、かつ種々のゲート電圧源により供給されてもよい。 That is, like reference cell 10R1,10R2 may be adjusted individually to different threshold voltage, and may be supplied by a variety of gate voltage source. 基準セル10R Reference cell 10R
1、10R2等により引き出される電流は、一対の電流ミラー(M5及びM6、M7及びMX1等)により基準側センス増幅器SARに転送される。 Current drawn by 1,10R2 like is transferred to the reference side sense amplifier SAR by a pair of current mirrors (M5 and M6, M7 and MX1, etc.). 基準側センス増幅器SARと基準セル10R1、10R2等に流れる電流との間における総電流比Rは、次式により与えられる。 The total current ratio R between the current flowing through the reference-side sense amplifiers SAR and the reference cell 10R1,10R2 like is given by the following equation.

【0025】 [0025]

【数1】 [Number 1]

【0026】上式において、Wはチャネル幅、またLはチャネル長を表す。 [0026] In the above equation, W is the channel width, and L represents a channel length.

【0027】例えば、共に荷電されていない浮遊ゲート13を有する2つの基準セル10R1及び10R2が並列に接続されているときは、並列な組合わせを流れる電流は、荷電されていない浮遊ゲートを有するアレー・セル10aの電流の2倍となる。 [0027] For example, when two reference cells 10R1 and 10R2 having a floating gate 13 that are not both charged are connected in parallel, the current through the parallel combination, array having a floating gate which is not charged of cell 10a is twice the current. 従って、全てのチャネル長Lが所望の1/2電流値に達するように同一であると仮定すると、ミラー・トランジスタMXの幅Wはミラー・トランジスタM7の1/2幅Wであってもよく、またミラー・トランジスタM6の幅Wはミラー・トランジスタM5の1/2幅Wであってもよい。 Therefore, when all the channel length L is assumed to be the same to reach the desired half current value, the width W of the mirror transistor MX may be a half width W of the mirror transistors M7, the width W of the mirror transistor M6 may be a half width W of the mirror transistor M5.

【0028】任意選択のトランジスタT3は、点線により囲まれた分岐回路内の対応するトランジスタT1の模倣である。 The optional transistor T3 is imitation of the corresponding transistor T1 in the branch circuit surrounded by a dotted line. ミラー・トランジスタM6及びM7の特性によっては、トランジスタT3はなくてもよい。 Depending on the nature of the mirror transistor M6 and M7, it may not be the transistor T3. トランジスタの寸法は、ノードVG上の駆動インピーダンスを低下させるように調整されて耐雑音を改善させる。 The transistor dimensions, is adjusted to reduce the drive impedance on the node VG improve noise immunity. しかし、総電流比Rは必要に応じて保持される。 However, the total current ratio R is maintained as required.

【0029】本発明を実施の形態例に関連して説明したが、この説明は限定する意味で解釈されることを意図するものではない。 [0029] While the invention has been described in connection with the embodiment examples, not intended that this description is to be construed in a limiting sense. この説明を参照することにより、実施の形態例の種々の変形と共に、本発明の他の実施の形態は、当該技術分野に習熟する者において明らかである。 By referring to this description, the various modified exemplary embodiments, other embodiments of the present invention are apparent in those skilled in the art.
特許請求の範囲は、本発明の範囲内に含まれるどのような変形又は実施の形態も包含するものであることを理解すべきである。 The claims are to be understood that any modifications or embodiments are within the scope of the present invention is also intended to cover.

【0030】以上の説明に関して更に以下の項を開示する。 [0030] discloses a further following section with respect to the above description.

【0031】(1) センス増幅器の入力にセンス増幅器用の基準電流を供給する基準回路において、ソース・ [0031] (1) In the reference circuit provides a reference current for the sense amplifier to the input of the sense amplifier, the source
ドレイン・パスを有する少なくとも一つの基準メモリと、入力及び出力を有する第1のミラー回路であって、 And at least one reference memory having a drain path, a first mirror circuit having an input and an output,
その入力が前記メモリ・セルの前記ソース・ドレイン・ The source and the drain of the input is the memory cell
パスに接続された前記第1のミラー回路と、入力及び出力を有する第2のミラー回路であって、その入力が前記第1のミラー回路に接続され、その出力が前記センス増幅器の前記入力に接続された前記第2のミラー回路とを備えていることを特徴とするセンス増幅器用の基準電流を供給する基準回路。 Said first mirror circuit connected to the path, a second mirror circuit having an input and an output, the input connected to said first mirror circuit, to the input of the output of the sense amplifier reference circuit supplies a reference current for the sense amplifier, characterized in that it comprises a connection to said second mirror circuit.

【0032】(2) 少なくとも一つの前記第1及び第2のミラー回路は第1及び第2のトランジスタを備え、 [0032] (2) at least one of said first and second mirror circuit comprises first and second transistors,
前記各トランジスタが一つの幅対長さ比のチャネルを有し、かつ前記第1のトランスレータの幅対長さ比が前記第2のトランスレータの幅対長さ比と異なることを特徴とする第1項記載のセンス増幅器用の基準電流を供給する基準回路。 First, characterized in that different from the each transistor having a channel of one width-to-length ratio, and the width-to-length ratio of width-to-length ratio of said first translator said second translator reference circuit supplies a reference current for the sense amplifier sections, wherein.

【0033】(3) 更に、ソース・ドレイン・パスを有する第2の基準メモリ・セルを含み、前記第2の基準メモリ・セルの前記ソース・ドレイン・パスは前記少なくとも一つの基準メモリ・セルの前記ソース・ドレイン・パスと並列に接続されていることを特徴とする第1項記載のセンス増幅器用の基準電流を供給する基準回路。 [0033] (3) further comprises a second reference memory cell having a source-drain path, said source-drain path of the second reference memory cell of the at least one reference memory cell reference circuit supplies a reference current for the sense amplifier of claim 1 wherein characterized in that it is connected in parallel with said source drain path.

【0034】(4) 前記センス増幅器は他のセンス増幅器と平衡であることを特徴とする第1項記載のセンス増幅器用の基準電流を供給する基準回路。 [0034] (4) The sense amplifier reference circuit provides a reference current for the sense amplifier according paragraph 1, characterized in that in equilibrium with other sense amplifiers.

【0035】(5) センス増幅器の入力にセンス増幅器用の基準電流を供給する方法において、第1のミラー回路の入力にソース・ドレイン・パスを有する少なくとも一つの基準メモリ・セル回路を結合し、第2のミラー回路の入力に前記第1のミラー回路の出力を結合し、前記センス増幅器の前記入力に前記第2のミラー回路の出力に結合することを特徴とするセンス増幅器用の基準電流を供給する方法。 [0035] (5) The method for supplying a reference current for the sense amplifier to the input of the sense amplifier, coupled to at least one reference memory cell circuit having a source-drain path to the input of the first mirror circuit, the output of said first mirror circuit coupled to the input of the second mirror circuit, a reference current for the sense amplifier, characterized in that coupled to the output of said second mirror circuit to the input of the sense amplifier a method of supplying.

【0036】(6) 少なくとも一つの前記第1及び第2のミラー回路は第1及び第2のトランジスタを備え、 [0036] (6) at least one of said first and second mirror circuit comprises first and second transistors,
前記各トランジスタは一つの幅対長さ比を有するチャネルを有し、前記第1のトランジスタの幅対長さ比は前記第2のトランジスタの前記幅対長さ比と異なることを特徴とする第5項記載のセンス増幅器用の基準電流を供給する方法。 Wherein each transistor has a channel having one width-to-length ratio of width-to-length ratio of said first transistor the first, characterized in that different from the width-to-length ratio of said second transistor the method for supplying a reference current for the sense amplifier 5 Claims.

【0037】(7) 更に、ソース・ドレイン・パスを有する第2の基準メモリ・セルを含み、前記第2の基準メモリ・セルの前記ソース・ドレイン・パスは前記少なくとも一つの基準メモリ・セルの前記ソース・ドレイン・パスと並行に接続されていることを特徴とする第5項記載のセンス増幅器用の基準電流を供給する方法。 [0037] (7) further comprises a second reference memory cell having a source-drain path, said source-drain path of the second reference memory cell of the at least one reference memory cell the method for supplying a reference current for the sense amplifier of the fifth term, wherein it is connected in parallel with said source drain path.

【0038】(8) 前記センス増幅器は他のセンス増幅器と平衡していることを特徴とする第5項記載のセンス増幅器用の基準電流を供給する方法。 [0038] (8) The sense amplifier is a method for supplying a reference current for the sense amplifier of the fifth term, wherein the in equilibrium with other sense amplifiers.

【0039】(9) センス増幅器の入力に基準電流を供給する基準回路において、基準抵抗に電流のフローを供給する基準セル手段と、入力及び出力を有する第1のミラー手段であって、その入力は前記基準セル手段に結合されている前記第1のミラー手段と、入力及び出力を有する第2のミラー手段であって、その入力が前記第1 [0039] (9) In the reference circuit supplies a reference current to the input of the sense amplifier, and the reference cell means for supplying a flow of current to the reference resistor, a first mirror means having an input and an output, the input said first mirror means coupled to said reference cell means, and a second mirror means having an input and an output, the input is the first
のミラー手段の出力に結合され、その出力が前記センス増幅器の前記入力に結合されている第2のミラー手段とを備えていることを特徴とするセンス増幅器用の基準電流を供給する基準回路。 Of coupled to the output of the mirror means, reference circuit provides a reference current for the sense amplifier, wherein the output thereof and a second mirror means coupled to said input of said sense amplifier.

【0040】(10) 前記少なくとも第1及び第2のミラー手段は、更に、出力対入力電流比を形成する手段を含み、前記第1及び第2のミラー手段のうちの少なくとも一つにおける前記出力対入力電流比は、1と異なることを特徴とする第9項記載のセンス増幅器用の基準電流を供給する基準回路。 [0040] (10) the at least first and second mirror means further comprises means for forming an output to input current ratio, said output in at least one of said first and second mirror means versus input current ratio, reference circuit provides a reference current for the sense amplifier of the ninth Claims, characterized in that 1 is different.

【0041】(11) 前記センス増幅器は他のセンス増幅器と平衡していることを特徴とする第9項記載のセンス増幅器用の基準電流を供給する基準回路。 [0041] (11) the sense amplifier reference circuit provides a reference current for the sense amplifier of the ninth Claims, characterized in that in equilibrium with other sense amplifiers.

【0042】(12) 基準回路(RC)には電流基準源(RS)に接続されている電流センス・トランスレータ(M5〜M、MX)が備えられる。 [0042] (12) a reference circuit (RC) in the current reference source (RS) to the connected current sense translator (M5~M, MX) is provided. 前記電流センス・ The current sense
トランスレータ(M5〜M、MX)の出力(O1、O2 The output of the translator (M5~M, MX) (O1, O2
等)はセンス回路(SC)の1以上に鏡映される。 Etc.) is mirrored on one or more sense circuits (SC). 前記電流センス・トランスレータ(M5〜M、MX)は電流基準源(RS)からの電流を所定の比で多数のセンス増幅器(SA1、SA2)に鏡映させる。 The current sense translator (M5~M, MX) causes mirrored current to a large number of sense amplifiers in a predetermined ratio (SA1, SA2) from the current reference source (RS).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】フラッシュ・メモリの部分ブロック形式による電気的な概略図。 [1] electrical schematic diagram according partial block form of flash memory.

【図2】従来技術のセンス回路を示す図。 FIG. 2 is a diagram showing a sense circuit of the prior art.

【図3】本発明の基準電流源に用いる平衡センス回路の機能構成を示す図。 It shows a functional configuration of a balanced sense circuit used for the reference current source of the present invention; FIG.

【図4】本発明の基準電流源の例を示す図。 It shows an example of a reference current source of the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 メモリ・セル 10R、10R1、10R2 基準セル 15L、15U ワードライン 10RU、RC 基準回路 A 差動増幅器 LB 下側ブロック M5、M6、M7、MX1、MX2 ミラー・トランジスタ RS 電流基準源 SA メモリ側センス増幅器 SA1、SA2 センス増幅器 SAR、SR 電流センス増幅器 UB 上側ブロック 10 memory cells 10R, 10R1,10R2 reference cell 15L, 15U word line 10RU, RC reference circuit A differential amplifier LB lower block M5, M6, M7, MX1, MX2 mirror transistor RS current reference source SA memory side sense amplifier SA1, SA2 sense amplifier SAR, SR current sense amplifier UB upper block

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 センス増幅器の入力にセンス増幅器用の基準電流を供給する基準回路において、 ソース・ドレイン・パスを有する少なくとも一つの基準メモリと、 入力及び出力を有する第1のミラー回路であって、その入力が前記メモリ・セルの前記ソース・ドレイン・パスに接続された前記第1のミラー回路と、 入力及び出力を有する第2のミラー回路であって、その入力が前記第1のミラー回路に接続され、その出力が前記センス増幅器の前記入力に接続された前記第2のミラー回路とを備えていることを特徴とするセンス増幅器用の基準電流を供給する基準回路。 In reference circuit provides a reference current for the sense amplifier to an input of 1. A sense amplifier, a first mirror circuit having at least one reference memory having a source-drain path, the input and output , said first mirror circuit having an input connected to said source-drain path of said memory cell, a second mirror circuit having an input and an output, the input of the first mirror circuit It is connected to the reference circuit for supplying a reference current for the sense amplifier, wherein the output thereof and a second mirror circuit connected to said input of said sense amplifier.
  2. 【請求項2】 センス増幅器の入力に基準電流を供給する方法において、 第1のミラー回路の入力にソース・ドレイン・パスを有する少なくとも一つの基準メモリ・セル回路を結合し、 第2のミラー回路の入力に前記第1のミラー回路の出力を結合し、 前記センス増幅器の前記入力に前記第2のミラー回路の出力に結合することを特徴とするセンス増幅器用の基準電流を供給する方法。 2. A method for supplying a reference current to the input of the sense amplifier, at least one reference memory cell circuit having a source-drain path to the input of the first mirror circuit coupled, a second mirror circuit the method of the output of said first mirror circuit coupled to the input, for supplying a reference current for the sense amplifier, characterized in that coupled to the output of said second mirror circuit to the input of the sense amplifier.
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