JPH0817236B2 - Semiconductor device - Google Patents

Semiconductor device

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JPH0817236B2
JPH0817236B2 JP3019538A JP1953891A JPH0817236B2 JP H0817236 B2 JPH0817236 B2 JP H0817236B2 JP 3019538 A JP3019538 A JP 3019538A JP 1953891 A JP1953891 A JP 1953891A JP H0817236 B2 JPH0817236 B2 JP H0817236B2
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舜平 山崎
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株式会社半導体エネルギー研究所
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、スイッチンング素子、 The present invention relates to a switching ring element,
集積回路、液晶等の表示装置に用いられる絶縁ゲイト型電界効果トランジスタに関するものである。 Integrated circuits, it relates to insulated gate field effect transistor used for a display device such as a liquid crystal.

【0002】 [0002]

【従来の技術】従来、絶縁ゲイト電界効果トランジスタとしては、どのような形式のものであってもソース領域、チャネル領域、ドレイン領域を構成する半導体部分から構成されていた。 Conventionally, as the insulated gate field effect transistor, the source region be of any type, the channel region was composed of a semiconductor portion constituting the drain region. そして、ソース領域とチャネル領域を構成する半導体と、ドレイン領域とチャネル領域を構成する半導体とは直接接しているのが普通であった。 Then, the semiconductor forming the source region and the channel region, that is in direct contact to the semiconductor constituting the drain region and the channel region was normal.

【0003】しかしながら従来のソース領域とチャネル領域、ドレイン領域とチャネル領域とが接している形式の絶縁ゲイト型電界効果トランジスタでは、ドレイン領域からソース領域への逆方向リークの問題、ドレイン耐圧の低さの問題がある。 However conventional source region and the channel region, an insulating gate field effect transistor of the type and the drain region and the channel region are in contact with the reverse leakage problems, the drain breakdown voltage low from the drain region to the source region there is a problem.

【0004】ドレイン領域からソース領域への逆方向リークの問題とは、図2に示すように本来(A)のような曲線でなければならないゲイト電圧(V )−ドレイン電流(I )の関係が現実にはドレイン領域からソース領域への逆方向リークのために(B)に示すような曲線になってしまう問題である。 [0004] The reverse leakage problem from the drain region to the source region, the curve Must be in the gate voltage as the original, as shown in FIG. 2 (A) (V G) - drain current of (I D) relationship is a problem in practice, which becomes the drain region curve as shown in (B) for the reverse leakage to the source region.

【0005】この現象は本来チャネルの形成されるはずのないゲイト電圧条件下、すなわちしきい値電圧(V [0005] should no gate voltage conditions this phenomenon is formed of inherently channel, i.e. the threshold voltage (V
th )以下の条件のもとでもソース、ドレイン間の電圧をある程度上げるとドレイン電流が急激に増加する現象(パンチスルー電流)が起こるからである。 th) source also under the following conditions, because the phenomenon to some extent increase the drain current is the voltage to increase rapidly between the drain (punch-through current) occurs.

【0006】この現象は、ドレイン接合における逆バイアス電圧による影響がソース接合にまで及ぶことによって生じるものと説明される。 [0006] This phenomenon is affected by the reverse bias voltage at the drain junction is described as caused by the extend to source junction. このパンチスルー電流はチャネル表面よりかなり深い通路に沿ってソース、ドレイン間を流れている。 This punch-through current flowing the source, the drain along a substantial depth corridors channel surfaces. 従って、この通路に沿って不純物濃度を高くし、抵抗を上げてやればパンチスルー電流を防止することができる。 Therefore, to increase the impurity concentration along the path, a punch-through current can be prevented it does it by increasing the resistance.

【0007】また、ドレイン耐圧の低さは、やはりしきい値電圧以下の条件のもとで、本来図3(A)に示されるようなシャープな特性を示さなければならないドレイン電流(I )とドレイン電圧(V )の関係が図3 Further, low in the drain breakdown voltage is again under the following conditions the threshold voltage, the original view 3 drain current must exhibit sharp characteristic as shown in (A) (I D) Figure 3 is the relationship of the drain voltage (V D) and
(B)に示されるようななだらかな曲線を描いてしまう特性になってしまう原因となる。 Cause the become thereby drawing a gentle curve characteristic as shown in (B). この原因も前述したパンチスルー電流の発生に起因するものである。 The reason is also due to the occurrence of punch-through current described above.

【0008】前述の図3(B)に示したようなV −I [0008] V D -I as shown in the aforementioned FIG. 3 (B)
特性を示す絶縁ゲイト型電界効果トランジスタは、しきい値電圧以下の電圧がゲイト電極に加わっている状態、すなわちまったくOFFの状態においてもドレイン電流が少しずつ流れてしまうスローリークの状態になってしまい、スイッチング素子としての性能、信頼性に問題が生じてしまう。 Insulated gate field effect transistor showing the D characteristics, the state of the following voltage threshold voltage is applied to the gate electrode, i.e. in a state of slow leak which will flow drain current gradually even in quite a state of OFF put away, the performance as a switching element, a problem in reliability occurs.

【0009】前記のようなドレイン耐圧すなわちソース、ドレイン間の絶縁性の低さに起因するパンチスルー電流の問題を改善する方法としてライトドープドレイン(LDD)技術といわれる図4に示すような水素が添加された半導体層であるオフセットゲイト領域49を設ける方法がある。 [0009] The drain breakdown voltage or source, such as, hydrogen as shown in FIG. 4 is said lightly doped drain (LDD) technique as a method of improving the problem of punch-through current due to the insulating low drain there is added to the method of providing the offset gate region 49 is a semiconductor layer. 図4に示されるのは、石英基板41、多結晶シリコン薄膜42、酸化珪素膜43、多結晶シリコン電極44、ソース領域45、ドレイン領域46、アルミ電極47、オフセットゲイト領域49からなる絶縁ゲイト型電界効果トランジスタである。 Shown in FIG. 4, a quartz substrate 41, the polycrystalline silicon thin film 42, a silicon oxide film 43, the polycrystalline silicon electrode 44, the source region 45, drain region 46, the aluminum electrode 47, an insulating gate type consisting of an offset gate region 49 it is a field effect transistor. このオフセットゲイト領域というのは、この部分に電界が集中するのを緩和するために設けられているものである。 Because the offset gate regions are those provided in order to mitigate the electric field in this portion is concentrated. またこのオフセットゲイト領域と同じ所にソース、ドレインと同一の導電型を付与する不純物をライトドープした領域を設ける方法がある。 There is also a method of providing an area that impurities lightly doped to impart source, the same conductivity type as the drain in the same place as the offset gate region. この方法も、チャネルとゲイトまたはチャネルとソースの境界領域における電界集中を緩和するための対策である。 This method is also a measure to reduce the electric field concentration in the channel and the gate or channel of the source border regions. しかしながらこの方法では水素のチャネル領域への拡散の問題、導電型を付与する不純物のソース、ドレインからの拡散の問題を解決することはできなかった。 However it was not possible to solve the diffusion into the channel region of the hydrogen problem, impurity source of imparting a conductivity type, the problem of diffusion from the drain in this way.

【0010】 [0010]

【発明が解決しようとする課題】本発明が解決しようとする問題点は、従来の絶縁ゲイト型電界効果トランジスタにおけるドレイン領域からソース領域への電流の逆方向リークの問題、そしてドレイン耐圧の低さの問題である。 Problems This invention 0006] Problems to be Solved point, reverse leakage problems, and the drain breakdown voltage low current from the drain region in the conventional insulated gate field effect transistor to the source region which is a problem.

【0011】 [0011]

【課題を解決するための手段】本発明は、絶縁ゲイト型電界効果トランジスタにおいて、ソース領域とゲイト電極下の半導体膜との境界付近、ドレイン領域とゲイト電極下の半導体膜との境界付近の少なくともどちらか一方に炭素、窒素、酸素の内少なくとも一種類の元素が添加された領域が設けられていることを特徴とする半導体装置である。 Means for Solving the Problems The present invention provides a insulated gate field effect transistor, the vicinity of the boundary between the semiconductor film under the source region and the gate electrode, at least in the vicinity of the boundary between the semiconductor film under the drain region and the gate electrode a semiconductor device which is characterized in that one or the other in carbon, nitrogen, a region of at least one element is added of oxygen is provided.

【0012】本発明における境界付近とは、異なる特性(性質)を有する半導体(例えばI型半導体とN型半導体、P型半導体とN型半導体)の接する部分(物理的接合部)およびその接する部分の近傍、または異なる性質を有する半導体が接して存在している場合における電気的接合部分である。 [0012] the boundary vicinity of the present invention, a semiconductor (e.g., I-type semiconductor and the N-type semiconductor, P-type and N-type semiconductors) having different characteristics (properties) of contact portion (physical connection section) and portions thereof in contact with it is an electrical junction in the case where the semiconductor having a near or different nature, the are present in contact. この電気的結合部分とはその場所を通じて電気的相互作用が行なわれる電界が最も強い部分あるいは、不純物濃度の違いあるいは不純物の種類の違いにより生じる電子現象としての接合している部分を意味するものである。 The electrical coupling portion and the electric field is the strongest portion of the electrical interaction is performed through the location or mean joined to that portion of an electronic phenomenon caused by a difference kind of differences or impurity of the impurity concentration is there.

【0013】本明細書で開示する発明の一つは、珪素でなるソース領域とチャネル形成領域とドレイン領域とを有し、前記ソース領域とチャネル形成領域との境界付近には、炭素、窒素、酸素から選ばれた少なくも一種類の元素が選択的に添加された領域が設けられており、前記チャネル形成領域とドレイン領域との境界付近には、炭素、窒素、酸素から選ばれた少なくも一種類の元素が選択的に添加された領域が設けられており、前記元素が選択的に添加された2つの領域は、前記ソース領域、チャネル形成領域、ドレイン領域が有しているエネルギーバンド幅よりも大きなエネルギーバンド幅を有していることを特徴とする。 One [0013] invention disclosed herein, and a source region and a channel forming region and a drain region made of silicon, the vicinity of the boundary between the source region and the channel formation region, carbon, nitrogen, less selected from oxygen also provided a region where one element is selectively added, the in the vicinity of the boundary between the channel forming region and the drain region, carbon, nitrogen, and less selected from oxygen one element is provided is selectively added regions, two regions in which the element is selectively added, the source region, the energy band width channel formation region, a drain region has characterized in that it has a large energy band width than.

【0014】他の発明の構成は、珪素でなるソース領域とチャネル形成領域とドレイン領域とを有し、前記チャネル形成領域とドレイン領域との境界付近には、炭素、 [0014] According to another aspect of the present invention, and a source region and a channel forming region and a drain region made of silicon, the in the vicinity of the boundary between the channel forming region and the drain region are carbon,
窒素、酸素から選ばれた少なくも一種類の元素が選択的に添加された領域が設けられており、前記元素が選択的に添加された2つの領域は、前記ソース領域、チャネル形成領域、ドレイン領域が有しているエネルギーバンド幅よりも大きなエネルギーバンド幅を有していることを特徴とする。 Nitrogen, even less selected from oxygen is provided a region where one element is selectively added, two regions in which the element is selectively added, the source region, the channel formation region, a drain characterized in that it has a large energy band width than the energy band width region has.

【0015】本発明の構成をとった絶縁ゲイト型電界効果トランジスタは、例えば図1に示すガラス基板1、酸化珪素下地膜38、ソース領域5'、チャネル領域7'、ドレイン領域6'、ゲイト酸化膜である酸化珪素膜3'、ゲイト電極4、絶縁物8、ソース電極9'、ドレイン電極9''からなるNチャネル型のTFTであって、ソース領域5'とゲイト電極下の半導体膜7'(この場合はチャネル形成領域)との境界111、ドレイン領域と半導体膜7'との境界112を端としてそれぞれソース、ドレイン領域方向に沿って、炭素を添加した領域イ'ロ'が設けられたものである。 The insulated gate field effect transistor which took a structure of the present invention, for example, a glass substrate 1 shown in FIG. 1, a silicon oxide base film 38, a source region 5 ', the channel region 7', the drain region 6 ', the gate oxide the silicon oxide film 3 is a membrane ', the gate electrode 4, the insulator 8, the source electrodes 9', 'a N-channel type TFT comprising a source region 5' drain electrode 9 'semiconductor film 7 under the gate electrode and 'boundary 111 between (the channel formation region in this case), the drain region and the semiconductor film 7' along each source, drain regions direction boundary 112 as the edge of a provided a region b 'b' with carbon added those were. この例においては、チャネル下の半導体膜がチャネル形成領域となっている。 In this example, the semiconductor film under the channel is in the channel forming region. またこの例の作製法は、ゲイト電極4をマスクとしてN型の導電型を付与する不純物であるリンをイオン打ち込み法で打ち込み、N型の導電型を有するソース5'ドレイン6'領域を形成するものである。 The manufacturing method of this example, implantation using the gate electrode 4 of phosphorus which is an impurity imparting N-type conductivity as a mask by ion implantation to form the source 5 'drain 6' regions with N-type conductivity it is intended. よってソース5'、ドレイン6'領域は境界111、112まで存在しており、炭素が添加された領域イ'ロ'はドレイン6'領域、ソース5'領域の中に設けられることになる。 Thus the source 5 ', the drain 6' regions are present up to the boundary 111, area carbon was added i 'b' will be provided drain 6 'regions, the source 5' in the region.

【0016】このような構成をとったNチャネル型のT [0016] T of the N-channel type that took such a configuration
FTのエネルギーバンド構造は、模式的には、図5に示すような形になる。 Energy band structure of the FT is the schematic, the form as shown in FIG. この場合においては、図1に示すソースとチャネル、ドレインとチャネルの境界である11 In this case, the source and the channel, drain and channel boundaries shown in FIG. 1 11
1、112からソース5'、ドレイン6'領域にかけて炭素が添加された領域イ'ロ'が設けられているので炭素が添加されたことによってバンドギャップの大きい部分(図5の52)が、空乏層のソース、ドレイン側に設けられることになる。 Source 5 1,112 ', the drain 6' since area carbon toward regions are added i 'b' are provided large portion of the band gap by added carbon (52 in FIG. 5), the depletion source layer to be provided on the drain side.

【0017】以上のような構成をとった場合、図5のドレイン領域51からチャネル領域53へ逆方向に電流がリークしようとしても、炭素、窒素、酸素の内少なくとも一種類の元素(この場合は炭素)が添加された領域にはバンドギャップの山52があるので、例えば54のキャリアはチャネル領域53の方へ行くことができない。 [0017] When taking a configuration as described above, even if an attempt is leakage current from the drain region 51 in the opposite direction to the channel region 53 of FIG. 5, carbon, nitrogen, at least one element of oxygen (in this case since the region where the carbon) is added there is a mountain 52 of the band gap, for example, the carrier 54 can not go toward the channel region 53.
よってこの場合ゲイトに負の電圧が加わったとしても図2(B)に示すような逆方向リークをしてしまうことがなく図2(A)に示すような理想的なゲイト電圧(V )−ドレイン電流(I )の関係を得ることができる。 Thus the ideal gate voltage as shown in the reverse direction without resulting in a leak FIG 2 (A) as shown in FIG. 2 (B) as a negative voltage is applied to this case gate (V G) - it is possible to obtain the relationship between the drain current (I D).

【0018】また図4に示す炭素、窒素、酸素の内少なくとも一種類の元素が添加された領域である52のバンドギャップの広さがポテンシャル障壁となり、ドレイン耐圧を高くすることができる。 [0018] Carbon shown in FIG. 4, nitrogen, wide band gap of 52 is a region in which at least one kind of element is added of oxygen becomes a potential barrier, it is possible to increase the drain breakdown voltage. この結果、従来はパンチスルー電流のため電流が少しずずつスローリークしてしまうため図3(B)のような特性になってしまうゲイト電流(I )とドレイン電圧(V )の関係を図3 The result, conventional current relationship becomes the characteristic as shown in FIG. 3 (B) for results in slow leak by not a little gate current (I G) and the drain voltage (V D) for the punch-through current Figure 3
(A)のように改善することができる。 It can be improved as (A). また本発明の構成をとった場合、炭素、窒素、酸素がキャリア発生領域(この場合は境界111、112近傍)における不対結合手と結合し、中和するので再結合中心密度が減少させることができ、デバイスとしての特性を高めることができる。 In the case of adopting the structure of the present invention, carbon, nitrogen, oxygen (if the boundary 111, 112 near) the carrier generating region bound to dangling bonds in, the recombination center density reduces so neutralizes can be, it is possible to enhance the properties of the device.

【0019】バンドギャップの山52の幅は図1における炭素が添加された領域であるイ'ロ'の横方向(ソース、チャネル、ドレインを結ぶ戦に平行な方向)の厚さを変化さえることによってコントロールすることができ、さらにその山の高さは、添加濃度を変化させることでコントロールすることができる。 The width of the mountain of the band gap 52 to feel more alert change the lateral thickness of the (source, channel, direction parallel to the battlefield connecting the drain) of which i 'B' an area carbon is added in FIG. 1 can be controlled by the further height of the mountain, it can be controlled by changing the addition concentration. このように、本発明は電界集中を緩和するという前述のライトドープドレイン(LDD)技術とは思想的に全く異なる技術思想のもとに達成せられるものである。 Thus, the present invention should be not achieve the original idea to completely different technical concept from the previously described lightly doped drain (LDD) technique of alleviating the electric field concentration.

【0020】ソース領域とゲイト電極下の半導体領域、 [0020] The source region and the gate electrode of a semiconductor region,
ドレイン領域とゲイト電極下の半導体領域との間に炭素、窒素、酸素を添加することによって、ソース、ドレイン領域とチャネル領域との境界付近に形成されるソース、ドレイン、チャネル領域を構成する半導体よりエネルギーバンドギャップの広い領域(例えば図4の52の部分)は、例えば半導体として珪素を用いるのであれば、前記炭素、窒素、酸素を添加することによって、炭化珪素、窒化珪素、酸化珪素からなる領域となる。 Carbon between the drain region and the gate electrode of a semiconductor region, nitrogen, by addition of oxygen, a source formed in the vicinity of the boundary between the source and drain regions and a channel region, a drain, a semiconductor that constitutes the channel region energy wide band gap region (e.g. 52 parts of FIG. 4), if for example the use of silicon as the semiconductor, wherein the carbon, nitrogen, by adding oxygen, silicon carbide, silicon nitride, a region composed of silicon oxide to become. 炭化珪素としてはSi 1−X (0≦X<1)で表される構成、窒化珪素としてはSi 4−X (0≦X<4) Configured as a silicon carbide represented by Si X C 1-X (0 ≦ X <1), as the silicon nitride Si 3 N 4-X (0 ≦ X <4)
で表される構成、酸化珪素としてはSiO 2−X (0≦ In represented configuration, the silicon oxide SiO 2-X (0 ≦
X<2)で表されるを構成を用いることができる。 It can be used configure represented by X <2).

【0021】また従来は、半導体として多結晶珪素等を用いると、P型またはN型の導電型を与える不純物が結晶粒界であるグレインバウンダリ(GB)を経由してチャネル領域にドリフトしてしまうので、高い導電離を得ようとしてソース、ドレイン領域に一導電型を付与する不純物を高濃度に添加すると、チャネル領域に前記不純物がドリフトしてしまい安定した性能を有するデバイスを得ることができなかった。 [0021] Conventionally, the use of polycrystalline silicon or the like as a semiconductor, drifts in the channel region via a grain boundary (GB) impurities giving the conductivity type of the P-type or N-type is grain boundary since, the source in an attempt to obtain a high electrical ionization, adding an impurity imparting one conductivity type to the drain region in high concentration, not possible to obtain a device having a stable performance will the impurity in the channel region by a drift It was. しかし本発明の構成をとった場合、炭素、窒素、酸素の添加された領域がブロッキング領域となるのでソース、ドレイン領域からチャネル領域への一導電型を付与する不純物のドリフトが起こらない。 However, when taking the structure of the present invention, carbon, nitrogen, drift of doped regions of oxygen which imparts one conductivity type source, drain region to the channel region since the blocking area does not occur. このためソース、ドレイン領域にNチャネル型ならリン等の5価の不純物をPチャネル型ならボロン等の3価の不純物を従来より高濃度で添加しても、熱アニール時における前記不純物の拡散を前記ブロッキング領域で防止する事ができる。 Therefore the source, even when the pentavalent impurities such as phosphorus if N-channel type in the drain region is added at high concentration than conventional trivalent impurity such as boron if P-channel type, the diffusion of the impurity during thermal annealing it can be prevented by the blocking area. この結果、σ=10 −1 〜10 Consequently, σ = 10 -1 ~10
(Ωcm) −1の導電率を有するソース、ドレイン領域を得ることができる。 3 ([Omega] cm) source having a conductivity of -1, it is possible to obtain a drain region.

【0022】本発明の特徴は、従来の電界集中の緩和を行なう考え方ではなく、この電界が集中する例えばチャネルとドレインの境界付近に、炭素、窒素、酸素の添加されたバンドギャプの広い領域を設けることにより、この部分にキャリアのリークを防止するバンドギャップの山を設けたことにある。 The features of the present invention is not a concept of performing the relaxation of conventional electric field concentration near the boundary, for example channel and drain the electric field is concentrated, providing carbon, nitrogen, a band gap wide area that is the addition of oxygen it makes lies in the provision of the mountain of the bandgap to prevent leakage of the carriers in this portion. また、炭素、窒素、酸素の添加された領域を変えることで、このバンドギャップの山の位置を変えることができるという特徴を有する。 Furthermore, a carbon, nitrogen, by changing the added area of ​​oxygen, characterized in that it is possible to change the position of the peak of the band gap.

【0023】本発明の構成を絶縁ゲイト型電界効果トランジスタの各形式であるスタガー型、逆スタガー型、プレナー型、逆プレナー型等に適用してソース、ドレイン間の耐圧を向上させ、パンチスルー電流を防止することができることはいうまでもない。 The staggered is each type constituting the insulated gate field effect transistor of the present invention, reverse stagger type, planar type, the source applied to opposite planar type and the like, to improve the breakdown voltage between the drain punch-through current it goes without saying that it is possible to prevent. また半導体装置としては絶縁ゲイト型電界効果トランジスタに限定されるものではなく半導体装置における局部的電界集中に起因する問題(例えばスローリークの問題)を解決する手段として本発明が応用できることはいうまでもない。 As the semiconductor device to mention that the applicable by the present invention as a means for solving the problems caused by local field concentration in a semiconductor device is not limited to insulated gate field effect transistor (e.g., slow leak problems) Absent.

【0024】 [0024]

【実施例】〔実施例1〕本実施例の作製工程を図6、図7に示す。 EXAMPLES Example 1 Preparation steps of this embodiment are shown in FIGS. 本実施例では、ガラス基板にNチャネル型T In this embodiment, a glass substrate N-channel type T
FTとPチャネル型TFTを相補型に設けたC/TFT C / TFT provided with FT and P channel TFT complementary
を作る場合を示す。 The case to make a show. また本明細書中において、本実施例1で用いた図面の符号は、本明細書中において共通のものとする。 Also in this specification, the sign of the drawings used in the first embodiment, the common ones herein.

【0025】本実施例における相補型TFTとは、図8 [0025] The complementary TFT in this embodiment, FIG. 8
のPチャネル形電界効果トランジスタ21とNチャネル形電界効果トランジスタ11とで構成される相補形の半導体装置(C/TFT)である。 It is a complementary semiconductor device composed of a P-channel field effect transistor 21 and N-channel field effect transistor 11 of the (C / TFT). 図8に示すのは、このC/TFTを液晶表示装置の画素駆動素子として用いた例である。 Shown in FIG. 8 is an example using the C / TFT as a pixel driving element of the liquid crystal display device. 図8において、表示部は2×2のマトリックスを有し、周辺回路部は16,17で示している。 8, the display unit has a 2 × 2 matrix, the peripheral circuit portion are indicated by 16 and 17. この表示部の1つのピクセル34はPTFTとNTFTとのゲイトを互いに連結し、さらにY軸方向の線V GG One pixel 34 of the display unit is connected to each other the gate of the PTFT and NTFT, further Y-axis direction of the line V GG 2
2、またはV GG' 22'に連結している。 2 or linked to the V GG '22',. またC/T The C / T
FTの共通出力を液晶12の画素電極に連結している。 The common output of the FT linked to the pixel electrode of the liquid crystal 12.
PTFTの入力(Vss側)をX軸方向の線V DD Input of PTFT line (Vss side) of the X-axis direction V DD 1
8,に連結し、NTFTの入力(V SS側)をVss1 8, connected to the input of NTFT the (V SS side) Vss1
9に連結させている。 And it is linked to 9.

【0026】するとV DD 18,V GG 22が“1”の時、液晶電位10は“0”となり、またV DD 18が“1”、V GG 22が“0”の時液晶電位(V LC )1 [0026] Then V DD 18, V when GG 22 is "1", the liquid crystal potential 10 becomes "0", and V DD 18 is "1", the liquid crystal potential when the V GG 22 is "0" (V LC ) 1
0は“1”となる。 0 is "1". 即ち、V GGとV LCとは「逆相」 That is, the V GG and V LC "reverse phase"
となる。 To become. 第8図において示されているのは、インバータ型のC/TFTであるが、NTFTとPTFTとを逆に配設すると、バッファ型となりV GGとV LCとは「同相」とすることができる。 And What is shown in Figure 8, is a inverter-type C / TFT, when disposed opposite the NTFT and PTFT, and V GG and V LC becomes buffered may be "in phase" . また周辺回路はかくの如き酸素等の不純物が添加されていない、また充分に少ない(10 19 cm −3以下)TFT、特にC/TFTで作られ、それぞれのTFTの移動度20〜200cm The peripheral circuit is not added impurities such as oxygen, such as nuclear, also sufficiently small (10 19 cm -3 or less) TFT, in particular made of C / TFT, the mobility of each TFT 20~200cm 2 /
Vsecとして高速動作をせしめる。 Allowed to a high-speed operation as Vsec.

【0027】図7に示すC/TFTを作らんとした時の製造工程を図6及び図7に基づき示す。 [0027] The manufacturing process when a does make a C / TFT shown in FIG. 7 shows on the basis of FIGS. 図6において、 6,
ANガラス、パイレックスガラス等の約600℃の熱処理に耐え得るガラス1上にマグネトロンRF(高周波) AN glass, glass 1 on the magnetron RF capable of withstanding heat treatment at about 600 ° C., such as Pyrex glass (high frequency)
スパッタ法を用いてブロッキング層(下地膜)38としての酸化珪素膜を1000〜3000Åの厚さに作製する。 Making the blocking layer a silicon oxide film as (base film) 38 with a thickness of 1000~3000Å ​​by a sputtering method.

【0028】プロセス条件は酸素100%雰囲気、成膜温度150℃、出力400〜800W、圧力0.5pa The process conditions 100% oxygen atmosphere, a film formation temperature 0.99 ° C., output 400~800W, pressure 0.5pa
とする。 To. ターゲットに石英または単結晶シリコンを用い、成膜速度は30Å/分となる。 A quartz or single-crystal silicon as a target, the deposition rate becomes 30 Å / min.

【0029】この上に、酸素、炭素または窒素の総量が7×10 19 cm −3好ましくは1×10 19 cm −3 [0029] On this, oxygen, the total amount of carbon or nitrogen 7 × 10 19 cm -3, preferably 1 × 10 19 cm -3
以下しか添加させていないシリコン膜をLPCVD(減圧気相)法、スパッタ法またはプラズマCVD法により形成する。 However LPCVD (low pressure chemical vapor) method a silicon layer that has not been added, is formed by a sputtering method or a plasma CVD method below. 減圧気相法で形成する場合、結晶化温度よりも100〜200℃低い450〜550℃、例えば53 When forming a reduced pressure vapor phase method, 100 to 200 ° C. lower 450 to 550 ° C. than the crystallization temperature, for example 53
0℃でジシラン(Si )またはトリシラン(Si 0 ℃ with disilane (Si 2 H 6) or trisilane (Si
)をCVD装置に供給して成膜する。 The 3 H 8) was supplied to the CVD apparatus for forming. 反応炉内圧力は30〜300paとする。 Reactor pressure and 30~300Pa. 成膜速度は30〜100 The deposition rate of 30 to 100
Å/分となる。 The Å / min. NTFTとPTFTとのスレッシュホールド電圧(V th )を概略同一に制御するため、ホウ素をジボランを用いて1×10 15 〜5×10 17 cm To control the threshold voltage of the NTFT and the PTFT with (V th) to substantially the same, a boron using diborane 1 × 10 15 ~5 × 10 17 cm
−3の濃度として成膜中に添加してもよい。 It may be added during deposition as the concentration of -3.

【0030】スパッタ法で行う場合、スパッタ前の背圧を1×10 −5 pa以下とし、単結晶シリコンをターゲットとし、アルゴンに水素を50〜80体積%に混入した雰囲気で行う。 [0030] When performing the sputtering method, the back pressure of the pre-sputtered with 1 × 10 -5 pa or less, the single crystal silicon as a target, conducted in an atmosphere mixed with hydrogen in argon 50-80 vol%. 例えばアルゴン20体積%、水素約8 For example, argon 20 vol%, hydrogen about 8
0体積%とする。 And 0% by volume. 成膜温度は150℃、周波数は13. The film forming temperature is 0.99 ° C., frequency 13.
56MHz、スパッタ出力400〜800Wとし、圧力は0.5paとする。 56 MHz, and a sputtering output 400~800W, the pressure is set to 0.5 Pa.

【0031】プラズマCVD法により珪素膜を作製する場合、温度は例えば300℃とし、モノシラン(SiH [0031] When fabricating a silicon film by plasma CVD, the temperature is, for example, 300 ° C., monosilane (SiH
)またはジシラン(Si )を反応性気体として用いる。 4) or using disilane (Si 2 H 6) as a reactive gas. これらをPCVD装置内に導入し、13.5 These were introduced into the PCVD apparatus, 13.5
6,MHzの高周波電力を加えて成膜する。 6, is formed by adding a high frequency power of MHz.

【0032】この実施例では図6(A)に示す如く、第1のフォトマスクで所定の領域のみ、半導体膜2, [0032] As shown in FIG. 6 in this embodiment (A), only a predetermined region in the first photomask, the semiconductor film 2,
2'を残し他部を除去する。 To remove the other part, leaving the 2 '. この上に酸化珪素膜3を下地の酸化珪素膜38と同様な条件で500〜2000Å 500~2000Å silicon oxide film 3 on the under the same conditions as the silicon oxide film 38 underlying
例えば1000Åの厚さに形成する。 For example, it is formed to a thickness of 1000 Å.

【0033】本実施例においては、さらに一対の不純物領域であるソースまたはドレインとなる領域は、酸素等の不純物がきわめて少なく、結晶化はより強く進む。 [0033] In this embodiment, regions to be more a source or drain which are a pair of impurity regions, an impurity is extremely small such as oxygen, the crystallization proceeds more strongly. またその一部は後工程においてソース、ドレインとなる領域において0〜5μmの横方向の深さにまでわたって設けられている。 Also some of which sources, across the drain and a region up to the lateral depth of 0~5μm provided in a later step. 即ち、理想的には0にすることにより図5のバンドギャップの山52の幅をできるだけ狭くすることが好ましいが、工程上の問題を考慮すると、0を含み5μm程度の範囲の間で横方向に渡って設けることが好ましい。 That is, it is preferable to narrow as possible the width of the pile 52 of the band gap of FIG. 5 by ideally to 0, considering the on process problems, laterally between a range of about 5μm comprises 0 it is preferable to provide over.

【0034】かくして、アモルファス状態の珪素膜を5 [0034] Thus, a silicon film in an amorphous state 5
00〜10000Å(1μm)、例えば2000Åの厚さに作製の後、500〜750℃の結晶成長を起こさない程度の中温の温度にて12〜70時間非酸化物雰囲気にて加熱処理すなわち熱アニールする。 00~10000Å (1μm), after making a thickness of, for example 2000 Å, heat treatment or heat annealing at 12-70 hours non-oxide atmosphere at a temperature of the order of medium temperature which does not cause crystal growth of 500 to 750 ° C. . 例えば窒素または水素雰囲気にて600℃の温度で保持する。 For example held at a temperature of 600 ° C. in a nitrogen or hydrogen atmosphere.

【0035】この半導体膜の下側の基板表面は、アモルファス構造の酸化珪素膜が形成されているため、この熱処理で特定の核が存在せず、全体が均一に加熱アニールされる。 The lower substrate surface of the semiconductor film, since the silicon oxide film in an amorphous structure is formed, there is no particular nuclei this heat treatment, the whole is uniformly heated annealing. 即ち、成膜時はアモルファス構造を有し、また水素は単に混入しているのみである。 That is, during the film formation has an amorphous structure, also hydrogen is merely are mixed. このアニールにより、チャネル形成領域の半導体膜はアモルファス構造から秩序性の高い状態に移り、その一部は結晶状態を呈する。 This annealing, the semiconductor film of the channel formation region passes to the high state of orderliness of amorphous structure, some exhibit a crystalline state. 特にシリコンの成膜時に比較的秩序性の高い領域は特に結晶化をして結晶状態となろうとする。 Particularly relatively high orderliness region during formation of the silicon intends to become the particular crystalline state by crystallization. しかし、これらの領域間に存在する珪素により互いの結合がなされるため、珪素同志は互いにひっぱりあう。 However, since the mutual coupling is made of silicon that exists between these regions, silicon comrades mutual pulling each other. 結晶としてもレーザラマン分光により測定すると、単結晶の珪素(1 If it is also measured by laser Raman spectroscopy as crystals, single crystals of silicon (1
11)結晶方位のピーク522cm −1より低周波側にシフトした格子歪を有した(111)結晶ピークが観察される。 11) having a lattice strain shifted from the low-frequency side peak 522cm -1 crystal orientation (111) crystal peak is observed. その見掛け上の粒径は、半値巾から計算すると、50〜500Åとマイクロクリスタルのようになっているが、実際はこの結晶性の高い領域は多数あってクラスタ構造を有し、その各クラスタ間は互いに珪素同志で結合(アンカリング)がされたセミアモルファス構造の被膜を形成させることができた。 Its apparent grain size, calculated from half-value width, but is as 50~500Å and microcrystal, actually has a cluster structure there many regions with high crystal property, between the each cluster it was possible to form a coating of semi-amorphous structure binding (anchoring) is been in silicon comrade to each other.

【0036】例えばSIMS(二次イオン質量分析)法により深さ方向の分布測定を行った時、添加物(不純物)として最低領域(表面または表面より離れた位置(内部))において酸素が3×10 19 cm −3 、窒素4×10 17 cm −3を得る。 [0036] For example SIMS (Secondary Ion Mass Spectrometry) when performing the distribution measurement in the depth direction by a method, oxygen is 3 × in additive (a position away from the surface or surfaces (internal)) From region as (impurities) 10 19 cm -3, to obtain a nitrogen 4 × 10 17 cm -3. また水素は4×10 20 Hydrogen is 4 × 10 20
cm −3であり、珪素4×10 22 cm −3として比較すると1原子%である。 is cm -3, 1 atomic% when compared as silicon 4 × 10 22 cm -3. この結晶化は酸素濃度が例えば1.5×10 20 cm −3においては1000Åの膜厚で600℃(48時間)の熱処理で可能である。 The crystallization is possible in the heat treatment of 600 ° C. at a film thickness of 1000Å in the oxygen concentration, for example, 1.5 × 10 20 cm -3 (48 hours). これを5×10 20 cm −3にすると膜厚を0.3〜0.5μ 0.3~0.5μ thickness When this is 5 × 10 20 cm -3
mと厚くすれば600℃でのアニールによる結晶化が可能であったが、0.1μmの厚さでは650℃での熱処理が結晶化のためには必要であった。 If thick as m was possible crystallization by annealing at 600 ° C., but heat treatment at 650 ° C. in a thickness of 0.1μm was required for crystallization. 即ちより膜厚を厚くする、より酸素等の不純物濃度を減少させるほど、結晶化がしやすかった。 That is thickened more thickness, the more reduced the higher impurity concentration such as oxygen, the crystallization is likely to. 結果として、この被膜は実質的にグレインバウンダリ((GB)という)がないといってもよい状態を呈する。 As a result, the coating substantially (called (GB)) grain boundary exhibits a good condition to say that there is no. キャリアは各クラスタ間をアンカリングされた個所を通じ互いに容易に移動し得るため、 Because the carrier is capable of moving together easily through the points that have been anchored between each cluster,
いわゆるGBの明確に存在する多結晶珪素よりも高いキャリア移動度となる。 A higher carrier mobility than the polycrystalline silicon present clearly called GB. 即ちホール移動度(μh)=10 That is the hole mobility (μh) = 10
〜50cm /Vsec、電子移動度(μe)=15〜 ~50cm 2 / Vsec, electron mobility (μe) = 15~
100cm /Vsecが得られる。 100cm 2 / Vsec is obtained.

【0037】他方、上記の如く中温でのアニールではなく、900〜1200℃の高温アニールにより被膜を多結晶化すると、核からの固相成長により被膜中の酸素等の不純物の偏析がおきて、GBには酸素、炭素、窒素等の不純物が多くなり、結晶中の移動度は大きいが、GB [0037] On the other hand, instead of the annealing at moderate temperatures as described above, when polycrystalline coatings by high-temperature annealing at 900 to 1200 ° C., happening segregation of impurities such as oxygen in the film by solid phase growth from the nucleus, the GB oxygen, carbon, impurities are increased, such as nitrogen, the mobility in the crystal is large, GB
でのバリア(障壁)を作ってそこでのキャリアの移動を阻害してしまう。 It would inhibit the movement of carriers at the bottom to create a barrier (the barrier) in. そして結果としては5cm /Vse And as a result is 5cm 2 / Vse
c以下の移動度しか得られず、結晶粒界でのドレインリーク等による耐圧の低下がおきてしまうのが実情であった。 c following mobility obtained only, the decrease in breakdown voltage due to drain leakage or the like in the grain boundary resulting in place was circumstances.

【0038】即ち、本発明の実施例ではかくの如く、結晶性を有するセミアモルファスまたはセミクリスタル構造を有するシリコン半導体を用いている。 [0038] That is, as nuclear in the embodiment of the present invention uses a silicon semiconductor having a semi-amorphous or semi-crystal structure having crystallinity. またゲイト酸化膜3には弗素を少量添加して成膜してもよい。 Also to the gate oxide film 3 may be formed by adding a small amount of fluorine.

【0039】この酸化珪素と下地の半導体膜との界面特性を向上し、界面準位を除くため、紫外光を同時に加え、オゾン酸化を行うとよかった。 The improved interface characteristics between the semiconductor film of the silicon oxide and base, to remove the interface state, added with ultraviolet light at the same time, was good when performing ozone oxidation. 即ち、ブロッキング層38を形成したと同じ条件のスパッタ法と光CVD法との併用方法とすると、界面準位をさらに減少させることができた。 That is, when the combination method of the sputtering method and the optical CVD method under the same conditions as the formation of the blocking layer 38, it was possible to further reduce the interface state.

【0040】さらにこの後、この上側にリンが1〜5× [0040] Further Thereafter, phosphorus 1 to 5 × this upper
10 20 cm −3の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン(Mo)、タングステン(W),MoSi またはWSi との多層膜49を形成する。 10 20 Silicon entered the concentration of cm -3 film or a molybdenum silicon film and thereon (Mo), tungsten (W), to form a multilayer film 49 of the MoSi 2 or WSi 2. この多層膜49は、本実施例のように700 The multilayer film 49 is 700 as in this embodiment
゜以下の温度でその作成工程が行なわれるのであれば、 If the the creation process ° at temperatures below is performed,
アルミ、またはアルミと他の金属化合物、あるいは一般の金属化合物を用いてもよい。 Aluminum or aluminum and other metal compounds, or may be used ordinary metal compound.

【0041】この多層膜49上にフォトレジスト35を設け、さらに第2のフォトマスクを用い、フォトレジスト35を選択的に除去し、このレジスト35をマスクとして図6(B)に示すように多層膜49の一部を除去する。 [0041] The photoresist 35 provided on the multilayer film 49, further using a second photomask, and selectively removing the photoresist 35, a multilayer as shown in FIG. 6 (B) using the resist 35 as a mask to remove a portion of the film 49. このレジスト35と多層膜49の一部が除去された領域36,37,36'、37'に対し、C、NまたはO、本実施例においてはOを1×10 20 〜5×10 The resist 35 and the region partially removing the multilayer film 49 36,37,36 ', 37' with respect to, C, N or O, the O in this embodiment 1 × 10 20 ~5 × 10
21 cm −3の濃度になるようにフォトレジスト35と多層膜49をマスクとしてイオン注入法により添加し、 As a mask photoresist 35 and the multilayer film 49 to a concentration of 21 cm -3 is added by an ion implantation method,
この領域を酸化珪素化すなわちSiO 2−X (0≦X< Silicon oxide of this region i.e. SiO 2-X (0 ≦ X <
2)でその組成が表される領域とする。 The composition 2) is a region represented.

【0042】これら不純物の濃度はSIMSの測定によると膜の中央部で最も小さく、その厚さ方向の両端で最も大きくなっていた。 The concentration of these impurities is the smallest in the central portion of the film according to the measurement of the SIMS, had become largest at both ends of the thickness direction. 膜中央部でのこれらC、NまたはOの如き不純物濃度は、1×10 19 cm −3好ましくは8×10 19 cm −3以上であることが望ましい。 These C, N or impurities such as concentration of O in the film center portion, it is desirable that 1 × 10 19 cm -3 preferably 8 × 10 19 cm -3 or more. このイオン注入に際して加えた電圧は30〜50KeV例えば35KeVとする。 Voltage obtained by adding the time of this ion implantation and 30~50KeV example 35 KeV. この結果、図6(B)の(イ),(ロ),(イ'),(ロ')で示されるような酸素の添加された領域が形成される。 As a result, FIG. 6 (B) (i), (ii), (I '), (b' added regions of oxygen as shown in) is formed. この領域の横方向の厚さは0.1〜30μm好ましくは1〜10μm例えば2μmとした。 The lateral thickness of this region is 0.1~30μm preferably has a 1~10μm example 2 [mu] m. また厚さは、200Å〜2μm好ましくは500〜2000Å、本実施例においては1000 The thickness is, 200A~2myuemu preferably 500 to 2000, in this embodiment 1000
Åとする。 And Å.

【0043】これを第3のフォトマスクにてパターニングする。 [0043] is subjected to patterning so in the third photo mask. そしてPTFT用のゲイト電極4,NTFT The gate electrode 4 for PTFT, NTFT
用のゲイト電極4'を形成し、図6(C)の形状を得る。 Forming a gate electrode 4 'of the use, to obtain the shape of FIG. 6 (C). 本実施例においては、その一部が除去された多層膜49の一部をそのままゲイト電極として用いる。 In this embodiment, a part of the multilayer film 49 a part of which is removed as it is the gate electrode. よって酸素が添加された領域(イ),(ロ),(イ'), Thus oxygen is added region (a), (b), (I '),
(ロ')の一方の境界部分61、62、61'62' (B ') one boundary of 61,62,61'62'
は、ゲイト電極の両端62、63、62'、63'と一致している。 Both ends of the gate electrodes 62,63,62 ', 63' are consistent with.

【0044】本実施例においては、例えばチャネル長1 [0044] In this embodiment, for example, channel length 1
0μm、ゲイト電極としてリンドープ珪素を0.2μ 0 .mu.m, a phosphorus-doped silicon as a gate electrode 0.2μ
m、その上にモリブデンを0.3μmの厚さに形成する。 m, to form a molybdenum thereon to a thickness of 0.3 [mu] m.

【0045】図6(D)において、フォトレジスト3 [0045] In FIG. 6 (D), the photoresist 3
1'をフォトマスクを用いて形成し、PTFT用のソース5,ドレイン6となる領域に対し、ゲイト電極4をマスクとしてホウ素を1〜2×10 15 cm −2のドーズ量としてイオン注入法により添加する。 1 'is formed using a photomask, the source 5 for PTFT, for a region to be a drain 6, by ion implantation using the gate electrode 4 as a dose of boron as a mask 1~2 × 10 15 cm -2 Added. 次に図1 Referring now to FIG. 1
(E)の如く、フォトレジスト31をフォトマスクを用いて形成する。 (E) as it is formed using a photomask with the photoresist 31. そしてNTFT用のソース5'、ドレイン6'となる領域に対しやはりゲイト電極4'をマスクとしてリンを1×10 15 cm −2の量、イオン注入法により添加する。 And a source 5 for NTFT ', the drain 6' amount of phosphorus 1 × 10 15 cm -2 to again gate electrode 4 'to a region serving as a mask, is added by an ion implantation method. これらはゲイト絶縁膜3を通じて行う。 It made through the gate insulating film 3. しかし図6(C)において、ゲイト電極4,4'をマスクとしてシリコン膜上の酸化珪素を除去し、その後、ゲイト電極4,4'をマスクとしてホウ素、リンを直接珪素膜中にイオン注入してもよい。 However, in FIG. 6 (C), the gate electrode 4, 4 'to remove the silicon oxide on the silicon film as a mask, then the gate electrode 4, 4' ion-implanted boron, while phosphorus directly silicon film as a mask it may be.

【0046】本実施例の場合、ゲイト電極をマスクとしてホウ素、リン等のPまたはN型の導電型を付与する不純物をイオン注入し、PTFTまたはNTFTのソース、ドレインを形成するので、図6(D)に示されているようにNTFTの場合、ソースとチャネルの境界は6 [0046] In this embodiment, boron gate electrode as a mask, an impurity imparting P or N type conductivity such as phosphorus is ion-implanted, PTFT or NTFT source, since a drain, Fig. 6 ( for NTFT as shown in D), the boundaries of the source and channel 6
1'、ドレインとチャネルの境界は62'となり酸素が添加された不純物領域(イ'),(ロ')の一方の境界部分と一致する。 1 ', the boundary of the drain and the channel 62' impurity region next to oxygen is added (i '), (b' coincides with one boundary portion). すなわち本実施例のおいて、酸素が添加された不純物領域は、一導電型を付与する不純物が添加された半導体であるソース、ドレイン領域の内部に存在していることになる。 I.e. have up for this embodiment, impurity regions which oxygen is added would source is present in the interior of the drain region is a semiconductor to which an impurity imparting one conductivity type is added. すなわち本実施例は、図1に示す例と同様な構成である。 That is, the present embodiment has the same configuration as the example shown in FIG.

【0047】前記のゲイト電極を作製した行程の後、フォトレジスト31を除去し、630℃にて10〜50時間再び加熱アニールを行う。 [0047] After the process of manufacturing a said gate electrode, removing the photoresist 31, performing a 10-50 hour heated again annealed at 630 ° C.. そしてPTFTのソース5,ドレイン6,NTFTのソース5',ドレイン6' And a source 5 of PTFT, drain 6, NTFT source of the 5 ', drain 6'
の不純物を活性化してP 、N の領域として作製する。 Producing a P +, N + regions the impurity activated. またゲイト電極4,4'下にはチャネル形成領域7,7'がセミアモルファス半導体として形成される。 The 'Below the channel forming region 7,7' gate electrodes 4 are formed as a semi-amorphous semiconductor.
一般に、ソース、ドレイン領域を活性化することは、デバイスの電気的特性を高めるためには有効であるが、活性化のための熱アニールを行なうとPまたはN型の導電型を付与する不純物がチャネル形成領域に不必要に拡散してしまうという問題が生ずる。 In general, source, activating the drain region is effective to enhance the electrical characteristics of the device, an impurity which imparts thermal annealing is performed to the conductivity type of the P or N type for activation problem in the channel formation region diffuses unnecessarily occurs. しかし本発明の構成をとることで、例えば本実施例の場合において、N −I However, by adopting the configuration of the present invention, for example in the case of this embodiment, N + -I
またはI−N 界面またはその近傍に存在している炭素、窒素、酸素が添加された領域がブロッキング領域となり、熱アニール時における不要な不純物の拡散を防ぐことができる。 Or I-N + interface or carbon that is present in the vicinity thereof, nitrogen, oxygen is added region is a blocking region, it is possible to prevent the diffusion of unwanted impurities during thermal annealing. この炭素、窒素、酸素が添加された領域がブロッキング領域となるのは、炭素、窒素、酸素が珪素と極めて強い結合をするからである。 The carbon, nitrogen, the region where oxygen is added is blocking region is because the carbon, nitrogen, a very strong bond oxygen and silicon.

【0048】酸素等の不純物の添加された領域(イ) The added area of ​​impurities such as oxygen (a)
(ロ)(イ')(ロ')は、図5の52に対応するバンドギャップがチャネル領域やソース、ドレイン領域より広い領域である。 (B) (b ') (b') is a larger area than the bandgap channel region and source and drain regions corresponding to 52 of FIG. またこの構成により、N −I、P Also by this configuration, N + -I, P +
−Iの存在する面に結晶粒界が存在しにくく、結果としてさらにドレイン耐圧を高くすることができる。 To present a surface of -I hardly exist grain boundaries can be increased further drain breakdown voltage as a result.

【0049】かくすると、セルフアライン方式でありながらも、すべての工程において700℃以上に温度を加えることがなくC/TFTを作ることができる。 [0049] Upon Thus, it is also possible yet self-alignment manner, make all the C / TFT without the addition of temperature 700 ° C. or higher in the step. そのため、基板材料として、石英等の高価な基板を用いなくてもよい。 Therefore, as a substrate material, it is not necessary to use an expensive substrate such as quartz.

【0050】本実施例において作製したNTFTのエネルギーバンド図は、図5に示されるものと同様である。 The energy band diagram of the NTFT manufactured in this embodiment is similar to that shown in Figure 5.
これは本実施例が図1に示すNTFTと同様な構成であることを考えれば明らかである。 This is evident considering that this embodiment is the same configuration as NTFT shown in Fig. この場合、図6のNT In this case, NT shown in FIG. 6
FTのN −IまたはI−N の界面である61'、6 FT is the interface of the N + -I or I-N + 61 ', 6
2'が図5の111、112に対応する。 2 'corresponds to 111 and 112 of FIG. また本実施例において作製したPTFTのエネルギーバンド図は、不純物のドーピング量がNTFTとPTFTで全く同一であり、チャネルがともに真性半導体であれば、フェルミレベル(f )に対して図5を対称に変換したものに概略一致する。 The energy band diagram of a PTFT manufactured in this embodiment is exactly the same amount of doping impurities in the NTFT and PTFT, if the channel is both intrinsic semiconductor, symmetry 5 against the Fermi level (f e) Summary matching those converted to.

【0051】本実施例において、熱アニールは図6 [0051] In this embodiment, the thermal annealing 6
(A)(E)で2回行う。 It performed twice in (A) (E). しかし図6(A)のアニールは求める特性により省略し、双方を図6(E)の熱アニールにより兼ねさせて製造時間の短縮を図ってもよい。 However annealing shown in FIG. 6 (A) is omitted due to the characteristics of obtaining both may be shortened manufacturing time serves also as a thermal annealing in FIG 6 (E) a.
さらに図7(A)において、層間絶縁物8を前記したスパッタ法により酸化珪素膜の形成として行う。 Further In FIG. 7 (A), carried out as a form of silicon oxide film by a sputtering method with the interlayer insulator 8. この酸化珪素膜の形成はLPCVD法、光CVD法を用いてもよい。 The formation of the silicon oxide film LPCVD method, or by using the optical CVD method. 例えば0.2〜1.0μmの厚さに形成する。 For example, it is formed to a thickness of 0.2 to 1.0 [mu] m. その後、図7(A)に示す如く、フォトマスクを用いて電極用の窓32を形成する。 Thereafter, as shown in FIG. 7 (A), to form a window 32 for the electrode using a photo mask. さらにこれら全体にアルミニウムを0.5〜1μmの厚さにスパッタ法により形成し、リード9'およびコンタクト29,29'をフォトマスクを用いて図7(B)の如く作製する。 Further formed by sputtering aluminum to a thickness of 0.5~1μm throughout these to produce as shown in FIG. 7 (B) using a photomask lead 9 'and the contact 29, 29'.

【0052】かかるTFTの特性を略記する。 [0052] referred to the characteristics of such a TFT. PTFT PTFT
については、移動度(μ)が26(cm /Vs)、スレッシュホールド電圧が−4.3V、ドレイン耐圧が− The mobility (mu) is 26 (cm 2 / Vs), the threshold voltage is -4.3V, the drain breakdown voltage is -
33Vとなる。 The 33V. またNTFTについては、移動度(μ) With respect to the NTFT, mobility (μ)
が42(cm /Vs)、スレッシュホールド電圧が+ There 42 (cm 2 / Vs), the threshold voltage is +
3.9V、ドレイン耐圧が+37Vとなる。 3.9V, drain breakdown voltage is + 37V. この特性は、チャネル長10μm、チャネル巾30μmの場合を示す。 This characteristic indicates a channel length 10 [mu] m, in the case of channel width 30 [mu] m. かかる半導体を用いることにより、一般に不可能とされていた移動度を得ることができ、かつドレイン耐圧を大きなレベルで得ることができる。 By using such a semiconductor, generally impossible and is able to obtain the mobility had, it is possible to obtain a drain breakdown voltage in a large level. そのため、初めて図8に示した液晶表示装置用のNTFTまたはC/T Therefore, for a liquid crystal display device shown first in FIG. 8 NTFT or C / T
FTを構成させることができる。 It is possible to configure the FT.

【0053】この実施例は液晶表示装置の例であり、またこのC/TFTの出力を画素に連結させるためさらに図7(B)において、ポリイミド等の有機樹脂34を形成し、フォトマスクにより再度の窓あけを行う。 [0053] This embodiment is an example of a liquid crystal display device, and in addition Fig. 7 (B) for connecting the output of the C / TFT in the pixel, to form an organic resin 34 such as polyimide, again by the photomask carry out the window drilling. さらに2つのTFTの出力を透明電極に連結するため、スパッタ法によりITO(インジューム・スズ酸化膜)を形成する。 To further connected to the transparent electrode output of the two TFT, forming the ITO (indium tin oxide) by sputtering. それをフォトマスクによりエッチングして、 It is etched by the photo-mask,
透明電極33を構成させる。 Thereby forming the transparent electrode 33. このITOは室温〜150 The ITO is room temperature to 150
℃で成膜し、それを200〜300℃の酸素または大気中のアニールにより成就した。 Deposited at ° C., which was fulfilled by oxygen or annealing in the atmosphere of 200 to 300 [° C..

【0054】かくの如くにしてPTFT21とNTFT [0054] In the as of nuclear PTFT21 and NTFT
11と透明導電膜の電極33とを同一ガラス基板1上に作製する。 11 and the electrode 33 of the transparent conductive film is fabricated on the same glass substrate 1.

【0055】図9(A)に図8に対応した実施例を示す。 [0055] shows an embodiment corresponding to FIG. 8 to FIG. 9 (A). X線としてV DD 18、V SS 19、V DD '1 V DD 18, V SS 19 as an X-ray, V DD '1
8、 V SS '19'が形成されている。 8, V SS '19' is formed. なおY線としてV GG 22、V GG '22が形成されている。 Note V GG 22, V GG '22 is formed as a Y line.

【0056】図9の(A)は平面図であるが、そのA− [0056] (A) in FIG. 9 is a plan view, the A-
A'の縦断面図を図9(B)に示す。 The longitudinal sectional view of A 'shown in FIG. 9 (B). またB−B'の縦断面図を図9(C)に示す。 Also shows a longitudinal sectional view of B-B 'in FIG. 9 (C).

【0057】PTFT21をX線V DD 18とY線V [0057] PTFT21 the X-ray V DD 18 and Y line V
GG 22との交差部に設け、さらにV DD 18とV GG '22'との交差部にも他の画素用のPTFT2 Provided at the intersection of the GG 22, further PTFT2 for other pixels in the intersection between V DD 18 and V GG '22'
1Aが同様に設けられている。 1A is provided as well. NTFT11はV SS NTFT11 the V SS 1
9とV GG 22との交差部に設けられている。 It is provided in the intersection of the 9 and V GG 22. DD V DD 1
8'とV GG 22との交差部の下側には、他の画素用のPTFTが設けられている。 The lower the intersection of 8 'and V GG 22, it is provided PTFT for other pixels. 本実施例においてはこのようなC/TFTを用いたマトリクス構成を有している。 It has a matrix structure using such a C / TFT in this embodiment.
PTFTは、ソース5の入力端のコンタクト32を介しX線V DD 18に連結され、ゲイト4は多層形成がなされたY線V GG 22に連結されている。 PTFT may be connected to the X-ray V DD 18 via the contact 32 of the input terminal of the source 5, gate 4 is connected to the Y line V GG 22 multilayer formation is made. ドレイン6の出力端はコンタクト29を介して画素の電極33に連結している。 The output terminal of the drain 6 is connected to the electrode 33 of the pixel via a contact 29.

【0058】他方、NTFT11はソース5'の入力端がコンタクト32'を介してX線V SS 19に連結され、ゲイト4'はY線V GG 22に、ドレイン6'の出力端はコンタクト29'を介して画素33に連結している。 [0058] On the other hand, NTFT11 source 5 'input of the contact 32' is connected to the X-ray V SS 19 via a gate 4 'in Y line V GG 22, the drain 6' output of the contact 29 ' It is connected to the pixels 33 via the. かくして2本のX線18,19に挟まれた間(内側)に、透明導電膜よりなる画素33とC/TFTとにより1つのピクセルを構成している。 Thus while sandwiched between two X-ray 18 and 19 (inside), constitute one pixel by made of a transparent conductive film pixel 33 and the C / TFT. かかる構造を左右、上下に繰り返すことにより、2×2のマトリクスの1つの例またはそれを拡大した640×640、128 Such structure left by repeating up and down, 2 × 1 one example or 640 × It was the expansion of the second matrix 640,128
0×1280といった大画素の液晶表示装置を作ることが可能となる。 Such 0 × 1280 and it is possible to make a liquid crystal display device having a large pixel.

【0059】ここでの顕著な特徴は、1つの画素にTF [0059] hallmark here is, TF one pixel
Tが相補構成をして設けられていること、画素33は液晶電位V LCを有するが、それは、PTFTがオンでありNTFTがオフか、またはPTFTがオフでありNT The T is provided with a complementary configuration, the pixel 33 has a liquid crystal voltage V LC, it, PTFT is on NTFT off or PTFT is off NT
FTがオンか、のいずれのレベルに固定されることである。 FT is on or is to be fixed to any level. 第9図において、それら透明導電膜上に配向膜、配向処理を施し、さらにこの基板と他方の液晶の電極(図8の23)を有する基板との間に一定の間隔をあけて公知の方法により互いに配設をする。 In Figure 9, the alignment layer on their transparent conductive film, subjected to orientation treatment, further known method at regular intervals between the substrate having the substrate and the other liquid crystal electrode (23 in FIG. 8) the arranged each other by. そしてその間に液晶を注入または配線して装置を完成させる。 Then to complete the device by injecting or wiring the liquid crystal therebetween.

【0060】液晶材料にTN液晶を用いるならば、その間隔を約10μm程度とし、透明導電膜双方に配向膜をラビング処理して形成させる必要がある。 [0060] If using a TN liquid crystal in the liquid crystal material, and the distance of about 10μm approximately, it is necessary to form by rubbing an alignment film on the transparent conductive film both. また液晶材料にFLC(強誘電性)液晶を用いる場合は、動作電圧を±20Vとし、セルの間隔を1.5〜3.5μm例えば2.3μmとし、反対電極(図8の23)上にのみ配向膜を設けラビング処理を施せばよい。 In the case of using the FLC (ferroelectric) liquid crystal in the liquid crystal material, the operating voltage is ± 20V, the cell spacing and 1.5~3.5μm example 2.3 .mu.m, on the opposite electrode (23 in FIG. 8) only it may be subjected to a rubbing treatment is provided an alignment film. 分散型液晶またはポリマー液晶を用いる場合には、配向膜は不用であり、 In the case of using the dispersion type liquid crystal or polymer liquid crystals, alignment films is unnecessary,
スイッチング速度を大とするため、動作電圧は±10〜 To the switching speed and large, the operating voltage ±. 10 to
±15Vとし、セル間隔は1〜10μmと薄くする。 ± and 15V, cell spacing is as thin as 1~10μm.

【0061】特に分散型液晶を用いる場合には、偏光板も不用のため、反射型としても、また透過型としても光量を大きくすることができる。 [0061] Particularly, in the case of using a dispersion type liquid crystal, since the unnecessary even polarizing plate, also as a reflection type, also it is possible to increase the amount of light as a transmissive type. そしてその液晶はスレッシュホールドがないため、本発明のC/TFTに示す如く、明確なスレッシュホールド電圧が規定されるC/T And therefore the liquid crystal has no threshold, as shown in C / TFT of the present invention, C / T a clear threshold voltage is defined
FT型とすることにより、大きなコントラストとクロストーク(隣の画素との悪干渉)を除くことができる。 With FT type, it is possible to remove a large contrast and cross-talk (adversely interfere with the adjacent pixel).

【0062】〔実施例2〕本実施例は、図10(C)に示す相補型のC/TFTを得る作製方法に関するものである。 [0062] EXAMPLE 2 This example relates to a manufacturing method for obtaining a C / TFT complementary shown in FIG. 10 (C). 本実施例が、実施例1と異なるのは、実施例1が図6(B),(C)を見ると明らかなようにゲイト電極4,4'となる部分とその上のレジスト膜をマスクとして不純物として酸素を半導体層2,2'にイオン打ち込みしているが、本実施例においては、図10(A), This embodiment is different from the embodiment 1, FIG. 6 (B) is Example 1, the mask a resist film thereon and the portion serving as gate electrodes 4 and 4 'as is clear when looking at (C) oxygen is ion-implanted into the semiconductor layer 2 and 2 'as impurities, in the present embodiment, FIG. 10 (a) as,
(B)に示すように先ずC、N、O等の不純物を半導体層に対してレジスト膜をマスクとしてイオン打ち込みを行い、C、N、O等の少なくとも一種類の元素が1×1 (B) as shown in First C, N, impurities O, etc. by ion implantation using the resist film as a mask to the semiconductor layer, C, N, at least one element of O or the like 1 × 1
20 〜5×10 21 cm −3の濃度になるようにイオン注入法により添加するものである。 Those added by 0 20-5 ion implantation to a concentration of × 10 21 cm -3. この方法によると、C、N、O等が添加された不純物領域(図5の52 According to this method, C, N, impurity region O and the like is added (in FIG. 5 52
に示すバンドギャップの広い領域に相当)をゲイト電極の下に及ぶ範囲に設けることができるという特徴を有する。 It has the feature that a substantial) to a region wider band gap shown in can be provided in the range extending under the gate electrode. 以下本実施例の作製工程を説明する。 Hereinafter will be described a manufacturing process according to this embodiment.

【0063】図10に本実施例の作製工程の一部を示す。 [0063] showing a part of manufacturing steps of this embodiment in FIG. まず実施例1と同様な工程を経、その後フォトレジスト91を設けフォトマスクを用いて図10(A)に示すようにパターニングをする。 First through the same steps as in Example 1, the patterned as shown in FIG. 10 (A) with subsequent photomask provided with the photoresist 91. このフォトレジスト91 The photoresist 91
の除去された部分によってC、N、Oの添加される不純物領域が決まるのである。 C, the removed portion of it's N, impurity regions to be added of O determined. よってこの方法によれば、実施例1におけるイオン打ち込み法では不可能な、ゲイト電極下にも前記不純物領域を設けることができるという特徴を有する。 Therefore, according to this method, not possible with ion implantation in Embodiment 1, has the feature that it can be under the gate electrode providing the impurity region.

【0064】そしてこのフォトレジスト91をマスクとして炭素(C)、窒素(N)、または酸素(O)の内少なくとも一種類の元素、本実施例においては炭素を実施例1と同様にしてイオン打ち込み法によりドーピングする。 [0064] The carbon (C) using the photoresist 91 as a mask, at least one element of nitrogen (N), or oxygen (O), in the present embodiment in the same manner as in Example 1 carbon ion implantation law by doping.

【0065】この上に実施例1と同様にしてゲイト酸化膜となる酸化珪素膜3を酸素100%雰囲気中におけるスパッタリングによって1000Åの厚さに設ける。 [0065] provided by sputtering a silicon oxide film 3 serving as a gate oxide film in the same manner as in Example 1 on this in a 100% oxygen atmosphere to a thickness of 1000 Å. さらにこの後、この上側にリンが1〜5×10 20 cm Thereafter Further, phosphorus in this upper 1 to 5 × 10 20 cm
−3の濃度に入ったシリコン膜またはこのシリコン膜とその上にモリブデン(Mo)、タングステン(W),M Silicon film or a silicon film entered the concentration of -3 molybdenum thereon (Mo), tungsten (W), M
oSi またはWSi との多層膜、またはアルミ、アルミと他の金属化合物、金属化合物の多層膜を形成し、 OSI 2 or multilayer film of WSi 2, or aluminum, aluminum and other metal compounds, to form a multilayer film of a metal compound,
さらに実施例1と同様にしてこの多層膜をパターニングすることによりゲイト電極4、4'を設けてNTFTとPTFTを得る。 Obtaining NTFT and PTFT is provided a gate electrode 4, 4 'by patterning the multilayer film further in the same manner as in Example 1. 以下実施例1と全く同様な工程を経ることによってC/TFTを得ることができる。 It can be obtained C / TFT Through the entirely same steps as in Example 1 below.

【0066】本実施例においては、ゲイト電極を設ける前に炭素元素を、1×10 20 〜5×10 21 cm −3 [0066] In this embodiment, the carbon element before providing the gate electrode, 1 × 10 20 ~5 × 10 21 cm -3
イオン打ち込み法によってドーピングした領域(イ) Doped region by ion implantation method (a)
(ロ)(イ')(ロ')が設けられ、しかる後にゲイト電極が設けられるのでバンドギャップの山をつくるための不純物である炭素が添加される領域がゲイト電極の位置に制限されることがない。 (B) (b ') (b') is provided, and thereafter to a region because the gate electrode is provided a carbon which is an impurity for forming a pile of bandgap is added is limited to the position of the gate electrode there is no. 実施例1のようにゲイト電極をマスクとして炭素、窒素酸素等の不純物をイオン打ち込みによって添加した場合、図6(D)を見れば明らかなようにゲイト電極下に炭素、窒素酸素等の不純物の内少なくとも一種類の不純物が添加された半導体領域(図5の52にで示されるバンドギャップの山に相当する部分)を作ることができなかった。 Carbon as a mask the gate electrode as in Example 1, when added by ion implantation of impurities of nitrogen such as oxygen, carbon under the gate electrode so clearly seen FIG 6 (D), the impurity of nitrogen such as oxygen I could not make the inner at least one semiconductor region to which an impurity is added (portion corresponding to the mountain of the band gap represented by 52 second FIG. 5). 実施例1においては、ゲイト電極をマスクとして一導電型を付与する不純物を添加するので、チャネル形成領域は図6(D)の7、7'で示されるようにゲイト電極4、4'の下にゲイト電極と同じ形で存在していたが、本実施例のような構成をとった場合、図10(C)に示すようにソース領域5、5'からチャネル形成領域7、7'にかけて炭素が添加された珪素半導体の領域(ロ)、(イ')を、ドレイン領域6、6'からチャネル形成領域7、7'にかけて炭素が添加された珪素半導体の領域(イ)、 Under In Example 1, since the addition of impurity imparting one conductivity type using the gate electrode as a mask, 'gate electrodes 4 as indicated by the' channel formation region FIG 6 (D) of 7,7 in had been present in the same form as the gate electrode, the carbon subjected when taking structure of this embodiment, 'the channel formation region 7,7 from' the source regions 5 and 5 as shown in FIG. 10 (C) There the added silicon semiconductor region (b), 'and the drain region 6,6 (i)' from the channel forming region 7,7 'toward carbon is added, the silicon semiconductor region (b),
(ロ')を設けることができる。 It may be provided (b '). この場合、炭素が添加されている領域ソース領域5、5'とチャネル形成領域7、7'との境界は91、91'となり、ドレイン領域6、6'とチャネル形成領域4、4'との境界は92、 In this case, 'and the channel forming region 7,7' region the source regions 5 and 5 which are added carbon boundary 91, 91 ', and the drain region 6, 6' between the channel formation region 4, 4 ' boundary 92,
92'となる。 The 92 '. よって、これらソース、ドレイン領域とチャネル形成領域の境界は炭素が添加された珪素半導体領域中に存在することになる。 Thus, the boundaries of these source and drain regions and a channel formation region will be present in the silicon semiconductor region is doped with carbon.

【0067】本実施例の構成をとった場合におけるNT [0067] NT in the case of taking the configuration of the present embodiment
FTの模式的なエネルギーバンド図を図11に示す。 The schematic energy band diagram of FT shown in FIG. 11. 図11に示したエネルギーバンド図に示すように本実施例の作製工程によってNTFTを作製した場合、炭素、窒素、酸素を添加することのよって得られるエネルギーバンドギャップの山101の位置を図5に示す実施例1における作製方法で作製したNTFTのエネルギーバンドギャップの山52の位置よりもチャネル形成領域に近い部分に設けることができる。 When prepared the NTFT by manufacturing steps of this embodiment, as shown in the energy band diagram shown in FIG. 11, the carbon, nitrogen, a position of the pile 101 of the energy band gap obtained by the addition of oxygen to 5 it can be provided in a portion closer to the channel forming region than the position of the pile 52 of the energy band gap of the NTFT manufactured by the manufacturing method in embodiment 1 shown. しかも、実施例1の場合と同じバンドギャップを有する山を設けた場合においても、その設けられる位置が違うと、ポテンシャル障壁としてのバンドギャップの山の高さを相対的に変えることができる。 Moreover, in the case of providing the mountain having the same band gap as in Example 1 also when the provided are located are different, can be changed relatively high mountain band gap as a potential barrier. 例えば、チャネルとドレインの境界である図5の112、図10の92'の近傍を比較した場合、炭素、窒素、酸素を添加することによて、形成されるバンドギャップの大きさが同じであるのにもかかわらず、キャリア、電子にとってのポテンシャル障壁としての高さは違うことがわかる。 For example, 112 of FIG. 5 is a boundary of the channel and drain, when comparing the vicinity of 92 'of FIG. 10, in good to add carbon, nitrogen, oxygen, is of the same magnitude of band gap to be formed Despite there, the carrier, the height of the potential barrier for the electrons is found to differ.

【0068】さらに本実施例の作製工程において、ゲイト電極の位置部分の下に炭素、窒素、酸素の少なくとも一種類が添加された領域を作ることにより図12に示すようなNTFT、PTFTからなるC/TFTを作製することができる。 [0068] In still manufacturing process of this embodiment, the carbon below the located portion of the gate electrode, nitrogen, NTFT as shown in FIG. 12 by at least one oxygen to make the region that is added, C consisting of PTFT / it is possible to produce a TFT. このC/TFTは炭素が1×10 20 The C / TFT is carbon 1 × 10 20
〜5×10 21 cm −3添加された領域である(イ) Is ~5 × 10 21 cm -3 added area (b)
(ロ)(イ')(ロ')の位置が図10(D)のC/T (B) (b ') (b' C / T in position 10 of) (D)
FTとは異なっているだけである。 The FT is only different. 図12を見るとソース5、5'とチャネル形成領域7、7'との境界である91、92、91'、92'を一方の端としてチャネル形成領域内に炭素の添加された不純物領域すなわちバンドギャップの山を作るための不純物領域が設けられていることがわかる。 Is the boundary See Figure 12 as' a channel formation region 7,7 'source 5,5 and 91,92,91', 92 ", that impurity regions are added carbon in the channel forming region as one end of the it can be seen that the impurity region for making a mountain of band gap is provided.

【0069】図12に示すようなNTFTのエネルギーバンド図を図13に示す。 [0069] The energy band diagram of the NTFT as shown in FIG. 12 is shown in FIG. 13. この図を見ればわかるように炭素が添加された不純物領域をチャネル形成領域内に設けたので、エネルギーバンドギャップの山101が図5 Is provided with the impurity region is doped with carbon as can be seen from this figure the channel forming region, mountain 101 of the energy band gap 5
(実施例1に対応)や図11(実施例2に対応)の場合に比較して、ソースとチャネルの境界91'とドレインとチャネルの境界92'よりチャネル形成領域側に設けられていることがわかる。 Compared to the case of (Example corresponding to 1) and 11 (corresponding to Example 2), it is provided in the channel forming region side from the 'boundary 92 of the drain and the channel with' boundary 91 of the source and channel It is seen. この場合も炭素が添加された領域のバンドギャップの大きさは、同じであっても、その位置が違う場合、ポテンシャル障壁としてのバンドギャップの山の高さは、電子、キャリア(正孔)にとって異なることになる。 The size of the band gap in this case carbon is also added region can be the same, if the position is different, the height of the mountain of the bandgap of the potential barrier, electron, taking the carrier (hole) It will be different.

【0070】さらに炭素、窒素、酸素の内少なくとも一種類の元素が添加された領域の不純物濃度、横方向の幅、活性化の度合いなどにより前記バンドギャップの山の幅、高さをコントロールすることができる。 [0070] Further the carbon, nitrogen, impurity concentration of at least one element is added area among oxygen, lateral width, the width of the mountain of the band gap due to the degree of activation, to control the height can.

【0071】〔実施例3〕本実施例は、図14に示すように実施例2において作製したTFTにおいて、C, [0071] Example 3 This example, in a TFT manufactured in Example 2 as shown in FIG. 14, C,
N,Oが添加された領域が半導体層の表面付近に存在する場合である。 N, is a case where O is added region is present near the surface of the semiconductor layer. この構成であってもソース、ドレイン間の耐圧を高くすることができる。 A this configuration it is possible to increase the source, the breakdown voltage between the drain well. もちろんこの不純物が基板近くに達していてもよいのであるが、本実施例の構成をとり、C,N,Oの不純物をイオン打ち込み法でドーピングする場合、実施例1や2の場合に比較してイオンのエネルギーを小さくでき、ドーピングをしたくない不要な部分へのイオンの侵入をふせぐことができる。 Course this impurity is of or may be reached near the substrate, take the configuration of the present embodiment, C, N, if doping O impurity in ion implantation method, compared to the case of Example 1 and 2 Te it is possible to reduce the energy of the ions, it is possible to prevent the ions from entering the unnecessary parts you do not want to doping. なお図面の符号は図1と同一である。 Note drawing reference numerals are the same as FIG. また、本明細書中に示される絶縁ゲイト型電界効果トランジスタはPチャネル型あるいはNチャネル型のいずれであってもよいことはいうまでもない。 Further, an insulated gate field effect transistor shown herein may of course be either a P-channel or N-channel type.

【0072】本実施例の作製法は、C,N,Oのイオン注入に際しての加える電圧が40KeV以下例えば25 [0072] Preparation method of the present embodiment, C, N, less voltage is 40KeV example 25 Add during ion implantation O
KeVである点以外は実施例2と同様である。 Except a KeV is the same as in Example 2. また実施例1と同様な構成をとってもよいことはいうまでもない。 Also very good it is of course the same configuration as Example 1.

【0073】〔実施例4〕本実施例は、NチャネルまたはPチャネル型の絶縁ゲイト型電界効果トランジスタにおいて、ドレイン領域とゲイト電極下の半導体領域との境界付近に炭素が添加された領域が設けられていることを特徴とする半導体装置であって、図15にその構成を示す。 [0073] Example 4 This example, in the N-channel or P-channel insulated gate field effect transistor, the region in which the carbon is added in the vicinity of the boundary between the drain region and the gate electrode of a semiconductor region provided it is a semiconductor device according to claim being, showing its configuration in Figure 15. 本実施例の構成をとることによって、簡単な構成ながら絶縁耐圧をたかめるこができた。 By taking the configuration of the present embodiment, it is this that raise the withstand voltage while a simple structure. また図面の符号は実施例2におけるものと同じである。 The sign of the drawings are the same as in Example 2.

【0074】本実施例の作製法は、実施例2の作製法にしたがった。 [0074] Preparation method of this embodiment, according to the fabrication method in the Embodiment 2. よって、チャネルとドレインの境界92' Therefore, the boundary 92 of the channel and the drain '
を含む形で炭素が添加されている領域がチャネルからドレインにかけて設けられている。 Area carbon is added is provided toward the drain from the channel in a form containing.

【0075】本発明の思想によれば、図16に示すように逆スタガー型の電界効果トランジスタにおいて、12 According to the spirit of the [0075] present invention, the inverted stagger type field effect transistor as shown in FIG. 16, 12
5で示される部分に本発明の構成であるC,N,Oの不純物を実施例1と同様にして、イオン打ち込み等で添加することにより本発明の構成と同等の効果を得ることができる。 The portion indicated by 5 is a configuration of the present invention C, N, and the O impurities in the same manner as in Example 1, it is possible to obtain a configuration equivalent to the effect of the present invention by the addition by ion implantation or the like.

【0076】また、図17に示すようにプレナー型の絶縁ゲイト型電界効果トランジスタに本発明の構成を応用することができる。 [0076] Further, it is possible to apply the configuration of the present invention to an insulated gate field effect transistor of the planar type, as shown in FIG. 17. この場合、チャネルとソース、ドレインの間に炭化物、窒化物、酸化物の薄膜を10〜50 In this case, channel and source, carbides between the drain, nitrides, a thin film of oxide 10 to 50
0Åの厚さ、可能ならでるだけ薄く均一に設けることによって、本発明の効果を得ることができる。 The thickness of 0 Å, by only thin uniform provided out if possible, it is possible to obtain the effect of the present invention. この場合、 in this case,
従来のプレナー型の絶縁ゲイト型電界効果トランジスタの作製工程に前記炭化物、窒化物、酸化物、またはその複合薄膜を設けるだけでよいという作製上の特徴を有する。 With the manufacturing steps of insulated gate field effect transistor of the conventional planar type carbides, nitrides, it features on producing an oxide, or only by providing the composite film.

【0077】図16、図17における上記本発明の他の応用例において、121はガラス基板、122は下地酸化珪素膜、123はゲイト酸化膜である酸化珪素膜、1 [0077] Figure 16, in another application of the present invention in FIG. 17, the glass substrate 121, 122 underlying the silicon oxide film, 123 is a silicon oxide film is a gate oxide film, 1
24は非単結晶珪素半導体膜、125はC,N,Oの少なくともいずれかが添加された領域、126はドレイン領域、127はソース領域、128はゲイト電極、12 24 non-single crystal silicon semiconductor film, 125 is C, N, areas at least one is the addition of O, 126 denotes a drain region, 127 is a source region, 128 denotes a gate electrode, 12
9はC,N,Oの少なくともいずれかからなる薄膜、あるいは少なくともいずれかが添加された薄膜であり、1 9 C, N, a thin film made of at least one, or at least one is the addition of O, 1
30は層間絶縁物、131はアルミ電極であり、Sはソース電極、Gはゲイト電極、Dはドレイン電極を示す。 30 denotes an interlayer insulator, 131 is aluminum electrodes, S is the source electrode, G denotes a gate electrode, D is the drain electrode.
本実施例における薄膜129はPCVD法によって設けるが他の方法、例えばLPCVD法、スパッタ法、光C Thin film 129 in this embodiment provided by the PCVD method, but other methods, e.g. LPCVD method, a sputtering method, light C
VD方等を用いてもよい。 It may be used VD how the like.

【0078】本発明においては、半導体として非単結晶珪素を用いたが、他の半導体を用いてもよい。 [0078] In the present invention, using a non-single-crystal silicon as the semiconductor, may use other semiconductors.

【0079】 [0079]

【発明の効果】本発明の構成である炭素、窒素、酸素の添加された領域を設けることによってソース、ドレイン間の逆方向リークの問題、そしてソース、ドレイン間の耐圧の低さに起因するしきい値電圧以下の状態において生じるスローリークの問題を解決することができた。 Carbon as an of the advantages the present invention, a nitrogen source by providing an added area of ​​the oxygen, the reverse leakage problems between the drain and the source, to be due to the low breakdown voltage between the drain I was able to resolve the slow leak problems occurring in the following state threshold voltage.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の一例を示したものである。 1 is an illustration of an example of the present invention.

【図2】 本発明の構成によって得られるゲート電圧とドレイン電流の関係、並びに従来の構成におけるゲート電圧とドレイン電流の関係を示したものである。 [2] configuration relation between the gate voltage and the drain current obtained by the present invention, and shows the relation between the gate voltage and the drain current in the conventional configuration.

【図3】 本発明の構成によって得られるドレイン電圧とドレイン電流の関係、並びに従来の構成におけるドレイン電圧とドレイン電流の関係を示したものである。 [3] construction relationship between the drain voltage and the drain current obtained by the present invention, and shows the relationship between the drain voltage and the drain current in the conventional configuration.

【図4】 従来の例を示す。 Figure 4 shows a conventional example.

【図5】 本発明の構成における模式的なエネルギーバンド図の概略を示す。 Figure 5 shows a schematic of a schematic energy band diagram of the structure of the present invention.

【図6】 本発明の実施例の作製工程を示す。 6 shows a manufacturing process of an embodiment of the present invention.

【図7】 本発明の実施例の作製工程を示す。 7 shows a manufacturing process of an embodiment of the present invention.

【図8】 本発明の実施例の構成を示す。 8 shows a construction of the embodiment of the present invention.

【図9】 本発明の実施例の構成を示す。 9 shows the construction of the embodiment of the present invention.

【図10】 本発明の実施例の作製工程を示す。 10 shows a manufacturing process of an embodiment of the present invention.

【図11】 本発明の実施例におけるNTFTの模式的なエネルギーバンド図を示す。 Figure 11 shows a schematic energy band diagram of the NTFT in the embodiment of the present invention.

【図12】 本発明の実施例の構成を示す。 12 shows the construction of the embodiment of the present invention.

【図13】 本発明の実施例におけるNTFTの模式的なエネルギーバンド図を示す。 13 shows a schematic energy band diagram of the NTFT in the embodiment of the present invention.

【図14】 本発明の実施例の構成を示す。 Figure 14 shows the construction of the embodiment of the present invention.

【図15】 本発明の実施例の構成を示す。 Figure 15 shows the construction of the embodiment of the present invention.

【図16】 本発明の構成の他の応用例を示す。 It shows another application example of the arrangement of Figure 16 the present invention.

【図17】 本発明の構成の他の応用例を示す。 Figure 17 shows another application example of the configuration of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

4、4'・・・・ゲイト電極 5、5'・・・ソース 7、7'・・・ゲート電極下の半導体膜 6、6'・・・ドレイン イ、ロ、イ'、ロ'・・・炭素、酸素または窒素が添加された領域 111・・・ソースとチャネルの境界 112・・・ドレインとチャネルの境界 4, 4 '... gate electrodes 5, 5' ... source 7, 7 '... semiconductor film 6, 6 under the gate electrode' ... drain the stomach, b, b ', b' ... - carbon, boundary 112 ... drain oxygen or region 111 ... source of nitrogen is added the channel and the channel boundaries

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 9056−4M 618 C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identification symbol Agency Docket No. FI art display portion 9056-4M 618 C

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 珪素でなるソース領域とチャネル形成領域 A source region and a channel forming region made of 1. A silicon
    とドレイン領域とを有し、 前記ソース領域とチャネル形成領域との境界付近には、 And and a drain region, near the boundary between the source region and the channel formation region,
    炭素、窒素、酸素から選ばれた少なくも一種類の元素が Carbon, nitrogen, also is one element at least selected from oxygen
    選択的に添加された領域が設けられており、 前記チャネル形成領域とドレイン領域との境界付近に And selectively added region is provided in the vicinity of the boundary between the channel forming region and the drain region
    は、炭素、窒素、酸素から選ばれた少なくも一種類の元 Carbon, nitrogen, less selected from oxygen also one type of the original
    素が選択的に添加された領域が設けられており、 前記元素が選択的に添加された2つの領域は、前記ソー Element is provided is selectively added regions, two regions in which the element is selectively added, the saw
    ス領域、チャネル形成領域、ドレイン領域が有している Source region, a channel formation region, a drain region has
    エネルギーバンド幅よりも大きなエネルギーバンド幅を A large energy band width than the energy band width
    有していることを特徴とする半導体装置。 Wherein a to have.
  2. 【請求項2】 珪素でなるソース領域とチャネル形成領域 A source region and a channel forming region made of wherein silicon
    とドレイン領域とを有し、 前記チャネル形成領域とドレイン領域との境界付近に And and a drain region, near the boundary between the channel forming region and the drain region
    は、炭素、窒素、酸素から選ばれた少なくも一種類の元 Carbon, nitrogen, less selected from oxygen also one type of the original
    素が選択的に添加された領域が設けられており、 前記元素が選択的に添加された2つの領域は、前記ソー Element is provided is selectively added regions, two regions in which the element is selectively added, the saw
    ス領域、チャネル形成領域、ドレイン領域が有している Source region, a channel formation region, a drain region has
    エネルギーバンド幅よりも大きなエネルギーバンド幅を A large energy band width than the energy band width
    有していることを特徴とする半導体装置。 Wherein a to have.
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