JPH0816466A - Cache memory control system - Google Patents

Cache memory control system

Info

Publication number
JPH0816466A
JPH0816466A JP6145961A JP14596194A JPH0816466A JP H0816466 A JPH0816466 A JP H0816466A JP 6145961 A JP6145961 A JP 6145961A JP 14596194 A JP14596194 A JP 14596194A JP H0816466 A JPH0816466 A JP H0816466A
Authority
JP
Japan
Prior art keywords
address
data
cache memory
hit rate
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6145961A
Other languages
Japanese (ja)
Inventor
Kyoichi Tabata
享一 田畑
Original Assignee
Nec Eng Ltd
日本電気エンジニアリング株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Eng Ltd, 日本電気エンジニアリング株式会社 filed Critical Nec Eng Ltd
Priority to JP6145961A priority Critical patent/JPH0816466A/en
Publication of JPH0816466A publication Critical patent/JPH0816466A/en
Application status is Withdrawn legal-status Critical

Links

Abstract

PURPOSE:To provide a cache memory control system which can optimize a block loading number and increases the hit rate. CONSTITUTION:At a request to access a main memory 3 which is made by a memory access device 5, an address array part 4 retrieves control information showing whether or not there are target data in a data array part 5 and sends its address to an address comparator 20 when the data are present to decide whether or not the address is matched; and a hit counter 11 when the address is matched or a mishit counter 12 when not is counted up, a bit rate computing element 21 calculates the hit rate from the values of the hit counter 11 and mishit counter 12, and a hit rate comparator 22 compares the calculated value of the hit rate with a hit rate prescribed value. According to the comparison result, a block loading control part 2 sets the values of a transfer frequency register 14 and a transfer width register 15 to optimum values.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、主メモリとメモリアクセス装置との間にキャッシュメモリを備える情報処理装置に用いられ、主メモリとキャッシュメモリ間でブロック転送を行う場合のキャッシュメモリ制御方式に関する。 The present invention relates are used in an information processing apparatus including a cache memory between the main memory and the memory access device to a cache memory control method in the case of performing a block transfer between the main memory and the cache memory .

【0002】 [0002]

【従来の技術】従来、この種のキャッシュメモリにおけるブロック転送制御は、メモリアクセス装置から要求されたデータがキャッシュメモリ内に存在しなかった場合、要求されたデータを含むある一定量のデータを主メモリからキャッシュメモリに転送する動作を行う。 Conventionally, the block transfer control in this type of cache memory, when the data requested from the memory access device does not exist in the cache memory, a fixed amount of data that includes the requested data main It performs an operation to be transferred from the memory to the cache memory. ここではこの動作をブロックロードと呼ぶことにする。 Here, it is to be referred to the operation as the block load.

【0003】ブロックロード動作で行うデータ量については、要求されたデータ量に関係なく、ある一定のデータ量がブロックロードされる。 [0003] The amount of data carried by the block load operation, regardless of the requested data amount, a fixed amount of data that is blocked loaded. このため、要求データがブロックロード量以上のデータ量になった場合は、再度のブロックロード動作が必要となり、性能が低下してしまう。 Therefore, if the request data becomes data amount than the amount block load, is required block load operation again, performance decreases. また、要求データがブロックロード量より少ない場合においても、不必要なデータまでブロックロードすることになり、性能低下となってしまう。 In the case the requested data is less than the amount of block load also results in the block load to unnecessary data, resulting in a performance degradation.

【0004】ここで、先行技術として、例えば特開平2 [0004] Here, as the prior art, for example, JP-A-2
−100739号公報(以下、先行技術1と称する)には、主記憶装置から拡張記憶装置へのデータ転送と、拡張記憶装置から主記憶装置へのデータ転送とで転送ブロックサイズを変え、読出しデータを一時格納するバッファの容量を変えることにより、読出し時間の小さな主記憶装置から拡張記憶装置へのデータ転送は、ブロックのサイズを小さくしてブロック転送回数を多くすることで、主記憶装置データバッファの容量を小さくしても高速なデータ伝送ができるようにした「データ転送制御方式」が開示されている。 -100739 Patent Publication (hereinafter, prior art 1 hereinafter) includes a data transfer to the expansion memory from the main memory, changing the transfer block size and data transfer from the extended storage unit to the main storage device, read data the by changing the capacity of the buffer for temporarily storing the data transferred from the small main memory read time to the extended storage device, by increasing the number of block transfers by reducing the size of the block, main storage data buffer it is smaller the capacity to allow high-speed data transmission "data transfer control method" is disclosed.

【0005】また、特開昭63−109554号公報(以下、先行技術2と称する)には、ヒットしない状態になったときには主記憶装置からキャッシュメモリにデータをコピーする際に、ブロック転送量を指定してブロックサイズを可変することにより、命令の高速化を行う「キャッシュメモリ」が開示されている。 Further, JP 63-109554 discloses (hereinafter, prior art 2 hereinafter), from the main storage device when it is in a state that does not hit when copying data to the cache memory, the block transfer amount by varying the block size specified by, performing the speed of instruction "cache memory" is disclosed.

【0006】 [0006]

【発明が解決しようとする課題】以上述べたように、従来の情報処理装置に用いられるキャッシュメモリ制御方式において、ブロックロード制御を行う場合、ブロックロードに伴うデータ転送量が固定となっているため、不必要なデータのブロックロード動作あるいはブロックロード動作を複数回行う必要があり、性能を低下させてしまうという問題点があった。 As described above [0006] In the cache memory control method used in the conventional information processing apparatus, when performing block load control, the data transfer amount with the block loading is in the fixed , it is necessary to perform a plurality of times block load operation or block loading operation of unnecessary data, there is a problem in that degrade performance.

【0007】本発明は上記の課題を解決するためになされたもので、ブロックロード数を最適の値にすることができ、ヒット率を高めることのできるキャッシュメモリ制御方式を提供することを目的とする。 [0007] The present invention has been made to solve the above problems, and aims to provide a cache memory control method that can be able to optimize the value the number of block load, increasing the hit ratio to.

【0008】ここで、上記先行技術1は、転送ブロックサイズを変えることで主記憶装置データバッファの容量を小さくしても高速なデータ伝送ができるようにしたデータ転送制御方式の発明を開示するものであって、主メモリとキャッシュメモリとの間のブロック転送回数または転送幅をダイナミックに変更することにより、情報処理装置の高速化を実現するようにした本発明の技術思想を示唆する具体的な記載がなく、本発明とは全く異なる技術思想に立脚するものである。 [0008] Here, the above prior art 1 discloses a invention of a data transfer control scheme to allow even high-speed data transmission by reducing the capacity of the main storage data buffer by changing the transfer block size a is the main memory and by changing the block transfer count or transfer width between the cache memory dynamically, the information processing apparatus speeding specific suggest the technical idea of ​​the present invention so as to achieve a described without the present invention is to build on a completely different technical idea.

【0009】また、上記先行技術2は、ブロック転送量を指定してブロックサイズを可変することにより命令の高速化を行うキャッシュメモリの発明を開示するものであって、先行技術1と同様に、主メモリとキャッシュメモリとの間のブロック転送回数または転送幅をダイナミックに変更することにより、情報処理装置の高速化を実現するようにした本発明の技術思想を示唆する具体的な記載がなく、本発明とは全く異なる技術思想に立脚するものである。 Further, the prior art 2 is for disclosing the invention of the cache memory to perform a high-speed instruction by varying the block size specifies the block transfer amount, as in the prior art 1, by changing the block transfer count or transfer width between the main memory and the cache memory dynamically, no concrete description suggesting the technical concept of the present invention so as to realize high-speed information processing apparatus, the present invention is intended to build on a completely different technical idea.

【0010】 [0010]

【課題を解決するための手段】上記目的を達成するために本発明に係るキャッシュメモリ制御方式は、主メモリとメモリアクセス装置との間にキャッシュメモリを備え、前記主メモリと前記キャッシュメモリ間でブロック転送が行われる情報処理装置に用いられ、前記キャッシュメモリ内に前記メモリアクセス装置からアクセス要求された要求データが存在しているヒット回数をカウントしてヒット率を求める第1の手段と、この第1の手段により求められたヒット率が一定水準を下回ったとき、前記主メモリと前記キャッシュメモリ間で行われるブロック転送データ量を動的に変更する第2の手段とを具備して構成するようにした。 Cache memory control method according to the present invention in order to achieve the above object, according to an aspect of has a cache memory between the main memory and the memory access device, between said main memory the cache memory used in the information processing apparatus block transfer is performed, a first means for determining a hit rate the by counting the number of hits to request data access request from the memory access device is present in the cache memory, this when the hit rate determined by the first means below a certain level, and configure and a second means for dynamically changing the block transfer amount of data performed between said main memory the cache memory It was so.

【0011】 [0011]

【作用】上記構成によるキャッシュメモリ制御方式では、アクセス要求された要求データが存在しているヒット率を判定し、ヒット率が一定水準を下回ったとき、前記主メモリと前記キャッシュメモリ間で行われるブロック転送データ量を動的に変更することで、ヒット率を高めるようにしている。 [Action] In the cache memory control method according to the above configuration, determines the hit rate access requested requested data is present, when the hit rate falls below a certain level, is performed between said main memory the cache memory by dynamically changing the block transfer data amount, and to enhance the hit rate.

【0012】 [0012]

【実施例】以下、図面を参照して本発明の一実施例を詳細に説明する。 EXAMPLES Hereinafter, with reference to the drawings in detail an embodiment of the present invention.

【0013】図1は本発明に係るキャッシュメモリ制御方式を実現するための情報処理装置の構成を示すブロック図である。 [0013] Figure 1 is a block diagram showing a configuration of an information processing apparatus for realizing the cache memory control method according to the present invention.

【0014】図1において、1は主メモリ3をアクセスする装置、2は主メモリ3とメモリアクセス装置1とのデータ転送を制御するブロックロード制御部、3は主メモリ、4は主メモリ3のアドレスやデータアレイ部5に主メモリデータが格納されているか否かを示す制御情報等を格納するアドレスアレイ部、5はアドレスアレイ部4に格納されている主メモリアドレスに対応した主メモリ内データの写しを格納するデータアレイ部である。 [0014] In FIG. 1, 1 is an apparatus for accessing a main memory 3, 2 main memory 3 and the block load control unit that controls the data transfer between the memory access unit 1, 3 is a main memory, 4 is a main memory 3 address array for storing control information indicating whether the address and the data array 5 into the main memory data is stored, etc., 5 main memory data corresponding to a main memory address stored in the address array 4 a data array for storing copies.

【0015】10はメモリアクセス装置1から出される主メモリ3のアドレスを格納するアドレスレジスタ、2 [0015] 10 address register for storing an address of the main memory 3 to be issued from the memory access unit 1, 2
0はアドレスアレイ部4にアドレスレジスタ10が指定するアドレスが存在するか否かを比較判断するアドレス比較器である。 0 is an address comparator for comparing determines whether the address register 10 to the address array 4 address specified exists.

【0016】11はアドレス比較器20によってアドレスが一致した場合にカウントアップするヒットカウンタである。 [0016] 11 is a hit counter which counts up when the addresses match by the address comparator 20. 12はアドレス比較器20によってアドレスが不一致の場合にカウントアップするミスヒットカウンタ、21はヒットカウンタ11とミスヒットカウンタ1 12 mishit counter address by the address comparator 20 is counted up in the case of disagreement, 21 hit counter 11 and miss counter 1
2のカウント値を元にヒット率を求めるヒット率演算器である。 Based on the second count value is a hit rate calculator to determine the hit ratio.

【0017】13はブロックロード制御部2からの指示によりヒット率値を格納するヒット率規定値レジスタ、 [0017] 13 hit rate specified value register for storing the hit ratio value in accordance with an instruction from the block load control unit 2,
22はヒット率演算器21の値とヒット率規定値レジスタ13との値を比較判断するヒット率比較器、14はブロックロード制御部2からの指示により主メモリ3とのブロックロード転送回数を指定する転送回数レジスタ、 22 hit ratio comparator for comparing determine the value of the value and the hit rate prescribed value register 13 of the hit rate calculator 21, 14 specifies a block load transfer count of the main memory 3 by an instruction from the block load controller 2 transfer count register,
15は主メモリ3とのブロックロード転送幅を指定する転送幅レジスタである。 15 is a transfer width register for specifying the block load transfer width of the main memory 3.

【0018】上記構成において、以下、図2及び図3を参照してその動作を説明する。 In the above structure, the following, with reference to FIGS. 2 and 3 for explaining the operation thereof.

【0019】メモリアクセス装置1から主メモリ3に対してアクセス要求すると、アドレスアレイ部4にてデータアレイ部5に目的のデータがあるか否かを示す制御情報が検索され、あった場合にはそのアドレスがアドレス比較器20に送られ、一致するか否か判定される。 [0019] from the memory access unit 1 to access request to the main memory 3, control information indicating whether or not there is target data in the address array 4 in the data array 5 is searched, if there is the address is sent to the address comparator 20, it is determined whether match.

【0020】アドレス比較器20にてアドレスが一致した場合は、データアレイ部5に目的のデータがあることになり、ヒットカウンタ11がカウントアップされる。 [0020] If the address by the address comparator 20 match, will be the data array 5 is desired data, hit counter 11 is counted up.
同様に、アドレス比較器20によってアドレスが不一致となった場合は、データアレイ部5に目的のデータが存在していないことになり、ミスヒットカウンタ12がカウントアップされる。 Similarly, if the address by the address comparator 20 becomes mismatched, the data array 5 will be desired data does not exist, miss counter 12 is counted up.

【0021】続いて、ヒット率演算器21により上記ヒットカウンタ11とミスヒットカウンタ12の値からヒット率が演算される。 [0021] Subsequently, the hit rate from the value of the hit counter 11 and miss counter 12 is calculated by the hit rate calculator 21. このヒット率は、ヒットカウンタ11の値をヒットカウンタ11の値とミスヒットカウンタ12の値とを足した値で除算すれば求められる。 The hit ratio is determined if divided by the value obtained by adding the values ​​of the miss counter 12 hit counter 11 the value of the hit counter 11.

【0022】次に、ヒット率比較器22によってヒット率の値と予め設定しているヒット率規定値レジスタ13 Next, the hit rate specified value is set in advance as the value of the hit rate by hit ratio comparator 22 registers 13
との値が比較される。 The value of the are compared. この比較結果から、ブロックロード制御部2は転送回数レジスタ14と転送幅レジスタ1 From this comparison result, block load control unit 2 transfer count register 14 and the transfer width register 1
5の値を最適な値に設定する。 5 of the value is set to the optimum value.

【0023】上記転送回数レジスタ14と転送幅レジスタ15への最適値設定方法を図2を参照して説明する。 [0023] will be described with reference to FIG. 2 the optimum value setting method to the transfer count register 14 and the transfer width register 15.

【0024】図2において、主メモリ3との転送データ幅は4バイトである。 [0024] In FIG. 2, the transfer data width of the main memory 3 is 4 bytes. この4バイト幅のデータを転送幅レジスタ15により1バイト幅、2バイト幅、4バイト幅に分割する。 Data transfer width register 15 by 1-byte width of the 4 byte wide, 2-byte wide, divided into 4 bytes wide.

【0025】転送回数レジスタ14への設定値は、ブロックロードバイト数と転送幅レジスタ15の値によって決定される。 The set value for the transfer count register 14 is determined by the value of the transfer width register 15 and the number of block load bytes. すなわち、図3に示すように、ブロックロード数が1バイトの場合は、転送幅レジスタ15の値を“1”にし、転送回数を“1”にすればよい。 That is, as shown in FIG. 3, if the number of blocks loaded one byte, the value of the transfer width register 15 "1" to, may be set to "1" to the number of transfers. 同様に、 Similarly,
ブロックロードバイト数が2バイトの場合は、転送幅レジスタ15の値を“2”にし、転送回数を“1”にする。 If the block number of the load byte is 2 bytes, and the value "2" of the transfer width register 15, to "1" to the number of transfers. ブロックロードバイト数が32バイトの場合は、転送幅レジスタ15の値を“4”にし、転送回数を“8” If the block number of the load byte is 32 bytes, the value of the transfer width register 15 to "4", the number of transfers "8"
にする。 To.

【0026】アドレスアレイ部4とデータアレイ部5の構成は、転送幅レジスタ15の値と転送回数レジスタ1 The configuration of the address array 4 and the data array 5, the value and transfer count register 1 of the transfer width register 15
4の値により変化する。 It changes according to a value of 4. すなわち、転送幅レジスタ値が“1”の場合は、データアレイ部5には1バイトのデータが格納され、アドレスアレイ部4にはバイトアドレスが格納される。 That is, when the transfer width register value is "1", the data array 5 stores one byte of data, the address array 4 byte address is stored. 転送幅レジスタ15の値が“2”の場合は、データアレイ部5には2バイトのデータが格納され、アドレスアレイ部4には2バイト境界のアドレスが格納される。 A value of "2" of the transfer width register 15, is stored in 2 bytes of data in the data array 5, the address array 4 address of 2 byte boundary is stored.

【0027】したがって、上記構成によるキャッシュメモリ制御方式によれば、ヒット率を判定し、ミスヒット時に行われる主メモリとのブロックロード数を、転送幅指定と転送回数指定とを行い、ブロックロード数を最適の値にし、ヒット率を高めることができ、これによって性能向上を図ることができる。 [0027] Therefore, according to the cache memory control method according to the above configuration, determines the hit rate, the number of blocks loaded with the main memory to be performed at the time of mishit, performs the transfer count specified transfer width specified number of blocks loaded It was the optimum value, it is possible to increase the hit rate, which makes it possible to improve the performance.

【0028】尚、本発明は上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変形しても同様に実施可能であることはいうまでもない。 [0028] The present invention is not limited to the embodiments described above, it is needless to say be carried out similarly be modified in various ways without departing from the scope of the present invention.

【0029】 [0029]

【発明の効果】以上述べたように本発明によれば、ブロックロード数を最適の値にすることができ、ヒット率を高めることのできるキャッシュメモリ制御方式を提供することができる。 According to the above mentioned way the present invention, it is possible to provide a cache memory control method that can be able to optimize the value the number of block load, increasing the hit rate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るキャッシュメモリ制御方式を採用した情報処理装置の一実施例を示すブロック図である。 1 is a block diagram showing an embodiment of an information processing apparatus employing the cache memory control method according to the present invention.

【図2】同実施例の転送回数レジスタと転送幅レジスタへの最適値設定方法を説明するための図である。 2 is a diagram for explaining the optimum value setting method to the transfer count register and transfer width register of the embodiment.

【図3】同実施例で転送回数レジスタへの設定値を決定する方法を説明するための図である。 3 is a diagram for explaining a method of determining the set value for the transfer count register in the same embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 メモリアクセス装置 2 ブロックロード制御部 3 主メモリ 4 アドレスアレイ部 5 データアレイ部 10 アドレスレジスタ 11 ヒットカウンタ 12 ミスヒットカウンタ 13 ヒット率規定値レジスタ 14 転送回数レジスタ 15 転送幅レジスタ 20 アドレス比較器 21 ヒット率演算器 22 ヒット率比較器 1 memory access device 2 block load control unit 3 main memory 4 address array 5 the data array 10 address register 11 hit counter 12 miss counter 13 hit rate prescribed value register 14 transfer count register 15 transfer width register 20 address comparator 21 hits rate calculator 22 hit rate comparator

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 主メモリとメモリアクセス装置との間にキャッシュメモリを備え、前記主メモリと前記キャッシュメモリ間でブロック転送が行われる情報処理装置に用いられ、 前記キャッシュメモリ内に前記メモリアクセス装置からアクセス要求された要求データが存在しているヒット回数をカウントしてヒット率を求める第1の手段と、 この第1の手段により求められたヒット率が一定水準を下回ったとき、前記主メモリと前記キャッシュメモリ間で行われるブロック転送データ量を動的に変更する第2 [Claim 1 further comprising a cache memory between the main memory and the memory access device, said main memory and said used in an information processing apparatus that block transfer is performed between the cache memory, the memory access device to said cache memory when the first unit and the hit rate determined by the first means for determining the hit rate by counting the number of hits to access requested requested data is present is below a certain level from said main memory second dynamically changing the block transfer amount of data performed between the cache memory and
    の手段とを具備することを特徴とするキャッシュメモリ制御方式。 Cache memory control method characterized by comprising the means.
  2. 【請求項2】 前記第2の手段は、ブロック転送データ量を転送幅と転送回数を指定することによって変更するようにしたことを特徴とする請求項1記載のキャッシュメモリ制御方式。 Wherein said second means is a cache memory control method according to claim 1, characterized in that so as to change by specifying the number of transfers and transfer width block transfer data amount.
JP6145961A 1994-06-28 1994-06-28 Cache memory control system Withdrawn JPH0816466A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6145961A JPH0816466A (en) 1994-06-28 1994-06-28 Cache memory control system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6145961A JPH0816466A (en) 1994-06-28 1994-06-28 Cache memory control system

Publications (1)

Publication Number Publication Date
JPH0816466A true JPH0816466A (en) 1996-01-19

Family

ID=15397025

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6145961A Withdrawn JPH0816466A (en) 1994-06-28 1994-06-28 Cache memory control system

Country Status (1)

Country Link
JP (1) JPH0816466A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035980B2 (en) 2002-08-21 2006-04-25 Hitachi, Ltd. Effects of prefetching on I/O requests in an information processing system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035980B2 (en) 2002-08-21 2006-04-25 Hitachi, Ltd. Effects of prefetching on I/O requests in an information processing system

Similar Documents

Publication Publication Date Title
US5282274A (en) Translation of multiple virtual pages upon a TLB miss
US6622228B2 (en) System and method of processing memory requests in a pipelined memory controller
US5751994A (en) System and method for enhancing computer operation by prefetching data elements on a common bus without delaying bus access by multiple bus masters
CN1203420C (en) Direct memory access controller for moving storage block and its moving method
US6138213A (en) Cache including a prefetch way for storing prefetch cache lines and configured to move a prefetched cache line to a non-prefetch way upon access to the prefetched cache line
US4761733A (en) Direct-execution microprogrammable microprocessor system
US7558925B2 (en) Selective replication of data structures
US5450564A (en) Method and apparatus for cache memory access with separate fetch and store queues
US6202107B1 (en) Host controller interface descriptor fetching unit
US4888679A (en) Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements
CA1176382A (en) Method and system for handling sequential data in a hierarchical store
US5600817A (en) Asynchronous read-ahead disk caching using multiple disk I/O processes adn dynamically variable prefetch length
KR100610730B1 (en) Method and apparatus for memory access scheduling to reduce memory access latency
EP0071719A2 (en) Data processing apparatus including a paging storage subsystem
US5619671A (en) Method and apparatus for providing token controlled access to protected pages of memory
US5530829A (en) Track and record mode caching scheme for a storage system employing a scatter index table with pointer and a track directory
US6581142B1 (en) Computer program product and method for partial paging and eviction of microprocessor instructions in an embedded computer
US5233702A (en) Cache miss facility with stored sequences for data fetching
EP0054888B1 (en) Data-processing system with main and buffer storage control
EP0284663A2 (en) Method of handling disk sector errors in dasd cache
US5233701A (en) System for managing interprocessor common memory
US5301296A (en) Microprocessor with cache memory
JP2986088B2 (en) The method of operating a buffer memory and associated apparatus
US6012106A (en) Prefetch management for DMA read transactions depending upon past history of actual transfer lengths
JP2960415B2 (en) Memory protection method and device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010904