JPH0815721A - Wiring pattern substrate and thin-film transistor matrix substrate and its production - Google Patents

Wiring pattern substrate and thin-film transistor matrix substrate and its production

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JPH0815721A
JPH0815721A JP14593194A JP14593194A JPH0815721A JP H0815721 A JPH0815721 A JP H0815721A JP 14593194 A JP14593194 A JP 14593194A JP 14593194 A JP14593194 A JP 14593194A JP H0815721 A JPH0815721 A JP H0815721A
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Abstract

PURPOSE:To provide a means which is capable of electrodepositing resin films with good selectivity even on fine patterns of electrodes, wirings, etc., and forms the resin films of film thicknesses having sufficient etching resistance in required regions. CONSTITUTION:The peripheral-parts of at least a part of, for example, drain electrodes 7 and drain bus lines 8 of a thin-film transistor matrix substrate are composed of materials (transparent conductive films 4) having the electrodeposition rate of the resins lower than the electrodeposition rate of the materials exclusive of the peripheral parts and the resin films 10 are electrodeposited thereon, by which the resin films thinner than the resin films in the regions exclusive of the peripheral parts are formed and the thick resin films are formed in the regions exclusive of the peripheral parts. Materials, such as conductive oxides including ITO, etc., having high electric resistance are usable as the materials having the low electrodeposition rate of the resins and materials, such as metals including Cr, etc., having small electric resistance are usable as the material having the high electrodeposition rate of the resins.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、絶縁性基板の上に配線パターンを形成した配線パターン基板、特に、アクティブマトリクス型液晶表示装置に用いる薄膜トランジスタマトリクス基板とその製造方法に関する。 The present invention relates to a wiring pattern substrate provided with a wiring pattern on an insulating substrate, in particular, a thin film transistor matrix substrate used for an active matrix liquid crystal display device and a manufacturing method thereof.

【0002】液晶表示装置は、薄型で軽量の表示装置であるため現在急速にその用途が拡大されつつある。 [0002] The liquid crystal display device, is being expanded now rapidly its applications because it is lightweight display device thin. 特に、アクティブマトリクス型液晶表示装置は、陰極線管(CRT)と同等の表示品質のカラー表示が得られることから、フラットディスプレイ装置として期待されている。 In particular, active matrix liquid crystal display device, a cathode ray tube since the color display equivalent display quality can be obtained with (CRT), is expected as a flat display device.

【0003】このアクティブマトリクス型液晶表示装置においては、液晶セルを駆動するための薄膜トランジスタの構造が複雑かつ微細であるため、製造歩留りが低く、製造コストが嵩むことが問題であり、この問題を解消するために、製造工程の簡略化を行うことが必要である。 [0003] In an active matrix liquid crystal display device, since the structure of the thin film transistor for driving the liquid crystal cell is a complex and fine, manufacturing yield is low, it is a problem that increase manufacturing costs, eliminate this problem to, it is necessary to perform the simplification of the manufacturing process.

【0004】 [0004]

【従来の技術】上述の製造工程の簡略化の一つの方法として、ドレイン電極、ドレインバスライン、画素電極等を、ITO等の透明導電層と低抵抗の金属層の二重層によって形成し、画素電極の上に形成された金属層を選択的にエッチング除去して透明化する場合、画素電極上の金属層を選択的にエッチング除去するために用いる耐エッチング性の樹脂膜を、電着法によってドレイン電極とドレインバスライン上に選択的に形成することによって、フォトリソグラフィー工程を減らす方法が提案されている(特願平5−221645号明細書参照)。 One way to simplify the Related Art above production process, the drain electrode, the drain bus line, a pixel electrode, etc., formed by double layer of the transparent conductive layer and a low-resistance metal layer such as ITO, the pixel If made transparent is selectively etched away the formed metal layer on the electrode, the etching resistance of the resin film used for selectively etching away the metal layer on the pixel electrode, the electrodeposition method by selectively formed in the drain electrode and the drain bus line on, there has been proposed a method of reducing the photolithography process (see Japanese Patent Application No. 5-221645 specification).

【0005】図2は、従来の薄膜トランジスタマトリクス基板の製造工程説明図であり、(A s ),(A p )〜 [0005] Figure 2 is a manufacturing process diagram of a conventional thin film transistor matrix substrate, (A s), (A p) ~
(C s ),(C p )は各工程を示している。 (C s), shows (C p) each step. この図において、例えば(A s )は各工程における断面、(A p In this figure, for example, (A s) is cross-section in each step, (A p)
は平面を示し、21は絶縁性基板、22は遮光膜、23 Is a plan, the insulating substrate 21, the light shielding film 22, 23
は絶縁膜、24は透明導電膜、25は金属膜、26はソース電極、27はドレイン電極、28はドレインバスライン、29は画素電極、30,30 1は樹脂膜、31は半導体層、32はゲート絶縁膜、33はゲート電極、3 An insulating film, 24 transparent conductive film, 25 is a metal film, a source electrode 26, drain electrode 27, 28 is the drain bus line, 29 pixel electrodes, 30, 30 1 resin film, 31 denotes a semiconductor layer, 32 gate insulating film, 33 denotes a gate electrode, 3
4はゲートバスラインである。 4 is a gate bus line. この製造工程説明図によって従来の薄膜トランジスタマトリクス基板の製造方法を説明する。 This manufacturing process diagram illustrating a conventional method of manufacturing a thin film transistor matrix substrate.

【0006】第1工程(図2(A s ),(A p )参照) 絶縁性基板21の上にCr膜をスパッタ法によって成膜し、これをフォトリソグラフィー工程によってパターニングして遮光膜22を形成する。 [0006] The first step (FIG. 2 (A s), (A p) refer) to the Cr film on the insulating substrate 21 was deposited by sputtering, the light-shielding film 22 which is patterned by a photolithography process Form. 遮光膜22を覆って、 Covering the light shielding film 22,
プラズマCVD法により全面にSiO 2膜からなる絶縁膜23を約6000Å堆積する。 Insulating film 23 of about 6000Å deposition of SiO 2 film on the entire surface by plasma CVD. その上に透明導電膜(ITO)24を500Å堆積し、さらにその上にCr The transparent conductive film (ITO) 24 thereon to 500Å deposited, further Cr thereon
からなる金属膜25を1000Åそれぞれスパッタ法により堆積する。 The metal film 25 made of 1000Å respectively by sputtering.

【0007】その上に、フォトリソグラフィー工程によってレジストパターンを形成し、Cr等の金属膜25をまずエッチングし、次いでITOからなる透明導電膜2 [0007] Moreover, the resist pattern is formed by photolithography, and first etching the metal film 25 of Cr or the like, and then the transparent conductive film 2 made of ITO
4をエッチングする。 4 is etched. この工程によって、ソース電極2 In this step, the source electrode 2
6、ドレイン電極27、ドレインバスライン28および画素電極29が形成される。 6, the drain electrode 27, the drain bus line 28 and pixel electrode 29 are formed. ドレインバスライン28の上に形成されたCr膜は、ドレインバスライン28の抵抗を下げて、ドレインバスライン28における信号遅延を防いでいる。 Cr film formed on the drain bus line 28, to lower the resistance of the drain bus line 28, thereby preventing the signal delay at the drain bus line 28.

【0008】第2工程(図2(B s ),(B p )参照) ここまでの工程を経た基板を電着液に浸し、レジストを電着すべきドレイン電極27およびドレインバスライン28と対向電極の間に通電して、樹脂膜30を電着する。 [0008] The second step (FIG. 2 (B s), (B p) reference) where steps up soaked in the electrodeposition solution substrate after the drain electrode 27 and the drain bus line 28 to be electrodeposited resist facing by energizing between the electrodes, electrodeposition of resin film 30.

【0009】次いで、窒素オーブン等で乾燥し、樹脂膜30が紫外線硬化型である場合は、紫外線を照射して硬化する。 [0009] Then, dried nitrogen oven or the like, when the resin film 30 is an ultraviolet-curable is cured by irradiation with ultraviolet rays. この樹脂膜30をマスクにして、選択的にソース電極26および画素電極29の上の金属膜25をエッチング除去し、ソース電極26および画素電極29を透明化する。 This resin film 30 as a mask, the metal film 25 on etching away of selective source electrode 26 and the pixel electrode 29, clearing the source electrode 26 and the pixel electrode 29.

【0010】第3工程(図2(C s ),(C p )参照) 樹脂膜30を剥離した後、プラズマCVD法によりアモルファスシリコン(a−Si)からなる半導体膜を50 A third step (FIG. 2 (C s), (C p) reference) after removing the resin film 30, a semiconductor film of amorphous silicon by a plasma CVD method (a-Si) 50
0Å、窒化シリコン(SiN)からなるゲート絶縁膜を3000Å順次堆積し、さらにスパッタ法によりAlからなる電極膜を3000Å堆積する。 0 Å, a gate insulating film made of silicon nitride (SiN) are sequentially deposited 3000 Å, further 3000 Å deposited electrode film made of Al by sputtering.

【0011】ゲート電極33およびゲートバスライン3 [0011] The gate electrode 33 and the gate bus line 3
4を形成すべき領域に、フォトリソグラフィー工程によりレジスト膜をパターニングし、この部分以外を選択的にエッチング除去してゲート電極33、ゲート絶縁膜3 4 in a region to be formed, a resist film is patterned by a photolithography process, the gate electrode 33 is selectively etched away except the portions, the gate insulating film 3
2、半導体層31を一括形成する。 2, collectively forming a semiconductor layer 31. レジストを剥離し、 The resist is removed,
薄膜トランジスタマトリクス基板を完成する。 To complete the thin film transistor matrix substrate.

【0012】以上のような従来の構造を有するドレイン電極27およびドレインバスライン28からなる薄膜トランジスタマトリクス基板においては、Crからなる金属膜25をエッチングするために樹脂膜30に充分な耐性を持たせる必要があるため、樹脂膜30の膜厚を1〜 [0012] In the thin-film transistor matrix substrate comprising a drain electrode 27 and the drain bus line 28 has a conventional structure as described above, needs to have sufficient resistance to the resin film 30 to etch the metal film 25 made of Cr because there is, 1 to a thickness of the resin film 30
2μm以上にする必要がある。 It is necessary to be greater than or equal to 2μm.

【0013】ところが、従来の構造では、樹脂膜30を電着すべき部分の上部全面が電着レートが高い金属材料で構成されているため、電着すべきドレイン電極27およびドレインバスライン28の周辺においても多くの樹脂が電着され、このドレイン電極27およびドレインバスライン28からの拡がりが大きくなり、ドレイン電極27とソース電極26との間隔が5μm程度で狭いため、1〜2μm以上の膜厚に樹脂膜30を電着すると、 [0013] However, in the conventional structure, the entire upper surface electrodeposition rate of the portion to be electrodeposited resin film 30 is made of a metal material having high, the drain electrode 27 and the drain bus line 28 to be electrodeposited also many resin electrodeposited at the periphery, spread from the drain electrode 27 and the drain bus line 28 is increased, since the interval between the drain electrode 27 and the source electrode 26 is narrow at about 5 [mu] m, 1 to 2 [mu] m or more membrane When electrodeposited resin film 30 in the thickness,
ドレイン電極27に電着された樹脂膜30が拡がりソース電極26にまで達してしまう問題が生じ、その結果、 Occur resulting problem which reaches the source electrode 26 resin film 30 is spread, which is electrodeposited on the drain electrode 27, as a result,
樹脂膜30を介して画素電極29に電流が流れ、破線で示されるように、画素電極29全体に樹脂膜30 1が電着されてしまい選択的な電着ができなくなっていた。 Current flows into the pixel electrode 29 through the resin film 30, as indicated by the broken line, the resin film 30 1 is no longer able to selective electrodeposition it will be electrodeposited on the entire pixel electrode 29. その結果、画素電極29の上のCr等の金属膜25の選択的なエッチングが行えなくなる問題があった。 As a result, there is a problem can not be performed selective etching of the metal film 25 of Cr or the like on the pixel electrode 29.

【0014】 [0014]

【発明が解決しようとする課題】本発明は、上述の問題に鑑みてなされたもので、電極部等の微細なパターンに対しても、選択性のよい樹脂の電着ができると同時に、 SUMMARY OF THE INVENTION It is an object of the present invention has been made in view of the above problems, even for a fine pattern of the electrode portion or the like, when it is electrodeposition of good resin selectivity simultaneously,
充分なエッチング耐性を有する膜厚の樹脂膜を形成することができる薄膜トランジスタマトリクス基板を提供することを目的とする。 And an object thereof is to provide a thin film transistor matrix substrate capable of forming a film thickness of the resin film having a sufficient etching resistance.

【0015】 [0015]

【課題を解決するための手段】本発明の、絶縁性基板の上に配線パターンが形成された配線パターン基板、あるいはその製造方法においては、配線パターンの少なくとも一部の周辺部を、周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成し、これに樹脂膜を電直することによって、配線パターンの周辺部に、周辺部以外の領域よりも薄い樹脂膜を形成する。 Of the present invention SUMMARY OF THE INVENTION The wiring pattern board wiring pattern is formed on an insulating substrate, or in the method of manufacturing the same, at least part of the peripheral portion of the wiring pattern, other than the peripheral portion than the material constitutes the small material electrodeposition rate of the resin film, by Denjika the resin film to the peripheral portion of the wiring pattern to form a thin resin film than in the region other than the peripheral portion.

【0016】また、本発明の、絶縁性基板の上に、少なくとも画素電極、該画素電極に接続されたソース電極、 Further, the present invention, on the insulating substrate, at least a pixel electrode, a source electrode connected to the pixel electrode,
該ソース電極に対向するドレイン電極、該ドレイン電極に接続されるドレインバスライン、該ソース電極とドレイン電極の間隙の上に形成されたゲート絶縁膜、該ゲート絶縁膜の上に形成されたゲート電極、該ゲート電極に接続されたゲートバスラインからなる複数の薄膜トランジスタを有する薄膜トランジスタマトリクス基板、あるいはその製造方法においては、ドレイン電極及びドレインバスライン等の少なくとも一部の周辺部を、周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成し、ドレイン電極及びドレインバスライン等の該周辺部に、周辺部以外の領域よりも薄い樹脂膜を形成する。 Drain electrode opposed to the source electrode, the drain bus lines connected to said drain electrode, said source electrode and a gate insulating film formed on the gap between the drain electrode, a gate electrode formed on the gate insulating film , a thin film transistor matrix substrate having a plurality of thin film transistor of the connected gate bus lines to the gate electrode or in the method of manufacturing the same, at least a portion of the periphery of such a drain electrode and the drain bus lines, other than the peripheral part material, electrodeposition rate of the resin film than is constituted by a small material, in the peripheral portion of such a drain electrode and a drain bus line, to form a thin resin film than in the region other than the peripheral portion.

【0017】この場合、電着レートが小さい材料として、例えばシート抵抗が10Ω/□より高い電気抵抗を有するITO等の導電性酸化物を用い、電着レートが大きい材料として、例えばシート抵抗が10Ω/□より低いCr等の金属を用いることができる。 [0017] In this case, as the electrodeposition rate is less material, for example, using a conductive oxide such as ITO having a sheet resistance of 10 [Omega / □ higher electrical resistance, as electrodeposition rate is greater material, for example, sheet resistance 10 [Omega / □ metal lower Cr etc. than can be used.

【0018】 [0018]

【作用】本発明による効果は下記の通りである。 Effect of the [action] The present invention is as follows. 配線パターン等の電着される部分の少なくとも一部の周辺部を、周辺部以外の部分の材質よりも電着レートの小さい材質で構成すると、周辺部への樹脂膜の付着を少なくし、樹脂膜を形成する必要がある部分の樹脂膜を充分に厚くすることができ、その結果、下地の金属を選択性よくエッチングすることができる。 At least part of the periphery of the portion to be electrodeposited such as a wiring pattern, to constitute a small material of the even electrodeposition rate than the material portion other than the peripheral portion, to reduce the adhesion of the resin film to the peripheral portion, the resin film can be sufficiently thick resin film in a portion where it is necessary to form a result, it is possible to improve etch selectivity to the underlying metal.

【0019】また、ドレイン電極とドレインバスラインの少なくとも一部の周辺部を周辺部以外の部分の材質よりも電着レートの小さい材質で構成すると、ドレイン電極とドレインバスラインの周辺の電着精度を向上し、かつ、ドレイン電極とドレインバスラインの樹脂膜を必要とする部分には充分な膜厚の樹脂膜を形成することができるため、下地金属を選択性がよくエッチングすることができる。 Further, when configured with a small material of the electrodeposition rate than the material of at least part of the portion other than the peripheral portion to the peripheral portion of the drain electrode and the drain bus line, electrodeposition accuracy near the drain electrode and the drain bus line improved, and it is possible to form a sufficient thickness of the resin film in a portion requiring a resin film of the drain electrode and the drain bus line can be better etch selectivity to the underlying metal.

【0020】また、ドレイン電極とドレインバスラインの少なくとも一部の周辺を、周辺部以外のドレイン電極とドレインバスラインの材質よりも電気抵抗が大きい材質で構成すると、電気抵抗が大きいドレイン電極とドレインバスラインの周辺には樹脂の付着を少なくし、電気抵抗が小さい周辺部以外のドレイン電極とドレインバスラインには樹脂膜の付着を多くすることができるため、 Further, at least part of the periphery of the drain electrode and the drain bus line, the electrical resistance than the material of the drain electrode and the drain bus lines other than the peripheral portion is composed of a large material, electric resistance is high drain electrode and the drain since the periphery of the bus line to reduce the adhesion of the resin, the electrical resistance is smaller periphery than the drain electrode and the drain bus line can be increased adhesion of the resin film,
選択性よくエッチング耐性のある樹脂膜を電着することができる。 It can be electrodeposited resin film having selectivity good etching resistance.

【0021】また、ドレイン電極とドレインバスラインの少なくとも一部の周辺部を、シート抵抗で10Ω/□ Further, at least part of the peripheral portion of the drain electrode and the drain bus line, 10 [Omega sheet resistance / □
より大きい材質で構成し、周辺部以外のドレイン電極とドレインバスラインを10Ω/□より小さい材質で構成すると、シート抵抗が10Ω/□より大きいドレイン電極とドレインバスラインの周辺では樹脂膜の電着レートを小さくして電着精度を向上し、シート抵抗が10Ω/ Composed of larger material, configuring drain electrode and the drain bus lines other than the peripheral portion 10 [Omega / □ with a smaller material, electrodeposition of the resin film in the peripheral sheet resistance of 10 [Omega / □ larger drain electrode and the drain bus line rate was improved reduced to electrodeposition accuracy, the sheet resistance is 10 [Omega /
□より小さい周辺部以外のドレイン電極とドレインバスラインでは電着レートを大きくして充分な膜厚の樹脂膜を電着することができるため、選択性よくエッチング耐性のある樹脂膜を電着することができる。 □ it is possible to electrodeposit a sufficient thickness of the resin film by increasing the electrodeposition rate is the drain electrode and the drain bus lines other than the smaller periphery, electrodeposition of resin film with a good selectivity etching resistance be able to.

【0022】また、ドレイン電極とドレインバスラインの少なくとも一部の周辺部を導電性酸化物で構成し、周辺部以外のドレイン電極とドレインバスラインを金属で構成すると、導電性酸化物では電着レートが小さいため電着精度が向上し、金属部分では電着レートが大きいため樹脂膜を充分な膜厚に電着することができる。 Further, at least part of the peripheral portion of the drain electrode and the drain bus line composed of a conductive oxide, the drain electrode and the drain bus lines other than the peripheral portion composed of a metal, electrodeposition of a conductive oxide rate is improved electrodeposition accuracy for small, can be electrodeposited to a sufficient thickness of the resin film due to the large electrodeposition rate is metal part.

【0023】また、ドレイン電極とドレインバスラインの少なくとも一部の周辺をITO膜で構成し、周辺部以外のドレイン電極とドレインバスラインをCr膜を用いて構成すると、ITO膜はシート抵抗が大きく、電着レートが小さいためその部分の電着精度は向上し、Cr膜はシート抵抗がITO膜より小さく電着レートが大きいためITO膜上よりも多くの樹脂膜を電着することができる。 Further, at least part of the periphery of the drain electrode and the drain bus lines constituted by ITO film, if the drain electrode and the drain bus lines other than the peripheral portion constructed using a Cr film, an ITO film sheet resistance is large , electrodeposition accuracy of the parts for the electrodeposition rate is small improvement, Cr film may be a sheet resistance electrodepositing many resin films than the ITO film is large smaller electrodeposition rate of ITO film.

【0024】このように、本発明によると、エッチング耐性に必要な樹脂膜の膜厚を維持しつつ電極部等の周辺においては、樹脂膜の拡がりが小さくなるため、電極部等の微細なパターンに対しても高精度の選択的な樹脂膜の電着が可能になる。 [0024] Thus, according to the present invention, in the periphery of the electrode portion or the like while maintaining the thickness of the resin film necessary for etching resistance, because the spreading of the resin film becomes small, fine pattern of the electrode portion or the like also allowing electrodeposition of high-precision selective resin film against. その結果、電着法を用いた簡略な製造工程により特性が優れた薄膜トランジスタマトリクス基板等を製造することができる。 As a result, it is possible to manufacture a thin film transistor matrix substrate or the like whose characteristics distinguished by simple manufacturing process using electrodeposition method.

【0025】 [0025]

【実施例】以下、本発明の実施例を説明する。 EXAMPLES Hereinafter, an embodiment of the present invention. 図1は、 Figure 1,
本発明の一実施例の薄膜トランジスタマトリクス基板の製造工程説明図であり、(A s ),(A p )〜 A manufacturing process explanatory view of a thin film transistor matrix substrate of an embodiment of the present invention, (A s), (A p) ~
(C s ),(C p )は各工程を示している。 (C s), shows (C p) each step. この図において、例えば(A s )は各工程における断面、(A p In this figure, for example, (A s) is cross-section in each step, (A p)
は平面を示し、1は透明絶縁性基板、2は遮光膜、3は絶縁膜、4は透明導電膜、5は金属膜、6はソース電極、7はドレイン電極、8はドレインバスライン、9は画素電極、10は樹脂膜、11は半導体層、12はゲート絶縁膜、13はゲート電極、14はゲートバスラインである。 Is a plan, 1 transparent insulating substrate, 2 is the light-shielding film, the insulating film 3, the transparent conductive film 4, the metal film 5, a source electrode 6, 7 a drain electrode, 8 denotes a drain bus line, 9 the pixel electrode, the 10 resin film, 11 denotes a semiconductor layer, 12 denotes a gate insulating film, 13 gate electrode, 14 is the gate bus line. この製造工程説明図によって従来の薄膜トランジスタマトリクス基板の製造方法を説明する。 This manufacturing process diagram illustrating a conventional method of manufacturing a thin film transistor matrix substrate.

【0026】第1工程(図2(A s ),(A p )参照) ガラス板等の透明絶縁性基板1上にCr膜をスパッタ法によって成膜し、これをフォトリソグラフィー工程によってパターニングして遮光膜2を形成する。 The first step (FIG. 2 (A s), (A p) reference) is patterned by a Cr film on a transparent insulating substrate 1 such as a glass plate was deposited by sputtering, photolithography process so forming the light-shielding film 2. 遮光膜2を覆って、プラズマCVD法により全面にSiO 2膜からなる絶縁膜3を約6000Å堆積する。 Covering the light shielding film 2, an insulating film 3 to about 6000Å deposition of SiO 2 film on the entire surface by plasma CVD. その上にスパッタ法によってITOからなる透明導電膜4とCr等の金属膜5をそれぞれ500Å,1000Å堆積する。 500Å thereon a metal film 5 of Cr or the like and the transparent conductive film 4 made of ITO by sputtering, respectively, to 1000Å is deposited.

【0027】その上にフォトリソグラフィー工程によってレジストパターンを形成し、Cr等の金属膜5をエッチングし、次いでITOからなる透明導電膜4をエッチングする。 [0027] The resist pattern is formed by photolithography process thereon, the metal film 5 of Cr or the like is etched, followed by etching the transparent conductive film 4 made of ITO.

【0028】さらにこの状態で再び金属膜5を透明導電膜4に対し1〜2μm程度オーバーエッチングして、少なくともドレイン電極の周辺に電着レートの小さいIT Furthermore by 1~2μm about overetching to the transparent conductive film 4 of the metal film 5 again this state, small IT of electrodeposition rate around at least the drain electrode
Oからなる透明導電膜4を露出させる。 Exposing the transparent conductive film 4 made of O. 以上の工程により、透明導電膜4と金属膜5からなるソース電極6、ドレイン電極7、ドレインバスライン8および画素電極9 Through the above process, the source electrode 6 made of a transparent conductive film 4 and the metal film 5, the drain electrode 7, the drain bus line 8 and the pixel electrode 9
が形成される。 There is formed.

【0029】第2工程(図2(B s ),(B p )参照) 以上の工程を経た薄膜トランジスタマトリクス基板を、 [0029] The second step (FIG. 2 (B s), (B p) reference) thin film transistor matrix substrate after the above steps,
25℃の温度に維持した電着レジスト溶液中に浸し、ドレイン電極7およびドレインバスライン8を陽極とし、 Immersed in the electrodeposition resist solution was maintained at a temperature of 25 ° C., the drain electrode 7 and the drain bus line 8 as an anode,
対向電極との間に、例えば10Vの直流電圧を移管して、20秒間電流を流し、ドレイン電極7およびドレインバスライン8の通電部に樹脂膜10を電着する。 Between the counter electrode, for example, by transferring the DC voltage of 10V, flowed for 20 seconds current, electrodeposition of the resin film 10 to the conductive portion of the drain electrode 7 and the drain bus line 8.

【0030】この時、ドレイン電極7およびドレインバスライン8の周辺部が樹脂膜10の電着レートの小さい材質であるITOからなる透明導電膜4で形成されているため、ドレイン電極7およびドレインバスライン8の周辺部に電着される樹脂膜10の厚さは薄くなる。 [0030] At this time, since the peripheral portion of the drain electrode 7 and the drain bus line 8 is formed of a transparent conductive film 4 made of ITO are small material having electrodeposition rate of the resin film 10, the drain electrode 7 and the drain bus the thickness of the resin film 10 is electrodeposited on the periphery of the line 8 becomes thinner. その結果、樹脂膜10の電着精度が高くなり選択性が向上し、この樹脂膜10がドレイン電極7とソース電極6の間を電気的に接続して、画素電極9の金属膜5の上に電着されることがない。 As a result, improved selectivity electrodeposition accuracy becomes higher of the resin film 10, between the resin film 10 of the drain electrode 7 and the source electrode 6 electrically connected, on the metal film 5 of the pixel electrode 9 it will not be electrodeposited on.

【0031】また、金属膜5の上には、従来の場合と同様の膜厚の樹脂膜10が電着されるため、金属膜5上にはエッチング耐性が充分な樹脂膜10が得られる。 Further, on the metal film 5, since the resin film 10 having the same thickness as in the prior art is electrodeposited, on the metal film 5 is etched resistance sufficient resin film 10 is obtained. 樹脂を電着した後、水洗し、例えば80℃のオーブン中で5 After electrodeposition of the resin, washing with water and, for example, 80 ° C. in an oven 5
分間程度乾燥し、この樹脂膜10が紫外線硬化型の樹脂である場合は、樹脂膜10に紫外線を照射して硬化させる。 Dried for about minutes, this resin film 10 is a resin of ultraviolet curable are cured by irradiating ultraviolet rays to the resin film 10.

【0032】以上の工程を経た薄膜トランジスタマトリクス基板をエッチング液に浸して、樹脂に覆われていないソース電極6と画素電極9の上の金属膜5をエッチング除去してITOからなる透明導電膜4を残して透明化する。 The above thin film transistor matrix substrate after a step is immersed in an etching solution, a transparent conductive film 4 made of a metal film 5 on after etched ITO source electrode 6 and the pixel electrode 9 which is not covered with the resin It is transparent to leave.

【0033】第3工程(図2(C s ),(C p )参照) 樹脂膜10を水酸化ナトリウム水溶液等によって剥離した後、プラズマCVD法によってアモルファスシリコン(a−Si)からなる半導体膜を500Å、窒化シリコン(SiN)からなる絶縁膜を3000Å順次堆積する。 The third step (FIG. 2 (C s), (C p) refer) a semiconductor film made after peeling by the resin film 10 aqueous sodium hydroxide and the like, amorphous silicon by plasma CVD (a-Si) 500 Å, sequentially deposited 3000Å ​​an insulating film made of silicon nitride (SiN). さらにスパッタ法によりAlからなる導電膜を30 30 a conductive film made of Al by a further sputtering
00Å堆積する。 00Å deposited.

【0034】ゲート電極13およびゲートバスライン1 The gate electrode 13 and the gate bus line 1
4を形成すべき領域に、フォトリソグラフィー工程によりレジスト膜を形成する。 4 in a region to be formed, to form a resist film by a photolithography process. このレジスト膜をマスクにして先に形成した導電膜、絶縁膜、半導体膜を順次エッチング除去して、半導体層11、ゲート絶縁膜12、ゲート電極13、ゲートバスライン14をそれぞれ形成する。 The resist film conductive film previously formed as a mask, the insulating film, a are sequentially etched semiconductor film, the semiconductor layer 11, gate insulating film 12, gate electrode 13, to form the gate bus line 14, respectively. レジストを剥離し、薄膜トランジスタマトリクス基板を完成する。 The resist is removed, thereby completing the thin film transistor matrix substrate.

【0035】上記の実施例においては、ドレイン電極及びドレインバスラインとして低抵抗金属であるCrを用い、その周辺部に、Crよりも電気抵抗が低いITOからなる透明導電膜を用いた例を説明したが、これに限らず、他の電気抵抗が小さい導電体と、相対的に電気抵抗が大きい導電性酸化物等の材質で構成することもでき、 [0035] In the above examples, using the Cr is a low-resistance metal as the drain electrode and the drain bus line, to its periphery, describes an example of using a transparent conductive film having an electric resistance than Cr are made of a low ITO but was not limited to this, can the small conductor other electrical resistance, also be made of a material such as a relatively high electric resistance conductive oxide,
その場合、周辺部を10Ω/□より高いシート抵抗を有する材質で構成し、周辺部以外を10Ω/□より低いシート抵抗を有する材質で構成すると好適であった。 In that case, constitutes the peripheral portion of a material having a 10 [Omega / □ higher sheet resistance, it was suitable to constitute a material having a a non-peripheral portion 10 [Omega / □ lower sheet resistance.

【0036】また、上記実施例においては、ドレイン電極及びドレインバスラインに対し、その周辺部を電着レートの小さい材料によって構成した例を説明したが、本発明はこれに限らず、ゲートバスライン等の他の電極またはバスライン等に対して適用することもできる。 Further, in the above embodiment, with respect to the drain electrode and the drain bus lines has been described an example in which the peripheral portion by a material having a small electrodeposition rate, the present invention is not limited to this, the gate bus line It can also be applied to other electrodes or bus lines, etc. and the like.

【0037】また、電界発光装置(EL)、発光ダイオード、光検知装置等の透明電極と低抵抗の配線を形成する必要がある場合、あるいは、他の選択的にエッチングする必要がある配線パターン基板に適用することができる。 Further, the electroluminescent device (EL), light emitting diodes, if it is necessary to form the wiring of the transparent electrode and a low-resistance, such as an optical sensing device or a wiring pattern substrate that needs to be another selectively etched it can be applied to.

【0038】また、上記実施例においては、電極及びバスラインの周辺部を電着レートの小さい材質で構成する方法として、上層の金属をオーバーエッチングすることにより周辺部に下層の電着レートの小さい材質の層を露出させる方法を採用したが、これに限らず、フォトリソグラフィー工程により形成することもできる。 Further, in the above embodiment, as a method of constituting the peripheral portion of the electrode and the bus line with a small material having electrodeposition rate, smaller lower electrodeposition rate in the peripheral portion by over-etching the upper metal is employed a method of exposing a layer of material is not limited to this and can also be formed by a photolithography process.

【0039】また、上記の実施例においては、電着樹脂膜形成および画素電極上の金属膜のエッチングをプラズマCVD法によるアモルファスシリコン(a−Si)形成前に行ったが、ゲート電極およびゲートバスラインパターン形成およびこのパターンによるゲート絶縁膜、半導体層のエッチング除去後に行うこともできる。 Further, in the above example, it was etched metal film on the electrodeposited resin film and the pixel electrode to the amorphous silicon (a-Si) formed before by a plasma CVD method, the gate electrodes and the gate bus line patterned and the gate insulating film according to the pattern may be performed after the etching removal of the semiconductor layer.

【0040】さらに、上記の実施例においては、電着した樹脂膜を除去したが、この樹脂膜を残しておいて、リフロー工程を施す等によって、下地の電極や半導体層や配線層を保護することもできる。 [0040] Further, in the above example, to remove the electrodeposited resin film, be left the resin film, such as by performing a reflow process, protecting the electrode and the semiconductor layer and a wiring layer of the underlying it is also possible.

【0041】 [0041]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
樹脂を電着する配線パターン基板、薄膜トランジスタマトリクス基板の電極等の少なくとも一部の周辺に薄い樹脂膜を高精度で形成することができるため、これをマスクとして用いて選択性よく下地の金属層をエッチングすることが可能になり、アクティブマトリクス型液晶表示装置等の製造技術分野において寄与するところが大きい。 Wiring pattern substrate for electrodeposition of resin, since the thin resin film on at least a portion of the periphery of the electrodes and the like of the thin film transistor matrix substrate can be formed with high accuracy, a metal layer of sufficient selectivity base and used as a mask to it is possible to etch, which greatly contributes in the preparation technical field, such as an active matrix type liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の薄膜トランジスタマトリクス基板の製造工程説明図であり、(A s ),(A p )〜 Figure 1 is a manufacturing process diagram of the thin film transistor matrix substrate of an embodiment of the present invention, (A s), (A p) ~
(C s ),(C p )は各工程を示している。 (C s), shows (C p) each step.

【図2】従来の薄膜トランジスタマトリクス基板の製造工程説明図であり、(A s ),(A p )〜(C s ), Figure 2 is a manufacturing process diagram of a conventional thin film transistor matrix substrate, (A s), (A p) ~ (C s),
(C p )は各工程を示している。 (C p) denotes the various steps.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 透明絶縁性基板 2 遮光膜 3 絶縁膜 4 透明導電膜 5 金属膜 6 ソース電極 7 ドレイン電極 8 ドレインバスライン 9 画素電極 10 樹脂膜 11 半導体層 12 ゲート絶縁膜 13 ゲート電極 14 ゲートバスライン First transparent insulating substrate 2 light-shielding film 3 insulating film 4 transparent conductive film 5 metal film 6 source electrode 7 a drain electrode 8 drain bus line 9 pixel electrode 10 resin film 11 the semiconductor layer 12 gate insulating film 13 gate electrode 14 gate bus line

Claims (13)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁性基板の上に配線パターンが形成された配線パターン基板において、該配線パターンの少なくとも一部の周辺部が、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成され、該配線パターンの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする配線パターン基板。 1. A wiring pattern substrate on which a wiring pattern is formed on an insulating substrate, at least a portion of the peripheral portion of the wiring pattern is small electrodeposition rate of the resin film than the material other than the peripheral portion It is made of a material, in the peripheral portion of the wiring pattern, the wiring pattern substrate, wherein the thin resin film is formed than in the region other than the peripheral portion.
  2. 【請求項2】 絶縁性基板の上に、少なくとも画素電極、該画素電極に接続されたソース電極、該ソース電極に対向するドレイン電極、該ドレイン電極に接続されるドレインバスライン、ゲート電極、該ゲート電極に接続されたゲートバスラインからなる複数の薄膜トランジスタを有する薄膜トランジスタマトリクス基板において、 To 2. A on an insulating substrate, at least a pixel electrode, a source electrode connected to the pixel electrode, the drain electrode opposed to the source electrode, the drain bus line, a gate electrode connected to said drain electrode, said the thin film transistor matrix substrate having a plurality of thin film transistor of the connected gate bus lines to the gate electrode,
    該電極及びバスラインの少なくとも一部の周辺部が、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成され、該電極及びバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする薄膜トランジスタマトリクス基板。 At least part of the peripheral portion of the electrode and the bus line, electrodeposition rate of the resin film than the material other than the peripheral portion is composed of a small material, in the peripheral portion of the electrode and the bus lines, other than the peripheral portion thin film transistor matrix substrate, wherein a thin resin film than in the region is formed.
  3. 【請求項3】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺部が、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成され、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする請求項2に記載された薄膜トランジスタマトリクス基板。 At least a portion of the periphery of 3. A drain electrode and a drain bus line, is made of a material electrodeposition rate is less of a resin film than the material other than the peripheral portion, the drain electrode and the drain bus lines of the the peripheral portion, the thin-film transistor matrix substrate according to claim 2, characterized in that the thin resin film is formed than in the region other than the peripheral portion.
  4. 【請求項4】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺が、該周辺部以外の材質よりも電気抵抗が大きい材質で構成され、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする請求項3に記載された薄膜トランジスタマトリクス基板。 At least a portion of the periphery of 4. A drain electrode and a drain bus line, is made of a material the electric resistance is greater than the material other than the peripheral portion, to the peripheral portion of the drain electrode and the drain bus lines, the thin film transistor matrix substrate according to claim 3, characterized in that it is thin resin film is formed than in the region other than the peripheral portion.
  5. 【請求項5】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺が10Ω/□より高いシート抵抗を有する材質で構成され、該周辺部以外の領域が10Ω 5. At least a portion of the periphery of the drain electrode and the drain bus lines are made of a material having a high sheet resistance than 10 [Omega / □, a region other than the peripheral portion is 10 [Omega
    /□より低いシート抵抗を有する材質で構成され、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする請求項4に記載された薄膜トランジスタマトリクス基板。 / □ formed of a material having a lower sheet resistance, claim 4 in the peripheral portion of the drain electrode and the drain bus line, wherein the thin resin film than in the region other than the peripheral portion is formed thin film transistor matrix substrate according to.
  6. 【請求項6】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺が導電性酸化物で構成され、該周辺部以外の領域が金属で構成され、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする請求項5に記載された薄膜トランジスタマトリクス基板。 6. At least a portion of the periphery of the drain electrode and the drain bus lines are made of a conductive oxide, a region other than the peripheral portion is formed of a metal, in the peripheral portion of the drain electrode and the drain bus line , a thin film transistor matrix substrate according to claim 5, characterized in that a thin resin film is formed than in the region other than the peripheral portion.
  7. 【請求項7】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺がITOで構成され、該周辺部以外の領域がCrで構成され、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜が形成されていることを特徴とする請求項6 At least a portion of the periphery of 7. drain electrode and the drain bus line is constituted by ITO, a region other than the peripheral portion is composed of Cr, on the periphery of the drain electrode and the drain bus line, the peripheral claim, characterized in that a thin resin film than in the region other than the part are formed 6
    に記載された薄膜トランジスタマトリクス基板。 Thin film transistor matrix substrate according to.
  8. 【請求項8】 絶縁性基板の上に形成された配線パターンの少なくとも一部の上に電着によって樹脂膜を形成する工程において、該配線パターンの該少なくとも一部の周辺部を、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成し、該配線パターンに樹脂膜を電着することによって、該配線パターン該周辺部に、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする配線パターン基板の製造方法。 8. A process for forming at least a portion the resin film by electrodeposition on a wiring pattern formed on an insulating substrate, said at least part of the peripheral portion of the wiring pattern, the peripheral portion electrodeposition rate of the resin film is composed of smaller material than the material other than by electrodepositing a resin film on the wiring pattern, the wiring pattern the peripheral portion, a thin resin film than in the region other than the peripheral portion a method for manufacturing a wiring pattern substrate and forming a.
  9. 【請求項9】 絶縁性基板の上に、少なくとも画素電極、該画素電極に接続されたソース電極、該ソース電極に対向するドレイン電極、該ドレイン電極に接続されるドレインバスライン、該ソース電極とドレイン電極の間隙に形成されたゲート絶縁膜、該ゲート絶縁膜の上に形成されたゲート電極、該ゲート電極に接続されたゲートバスラインからなる複数の薄膜トランジスタを有する薄膜トランジスタマトリクス基板の電極及びバスラインの少なくとも一部の上に電着によって樹脂膜を形成する工程において、該電極及びバスラインの少なくとも一部の周辺部を、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成し、該薄膜トランジスタマトリクス基板に樹脂膜を電着することによって、該電極及びバスラインの該周辺部に 9. A on an insulating substrate, at least a pixel electrode, a source electrode connected to the pixel electrode, the drain electrode opposed to the source electrode, the drain bus lines connected to the drain electrode, and the source electrode a gate insulating film formed in the gap between the drain electrode, the gate gate electrode formed on the insulating film, a thin film transistor matrix substrate electrode and a bus line having a plurality of thin film transistor of the connected gate bus lines to the gate electrode in the step of forming a resin film by electrodeposition on at least a portion of at least a portion of the periphery of the electrodes and bus lines, electrodeposition rate of the resin film than the material other than the peripheral portion is small material configured, by electrodepositing a resin film to the thin film transistor matrix substrate, on the periphery of the electrode and the bus line 、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする薄膜トランジスタマトリクス基板の製造方法。 A method of manufacturing a thin-film transistor matrix substrate and forming a thin resin film than in the region other than the peripheral portion.
  10. 【請求項10】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺部を、該周辺部以外の材質よりも樹脂膜の電着レートが小さい材質で構成し、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする請求項9に記載された薄膜トランジスタマトリクス基板の製造方法。 The method according to claim 10 wherein at least a portion of the peripheral portion of the drain electrode and the drain bus line, constituted by a small material electrodeposition rate of the resin film than the material other than the peripheral portion, the drain electrode and the drain bus lines of the the peripheral portion, the thin-film transistor matrix substrate manufacturing method according to claim 9, characterized in that to form a thin resin film than in the region other than the peripheral portion.
  11. 【請求項11】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺部を、該周辺部以外の材質よりも電気抵抗の大きい材質で構成し、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする請求項1 At least part of the peripheral portion of 11. The drain electrode and the drain bus line, than the material other than the peripheral portion constitutes a large material of the electric resistance, to the peripheral portion of the drain electrode and the drain bus line, claim and forming a thin resin film than in the region other than the peripheral portion 1
    0に記載された薄膜トランジスタマトリクス基板の製造方法。 Thin film transistor matrix substrate manufacturing method described in the 0.
  12. 【請求項12】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺部を導電性酸化物で構成し、該周辺部以外の領域を金属で構成し、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする請求項1 12. constitutes at least a part of the peripheral portion of the drain electrode and the drain bus line of a conductive oxide, a region other than the peripheral portion is made of metal, the peripheral portion of the drain electrode and the drain bus line to, claim 1, characterized in that to form a thin resin film than in the region other than the peripheral portion
    1に記載された薄膜トランジスタマトリクス基板の製造方法。 Thin film transistor matrix substrate manufacturing method described in 1.
  13. 【請求項13】 ドレイン電極及びドレインバスラインの少なくとも一部の周辺部をITOで構成し、該周辺部以外の領域をCrで構成し、該ドレイン電極及びドレインバスラインの該周辺部に、該周辺部以外の領域よりも薄い樹脂膜を形成することを特徴とする請求項11に記載された薄膜トランジスタマトリクス基板の製造方法。 13. at least part of the peripheral portion of the drain electrode and the drain bus lines constituted by ITO, a region other than the peripheral portion constituted by Cr, on the periphery of the drain electrode and the drain bus lines, the thin film transistor matrix substrate manufacturing method according to claim 11, characterized in that to form a thin resin film than in the region other than the peripheral portion.
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