JPH08129359A - Electroluminescence display device - Google Patents

Electroluminescence display device

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JPH08129359A
JPH08129359A JP26724394A JP26724394A JPH08129359A JP H08129359 A JPH08129359 A JP H08129359A JP 26724394 A JP26724394 A JP 26724394A JP 26724394 A JP26724394 A JP 26724394A JP H08129359 A JPH08129359 A JP H08129359A
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m3
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selection
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JP26724394A
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Michio Arai
Ichiro Takayama
三千男 荒井
一郎 高山
Original Assignee
Semiconductor Energy Lab Co Ltd
Tdk Corp
ティーディーケイ株式会社
株式会社半導体エネルギー研究所
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Abstract

PURPOSE: To make it hardly influenced by the noise of a selection switch, etc., by selecting the combination of ON/OFF of plural drive TFTs in one pixel and performing gradation display by controlling a current flowing through an EL element.
CONSTITUTION: When transisters M4-M6 are selected by means of a selection signal ym from a Y-axis shift register, an X-axis register outputs a shift signal in the order of selection signals Xn1-Xn3. The driving voltage of an image data signal -VL having digital H or L is held synchronized with the shifts of the selection signals Xn1-Xn3, drive TFTs M1-M3 having L are turned on and an EL power source 1 is supplied to an EL element ELnm through the drive TFT. When all drive TFTs M1-M3 are turned on, the EL element ELnm emits light with the maximum luminance and the gradation display is performed by selecting the drive TFTs M1-M3.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタ(以下、TFTという)を用いてエレクトロルミネセンス(以下、ELという)素子を駆動するEL表示装置に関する。 BACKGROUND OF THE INVENTION This invention is a thin film transistor (hereinafter, referred to as TFT) electroluminescent using (hereinafter, EL hereinafter) relates to an EL display device for driving a device.

【0002】 [0002]

【従来の技術】図4〜図6は従来例を示した図である。 BACKGROUND ART FIGS. 4-6 is a diagram showing a conventional example.
以下、図面に基づいて従来例を説明する。 Hereinafter, explaining the conventional example with reference to the drawings.

【0003】図4(a)は、パネルブロック図であり、 [0003] FIG. 4 (a) is a panel block diagram,
ディスプレイ(表示)パネル10には、ディスプレイ画面11、X軸のシフトレジスタ12、Y軸のシフトレジスタ13が設けてある。 The display (display) panel 10, a shift register 13 of the shift register 12, Y-axis of the display screen 11, X-axis is provided.

【0004】ディスプレイ画面11には、EL電源が供給されており、またX軸のシフトレジスタ12には、シフトレジスタ電源の供給とX軸同期信号の入力が行われる。 [0004] on the display screen 11, EL power is supplied, also the shift register 12 of the X-axis, the input supply and the X-axis sync signal of the shift register power is performed. さらにY軸のシフトレジスタ13には、シフトレジスタ電源の供給とY軸同期信号の入力が行われる。 Further in the shift register 13 of the Y-axis, the input supply and the Y axis synchronization signals of the shift register power is performed. また、X軸のシフトレジスタ12の出力部に画像データ信号の出力が設けてある。 Further, the output of the image data signal is provided to an output of the shift register 12 of the X-axis.

【0005】図4(b)は、図4(a)のA部の拡大説明図であり、ディスプレイ画面11の1画素(点線の四角で示す)に対して、トランジスタが2個、コンデンサが1個、EL素子が1個より構成されている。 [0005] FIG. 4 (b) is an enlarged view of part A of FIG. 4 (a), for one pixel of the display screen 11 (shown by dotted line box), two transistors, capacitors 1 number, EL elements are composed of one.

【0006】この1画素の発光動作は、例えば、Y軸のシフトレジスタ13で選択信号y1の出力があり、またX軸のシフトレジスタ12で選択信号x1の出力があった場合、トランジスタTy11とトランジスタTx1がオンとなる。 [0006] light emission operation of the pixel, for example, there is an output of the selection signal y1 by the shift register 13 of the Y-axis, and when there is an output of the selection signal x1 by the shift register 12 of the X-axis, the transistor Ty11 a transistor Tx1 is turned on.

【0007】このため、画像データ信号−VLは、ドライブトランジスタM11のゲートに入力される。 [0007] Therefore, the image data signals -VL is input to the gate of the drive transistor M11. これにより、このゲート電圧に応じた電流がEL電源からドライブトランジスタM11のドレイン、ソース間に流れ、 Thus, current flows in accordance with the gate voltage from the EL power drain of the drive transistor M11, between the source,
EL素子EL11が発光する。 EL element EL11 emits light.

【0008】次のタイミングでは、X軸のシフトレジスタ12は、選択信号x1の出力をオフとし、選択信号x [0008] In the next timing, the shift registers 12 of the X axis, and off the output of the selection signals x1, selection signals x
2を出力することになるが、ドライブトランジスタM1 Although thereby outputting 2, the drive transistor M1
1のゲート電圧は、コンデンサc11で保持されるため、次にこの画素が選択されるまでEL素子EL11の前記発光は、持続することになる。 First gate voltage, because it is held by the capacitor c11, then the light emission of the EL element EL11 until the pixel is selected, will be sustained.

【0009】図5は、従来例のX軸シフトレジスタの説明図である。 [0009] FIG. 5 is an explanatory view of the X-axis shift register in the conventional example. 図5において、ナンド回路21と22は波形整形回路であり、逆位相のクロック−CLと低レベル(「L」)のスタートパルス−SPが入力される。 5, the NAND circuit 21 and 22 is a waveform shaping circuit, a start pulse -SP opposite phase clock -CL and low level ( "L") is input. また、クロックドインバータ26〜32とインバータ33 In addition, the clocked inverters 26 to 32 and the inverter 33
〜37はシフトレジスタである。 And 37 is a shift register. さらに、インバータ3 In addition, the inverter 3
8〜43とナンド回路23〜25は、選択信号x1〜x 8-43 and the NAND circuit 23 to 25, the selection signal x1~x
3を出力する論理回路である。 3 is a logic circuit for outputting.

【0010】クロックCLと逆位相クロック−CLは、 [0010] The clock CL and the reverse phase clock -CL is,
一方が高レベル(「H」)の時他方が低レベル(「L」)になる。 One the other at high level ( "H") goes low ( "L"). クロックドインバータは、クロックCL入力が「L」で逆位相クロック−CL入力が「H」 It clocked inverter, the clock CL input antiphase clock -CL entered in the "L" "H"
のときアクティブ状態となり、インバータとして動作し、また逆に、クロックCL入力が「H」で逆位相クロック−CL入力が「L」のときハイインピーダンス状態となるものである。 An active state when, operates as an inverter, and conversely, in which the clock CL input antiphase clock -CL input "H" is in a high impedance state when the "L".

【0011】例えば、クロックドインバータ26とクロックドインバータ29とは、クロックCL入力と逆位相クロック入力−CLとが逆に接続されている。 [0011] For example, a clocked inverter 26 and clocked inverter 29, and a clock input CL and reverse phase clock input -CL are connected in reverse. このため、クロックドインバータ26がアクティブ状態の時、 For this reason, when the clocked inverter 26 is in the active state,
クロックドインバータ29はハイインピーダンス状態となる。 The clocked inverter 29 becomes a high impedance state.

【0012】図6は、従来例の波形説明図であり、以下、図5のX軸のシフトレジスタの動作を図6の各点の波形に基づいて説明する。 [0012] Figure 6 is a waveform diagram of a conventional example will be described on the basis of the waveform of each point in FIG. 6 the operation of the shift register of the X-axis of FIG. (1)波形整形回路の出力であるA点の電位は、スタートパルス−SP(「L」)がない時「H」である。 (1) the potential of which is the output point A of the waveform shaping circuit is the absence of the start pulse -SP ( "L") "H". この時、「L」のスタートパルス−SPが入力されると、A In this case, when the start pulse -SP of "L" is input, A
点は「L」となる(図6、A参照)。 The point is "L" (see FIG. 6, A).

【0013】(2)B点は、A点が「L」になる時、クロックドインバータ26はアクティブ状態となるので、 [0013] (2) B point, when the point A becomes "L", the clocked inverter 26 becomes the active state,
「H」となり、次にクロックドインバータ26がハイインピーダンス状態となる時、クロックドインバータ29 "H", the next time the clocked inverter 26 becomes a high impedance state, the clocked inverter 29
がアクティブ状態となるので、前記B点の「H」がクロックドインバータ29のアクティブ期間だけ保持される(図6、B参照)。 Since but the active state, "H" of the point B is maintained by the active period of the clocked inverter 29 (see FIG. 6, B).

【0014】(3)C点は、インバータ33によりB点と逆位相の波形となる(図6、C参照)。 [0014] (3) C point by the inverter 33 becomes a waveform at point B opposite phase (see Fig. 6, C). (4)D点は、クロックドインバータ29と同時にアクティブ状態となるクロックドインバータ27と、インバータ34とクロックドインバータ30による保持回路によりB点より半クロックサイクル遅れた波形となる。 (4) D point, a clocked inverter 27 which becomes active at the same time as the clocked inverter 29, a waveform delayed half clock cycle from point B by the holding circuit by the inverter 34 and clocked inverter 30.

【0015】(5)E点は、インバータ34によりD点と逆位相の波形となり、C点の波形より半クロックサイクル遅れた波形となる(図6、E参照)。 [0015] (5) E point, a waveform of the D point and the opposite phase by an inverter 34, a half a clock cycle delayed waveform from the waveform at point C (see FIG. 6, E). (6)F点は、クロックドインバータ30と同時にアクティブ状態となるクロックドインバータ28と、インバータ35とクロックドインバータ31による保持回路によりD点より半クロックサイクル遅れた波形となる。 (6) F point, the clocked inverter 28 which becomes active at the same time as the clocked inverter 30, a half a clock cycle delayed waveform from point D by the holding circuit by the inverter 35 and clocked inverter 31.

【0016】(7)G点は、インバータ35によりF点と逆位相の波形となり、E点の波形より半クロックサイクル遅れた波形となる(図6、G参照)。 [0016] (7) G point, a waveform at the point F and the opposite phase by an inverter 35, a half a clock cycle delayed waveform from the waveform at point E (see FIG. 6, G). (8)H点は、インバータ38によりC点の反転信号となる(図6、H参照)。 (8) H point, an inverted signal at the point C by the inverter 38 (see FIG. 6, H). I点は、インバータ39によりE点の反転信号となる(図6、I参照)。 I point is the inverted signal of point E by the inverter 39 (see FIG. 6, I). また、J点は、インバータ40によりG点の反転信号となる(図6、J参照)。 Further, J point is the inverted signal of the G point by an inverter 40 (see FIG. 6, J).

【0017】(9)K点は、ナンド回路23の出力であり、ナンド回路23の2つの入力にはH点とE点の信号が入力される。 [0017] (9) K point, the output of NAND circuit 23, the two inputs of the NAND circuit 23 signals H point and E point are input. L点は、ナンド回路24の出力であり、 L point is the output of the NAND circuit 24,
ナンド回路24の2つの入力にはI点とG点の信号が入力される。 The two inputs of the NAND circuit 24 signal point I and point G are input. また、M点は、ナンド回路25の出力であり、ナンド回路25の2つの入力にはJ点とインバータ(図示せず)からの信号が入力される。 Further, M point, the output of NAND circuit 25, the two inputs of the NAND circuit 25 signals from the J point and an inverter (not shown) is input.

【0018】(10)選択信号x1は、インバータ41 [0018] (10) selection signal x1 is, inverter 41
によりK点の反転信号となり(図6、x1参照)、この選択信号x1は、Nチャネルの電界効果トランジスタT Becomes an inverted signal of the K points (see FIG. 6, x1) by this selection signal x1, the field effect transistor of N-channel T
x1のゲートに入力される。 Is input to the gate of x1. このため、選択信号x1が「H」となるとトランジスタTx1がオンとなり、そのドレイン、ソース間が導通する。 Therefore, when the selection signal x1 becomes "H" transistor Tx1 is turned on, its drain-source conduction.

【0019】(11)選択信号x2は、インバータ42 [0019] (11) selection signal x2, the inverter 42
によりL点の反転信号となり(図6、x2参照)、この選択信号x2は、Nチャネルの電界効果トランジスタT The becomes inverted signal of L points (see FIG. 6, x2), the selection signal x2, the field effect transistor of N-channel T
x2のゲートに入力される。 Is input to the gate of the x2. このため、選択信号x2が「H」となるとトランジスタTx2がオンとなる。 For this reason, the transistor Tx2 is turned on when the selection signal x2 becomes "H".

【0020】(12)選択信号x3は、インバータ43 [0020] (12) selection signal x3, the inverter 43
によりM点の反転信号となり(図6、x3参照)、この選択信号x3は、Nチャネルの電界効果トランジスタT The becomes inverted signal of M points (see FIG. 6, x3), the selection signal x3, the field effect transistor of N-channel T
x3のゲートに入力される。 Is input to the gate of the x3. このため、選択信号x3が「H」となるとトランジスタTx3がオンとなる。 Therefore, transistor Tx3 is on the selection signal x3 becomes "H".

【0021】このようにして、選択信号x1、x2、x [0021] In this way, the selection signals x1, x2, x
3、・・・と順に、半クロックサイクルシフトとした信号が得られる。 3, ... and in turn, signals the half clock cycle shift can be obtained.

【0022】 [0022]

【発明が解決しようとする課題】上記のような従来のものにおいては、次のような課題があった。 In what INVENTION Problems to be Solved] conventional as described above, it has the following problem. ドライブTF Drive TF
TM11、M21、M12、M22の駆動電圧(画像データ信号−VL)は、アナログ信号で伝達され、容量(コンデンサC11、C21、C12、C22)に蓄積されるため、選択スイッチであるトランジスタTx1、 TM11, M21, M12, M22 of the driving voltage (the image data signal -VL) is transmitted as an analog signal, to be accumulated in the capacitor (capacitor C11, C21, C12, C22), a selection switch transistors Tx1,
Tx2、Ty11、Ty21、Ty12、Ty22等のノイズの影響を受け、高解像度、高階調を目指したとき限界があった。 Tx2, Ty11, Ty21, Ty12, the influence of noise such as Ty22, high resolution, there are limitations when aimed at high tone.

【0023】また、ドライブTFTの駆動電圧は、そのトランジスタの近傍に設けられた容量に蓄積するため、 Further, since the driving voltage of the drive TFT is accumulated in the capacitor provided in the vicinity of the transistor,
選択スイッチのオフ電流及びドライブTFTのゲート、 The gate of the off current and the drive TFT of the selection switch,
リーク電流によって時間と共にその信号が失われ、高解像度、高階調を目指したとき、限界があった。 The signal is lost over time due to leakage current, when aimed at high resolution, high gradation, there is a limit.

【0024】本発明は、1画素中に複数のドライブTF [0024] The present invention includes a plurality of drive TF per pixel
Tを設け、デジタル信号でこれをオン、オフさせ、そのオン、オフドライブTFTの組み合わせにより、EL素子の階調表示を行い、選択スイッチ等のノイズの影響を受けにくくすること、また、ラッチ回路により、オフ電流、ゲート、リーク電流等の影響を受けないようにすることを目的とする。 The provided T, which on, is turned off by the digital signal, that the one, a combination of off-drive TFT, performs gradation display of the EL element, is hardly affected by noise such as selection switches, also, the latch circuit Accordingly, an object of the off current, gate, to make it free from the influence of the leakage current.

【0025】 [0025]

【課題を解決するための手段】本発明は、上記の課題を解決するため次のように構成した。 The present invention SUMMARY OF] was constructed as follows for solving the above problems. 図1は本発明の第1 Figure 1 is a first invention
実施例の説明図であり、1画素中のEL素子ELnmの駆動回路を示す。 It is an explanatory view of an embodiment, showing the driving circuit of the EL element ELnm in one pixel. 図1は、EL電源1と、EL電源1に接続された複数のドライブ薄膜トランジスタ(TFT) 1, an EL power supply 1, a plurality of drive thin film transistor connected to the EL power supply 1 (TFT)
M1、M2、M3と、これらのドライブTFTM1〜M M1, and M2, M3, these drives TFTM1~M
3によ駆動されるEL素子ELnmと、ドライブTFT And the EL element ELnm that'll be driven to 3, the drive TFT
M1〜M3のゲートに「H」又は「L」の画像データ信号−VLを与える選択スイッチであるトランジスタM4 The gate of M1~M3 a selection switch for providing image data signals -VL "H" or "L" transistor M4
〜M8と、選択スイッチのトランジスタM4〜M6を選択する選択信号ymとトランジスタM7〜M9を選択する選択信号Xn1〜Xn3と、ドライブTFTM1〜M And ~M8, a selection signal Xn1~Xn3 for selecting a selection signal ym and transistor M7~M9 selecting transistors M4~M6 selection switch, drive TFTM1~M
3を駆動するゲート電圧を蓄積するコンデンサC1〜C Capacitor for storing the gate voltage for driving the 3 C1~C
3を備える。 Equipped with a 3.

【0026】また、ドライブTFTM1、M2、M3の相互コンダクタンス(gm)をそれぞれ異なるもので構成する。 Further, constituting the drive TFT M1, M2, M3 of the mutual conductance (gm) in different respectively. さらに、図3の第2実施例の説明図のように、 Furthermore, as in the illustration of the second embodiment of FIG 3,
ドライブTFTの駆動電圧の保持に、クロックドインバータとインバータのラッチ回路を設ける。 The holding of the drive voltage of the drive TFT, provided latch circuits clocked inverter and an inverter.

【0027】 [0027]

【作用】上記構成に基づく本発明の作用を説明する。 SUMMARY OF] describing the operation of the present invention based on the above configuration. 図1において、Y軸のシフトレジスタからの選択信号ym In Figure 1, the selection signal ym from the shift register of the Y-axis
によりトランジスタM4〜M6が選択された時、X軸のシフトレジスタは選択信号Xn1からXn2、Xn3の順にシフト(走査)信号を出力する。 By the time the transistor M4~M6 is selected, the shift register of the X-axis and outputs a shift (scan) signal in the order from the selection signal Xn1 Xn2, Xn3. そして、この選択信号Xn1〜Xn3のシフトに同期して、デジタルの「H」又は「L」の画像データ信号−VLを供給する。 Then, in synchronization with the shift of the selection signal Xn1~Xn3, supplies the image data signals -VL "H" or "L" of the digital.

【0028】これにより、コンデンサC1〜C3には「H」又は「L」の画像データ信号−VLの駆動電圧が保持され、「L」となったドライブTFTがオンとなり、そのドライブTFTを通してEL電源1がEL素子ELnmに供給される。 [0028] Thus, the driving voltage of the image data signals -VL "H" or "L" is held in the capacitor C1 to C3, a drive TFT which becomes "L" is turned on, EL power supply through the drive TFT 1 is supplied to the EL element ELnm. ドライブTFTM1〜M3のすべてがオンの時、EL素子ELnmが最大輝度で発光する。 When all drives TFTM1~M3 is on, EL element ELnm emits light at the maximum luminance.

【0029】また、ドライブTFTM1、M2、M3の相互コンダクタンスの比を例えば2 [0029] The drive TFT M1, M2, and M3 transconductance ratio of example 2 0 、2 1 、2 2にすることにより、ドライブTFTM1〜M3の選択により8階調の表示を行うことができる。 0, 2 1, 2 by 2, it can be displayed 8 gradations by selecting the drive TFTM1~M3.

【0030】さらに、図3において、ドライブTFTM [0030] Further, in FIG. 3, drive TFTM
1〜M3の駆動電圧の保持にラッチ回路を設けることにより、選択スイッチのオフ電流、ドライブTFTM1〜 By providing a latch circuit to hold the drive voltage of the 1~M3, off-current of the selection switch, the drive TFTM1~
M3のゲート、リーク電流の影響を受けなくすることができる。 M3 gate can be unaffected by the leakage current.

【0031】このように、複数のドライブTFTM1〜 [0031] In this way, multiple drives TFTM1~
M3のオン、オフの組み合わせにより階調表示を行い、 M3 on, performs gradation display by a combination of off,
また、このドライブTFTの駆動電圧はオン、オフのデジタル信号なので、選択スイッチ等のノイズの影響を受けることが少なくなる。 Also, the drive voltage is turned on for this drive TFT, since digital signals off, becomes less affected by noise such as selection switches.

【0032】 [0032]

【実施例】 【Example】

〔第1実施例の説明〕図1、図2は第1実施例の説明図である。 [Description of First Embodiment FIG. 1, FIG. 2 is an explanatory view of a first embodiment. 図1は、図4の従来例の1画素に相当する、E Figure 1 corresponds to one pixel of the conventional example of FIG. 4, E
L素子ELnmの駆動回路を示す。 It shows a drive circuit of the L elements ELnm. 図1において、EL In FIG. 1, EL
電源1に接続された3個のPチャネルのドライブTFT Three P-channel drive TFT of which is connected to the power supply 1
M1、M2、M3と、これらのドライブTFTM1〜M M1, and M2, M3, these drives TFTM1~M
3により駆動される有機EL素子ELnmが設けてある。 The organic EL device ELnm driven is provided by 3.

【0033】また、これらのドライブTFTM1〜M3 [0033] In addition, these drives TFTM1~M3
のゲートには、選択信号ym、Xn1〜Xn3により選択スイッチであるNチャネルの電界効果トランジスタ(TFT)M4〜M5、M7〜M8を選択して「H」又は「L」のデジタル画像データ信号−VLが供給される。 The gate, the selection signal ym, field effect transistor (TFT) of the N-channel selective switch by Xn1~Xn3 M4~M5, digital image data signals by selecting M7~M8 "H" or "L" - VL is supplied. そして、この画像データ信号−VLは、コンデンサC1、C2、C3により保持される。 Then, the image data signal -VL is held by the capacitor C1, C2, C3.

【0034】さらに、これらのドライブTFTM1、M [0034] In addition, these drives TFTM1, M
2、M3の相互コンダクタンスの比は、それぞれ2 0 2, M3 transconductance ratio of each 2 0,
1 、2 2となるように、ゲート(チャネル)の長さ又は幅を変化させてある。 2 1, 2 2 and so as to, are changing the length or width of the gate (channel). これにより、ドライブTFTM As a result, the drive TFTM
1のオン電流を1とすると、ドライブTFTM2のオン電流は2、ドライブTFTM3のオン電流は4となる。 When the first on-current and 1, the on-current drive TFTM2 2, the on-current of the drive TFTM3 is four.

【0035】図2は、第1実施例における波形説明図である。 [0035] FIG. 2 is a waveform diagram of the first embodiment. 以下、図2に基づいて、図1の回路の動作を説明する。 Hereinafter, with reference to FIG. 2, the operation of the circuit of Figure 1. X軸のシフトレジスタによりクロックCLの3倍の選択信号(シフトパルス)Xn1、Xn2、Xn3・ 3 times the selection signal of the clock CL by a shift register of the X-axis (shift pulse) Xn1, Xn2, Xn3 ·
・・を発生させる(図2、Xn1、Xn2、Xn3参照)。 · Generating a (see FIG. 2, Xn1, Xn2, Xn3). また、画像データ信号−VLは、シフトパルスX Further, the image data signals -VL a shift pulse X
n1、Xn2、Xn3・・・に同期した「H」又は「L」のデジタル信号が出力される(図2、−VL参照)。 n1, Xn2, Xn3 digital signal synchronized with ... "H" or "L" is outputted (Fig. 2, see -VL). なお、図2のx1、X2は従来例のX軸シフトレジスタの選択信号を示す。 Incidentally, the x1, X2 2 shows a selection signal of the X-axis shift register in the conventional example.

【0036】(1)今、Y軸のシフトレジスタの選択信号ymが「H」の時、まず、選択信号Xn1が「H」になると、トランジスタM4とトランジスタM7がオンとなる。 [0036] (1) Now, when the selection signal ym of the shift register in the Y-axis is "H", firstly, when the selection signal Xn1 becomes "H", the transistor M4 and transistor M7 is turned on. このため、この時の画像データ信号−VLの「L」がドライブTFTM1のゲートに与えられ、このドライブTFTM1がオンとなる。 Therefore, "L" of the image data signals -VL at this time is supplied to the gate of the drive TFT M1, the drive TFT M1 is turned on. この「L」のゲート電圧は、コンデンサC1により保持される。 The gate voltage of the "L" is held by the capacitor C1.

【0037】(2)次に、選択信号Xn2が「H」になると、トランジスタM5とトランジスタM8がオンとなる。 [0037] (2) Next, when the selection signal Xn2 becomes "H", the transistor M5 and the transistor M8 is turned on. このため、この時の画像データ信号−VLの「L」 For this reason, the "L" of the image data signal -VL at this time
がドライブTFTM2のゲートに与えられ、ドライブT There is applied to the gate of the drive TFTM2, drive T
FTM2はオフとなる。 FTM2 is turned off. この「H」のゲート電圧はコンデンサC2により保持される。 The gate voltage of the "H" is held by the capacitor C2.

【0038】(3)次に、選択信号Xn3が「H」になると、トランジスタM6とトランジスタM9がオンとなる。 [0038] (3) Next, when the selection signal Xn3 becomes "H", the transistor M6 and the transistor M9 is turned on. このため、この時の画像データ信号−VLの「L」 For this reason, the "L" of the image data signal -VL at this time
がドライブTFTM3のゲートに与えられ、ドライブT There is applied to the gate of the drive TFTM3, drive T
FTM3はオンとなる。 FTM3 is turned on. この「L」のゲート電圧は、コンデンサC3により保持される。 The gate voltage of the "L" is held by the capacitor C3.

【0039】この図2の例の画像データ信号−VLの場合、ドライブTFTM1とM3がオンとなりドライブT In the case of the image data signals -VL example of FIG. 2, the drive T becomes drive TFTM1 and M3 are turned on
FTM2がオフとなる。 FTM2 is turned off. これにより、EL素子ELnm As a result, EL element ELnm
には、EL電源1より、ドライブTFTM1の電流を1 The, from the EL power supply 1, the current of the drive TFTM1 1
とした時の5倍の電流が流れることになる。 And was five times the current of the time will be flowing.

【0040】このように、1画素中にgmの異なる3個のドライブTFTを設けこれをオン、オフさせる組み合わせによって、EL素子に流れる電流を制御し、8階調表示を行うことができる。 [0040] Thus, on this is provided with three drive TFT having different gm in one pixel, the combination to be off, and controls the current flowing through the EL element, it is possible to perform 8 gradation display.

【0041】〔第2実施例の説明〕図3は、第2実施例の説明図である。 [0041] [Description of Second Embodiment FIG. 3 is an explanatory view of a second embodiment. 図3は、1画素に相当するEL素子E 3, EL elements E corresponding to one pixel
Lnmの駆動回路を示す。 Showing a driving circuit of Lnm. 図3の例は、ドライブでTF The example of FIG. 3, TF Drive
TM1〜M3の駆動電圧を保持するのに図1のコンデンサC1〜C3のかわりにクロックドインバータ2〜4とインバータ5〜7のラッチ回路を設けたものである。 To hold the driving voltage of TM1~M3 instead of capacitors C1~C3 in FIG 1 is provided with a latch circuit of the clocked inverter 2-4 and the inverter 5-7. この場合、インバータ5〜7を設けたため、図1とは反転したデジタルの画像データ信号VLを供給することになる。 In this case, due to the provision of the inverter 5-7, it will supply image data signal VL of the digital inverted from FIG.

【0042】また、クロックドインバータ2〜4の参照(レファレンス)電圧refn1〜refn3として、 [0042] In addition, as a reference of the clocked inverter 2-4 (reference) voltage refn1~refn3,
それぞれ選択信号Xn1〜Xn3の反転信号が与えられる。 Each inverted signal of the selection signal Xn1~Xn3 is given. このため、トランジスタM7〜M9がオンのとき、 For this reason, when the transistor M7~M9 is on,
それぞれ対応するクロックドインバータ2〜4がハイインピーダンス状態となり、トランジスタM7〜M9がオフのとき、それぞれ対応するクロックドインバータ2〜 Corresponding clocked inverter 2-4 becomes a high impedance state, when the transistor M7~M9 is off, the corresponding clocked inverter 2 respectively
4がインバータとして動作するアクティブ状態となる。 4 is active which operates as an inverter.

【0043】その他のドライブTFTM1〜M3、選択スイッチであるトランジスタM4〜M9等は図1と同じものである。 [0043] Other drive TFTM1~M3, the transistor M4~M9 such as a selection switch is the same as that of FIG. 1. 図3の回路の動作を説明する。 The operation of the circuit of Figure 3 will be described.

【0044】(1)今、Y軸のシフトレジスタの選択信号ymが「H」の時、まず、選択信号Xn1が「H」となると、トランジスタM4とトランジスタM7がオンとなる。 [0044] (1) Now, when the selection signal ym of the shift register in the Y-axis is "H", firstly, when the selection signal Xn1 becomes "H", the transistor M4 and transistor M7 is turned on. このため、この時のデジタルの画像データ信号V Therefore, the image data signal V in the case of digital
Lがインバータ5を介してドライブTFTM1のゲートに与えられる。 L is supplied to the gate of the drive TFTM1 via the inverter 5. この時のゲート電圧は、トランジスタM Gate voltage at this time, transistor M
7がオフとなった時、クロックドインバータ2とインバータ5のラッチ回路により保持される。 7 when turned off, it is held by the latch circuit clocked inverter 2 and the inverter 5.

【0045】(2)次に、選択信号Xn2が「H」となると、トランジスタM5とトランジスタM8がオンとなる。 [0045] (2) Next, when the selection signal Xn2 becomes "H", the transistor M5 and the transistor M8 is turned on. このため、この時のデジタル画像データVLがインバータ6を介してドライブTFTM2のゲートに与えられる。 Therefore, it supplied to the gate of the drive TFTM2 digital image data VL at this time via the inverter 6. この時のゲート電圧は、トランジスタM8がオフとなった時に、クロックドインバータ3とインバータ6 The gate voltage at this time, when the transistor M8 is turned off, the clocked inverter 3 and the inverter 6
のラッチ回路により保持される。 It is held by the latch circuit.

【0046】(3)次に、選択信号Xn3が「H」となると、トランジスタM6とトランジスタM9がオンとなる。 [0046] (3) Next, when the selection signal Xn3 becomes "H", the transistor M6 and the transistor M9 is turned on. このため、この時のデジタル画像データVLがインバータ7を介してドライブTFTM3のゲートに与えられる。 Therefore, it supplied to the gate of the drive TFTM3 digital image data VL at this time through the inverter 7. この時のゲート電圧は、トランジスタM9がオフとなった時に、クロックドインバータ4とインバータ7 The gate voltage at this time, when the transistor M9 is turned off, the clocked inverter 4 and the inverter 7
のラッチ回路により保持される。 It is held by the latch circuit.

【0047】このように、1画素中のgmの異なるドライブTFTM1〜M3の組み合わせによって、EL素子に流れる電流を制御し、ラッチ回路により選択スイッチのオフ電流やドライブTFTのゲート、リーク電流の影響等を受けなくすることができる。 [0047] This way, the combination of different drive TFTM1~M3 of gm in one pixel, and controls the current flowing through the EL element, the gate of the off current and the drive TFT of the selection switch by the latch circuit, the leakage current influence it is possible to not receive a.

【0048】なお、前記実施例では、1画素中にドライブTFTを3個設けた場合の説明をしたが、これに限らず2個又は4個以上とすることもできる。 [0048] In the above embodiment, although the description of the case of providing three drive TFT in one pixel may be two or four or more is not limited thereto. また、ラッチ回路として、フリップフロップ等の他の回路を用いることもできる。 Further, as a latch circuit, it is also possible to use other circuits, such as flip-flops. 更に、ドライブTFT又は選択スイッチであるトランジスタは、異なるチャネルのものを使用することもできる。 Furthermore, a drive TFT or selection switch transistor may also be used of different channels.

【0049】 [0049]

【発明の効果】以上のように本発明によれば次のような効果がある。 According to the present invention as described above, according to the present invention has the following effects. (1)請求項1記載の発明によれば、1画素中の複数のドライブTFTのオン、オフの組み合わせを選択することによって、EL素子に流れる電流を制御して階調表示を行っており、このドライブTFTの駆動電圧は、オン、オフのデジタル信号なので選択スイッチ等のノイズの影響を受けにくくなる。 (1) According to the invention of claim 1, wherein, on a plurality of drive TFT in one pixel, by selecting a combination of off, and performs gradation display by controlling the current flowing through the EL element, the driving voltage of the drive TFT is turned on, less susceptible to noise such as selection switches so digital signal off.

【0050】(2)請求項2記載の発明によれば、1画素中にgmの異なる複数のドライブTFTを設けたので、高階調の表示を行うことができる。 [0050] (2) According to the second aspect of the present invention, is provided with the plurality of different drive TFT of gm in one pixel, it is possible to display a high grayscale. (3)請求項3記載の発明によれば、ドライブTFTの駆動信号をラッチ回路により保持したので、選択スイッチのオフ電流、ドライブTFTのゲート、リーク電流等の影響を受けなくすることができる。 (3) According to the third aspect of the present invention, since the drive signal of the drive TFT was held by the latch circuit, it is possible to not receiving the off-state current of the selection switch, the drive TFT gate, the influence of the leakage current.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例の説明図である。 FIG. 1 is an explanatory view of a first embodiment of the present invention.

【図2】第1実施例における波形説明図である。 FIG. 2 is a waveform diagram of the first embodiment.

【図3】第2実施例の説明図である。 3 is an explanatory view of a second embodiment.

【図4】従来例の説明図である。 4 is an explanatory view of a conventional example.

【図5】従来例のX軸シフトレジスタの説明図である。 5 is an explanatory diagram of the X-axis shift register in the conventional example.

【図6】従来例の波形説明図である。 6 is a waveform diagram of a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 EL電源 C1〜C3 コンデンサ ELnm EL素子 M1〜M3 ドライブTFT M4〜M9 トランジスタ(選択スイッチ) ym 選択信号 Xn1〜Xn3 選択信号 −VL 画像データ信号 1 EL power C1~C3 capacitor ELnm EL element M1~M3 drive TFT M4~M9 transistor (selection switches) ym selection signal Xn1~Xn3 selection signal -VL image data signals

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 1画素毎にエレクトロルミネセンス素子と、 該エレクトロルミネセンス素子を駆動する複数のドライブ薄膜トランジスタとを設け、 前記複数のドライブ薄膜トランジスタを選択することにより階調表示を行うことを特徴としたエレクトロルミネセンス表示装置。 1. A and electroluminescent element for each pixel, and characterized by performing the gradation display by providing a plurality of drive thin film transistor for driving the electroluminescent device, selecting the plurality of drive TFTs the electroluminescent display device.
  2. 【請求項2】 前記複数のドライブ薄膜トランジスタは、それぞれ相互コンダクタンスが異なるもので構成されていることを特徴とした請求項1記載のエレクトロルミネセンス表示装置。 Wherein said plurality of drive thin film transistors, an electroluminescent display device according to claim 1, wherein characterized in that the mutual conductance is composed of different from each other.
  3. 【請求項3】 前記複数のドライブ薄膜トランジスタの駆動電圧の保持にラッチ回路を設けることを特徴とした請求項1又は2記載のエレクトロルミネセンス表示装置。 Wherein said plurality of electro-luminescence display device according to claim 1 or 2, wherein was characterized by providing a latch circuit to hold the drive voltage of the drive TFT.
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