JPH08122823A - Thin film transistor substrate and its manufacture - Google Patents

Thin film transistor substrate and its manufacture

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JPH08122823A
JPH08122823A JP26546594A JP26546594A JPH08122823A JP H08122823 A JPH08122823 A JP H08122823A JP 26546594 A JP26546594 A JP 26546594A JP 26546594 A JP26546594 A JP 26546594A JP H08122823 A JPH08122823 A JP H08122823A
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film
transistor
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JP26546594A
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Japanese (ja)
Inventor
Teruhiko Ichimura
Yasuhiro Nasu
照彦 市村
安宏 那須
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PURPOSE: To obtain high aperture rate in the case of being used in a display device.
CONSTITUTION: A thin film transistor has a gate bus line 12 formed on an insulated plate; a drain bus line 14 arranged so as to cross the gate bus line 12 through an insulating layer; a thin film transistor 18 provided at every crossing part between the gate bus line 12 and the drain bus line 14; and a picture element electrode 20 connected to the thin film transistor 18, and each drain bus line 14 is composed of two drain bus line parts 14a, 14b extending in parallel to each other, and the picture element electrode 20 is overlappingly provided on the drain bus line part 14a on its one side and the drain bus line part 14b on its other side.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は例えば液晶表示装置で使用される薄膜トランジスタ基板及びその製造方法に関する。 The present invention relates to a thin film transistor substrate and a manufacturing method thereof for use in the liquid crystal display device, for example.

【0002】 [0002]

【従来の技術】液晶表示装置は、液晶が一対の基板の間に封入されており、電圧を印加することにより液晶の光透過状態を変化させて表示を行う。 Description of the Prior Art Liquid crystal display device, liquid crystal is sealed between a pair of substrates, display is performed by changing the light transmittance of the liquid crystal by applying a voltage. 最近では、液晶表示装置の大型化や高精細化に伴い、アクティブマトリクスをもった液晶表示装置の開発が盛んに行われている。 In recent years, due to the large size and high definition of a liquid crystal display device, the development of a liquid crystal display apparatus having an active matrix has been actively conducted. アクティブマトリクスをもった液晶表示装置では、液晶を封入した一対の基板のうちの一方の基板は、薄膜トランジスタ基板と呼ばれ、ゲートバスラインと、ドレインバスラインと、薄膜トランジスタと、画素電極とをマトリクス状に設けたものである。 In the liquid crystal display device having an active matrix, one substrate of the pair of substrates encapsulating the liquid crystal is referred to as a TFT substrate, and the gate bus line, a drain bus lines, thin film transistors and, a matrix and a pixel electrode but on the. 他方の基板はカラーフィルタ基板と呼ばれ、微小な領域毎に赤、青、緑色の部分を含むカラーフィルタ、ブラックマトリクス及び共通電極を設けられたものである。 The other substrate is referred to as a color filter substrate, red for each minute region, and is provided blue color filter including a green portion, a black matrix and a common electrode.

【0003】 [0003]

【発明が解決しようとする課題】液晶表示装置では、大型化や高精細化に伴い、1つの画素の面積が小さくなり、開口率が小さくなる傾向にある。 In the liquid crystal display device THE INVENTION An object you try provide a process, as the size and higher definition, the area of ​​one pixel is reduced, there is a tendency that the aperture ratio decreases. また、バックライトに大きな電力をかけることなく明るい表示を得ることが求められている。 Further, to obtain a bright display without applying a large electric power to the back light is required. このような事情から、所定の画素の面積に対してできるだけ開口率を高くすることが求められている。 Under such circumstances, it is required to increase as much as possible open area ratio of the area of ​​the predetermined pixel.

【0004】1つの画素の面積はゲートバスラインとドレインバスラインとで囲まれた領域で規定される。 [0004] area of ​​one pixel is defined by a region surrounded by the gate bus line and the drain bus lines. 画素電極はゲートバスラインとドレインバスラインからそれぞれ所定のギャップだけ内寄りの線で囲まれた領域に形成されている。 Pixel electrode is formed in a region surrounded by a line of inboard predetermined gap from each of the gate bus line and the drain bus lines. 画素電極とドレインバスラインとの関係においては、画素電極とドレインバスラインとは交互に位置し、1つの画素電極については、その両側にドレインバスラインがあることになる。 In the relationship between the pixel electrode and the drain bus line, located alternately with the pixel electrode and the drain bus line, for one pixel electrode, there will be a drain bus line on both sides. 従って、画素電極がどちらかのドレインバスライン側に偏って形成されていると、画素電極の一端部が近い方のドレインバスラインからの電圧の影響を強く受け、画素電極の他端部が遠い方のドレインバスラインからの電圧の影響を弱く受け、全体として受ける電圧が変動することになり、画像の階調表示に不都合が生じることがある。 Therefore, when the pixel electrode is formed deviated to either the drain bus line side, strongly influenced by the voltage from the drain bus line towards the closer end portion of the pixel electrode, it is far other end of the pixel electrode receiving weak influence of the voltage from the square of the drain bus lines, it will be voltage received whole varies, it may cause inconvenience to the gradation display of the image. 従って、画素電極がどちらかのドレインバスライン側に偏って形成されていても、そのような電圧の変動がないように、画素電極とドレインバスラインとの間に相当のギャップがあるように設計されていた。 Therefore, it is formed deviated to the drain bus line side of either the pixel electrode, so that there is no change of such voltages, designed to be gap corresponds to between the pixel electrode and the drain bus line It had been. 従って、画素電極の大きさは小さくなり、開口率が小さかった。 Therefore, the size of the pixel electrode decreases, the aperture ratio was small.

【0005】さらに、画素電極と対向してブラックマトリクスがある。 Furthermore, there is a black matrix so as to face the pixel electrode. ブラックマトリクスの開口部は、画素電極とほぼ同じ形状をしているが、画素電極の大きさよりも小さい。 Opening of the black matrix, although substantially the same shape as the pixel electrode, smaller than the size of the pixel electrode. すなわち、薄膜トランジスタ基板とカラーフィルタ基板とを貼り合わせたときにこれらの間で多少の位置ずれがあってもブラックマトリクスから光が洩れないように、ブラックマトリクスの開口部の大きさを画素電極の外形輪郭よりもかなり小さく形成していた。 In other words, the outer shape of some if there is positional deviation so as to prevent light leakage from a black matrix is ​​also the pixel electrodes the size of the opening of the black matrix between these when bonding the TFT substrate and the color filter substrate It was considerably smaller than the contour. 従って、開口率は画素電極の大きさで決まったものよりもさらに小さくなる。 Accordingly, the aperture ratio is even smaller than that determined by the size of the pixel electrode. さらに、蓄積容量電極を設けると、蓄積容量電極が光を遮るので開口率はさらに小さくなるという問題点があった。 Furthermore, the provision of the storage capacitor electrodes, are storage capacitor electrode has a problem that the aperture ratio is further reduced because blocks the light.

【0006】本発明の目的は、例えば液晶表示装置等の表示装置で使用される場合に高い開口率を得ることのできる薄膜トランジスタ基板及びその製造方法を提供することである。 An object of the present invention, for example, is to provide a thin film transistor substrate and a manufacturing method thereof capable of obtaining a high aperture ratio when used in displays such as liquid crystal displays.

【0007】 [0007]

【課題を解決するための手段】本発明による薄膜トランジスタ基板は、絶縁板11の上に形成されたゲートバスライン12と、絶縁層を介して該ゲートバスラインと交差して配置されたドレインバスライン14と、該ゲートバスラインと該ドレインバスラインの交差部毎に設けられた薄膜トランジスタ18と、該薄膜トランジスタに接続された画素電極20とを備え、各ドレインバスライン14が平行に延びる2つのドレインバスライン部分14 Thin film transistor substrate according to the present invention, in order to solve the above-mentioned object, the gate bus lines 12 formed on the insulating plate 11, drain bus lines arranged to intersect with the gate bus lines via an insulating layer 14, with the gate bus lines and said drain bus lines TFT 18 provided for each intersection of a pixel electrode 20 connected to the thin film transistor, two drain bus each drain bus lines 14 extending in parallel line part 14
a、14bからなり、該画素電極20はその一側にある一つのドレインバスライン部分14a及びその他側にある一つのドレインバスライン部分14bに重なって設けられていることを特徴とするものである。 a, consists 14b, the pixel electrode 20 is characterized in that is provided to overlap on one of the drain bus line portions 14b located in one of the drain bus line section 14a and the other side on the one side thereof .

【0008】また、もう一つの本発明による薄膜トランジスタ基板は、絶縁板11の上に形成されたゲートバスライン12と、絶縁層を介して該ゲートバスラインと交差して配置されたドレインバスライン14と、該ゲートバスラインと該ドレインバスラインの交差部毎に設けられた薄膜トランジスタ18と、該薄膜トランジスタに接続された画素電極20とを備え、該画素電極20は平行に延びる一対の端部20a、20bを有し、該画素電極の一対の端部が上から見てドレインバスラインの端部1 [0008] In addition, the thin film transistor substrate according to another present invention, the gate bus lines 12 formed on the insulating plate 11, the drain bus lines 14 disposed to intersect with the gate bus lines via an insulating layer When, the gate bus line and a TFT 18 provided at each intersection of the drain bus lines, and a pixel electrode 20 connected to the thin film transistor, the pixel electrode 20 extend parallel pair of end portions 20a, has 20b, the ends of the drain bus line 1 a pair of end portions of the pixel electrode when viewed from above
4p、14qとそれぞれ一致するように設けられていることを特徴とするものである。 4p, and is characterized in that is provided so as to respectively coincide with 14q.

【0009】これらの薄膜トランジスタ基板の製造方法においては、該画素電極は基板裏面から露光する工程により作られることを特徴とするものである。 [0009] In the production method of a thin film transistor substrate, the pixel electrode is characterized in that produced by the process of exposing the substrate backside.

【0010】 [0010]

【作用】上記した薄膜トランジスタ基板及びその製造方法においては、画素電極の大きさを大きくすることができ、それに伴ってブラックマトリクスの開口部を大きくすることができる。 [Action] In the thin film transistor substrate and a manufacturing method thereof described above, it is possible to increase the size of the pixel electrode, it is possible to increase the opening of the black matrix accordingly. 従って、開口部の大きい表示装置を得ることができる。 Therefore, it is possible to obtain a large display device of the opening.

【0011】 [0011]

【実施例】図1は本発明の第1実施例の薄膜トランジスタ基板10を示す平面図であり、図2は図1の線II−II DETAILED DESCRIPTION FIG. 1 is a plan view showing a TFT substrate 10 of the first embodiment of the present invention, the line II-II of Figure 2 Figure 1
に沿ってとった断面図である。 Is a sectional view taken along. 図3は図1及び図2の薄膜トランジスタ基板10を含む液晶表示装置100を示す断面図である。 Figure 3 is a sectional view showing a liquid crystal display device 100 including the thin film transistor substrate 10 of FIGS. 図5及び図6は薄膜トランジスタ基板10の製造方法を示す図である。 5 and 6 are views showing a manufacturing method of a thin film transistor substrate 10.

【0012】図1から図3において、薄膜トランジスタ基板10はガラス等の透明な絶縁板11を含む。 [0012] In FIGS. 1-3, the TFT substrate 10 includes a transparent insulating plate 11 such as glass. 絶縁板11の上にはゲートバスライン12がクロム等の金属により形成される。 Gate bus line 12 is formed by a metal such as chromium is formed on the insulating plate 11. ドレインバスライン14がゲートバスライン12の上方に形成され、ドレインバスライン14 Drain bus line 14 is formed above the gate bus lines 12, drain bus lines 14
が絶縁層16に包まれている。 There has been wrapped in the insulating layer 16. さらに、薄膜トランジスタ18がゲートバスライン12とドレインバスライン1 Further, the thin film transistor 18 is the gate bus line 12 and the drain bus line 1
4の交差部毎に設けられる。 4 is provided for each intersection. さらに、画素電極20が薄膜トランジスタ18に接続して設けられる。 Further, the pixel electrode 20 is provided connected to the thin film transistor 18. 図面においては、1組の画素電極20及び薄膜トランジスタ18のみが示されているが、多数の組の画素電極20及び薄膜トランジスタ18がマトリクス状に設けられ、アクティブマトリクスを構成することは明らかであろう。 In the drawings, only one set of pixel electrodes 20 and thin film transistors 18 is shown, provided a number of sets of pixel electrodes 20 and the thin film transistor 18 in a matrix, to configure an active matrix will be apparent.

【0013】図1及び図6に示されるように、薄膜トランジスタ18はゲート電極22を含む。 [0013] As shown in FIGS. 1 and 6, the thin film transistor 18 includes a gate electrode 22. ゲート電極22 Gate electrode 22
はゲートバスライン12と一体的に設けられたものである。 Are those provided integrally with the gate bus line 12 manner. 蓄積容量電極(図示せず)をゲートバスライン12 Storage capacitor electrodes (not shown) of the gate bus line 12
及びゲート電極22と一体的に形成することもできる。 And it is also possible to gate electrode 22 and integrally formed.
薄膜トランジスタ16は、さらにドレインバスライン1 TFT 16 further drain bus line 1
4から延びるドレイン電極24と、ソース電極26と、 A drain electrode 24 extending from the 4, a source electrode 26,
半導体層28と、チャネル保護層30とからなる。 A semiconductor layer 28, consisting of the channel protective layer 30. 画素電極20はソース電極26に接続される。 Pixel electrode 20 is connected to the source electrode 26.

【0014】ゲートバスライン12及びドレインバスライン14は例えばクロムやチタン、あるいはこれらの複合構造で作られる。 [0014] The gate bus lines 12 and drain bus line 14 is made for example of chromium or titanium, or with these composite structures. 図6においては、絶縁層16は窒化シリコンからなる第1絶縁層16aと第2絶縁層16b In Figure 6, the insulating layer 16 is a first insulating layer 16a made of silicon nitride second dielectric layer 16b
とからなる。 Consisting of. また、ドレイン電極24及びソース電極2 The drain electrode 24 and source electrode 2
6の下で、半導体層28の上にはオーミックコンタクト層32が設けられている。 Under 6, on the semiconductor layer 28 is is provided an ohmic contact layer 32.

【0015】図1から図3に示されるように、各ドレインバスライン14は、平行に延びる2つのドレインバスライン部分14a、14bからなる。 [0015] As shown in FIGS. 1 to 3, each of the drain bus line 14, two drain bus line portion 14a extending in parallel, consisting 14b. これらの2つのドレインバスライン部分14a、14bは14cにおいて接続されており、1つのドレインバスライン14としての機能を有する。 These two drain bus line section 14a, 14b is connected at 14c, it has a function as a single drain bus line 14.

【0016】画素電極20はその一側(例えば図1で右側)にある一つのドレインバスライン部分14a及びその他側(例えば図1で左側)にある一つのドレインバスライン部分14bに重なって設けられている。 The pixel electrode 20 is provided to overlap on one of the drain bus line portions 14b located in one of the drain bus line section 14a and the other side on the one side thereof (e.g., the right side in FIG. 1) (e.g., the left side in FIG. 1) ing. 各ドレインバスライン14の2つのドレインバスライン部分14 Two drain of each drain bus line 14 bus line part 14
a、14bの間にはギャップがあいている。 a, and love is a gap between the 14b.

【0017】図3において、液晶表示装置100は、薄膜トランジスタ基板10とカラーフィルタ基板50と、 [0017] In FIG. 3, the liquid crystal display device 100 includes a TFT substrate 10 and the color filter substrate 50,
これらの基板10、50の間に封入された液晶60とからなる。 A liquid crystal 60 for sealed between these substrates 10 and 50. カラーフィルタ基板50は、透明な絶縁板51 The color filter substrate 50, a transparent insulating plate 51
の上に設けられたカラーフィルタ52と、その上に設けられたブラックマトリクス54と、その上に設けられた共通電極56とからなる。 A color filter 52 provided on the, a black matrix 54 provided thereon, consisting of the common electrode 56 provided thereon. カラーフィルタ52と赤、 The color filter 52 and the red,
緑、青の微小な色領域を有する。 Green, with a small color region of blue.

【0018】図4は従来の液晶表示装置を示す図である。 [0018] FIG. 4 is a diagram showing a conventional liquid crystal display device. この液晶表示装置は、薄膜トランジスタ基板70とカラーフィルタ基板80の間に封入された液晶60とからなる。 The liquid crystal display device, a liquid crystal 60 for sealed between the TFT substrate 70 and the color filter substrate 80. 薄膜トランジスタ基板70は、次の2点を除けば図1から図3の薄膜トランジスタ基板10と同様である。 TFT substrate 70 is the same as the TFT substrate 10 of FIGS. 1-3 except for the following two points.

【0019】すなわち、図4では、ドレインバスライン70が所定の幅aの一条の線として形成され、画素電極77がドレインバスライン74から所定のギャップbだけ内寄りの線で囲まれた領域に設けられている。 [0019] That is, in FIG. 4, the drain bus line 70 is formed as a line of Article of predetermined width a, in a region surrounded by a line of inboard predetermined gap b from the pixel electrode 77 is the drain bus line 74 It is provided. これに応じて、カラーフィルタ基板80のブラックマトリクス84は、その遮蔽部分の幅がxとなっている。 In response to this, the black matrix 84 of the color filter substrate 80, the width of the shield portion is in the x. ブラックマトリクス84と画素電極77とは、幅cだけ重なっている。 The black matrix 84 and the pixel electrode 77 overlaps by a width c. 従って、x=(a+2b+2c)である。 Therefore, it is x = (a + 2b + 2c). 重なりの幅cはドレインバスライン70の幅aの半分程度にとるのが普通であり、従って、x=(2a+2b)である。 Width c of the overlap is usually take about half of the width a of the drain bus line 70, therefore, is x = (2a + 2b).

【0020】図3において、各ドレインバスライン部分14a、14bの幅を図4のドレインバスライン70の幅と等しく、aとすることができる。 [0020] In FIG. 3, the drain bus line portion 14a, the width of 14b equal to the width of the drain bus line 70 in FIG. 4, may be a. また、2つのドレインバスライン部分14a、14bの間のギャップを図4の画素電極77とドレインバスライン74との間のギャップと等しく、bとすることができる。 Also, two drain bus line section 14a, equal to the gap between the pixel electrode 77 and the drain bus line 74 in FIG. 4 the gap between 14b, may be b. カラーフィルタ基板50のブラックマトリクス54の遮蔽部分の幅は、yである。 The width of the shielding portions of the black matrix 54 of the color filter substrate 50 is y.

【0021】図3では、ドレインバスライン部分14 [0021] In Figure 3, the drain bus line part 14
a、14bに光遮蔽の機能をもたせているので、ブラックマトリクス54の遮蔽部分の端部はドレインバスライン部分14a、14bの中央に位置させ、薄膜トランジスタ基板10とカラーフィルタ基板50との間の位置ずれが起きても、光が洩れないようにしている。 a, since remembering function of light shielding 14b, the ends of the shielding portion of the black matrix 54 is the drain bus line section 14a, is positioned at the center of the 14b, the position between the TFT substrate 10 and the color filter substrate 50 also happening is a shift, so that the light does not leak. 従って、 Therefore,
y=(a+b)であるが、実際の遮蔽部分の幅x´= Is a y = (a + b), the actual shielding portion of the width x'=
(2a+b)となる。 The (2a + b). 従って、本発明の遮蔽部分の幅x Therefore, the width x of the shielding portion of the present invention
´=(2a+b)は、従来の遮蔽部分の幅x=(2a+ '= (2a + b), the width of a conventional shielding portion x = (2a +
2b)よりも小さく、本発明によれば、従来のものよりも開口率が大きくなっている。 2b) less than, according to the present invention, the aperture ratio is larger than the conventional.

【0022】次に図5及び図6を参照して薄膜トランジスタ基板10の製造方法について説明する。 [0022] Referring now to FIGS. 5 and 6 describe a method of manufacturing the TFT substrate 10. 図5及び図6は図1の線VI─VIに沿ってとった断面図であり、薄膜トランジスタ18の部分を示す。 5 and 6 are sectional views taken along line VI─VI of FIG. 1 showing a portion of the thin film transistor 18. 図5(A)に示されるように、絶縁板11の上にゲートバスライン12及びゲート電極22となるべき金属(例えばクロム)をスパッタにより例えば150nm成膜し、レジスト塗布、露光、現像し、硝酸セリウム第2アンモンを主成分とする水溶液によるウェットエッチングにより、ゲートバスライン12及びゲート電極22を図1に示すような所定の形状に形成する。 As shown in FIG. 5 (A), the metal on the insulating plate 11 to be a gate bus line 12 and the gate electrode 22 (e.g., chromium) is for example 150nm formed by sputtering, resist application, exposure, and development, by wet etching with an aqueous solution composed mainly of cerium nitrate second Ammon to form the gate bus line 12 and the gate electrode 22 in a predetermined shape as shown in FIG. レジストを剥離した後、第1の絶縁層16aとなる窒化シリコン膜(450nm)、半導体層28となるアモルファスシリコン膜(15〜50n After removing the resist, the first insulating layer 16a to become a silicon nitride film (450 nm), an amorphous silicon film to be the semiconductor layer 28 (15~50n
m)、及びチャネル保護層30となる窒化シリコン膜(200nm)をプラズマCVDにて連続成膜する。 m), and a silicon nitride film serving as a channel protective layer 30 (200 nm) are continuously formed by plasma CVD.

【0023】図5(B)に示されるように、レジスト塗布、露光、現像により、チャネル保護層30の上に所定の形状のレジストパターン90を形成し、(C)に示されるように、緩衝フッ酸水溶液によるウェットエッチング、レジスト剥離の工程を経て、チャネル保護層30を所定の形状に形成する。 [0023] As shown in FIG. 5 (B), resist coating, exposure and development to form a resist pattern 90 having a predetermined shape on the channel protective layer 30, as shown (C), the buffer wet etching using hydrofluoric acid aqueous solution, after the resist stripping step, to form a channel protective layer 30 into a predetermined shape. このとき、半導体層30はまだ全面的に残っている。 In this case, the semiconductor layer 30 still remains in full.

【0024】次に(D)に示されるように、モノシランガスとPH 3ガスの混合ガスにより、オーミックコンタクト層32となる(n + a−Si)膜(50nm)をプラズマCVDにて成膜した後、ドレインバスライン1 Next, as shown in (D), a mixed gas of monosilane and PH 3 gas, after forming the ohmic contact layer 32 (n + a-Si) film (50 nm) by plasma CVD , drain bus line 1
4、ドレイン電極24及びソース電極26となる例えばチタン(200nm)をスパッタにて成膜する。 4, the drain electrode 24 and source electrode 26 for example is deposited titanium (200 nm) by a sputtering. なお、 It should be noted that,
オーミックコンタクト層32の形成は半導体層30にイオンドーピングすることによっても行うことができる。 Forming the ohmic contact layer 32 may be performed by ion doping in the semiconductor layer 30.

【0025】そこで、レジスト塗布、露光、現像、ウェットエッチングによりドレインバスライン14、ドレイン電極24及びソース電極26を所定の形状に形成する。 [0025] Therefore, resist coating, exposure, development, forming the drain bus line 14, the drain electrode 24 and source electrode 26 in a predetermined shape by wet etching. このときに使用したレジストにより、ドレインバスライン14は平行に延びる2つのドレインバスライン部分14a、14bからなる形状に形成される。 The resist used in this case, the drain bus lines 14 extending parallel to the two drain bus line section 14a, is formed into a shape consisting 14b. 続いてレジストを剥離せずにRIEの塩素ガスによるドライエッチングを行い、オーミックコンタクト層32及び半導体層28を所定の形状にし、素子分離する。 Then dry etching is performed by RIE chlorine gas without peeling off the resist, the ohmic contact layer 32 and the semiconductor layer 28 into a predetermined shape to isolation.

【0026】次に、図6(A)に示されるように、第2 Next, as shown in FIG. 6 (A), second
の絶縁層16bとして窒化シリコン膜をプラズマCVD Plasma CVD silicon nitride film as the insulating layer 16b of the
にて成膜した後、レジスト塗布、露光、現像、エッチングにを行い、第2の絶縁層16b(及び第1の絶縁層1 After forming by resist coating, exposure, development, performs the etching, the second insulating layer 16b (and the first insulating layer 1
6a)に穴17等をあける。 Drilling holes 17 or the like 6a). 続いて、(B)に示されるように、画素電極20となるITOを80nm成膜し、 Subsequently, 80nm deposited to, the ITO as the pixel electrode 20 as shown (B), the
レジスト塗布、露光、現像、エッチングにより画素電極20を図1に示す所定の形状に形成する。 Resist coating, exposure, development, formed into a predetermined shape of a pixel electrode 20 in FIG. 1 by etching.

【0027】図7は、イメージリバーサルレジストを用いて裏面露光工程を含む製造方法で、画素電極20を所定の形状に形成する例を示す図である。 FIG. 7 is a manufacturing method including a backside exposure process using an image reversal resist is a diagram showing an example of forming the pixel electrode 20 into a predetermined shape. 図8は図7で使用するマスクを示している。 Figure 8 shows a mask used in FIG. 図7(A)において、画素電極20となるITOを第2の絶縁層16bの上に全面的に成膜したら、レジスト(イメージリバーサルレジスト)91を塗布する。 In FIG. 7 (A), When fully formed the ITO as a pixel electrode 20 on the second insulating layer 16b, is coated with a resist (image reversal resist) 91. そこで、図8(A)に示されるマスク92を使用して基板の表面側から露光する。 Therefore, using a mask 92 shown in FIG. 8 (A) is exposed from the surface side of the substrate. 図8 Figure 8
(A)のマスク92は、露光される部分(つまりマスクの開口部)を示しており、画素電極20の領域及びドレインバスライン部分14a、14bの一部を含んでいる。 Mask 92 (A) shows an exposed in part (i.e. the opening of the mask), which contains part of the region and the drain bus line portions 14a, 14b of the pixel electrode 20.

【0028】図7(B)において、リバーサルベークを行うと、マスク92から露光された部分(ハッチングの部分)のレジストはその後の現像時に溶解せずに残るようになり、露光されなかった部分のレジストはネガ型からポジ型に変わる。 [0028] In FIG. 7 (B), when performing a reversal baking, the resist of the exposed portion from the mask 92 (hatched portion) is now remains undissolved during subsequent development, unexposed portions of the resist is changed to positive from negative. 図7(C)において、レジスト91 In FIG. 7 (C), the resist 91
を剥離した後、基板の裏面側から、ドレインバスライン部分14a、14b(及びゲートバスライン12及び電極等のその他の金属部分)をマスクとしてセルフアライメント露光する。 After peeling the, from the back side of the substrate, self-alignment exposure drain bus line portions 14a, 14b (and other metal parts such as the gate bus line 12 and the electrode) as a mask.

【0029】今回露光された、一対のドレインバスライン部分14a、14bの部分の間のギャップに相当する部分91aのレジストは、その後の現像時に脱落するようになる。 [0029] is now exposed, the resist of the pair of drain bus line portion 14a, the portion 91a corresponding to the gap between the portion of 14b is as falling off thereafter during development. 前に露光されていず、今回も露光されなかったドレインバスライン部分14a、14bの影の部分9 Izu been exposed before, drain bus line portion 14a which also has not been exposed this time, part of the shadow of 14b 9
1bのレジストは、この後さらに露光されなければ、その後の現像時に溶解せずに残るようになる。 Resist. 1b, to be thereafter further exposure, so it remains undissolved during subsequent development. 前に露光された部分(ハッチングの部分)のレジストは前に述べたようにその後の現像時に溶解せずに残るようになる。 Resist is to remain undissolved during the subsequent development as mentioned before the exposed portion before (hatched portion).

【0030】図7(D)において、図8(B)のマスク93を使用して基板の表面側から露光する。 [0030] In FIG. 7 (D), the use of the mask 93 shown in FIG. 8 (B) is exposed from the surface side of the substrate. 図8(B) Figure 8 (B)
のマスク93も露光される部分を示しており、上側のゲートバスライン12及び薄膜トランジスタ18の領域を含んでいる。 Mask 93 also shows a portion to be exposed contains a region of the upper gate bus line 12 and the TFT 18. 従って、今回の露光されたレジストのうち、最初に図8(A)のマスク92で露光されなかった部分が、その後の現像時に脱落するようになる。 Therefore, of this exposed resist, first portions which were not exposed by the mask 92 of FIG. 8 (A), comes to fall off during subsequent development. 図7は図1の線II−IIに沿った断面図であるので、ゲートバスライン12及び薄膜トランジスタ18の部分を含んでおらず、この図に見える範囲では、部分91aのレジストのみが最後の現像時に脱落するようになる。 Since FIG. 7 is a sectional view taken along line II-II of Figure 1 does not include a portion of the gate bus lines 12 and the TFTs 18, in the visible range in this figure, only the resist portion 91a is the last developing sometimes I would like to fall off. また、ゲートバスライン12及び薄膜トランジスタ18に相当する部分が、最後の現像時に脱落するようになる。 Also, portions corresponding to gate bus lines 12 and the thin film transistor 18, so that falling off during the last development.

【0031】従って、現像後のレジスト91は、部分9 [0031] Thus, the resist 91 after development, portions 9
1a、及びゲートバスライン12及び薄膜トランジスタ18に相当する部分が脱落し、その後で画素電極20のエッチングを行うと、レジスト91のない部分がエッチングされる。 1a, and gate bus lines 12 and the corresponding parts are falling off the thin film transistor 18 and then to etch the pixel electrode 20, the portion having no resist 91 is etched. このようにして、図1から図3に示した画素電極20が得られる。 In this manner, the pixel electrode 20 shown in FIGS. 1 to 3 is obtained. この画素電極20は各側のドレインバスライン部分14a、14bにぴったりとのっており、画素電極20がその一側にあるドレインバスライン部分14aに重なる面積と、該画素電極20がその他側にあるドレインバスライン部分14bに重なる面積とが等しい。 Drain bus line portions 14a of the pixel electrode 20 in each side, 14b rests snugly, and the area in which the pixel electrode 20 overlaps the drain bus line portion 14a on the one side thereof, to the pixel electrode 20 other side It is equal to the overlapping area to a drain bus line portion 14b.

【0032】図9は本発明の第2実施例の薄膜トランジスタ基板10を示す図である。 [0032] FIG. 9 is a diagram showing a TFT substrate 10 of the second embodiment of the present invention. この薄膜トランジスタ基板10は図1のものと同様には図1のものと同様に図3 The TFT substrate 10 is FIG similar to that of ones and the same Figure 1 3
の液晶表示装置に使用できる。 It can be used in a liquid crystal display device. 薄膜トランジスタ基板1 The thin film transistor substrate 1
0ゲートバスライン12と、ドレインバスライン14 0 gate bus line 12, the drain bus line 14
と、薄膜トランジスタ18と、画素電極20とを含むものである。 When those comprising a thin film transistor 18, a pixel electrode 20. ドレインバスライン14は、平行に延びる2 Drain bus line 14, extending in parallel 2
つのドレインバスライン部分14a、14bからなる。 One of the drain bus line section 14a, made of 14b.
これらの2つのドレインバスライン部分14a、14b These two drain bus line section 14a, 14b
は14cにおいて接続されており、1つのドレインバスライン14としての機能を有する。 Is connected at 14c, it has a function as a single drain bus line 14.

【0033】画素電極20はその一側(例えば図1で右側)にある一つのドレインバスライン部分14a及びその他側(例えば図1で左側)にある一つのドレインバスライン部分14bに重なって設けられている。 The pixel electrode 20 is provided to overlap on one of the drain bus line portions 14b located in one of the drain bus line section 14a and the other side on the one side thereof (e.g., the right side in FIG. 1) (e.g., the left side in FIG. 1) ing. この実施例では、画素電極20の端部が各ドレインバスライン部分14a、14bを越えてこれらのドレインバスライン部分14a、14bの間のギャップの領域にまで延びている。 In this embodiment, it extends to the region of the gap between these drain bus line portions 14a, 14b end portion of the pixel electrode 20 over the respective drain bus line portions 14a, 14b.

【0034】このような構成により、前の実施例と同様に開口率を上げることができる。 [0034] can be increased by such a configuration, the previous examples as well as the aperture ratio. そして、画素電極20 Then, the pixel electrode 20
がその一側にあるドレインバスライン部分14aに重なる面積と、該画素電極20がその他側にあるドレインバスライン部分14bに重なる面積とが等しい。 There the area overlapping with the drain bus line portion 14a on the one side thereof, and the area of ​​the pixel electrode 20 overlaps the drain bus line portion 14b on the other side equal. もし画素電極20の一方の端部のドレインバスラインとの重なりの面積が、画素電極20の他方の端部のドレインバスラインとの重なりの面積と異なると、一方のドレインバスラインを駆動しているときと、他方のドレインバスラインを駆動しているときとで画素電極にかかる電圧が変動するが、本発明によればそのような電圧の変動がない。 If the area of ​​overlap of the drain bus line of one end portion of the pixel electrode 20, when different from the area of ​​overlap of the drain bus line of the other end portion of the pixel electrode 20, and driving one of the drain bus line and when they are, the voltage applied to the pixel electrode varies between when driving the other of the drain bus lines, there is no variation of such a voltage according to the present invention.

【0035】図10は本発明の第3実施例の薄膜トランジスタ基板10を示す図である。 [0035] FIG. 10 is a diagram showing a TFT substrate 10 of the third embodiment of the present invention. この薄膜トランジスタ基板10は図1のものと同様には図3の液晶表示装置に使用できる。 The TFT substrate 10 is the same as that of FIG. 1 can be used in a liquid crystal display device of FIG. 薄膜トランジスタ基板10はゲートバスライン12と、ドレインバスライン14と、薄膜トランジスタ18と、画素電極20とを含むものである。 TFT substrate 10 and the gate bus lines 12, drain bus lines 14, it is intended to include a thin film transistor 18, a pixel electrode 20. この実施例では、ドレインバスライン14はそれぞれ1本ずつ延びるものである。 In this embodiment, the drain bus line 14 is intended to extend one by one, respectively.

【0036】画素電極20は薄膜トランジスタ18の位置する部分が逃げていることを除くば概略矩形状であり、対向する一対の端部(辺)20aがゲートバスライン12と平行であり、対向するもう一対の端部(辺)2 The pixel electrode 20 is substantially rectangular when excluding the position portion of the thin film transistor 18 is escaped, a pair of opposite ends (sides) 20a is parallel to the gate bus line 12, the other faces a pair of end portions (sides) 2
0bがドレインバスライン14と平行である。 0b is parallel to the drain bus line 14. 後者の一対の端部(辺)20bは上から見てドレインバスライン14の端部14qとそれぞれ一致するように設けられている。 The latter pair of end portions (sides) 20b is provided so as to respectively coincide with the end 14q of the drain bus line 14 when viewed from above. また、一対の端部(辺)20aも上から見てドレインバスライン14の端部14pとそれぞれ一致するように設けられている。 Furthermore, it is provided so that each match the end portion 14p of the drain bus line 14 when seen from above a pair of end portions (sides) 20a.

【0037】このような画素電極20はネガ型レジストを用いて基板裏面から露光する工程により作られる。 [0037] The pixel electrode 20 is made by exposing the substrate backside using a negative resist. 上記した図7(C)を参照して説明したように、基板裏面からレジストに露光するときには、金属層であるゲートバスライン12、ドレインバスライン14、及び薄膜トランジスタ18の各電極がマスクとして使用することができ、レジストを現像して画素電極20をエッチングすると、画素電極20の端部(辺)20bはドレインバスライン14の端部14qと一致し、画素電極20の端部(辺)20aはドレインバスライン14の端部14pと一致するようになる。 As described shown in FIG. 7 (C) described above, when exposing the substrate backside to resist, the gate bus line 12 is a metal layer, each electrode of the drain bus line 14, and a thin film transistor 18 is used as a mask it can, when etching the pixel electrode 20 by developing the resist, the ends of the pixel electrode 20 (side) 20b is coincident with an end portion 14q of the drain bus line 14, the end portion (side) 20a of the pixel electrode 20 It made to coincide with the end 14p of the drain bus line 14.

【0038】このような構成により、前の実施例と同様に開口率を上げることができる。 [0038] can be increased by such a configuration, the previous examples as well as the aperture ratio. そして、画素電極20 Then, the pixel electrode 20
はその一側にあるドレインバスライン14に重なり、且つ他側にあるドレインバスライン14から間隔ができるようにずれて形成されることがない。 It never overlaps the drain bus line 14 on the one side thereof, is and formed offset from the drain bus line 14 on the other side to allow intervals. 従って、ずれて形成される場合のような画素電極にかかる電圧の変動がない。 Therefore, there is no variation in the voltage applied to the pixel electrode, such as when formed displaced.

【0039】イメージリバーサルレジストを使用しても、画素電極20を形成することができる。 [0039] Also using the image reversal resist, it is possible to form the pixel electrode 20. 図11は、 Figure 11,
イメージリバーサルレジストを用いて裏面露光工程を含む製造方法で、画素電極20を所定の形状に形成する例を示す図である。 In a manufacturing method including a backside exposure process using an image reversal resist is a diagram showing an example of forming the pixel electrode 20 into a predetermined shape. 図11(A)において、画素電極20 In FIG. 11 (A), the pixel electrode 20
となるITOを絶縁層16の上に全面的に成膜したら、 When fully formed the ITO serving as on the insulating layer 16,
レジスト(イメージリバーサルレジスト)91を塗布する。 Resist is coated (image reversal resist) 91. そこで、基板の裏面側から、ゲートバスライン1 Therefore, from the back side of the substrate, the gate bus line 1
2、ドレインバスライン14、及び薄膜トランジスタ1 2, the drain bus line 14, and a thin film transistor 1
8の電極をマスクとしてセルフアライメント露光する。 Self-alignment exposure and 8 of the electrode as a mask.

【0040】レジスト91の露光される部分(ハッチング部分)はその後の現像時に溶解せずに残るようになる。 The exposed in part (hatched portion) of the resist 91 is to remain undissolved during subsequent development. そこで、図11(B)において、リバーサルベークを行うと、露光されなかった部分91cのレジストはネガ型からポジ型に変わる。 Therefore, in FIG. 11 (B), when performing a reversal baking, the resist portion 91c which has not been exposed is changed to positive from negative. そこで、図11(C)において、図8のマスク93のようなマスクを用いて基板の表面側から露光する。 Therefore, in FIG. 11 (C), the exposed from the surface side of the substrate using a mask such as mask 93 of FIG. それによって、レジストを現像したときに、ゲートバスライン12、ドレインバスライン1 Whereby, when developing the resist, the gate bus lines 12, drain bus lines 1
4、及び薄膜トランジスタ18の部分、及び薄膜トランジスタ18のまわりの部分のレジストが脱落し、画素電極20の部分のみレジスト91が残る。 4, and portions of the thin film transistor 18, and the resist is dropped off portions around the TFT 18, the resist 91 is left only the part of the pixel electrode 20. 従って、エッチングにより画素電極20が形成される。 Accordingly, the pixel electrode 20 is formed by etching.

【0041】 [0041]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
画素電極の大きさを大きくすることができ、それに伴ってブラックマトリクスの開口部を大きくすることができる。 It is possible to increase the size of the pixel electrode, it is possible to increase the opening of the black matrix accordingly. 従って、開口部の大きい表示装置を得ることができる。 Therefore, it is possible to obtain a large display device of the opening.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1実施例の薄膜トランジスタ基板の平面図である。 1 is a plan view of a thin film transistor substrate according to the first embodiment of the present invention.

【図2】図1の線II−IIに沿った断面図である。 2 is a cross-sectional view taken along line II-II of Figure 1.

【図3】図1の薄膜トランジスタ基板を含む液晶表示装置を示す断面図である。 3 is a sectional view showing a liquid crystal display device including a thin film transistor substrate of FIG.

【図4】従来の液晶表示装置を示す断面図である。 4 is a sectional view showing a conventional liquid crystal display device.

【図5】図1の基板の製造方法を示す図である。 5 is a diagram showing a manufacturing method of the substrate of FIG. 1.

【図6】図5の続きの工程を示す図である。 FIG. 6 is a diagram showing a continuation of the process of FIG. 5.

【図7】裏面露光工程を含む製造方法を示す図である。 7 is a diagram showing a manufacturing method comprising the back exposure process.

【図8】図7の画素電極の形成時に使用するマスクを示す図である。 8 is a diagram illustrating a mask used in the formation of the pixel electrode in FIG.

【図9】本発明の第2実施例の薄膜トランジスタ基板の平面図である。 9 is a plan view of a thin film transistor substrate according to a second embodiment of the present invention.

【図10】本発明の第2実施例の薄膜トランジスタ基板の平面図である。 10 is a plan view of a thin film transistor substrate according to a second embodiment of the present invention.

【図11】裏面露光工程を含む製造方法を示す図である。 11 is a diagram showing a manufacturing method comprising the back exposure process.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…基板 11…絶縁板 12…ゲートバスライン 14…ドレインバスライン 14a、14b…ドレインバスライン部分 18…薄膜トランジスタ 20…ゲート端子部 10 ... substrate 11: insulating plate 12: the gate bus line 14 ... drain bus lines 14a, 14b ... drain bus line part 18 ... TFT 20 ... gate terminal portion

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁板(11)の上に形成されたゲートバスライン(12)と、絶縁層を介して該ゲートバスラインと交差して配置されたドレインバスライン(14) 1. A dielectric plate (11) between the gate bus line (12) formed on, arranged crossing with the gate bus lines via an insulating layer a drain bus line (14)
    と、該ゲートバスラインと該ドレインバスラインの交差部毎に設けられた薄膜トランジスタ(18)と、該薄膜トランジスタに接続された画素電極(20)とを備え、 When provided with a thin film transistor (18) provided at each intersection of the gate bus lines and said drain bus lines, and a pixel electrode connected to the thin film transistor (20),
    各ドレインバスライン(14)が平行に延びる2つのドレインバスライン部分(14a、14b)からなり、該画素電極(20)はその一側にある一つのドレインバスライン部分(14a)及びその他側にある一つのドレインバスライン部分(14b)に重なって設けられていることを特徴とする薄膜トランジスタ基板。 Each drain bus lines (14) of the two extending parallel drain bus line portions (14a, 14b) consist, pixel electrodes (20) to one of the drain bus line portion (14a) and the other side on the one side thereof a thin film transistor substrate, characterized in that provided overlapping the one certain drain bus line portion (14b).
  2. 【請求項2】 該画素電極がその一側にあるドレインバスライン部分に重なる面積と、該画素電極がその他側にあるドレインバスライン部分に重なる面積とが等しいことを特徴とする薄膜トランジスタ基板。 2. A thin film transistor substrate, characterized in that the area of ​​the pixel electrode overlaps with the drain bus line portion of one side thereof, and the area of ​​the pixel electrode overlaps with the drain bus line portion of the other side is equal.
  3. 【請求項3】 絶縁板(11)の上に形成されたゲートバスライン(12)と、絶縁層を介して該ゲートバスラインと交差して配置されたドレインバスライン(14) Wherein the insulating plate (11) between the gate bus line (12) formed on, arranged crossing with the gate bus lines via an insulating layer a drain bus line (14)
    と、該ゲートバスラインと該ドレインバスラインの交差部毎に設けられた薄膜トランジスタ(18)と、該薄膜トランジスタに接続された画素電極(20)とを備え、 When provided with a thin film transistor (18) provided at each intersection of the gate bus lines and said drain bus lines, and a pixel electrode connected to the thin film transistor (20),
    該画素電極(20)は平行に延びる一対の端部(20 Pixel electrodes (20) are a pair of end portions extending in parallel (20
    a、20b)を有し、該画素電極(20)の一対の端部(20a、20b)が上から見てドレインバスラインの端部(14p、14q)とそれぞれ一致するように設けられていることを特徴とする薄膜トランジスタ基板。 a, has a 20b), are provided as a pair of end portions of the pixel electrodes (20) (20a, 20b) are identical each edge of the drain bus line when viewed from above (14p, 14q) TFT substrate characterized in that.
  4. 【請求項4】 該画素電極は、該画素電極の端部がゲートバスラインの端部及び薄膜トランジスタの端部と一致するように設けられていることを特徴とする請求項3に記載の薄膜トランジスタ基板。 4. A pixel electrode, a thin film transistor substrate according to claim 3, characterized in that the end portion of the pixel electrode is provided so as to coincide with the end and the end of the thin film transistor of the gate bus line .
  5. 【請求項5】 該画素電極は基板裏面から露光する工程により作られることを特徴とする請求項1から4のいずれか1項に記載の薄膜トランジスタ基板の製造方法。 5. A method of manufacturing a thin film transistor substrate according to any one of claims 1 4 pixel electrode, characterized in that it is made by exposing the substrate backside.
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