JPH08107406A - Clock signal switching circuit - Google Patents

Clock signal switching circuit

Info

Publication number
JPH08107406A
JPH08107406A JP24280494A JP24280494A JPH08107406A JP H08107406 A JPH08107406 A JP H08107406A JP 24280494 A JP24280494 A JP 24280494A JP 24280494 A JP24280494 A JP 24280494A JP H08107406 A JPH08107406 A JP H08107406A
Authority
JP
Japan
Prior art keywords
clock signal
signal
clock
flip
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP24280494A
Other languages
Japanese (ja)
Inventor
Eigo Kawahara
英剛 河原
Original Assignee
Fujitsu Ltd
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, 富士通株式会社 filed Critical Fujitsu Ltd
Priority to JP24280494A priority Critical patent/JPH08107406A/en
Publication of JPH08107406A publication Critical patent/JPH08107406A/en
Application status is Withdrawn legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Abstract

PURPOSE: To prevent hazard from being generated at the time of clock signal switching by applying hysteresis corresponding to two clock signals to a select signal at the time point of switching clock signals at a selector control part.
CONSTITUTION: Concerning select signals SL1 and SL2, a selector control part 2 applies the select signal SL1 for turning off the clock signal to a selector 1 as a select signal S1 synchronized with a clock signal CK1. Besides, the select signal SL2 for turning on the clock signal is applied to the selector 1 as a select signal S2, to which the hysteresis corresponding to two clock signals is applied, synchronized with a clock signal CK2. Thus, even when the phases of the clock signals CK1 and CK2 are shifted about at 360°, the generation of hazard caused by the switching of the clock signals CK1 and CK2 can be surely prevented. Even when switching other clock signals CK3-CKn, the generation of hazard can be prevented by the similar operation as well.
COPYRIGHT: (C)1996,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、複数のクロック信号発生部からのクロック信号を選択して出力するクロック切替回路に関する。 The present invention relates to a clock switching circuit for selectively outputting a clock signal from a plurality of clock signal generation unit. 各種の装置の信頼性を向上させる為に二重化構成が採用されている。 Redundant configuration in order to improve the reliability of various devices have been employed. 又一重化構成或いは二重化構成に於いて、各部の動作を同期的に行わせる為のクロック信号が必要であり、クロック信号断により動作が停止することになる。 Also In single configuration or duplex configuration requires a clock signal for causing performed synchronously each part of the operation, so that the operation by the clock signal disconnection is stopped. そこで、一方のクロック信号が断となると、他方のクロック信号に切替えて、動作を継続できるようにした構成が知られている。 Therefore, one of the clock signal becomes a cross-sectional, switch to other clock signals, configuration to allow continued operation is known. クロック信号発生部の保守,点検時にクロック信号を切替える場合もある。 Maintenance of the clock signal generator, there is also a case of switching the clock signal at the time of inspection. このようなクロック信号の切替えを安定に行わせることが要望されている。 Such a clock signal switching is possible to stably performed is desired.

【0002】 [0002]

【従来の技術】図5は従来例の説明図であり、31はセレクタ、32−1〜32−nはクロック信号発生部、3 BACKGROUND ART FIG. 5 is an explanatory view of a conventional example, 31 denotes a selector, 32-1 to 32-n is the clock signal generating unit, 3
3−1〜33−nはアンド回路、34はオア回路、CK 3-1~33-n are AND circuits, the OR circuit 34, CK
1〜CKnはクロック信号、SL1〜SLnは選択信号、CLKは選択出力されたクロック信号である。 1~CKn clock signal, SL1 to SLn selection signal, CLK is a selected output clock signal.

【0003】複数のクロック信号発生部32−1〜32 [0003] A plurality of clock signal generator 32-1 to 32
−nからのクロック信号CK1〜CKnがセレクタ31 Clock signal CK1~CKn from -n is selector 31
に加えられ、その中の一つが、図示を省略した選択処理部等からの選択信号SL1〜SLnによって選択されて、図示を省略した装置にクロック信号CLKとして供給され、この装置はデューティ50%のクロック信号C It was added to one of them, is selected by the selection signal SL1~SLn from the selection processing unit or the like which is not shown, is supplied as a clock signal CLK to the device (not shown), the apparatus 50% duty clock signal C
LKに従ってデータ処理を行うものである。 And it performs data processing in accordance with LK. 又複数のクロック信号発生部32−1〜32−nは、それぞれ独立的に設けられる場合や、図示を省略した上位装置に於けるクロック信号の発生源とする場合がある。 The plurality of clock signal generation unit 32-1 to 32-n is, and when it is each independently provided, there is a case where a source of at clock signal to the host device (not shown).

【0004】選択信号SL1〜SLnは、何れか一つが“1”で、他は“0”となるように制御される。 [0004] selection signal SL1~SLn, either one is "1", the other is controlled to be "0". 例えば、選択信号SL2が“1”で、他の選択信号が“0” For example, the selection signal SL2 is "1", the other selection signal is "0"
であると、クロック信号発生部32−2からのクロック信号CK2が、アンド回路33−2からオア回路34を介して選択出力され、図示を省略した装置は、このクロック信号CLKを基にデータ処理を行うことになる。 When it is, the clock signal CK2 from the clock signal generator 32-2, the selected output from the AND circuit 33-2 through the OR circuit 34, a device not shown, the data processing based on the clock signal CLK It will be performed.

【0005】 [0005]

【発明が解決しようとする課題】複数のクロック信号発生部32−1〜32−nからのクロック信号CK1〜C THE INVENTION Problems to be Solved] clock signals from a plurality of clock signal generation element 32-1~32-n CK1~C
Knは、相互に位相同期化されていない場合が一般的であり、例えば、図6のCK1,CK2に示すように、位相がずれているクロック信号CK1,CK2を、選択信号SL1,SL2によって切替える場合、クロック信号CK1がハイレベルの時点で選択信号SL1が“1”から“0”となり、選択信号SL2が“0”から“1”となった時、セレクタ31のオア回路34から出力されるクロック信号CLKには、ハザードと称されるデューティ50%以下のパルス幅の狭いクロックパルスが含まれることになる。 Kn, if another non-phase-synchronized is common, for example, as shown in CK1, CK2 6, a clock signal CK1, CK2 the phase is shifted, it switches the selection signals SL1, SL2 If, when the clock signal CK1 becomes the selection signal SL1 is "1" to "0" at a high level, the selection signal SL2 "0" "1", is output from the OR circuit 34 of the selector 31 the clock signal CLK, and it will include narrow clock pulses hazard called duty ratio of 50% or less of the pulse width.

【0006】このようなハザードは、クロック信号CK [0006] Such a hazard is, the clock signal CK
1,CK2が位相同期化されている場合でも、選択信号SL1,SL2が非同期で加えられる場合に発生する可能性が大きく、又選択信号SL1,SL2がクロック信号CK1,CK2に同期して加えられる場合でも、アンド回路33−1〜33−nの動作遅延時間のばらつき等によってハザードが発生する場合がある。 Even if the 1, CK2 are phase-synchronized, added selection signals SL1, SL2 is large can occur when added asynchronously, and selection signals SL1, SL2 is in synchronism with the clock signal CK1, CK2 even if there is a case where a hazard is caused by such variation in the operation delay time of the aND circuits 33-1 to 33-n.

【0007】このようなクロック信号の切替えによるハザードによって、クロック信号CLKが加えられる図示を省略した装置のフリップフロップやラッチ回路の誤動作を生じさせることになり、最悪の場合は、発振状態を誘発して正常動作に復帰でないことがある。 [0007] by hazard due to switching of such clock signals, will be cause malfunction of the flip-flop or a latch circuit of the device (not shown) to the clock signal CLK is applied, the worst case, to induce oscillation state Te may not be restored to normal operation. その為に、 To this end,
クロック信号CLKを供給される装置に、ハザードの発生を許容し、自己復帰機能を設けることも可能であるが、回路設計上の制約が生じると共に、回路規模が大きくなる問題がある。 The device which is supplied with the clock signal CLK, and allows the generation of hazards, but it is also possible to provide a self-recovery function, the restriction on a circuit design occurs, there is a problem that the circuit scale becomes large. 本発明は、クロック信号切替時に於けるハザードの発生を簡単な構成によって防止することを目的とする。 The present invention aims to prevent with a simple configuration the occurrence of at hazard when clock signal switching.

【0008】 [0008]

【課題を解決するための手段】本発明のクロック信号切替回路は、複数のクロック信号発生部からのクロック信号CK1〜CKnを選択信号によって切替えて出力するセレクタ1を含むクロック信号切替回路に於いて、クロック信号CK1〜CKnの切替時点に於ける選択信号に、2クロック信号分に相当するヒステリシスを与えてセレクタ1に加えるセレクタ制御部2を設けたものである。 Clock signal switching circuit of the present invention According to an aspect of the, in the clock signal switching circuit that includes a selector 1 of the output switching by the selection signal of the clock signal CK1~CKn from a plurality of clock signal generation unit and in the selection signal to the switching time of the clock signal CK1-CKn, giving hysteresis corresponding to the second clock signal component is provided with a selector control unit 2 applied to the selector 1.

【0009】又セレクタ制御部2は、クロック信号発生部からのクロック信号CK1〜CKnをクロック端子C [0009] The selector control unit 2, the clock signal CK1~CKn the clock terminal C from the clock signal generator
に、選択信号SL1〜SLnをデータ端子Dにそれぞれ加える第1のフリップフロップF11〜Fn1と、この第1のフリップフロップF11〜Fn1の出力信号をデータ端子Dに、クロック信号CK1〜CKnをクロック端子Cにそれぞれ加える第2のフリップフロップF12 In a first flip-flop F11~Fn1 adding respectively the selection signal SL1~SLn to the data terminal D, and the output signal of the first flip-flop F11~Fn1 a data terminal D, a clock terminal a clock signal CK1~CKn a second flip-flop added respectively C F12
〜Fn2と、第1及び第2のフリップフロップの出力信号の論理積出力をセレクタ1に加える選択信号とする構成を備えることができる。 And ~Fn2, can be provided with a structure that selectively signal adding the logical product output of the first and the output signal of the second flip-flop to the selector 1.

【0010】又複数のクロック信号発生部からのクロック信号CK1〜CKnをそれぞれクロック端子に、クロック信号CK1〜CKnに比較して低速のタイミング信号をリセット端子に、ハイレベル信号をデータ端子にそれぞれ加える第1のフリップフロップと、この第1のフリップフロップの出力信号をデータ端子に、タイミング信号をクロック端子にそれぞれ加える第2のフリップフロップと、第2のフリップフロップの出力信号がローレベルの時に前記クロック信号発生部からのクロック信号をそのまま出力し、ハイレベルの時にクロック信号をローレベルに固定して出力するクロック断時ローレベル固定回路を、セレクタ制御部2の前段に設けることができる。 [0010] a plurality of clock signals CK1-CKn from the clock signal generator to each clock terminal, a low-speed timing signal to the reset terminal as compared to the clock signal CK1-CKn, added respectively a high level signal to the data terminal a first flip-flop, the output signal of the first flip-flop to the data terminal, a second flip-flop applying respectively a timing signal to the clock terminal, when the output signal of the second flip-flop is at a low level the clock signal from the clock signal generation unit directly outputs the clock loss at a low level fixing circuit configured to fix the clock signal to the low level when the high level, can be provided in front of the selector control unit 2.

【0011】 [0011]

【作用】選択信号SL1〜SLnをセレクタ制御部2を介してセレクタ1に加える構成とし、セレクタ制御部2 [Action] The selection signal SL1~SLn a configuration applied to the selector 1 via the selector control unit 2, the selector control unit 2
に於いて、クロック信号CK1〜CKnの切替時点の選択信号SL1〜SLnを、2クロック信号分に相当するヒステリシスを与える。 In the selection signal SL1~SLn switching time of the clock signal CK1-CKn, giving a hysteresis corresponding to the second clock signal component. 即ち、クロック信号をオフとする為の選択信号に対して、オンとする為の選択信号を2 That is, the selected signal for turning off the clock signal, a selection signal for turning on 2
クロック信号分遅延させる状態のヒステリシスを与えてセレクタ1に加える。 Add to the selector 1 giving hysteresis state delaying the clock signal component. 従って、セレクタ1からは、或るクロック信号をオフとした後、他のクロック信号を直ちにオンとすることなく、2クロック信号分以下の時間をおいてオンとするものである。 Therefore, the selector 1, after a certain clock signal off, without immediately turned the other clock signal, and turned on at a second clock signal component following times.

【0012】又セレクタ制御部2を第1,第2のフリップフロップF11〜Fn1,F12〜Fn2とアンド回路とにより構成し、クロック信号をオフとする選択信号は、そのクロック信号の立下りに同期してオフとするようにセレクタ1に加え、又クロック信号をオンとする選択信号は、その2クロック信号分遅延させてオンとするようにセレクタ1に加える。 [0012] The selector control unit 2 of the first, second flip-flop F11~Fn1, constituted by the F12~Fn2 AND circuit, a selection signal for turning off a clock signal, synchronized to the falling edge of the clock signal It was added to the selector 1 so as to turn off, and a selection signal for turning on the clock signal is added to the selector 1 so as to turn on the second clock signal component delays. 従って、切替えるクロック信号の位相がずれていても、ハザードが発生することなく、セレクタ1によりクロック信号を切替えることができる。 Therefore, even if out of phase of the clock signal for switching, without hazard occurs, it is possible to switch the clock signal by the selector 1.

【0013】又第1,第2のフリップフロップFA1〜 [0013] The first, second flip-flop FA1~
FAn,FB1〜FBnを含むクロック断時ローレベル固定回路は、第1のフリップフロップFA1〜FAnによりクロック信号CK1〜CKnの断を検出し、タイミング信号Tによってリセットし、この第1のフリップフロップFA1〜FAnのリセット出力信号を、タイミング信号Tによって第2のフリップフロップFB1〜FB FAn, clock loss at a low level fixing circuit including FB1~FBn is the first flip-flop FA1~FAn detects disconnection of the clock signals CK1-CKn, and reset by the timing signal T, the first flip-flop FA1 a reset output signal of the ~FAn, the second flip-flop FB1~FB by the timing signal T
nにラッチし、クロック信号CK1〜CKnがハイレベル固定の断状態の場合でも、クロック信号CK1〜CK Latched n, the clock signal CK1~CKn even when a disconnection state of a high level fixed clock signal CK1~CK
nをローレベル固定として、セレクタ制御部2を介してセレクタ1に入力する。 N as low fixed and input to the selector 1 via the selector control unit 2. 又クロック信号CK1〜CKn The clock signal CK1~CKn
が正常ならばそのままセレクタ制御部2を介してセレクタ1に入力する。 Is input to the selector 1 via the directly selector control unit 2 if successful.

【0014】 [0014]

【実施例】図1は本発明の一実施例の説明図であり、1 DETAILED DESCRIPTION FIG. 1 is an explanatory view of an embodiment of the present invention, 1
はセレクタ、2はセレクタ制御部、3−1〜3−nはアンド回路、4−1〜4−nはインバータ、5−1〜5− Selector, 2 denotes a selector control unit, 3-1 to 3-n are AND circuits, 4-1 to 4-n are inverters, 5-1~5-
nはアンド回路、6はオア回路、CK1〜CKnはクロック信号、SL1〜SLnは選択信号、F11〜Fn1 n the AND circuit, the OR circuit 6, CK1-CKn clock signal, SL1 to SLn selection signal, F11~Fn1
は第1のフリップフロップ、F12〜Fn2は第2のフリップフロップ、CLKはクロック信号、S1〜Snはセレクタ1に加えられる選択信号である。 The first flip-flop, F12~Fn2 the second flip-flop, CLK denotes a clock signal, S1 to Sn is selected signals applied to the selector 1.

【0015】図示を省略した複数のクロック信号発生部からのクロック信号CK1〜CKnは、セレクタ1のアンド回路5−1〜5−nに加えられると共に、インバータ4−1〜4−nを介してフリップフロップF11〜F The clock signal CK1~CKn from a plurality of clock signal generation unit (not shown), as well as applied to the AND circuits 5-1 to 5-n of the selector 1, via the inverter 4-1 to 4-n flip-flop F11~F
n1,F12〜Fn2のクロック端子Cに加えられる。 n1, applied to the clock terminal C of F12~Fn2.
又選択信号SL1〜SLnは、第1のフリップフロップF11〜Fn1のデータ端子Dに加えられる。 The selection signal SL1~SLn is applied to the data terminal D of the first flip-flop F11~Fn1.

【0016】又第1のフリップフロップF11〜Fn1 [0016] The first flip-flop F11~Fn1
のQ端子の出力信号は第2のフリップフロップF12〜 The output signal of the Q terminal of the second flip-flop F12~
Fn2のデータ端子Dに加えられると共に、アンド回路3−1〜3−nに第2のフリップフロップF12〜Fn Together applied to the data terminal D of fn2, the second flip-flop F12~Fn to the AND circuits 3-1 to 3-n
2のQ端子の出力信号と共に加えられ、アンド回路3− Was added together with the output signal of the second Q terminal, the AND circuit 3
1〜3−nの出力信号S1〜Snがセレクタ1のアンド回路5−1〜5−nに選択信号として加えられる。 The output signal S1~Sn of 1 to 3-n are added as a selection signal to the AND circuit 5-1 to 5-n of the selector 1. 又セレクタ1は、従来例と同様に、アンド回路5−1〜5− The selector 1, as in the conventional example, the AND circuit 5-1~5-
nとオア回路6とによって構成されている。 It is constituted by n and an OR circuit 6.

【0017】従って、選択信号SL1〜SLnが“0” [0017] Accordingly, the selection signal SL1~SLn is "0"
となると、対応するクロック信号CK1〜CKnによって第1のフリップフロップF11〜Fn1がリセットされるから、セレクタ1に加えられる選択信号S1〜Sn When it comes to, from the first flip-flop F11~Fn1 is reset by the corresponding clock signal CK1-CKn, selection signal S1~Sn applied to the selector 1
は“0”となる。 Is "0". 又選択信号SL1〜SLnが“1”となると、対応するクロック信号CK1〜CKnによって第1のフリップフロップF11〜Fn1がセットされ、 Also the selection signal SL1~SLn becomes "1", the first flip-flop F11~Fn1 is set by the corresponding clock signal CK1-CKn,
次のクロック信号CK1〜CKnによって第2のフリップフロップF12〜Fn2がセットされ、その時点でセレクタ1に加えられる選択信号S1〜Snが“1”となる。 By the next clock signal CK1~CKn the second flip-flop F12~Fn2 is set, the selection signal S1~Sn applied to the selector 1 at that time is "1".

【0018】即ち、クロック信号をオフとする選択信号は、そのクロック信号に同期した選択信号としてセレクタ1に加えられ、又クロック信号をオンとする選択信号は、そのクロック信号に同期し、2クロック信号分遅延した選択信号としてセレクタ1に加えられる。 [0018] That is, the selection signal for turning off a clock signal is applied to the selector 1 as a selection signal synchronized with the clock signal, and a selection signal for turning on the clock signal is synchronized with the clock signal, second clock It applied to the selector 1 as the signal delayed by the selection signal. この場合、オフとするクロック信号とオンとするクロック信号との位相が大きくずれていても、オンとするクロック信号の2クロック信号分の遅延によって、セレクタ1には、ヒステリシスを与えた選択信号が入力され、クロック信号の切替時のハザードの発生を防止することができる。 In this case, it is deviated greatly phases of the clock signal to the clock signal and the on to off, the second clock signal component of the delayed clock signal to turn on, the selector 1, the selection signal fed hysteresis is inputted, it is possible to prevent the occurrence of a hazard at the time of switching of the clock signal. 又クロック信号の切替時に、2クロック信号分以上の休止期間を挿入することも考えられるが、後段の回路装置に対しては、クロック信号の休止期間が短い程良いことになり、前述のように、2クロック信号以下の休止期間とし、且つハザードの発生を防止することにより、 Also when switching the clock signals, inserting a pause period of more than 2 clock signal component is also considered, but for the subsequent circuit device, will be better shorter rest period of the clock signal, as described above by the second clock signal following rest period, and to prevent the occurrence of hazard,
後段の回路装置に対して安定にクロック信号を切替えて供給することができる。 It can be supplied by switching the stable clock signal to the subsequent circuit device.

【0019】図2は本発明の一実施例の動作説明図であり、クロック信号CK1,CK2の切替えについて示し、図1と同一符号は同一の信号の一例を示す。 [0019] Figure 2 is a diagram for describing the operation of an embodiment of the present invention, shows the switching of the clock signal CK1, CK2, Figure 1 and the same reference numerals shows an example of the same signal. クロック信号CK1,CK2と非同期の選択信号SL1が“1”から“0”となり、同時に選択信号SL2が“0”から“1”となって、クロック信号CK1からクロック信号CK2に切替える場合、クロック信号CK1 The clock signal CK1, CK2 and asynchronous selection signal SL1 is "1" to "0", the selection signal SL2 simultaneously become "1" to "0", when switching from the clock signal CK1 to the clock signal CK2, the clock signal CK1
の立下り(インバータ4−1により反転されたクロック信号の立上り)のタイミングで第1のフリップフロップF11のQ端子の出力信号は“0”となる。 The output signal of the first Q terminal of the flip-flop F11 at the timing of the falling (rising edge of the inverted clock signal by the inverter 4-1) becomes "0". 従って、アンド回路3−1からセレクタ1のアンド回路5−1に加えられる選択信号S1は“0”となる。 Therefore, selection signals S1 applied from the AND circuit 3-1 to the AND circuit 5-1 of the selector 1 is "0". それによって、 Thereby,
クロック信号CK1はオフとなる。 The clock signal CK1 is turned off.

【0020】又クロック信号CK2の立下り(インバータ4−2により反転されたクロック信号の立上り)のタイミングで第1のフリップフロップF21のQ端子の出力信号は“1”となり、この“1”の出力信号が第2のフリップフロップF22のデータ端子Dに加えられるから、次のクロック信号CK2の立下り(インバータ4− [0020] Also falling edge of the clock signal CK2 output signal of the Q terminal of the first flip-flop F21 at the timing of (the rise of inverted clock signal by the inverter 4-2) becomes "1", the "1" since the output signal is applied to the data terminal D of the second flip-flop F22, the next falling edge of the clock signal CK2 (inverter 4-
2により反転されたクロック信号の立上り)のタイミングで第2のフリップフロップF22のQ端子の出力信号は“1”となる。 The output signal of the second Q terminal of the flip-flop F22 at the timing of rising) of the inverted clock signal by 2 is "1". 従って、アンド回路3−2からセレクタ1のアンド回路5−2に加えられる選択信号S2は“1”となる。 Accordingly, selection signal S2 applied from the AND circuit 3-2 to the AND circuit 5-2 selector 1 is "1". それによって、クロック信号CK2はオンとなる。 Thereby, the clock signal CK2 is turned on.

【0021】即ち、選択信号SL1,SL2に対して、 [0021] In other words, for the selected signal SL1, SL2,
セレクタ制御部2は、クロック信号をオフとする選択信号SL1に対してはクロック信号CK1に同期した選択信号S1としてセレクタ1に加え、クロック信号をオンとする選択信号SL2に対してクロック信号CK2に同期し且つ2クロック信号分に相当するヒステリシスを与えた選択信号S2としてセレクタ1に加えるものである。 Selector control unit 2, in addition to the selector 1 as a selection signal S1 in synchronization with the clock signal CK1 to the selection signal SL1 to turn off the clock signal, the clock signal CK2 to the selection signal SL2 for turning on the clock signal it is intended to apply to the selector 1 as a selection signal S2 gave hysteresis corresponding to the synchronized and second clock signal component. それによって、クロック信号CK1,CK2の位相が360°近くずれている場合でも、クロック信号CK Thereby, even if the phase of the clock signal CK1, CK2 is shifted near 360 °, the clock signal CK
1,CK2の切替えによるハザードの発生を確実に防止できる。 1, CK2 switches the occurrence of hazards due to the possible reliably prevented. 又他のクロック信号CK3〜CKnの切替えについても前述と同様な動作によって、ハザードの発生を防止することができる。 Also by the above-described similar operation applies to the switching of the other clock signal CK3~CKn, it is possible to prevent the occurrence of a hazard.

【0022】図3は本発明の他の実施例の説明図であり、1,2は前述のセレクタ及びセレクタ制御部である。 FIG. 3 is an explanatory view of another embodiment of the present invention, 1 and 2 are described above in the selector and selector controller. 又11−1〜11−nはインヒビット回路、12− The 11-1~11-n is the inhibit circuit, 12
1〜12−nはバッファ、13−1〜13−nはインバータ、FA1〜FAnは第1のフリップフロップ、FB 1 to 12-n are buffers, 13-1 to 13-n are inverters, FA1~FAn the first flip-flop, FB
1〜FBnは第2のフリップフロップ、Tはタイミング信号、CK1〜CKnは図示を省略したクロック信号発生部からのクロック信号、SL1〜SLnは選択信号、 1~FBn the clock signal from the second flip-flop, T is a timing signal, CK1-CKn the clock signal generator, not shown, SL1 to SLn selection signal,
CLKはセレクタ1からのクロック信号である。 CLK is a clock signal from the selector 1.

【0023】クロック信号発生部の障害によってクロック信号が断となる場合は、通常はローレベル(“0”) [0023] If the clock signal by a failure of the clock signal generation element is the cross-sectional are usually low level ( "0")
連続の状態となるものであるが、クロック信号発生部の出力側の素子の障害によっては、ハイレベル(“1”) But in which a continuous state, by failure of the output side of the device of the clock signal generator, a high level ( "1")
固定となる場合がある。 There is a case to be fixed. このように、クロック信号CK In this way, the clock signal CK
1〜CKnがハイレベル固定で断状態となると、セレクタ制御部2の第1,第2のフリップフロップF11〜F When 1~CKn is disconnection state at a high level fixed, the first selector control unit 2, the second flip-flop F11~F
n1,F12〜Fn2は、選択信号SL1〜SLnの“1”,“0”に拘らず前の状態を維持することになる。 n1, F12~Fn2 will maintain a state before regardless of "1", "0" of the selection signal SL1 to SLn. 従って、クロック信号CLKとして選択出力中のクロック信号がハイレベル固定で断状態となると、セレクタ1からのハイレベル固定のクロック信号CLKが出力されることになる。 Therefore, when the clock signal being selected output as the clock signal CLK becomes the disconnection state at the high level fixed, so that the clock signal CLK of a high level fixed from the selector 1 is outputted. クロック断時ローレベル固定回路は、このような問題を解決する為のもので、クロック信号がハイレベル固定の断状態を検出した時に、ローレベル固定とするものである。 Clock loss at a low level fixing circuit is intended for solving such a problem, when the clock signal is detected the disconnection state of the high level fixed is to the low level fixed.

【0024】クロック信号CK1〜CKnは、インヒビット回路11−1〜11−nからセレクタ制御部2を介してセレクタ1に加えられる。 The clock signal CK1~CKn is applied to the selector 1 via the selector control unit 2 from the inhibit circuit 11-1 to 11-n. 又タイミング信号Tはバッファ12−1〜12−nを介して第1のフリップフロップFA1〜FAnのリセット端子Rに加えられ、インバータ13−1〜13−nを介して第2のフリップフロップFB1〜FBnのクロック端子Cに加えられる。 The timing signal T is applied to the reset terminal R of the first flip-flop FA1~FAn via a buffer 12-1 to 12-n, a second flip-flop via an inverter 13-1~13-n FB1~ It applied to the clock terminal C of FBn. このタイミング信号Tは、クロック信号CK1〜CKnに比較して低速度のものである。 The timing signal T is of low rate compared to the clock signal CK1-CKn. 又第1のフリップフロップFA1〜FAnのデータ端子DにハイレベルH The high level H to the data terminal D of the first flip-flop FA1~FAn
(“1”)が加えられ、クロック端子Cにクロック信号CK1〜CKnが加えられる。 ( "1") is added, the clock signal CK1~CKn is applied to the clock terminal C.

【0025】第1のフリップフロップFA1〜FAnの*Q端子(リセット出力端子)出力信号が第2のフリップフロップFB1〜FBnのデータ端子Dに加えられ、 [0025] * Q terminal of the first flip-flop FA1~FAn (reset output terminal) an output signal is applied to the data terminal D of the second flip-flop Fb1 to Fbn,
この*Q端子出力信号が“1”の時に、インバータ13 At the time of the * Q terminal output signal is "1", the inverter 13
−1〜13−nを介したタイミング信号TによってQ端子(セット出力端子)出力信号が“1”となり、インヒビット回路11−1〜11−nへの禁止入力となり、クロック信号CK1〜CKnをローレベル(“0”)固定として出力する。 -1~13-n Q terminal by the timing signal T via a (set output terminal) an output signal becomes "1", it will inhibit input to the inhibit circuits 11-1 to 11-n, a low clock signal CK1~CKn level ( "0") is output as fixed. 即ち、クロック信号CK1〜CKnがハイレベル固定の断状態の時に、ローレベル固定として出力することができる。 That is, the clock signal CK1~CKn is output when the cross-sectional state of the high level fixed, as low level fixed.

【0026】又クロック信号CK1〜CKnが正常であると、第1のフリップフロップFA1〜FAnはタイミング信号Tによってリセットされるが、次のクロック信号CK1〜CKnによってセットされ、第2のフリップフロップFB1〜FBnはリセット状態を継続し、そのQ端子出力信号は“0”となる。 [0026] Also when the clock signal CK1-CKn is normal, the first flip-flop FA1~FAn is reset by the timing signal T, it is set by the next clock signal CK1-CKn, a second flip-flop FB1 ~FBn continues the reset state, its Q terminal output signal becomes "0". 従って、インヒビット回路11−1〜11−nを介してクロック信号CK1〜 Therefore, the clock signal CK1~ via the inhibit circuit 11-1 to 11-n
CKnがそのまま出力される。 CKn is output as it is. インヒビット回路11− Inhibit circuit 11-
1〜11−nの出力のクロック信号は、セレクタ制御部2を介してセレクタ1に加えられる。 Clock signal at the output of 1 to 11-n is applied to the selector 1 via the selector control unit 2.

【0027】図4は本発明の他の実施例の動作説明図であり、図3に於けるクロック信号CK1,CK2について、クロック信号CK2がハイレベル固定の断状態となった場合を示す。 FIG. 4 is a diagram for describing the operation of another embodiment of the present invention, the in the clock signal CK1, CK2 FIG. 3 shows a case where the clock signal CK2 becomes the cross-sectional state of the high level fixed. タイミング信号Tは、クロック信号C The timing signal T, the clock signal C
K1,CK2に比較して低速度のものであり、クロック信号CK1,CK2の周期の数10倍乃至数千倍の周期とすることができる。 K1, compared to CK2 are of low velocity, it can be several ten times to several thousand times the period of the cycle of the clock signal CK1, CK2. 即ち、クロック信号CK1,CK That is, the clock signal CK1, CK
2の断検出に要する時間を基にタイミング信号Tの周期を設定することができる。 It is possible to set the period of the timing signal T based on the time required for the second disconnection detection.

【0028】正常なクロック信号CK1の場合、第1のフリップフロップFA1はタイミング信号Tによってリセットされるが、次のクロック信号CK1によってセットされ、*Q端子出力信号は“0”となる。 [0028] For normal clock signal CK1, but the first flip-flop FA1 is reset by the timing signal T, is set by the next clock signal CK1, * Q terminal output signal becomes "0". そして、インバータ13−1を介した次のタイミング信号Tがクロック端子Cに加えられる第2のフリップフロップFB1 Then, a second flip-flop next timing signal T via an inverter 13-1 is applied to the clock terminal C FB1
のQ端子出力信号は“0”となり、この状態が継続される。 Q terminal output signal of "0", this state is continued. 従って、インヒビット回路11−1の出力信号b Therefore, the output signal b of the inhibit circuit 11-1
は、図4のbに示すように、クロック信号CK1がそのまま出力されることになり、このクロック信号CK1がセレクタ制御部2を介してセレクタ1に加えられる。 , As shown in b of FIG. 4, will be the clock signal CK1 is directly output, the clock signal CK1 is applied to the selector 1 via the selector control unit 2.

【0029】又クロック信号CK2が正常な場合は、前述のクロック信号CK1と同様に、インヒビット回路1 [0029] Also when the clock signal CK2 is normal, similarly to the clock signal CK1 of the foregoing, the inhibit circuit 1
1−2からそのまま出力され、セレクタ制御部2を介してセレクタ1に加えられるが、例えば、ハイレベル(“1”)固定の断状態となった場合、第1のフリップフロップFA2がタイミング信号Tによってリセットされた後、そのクロック端子Cにはクロック信号CK1が加えられないことになり、*Q端子出力信号は“1”を継続することになる。 1-2 as it is output from, but applied to the selector 1 via the selector control unit 2, for example, when a disconnection state of a high level ( "1") fixed first flip-flop FA2 timing signal T after being reset by, will be not applied the clock signal CK1 to the clock terminal C, * Q terminal output signal would continue to "1".

【0030】従って、次のタイミング信号Tがインバータ13−2を介して第2のフリップフロップFB2のクロック端子Cに加えられると、第2のフリップフロップFB2のQ端子出力信号aは、図4のaに示すように“1”となる。 [0030] Therefore, when the next timing signal T is applied to the clock terminal C of the second flip-flop FB2 via the inverter 13-2, Q terminal output signal a of the second flip-flop FB2 is shown in FIG. 4 as shown in a "1". それによって、インヒビット回路11− Thereby, inhibit circuit 11-
2の出力信号cは、図4のcに示すように、正常なクロック信号CK2を示す状態から、ハイレベル固定の断状態となり、次にローレベル固定となる。 Output signal c of 2, as shown in c of FIG. 4, from the state indicating the normal clock signal CK2, becomes disengaged state of the high level fixed, then the low level fixed. 即ち、ハイレベル固定の断状態となっても、タイミング信号Tの1周期後にはローレベル固定の信号として出力される。 That is, even if a disconnection state of a high level fixed, after one cycle of the timing signal T is outputted as a signal of low level fixed. それによって、セレクタ制御部2からセレクタ1に加える選択信号S2を“0”として、ハイレベル固定のクロック信号が連続して出力されることを阻止できる。 Whereby a selection signal S2 applied from the selector control unit 2 to the selector 1 as "0", it can be prevented that the clock signal of a high level fixed is continuously output.

【0031】本発明は、前述の実施例にのみ限定されるものではなく、種々付加変更することができるものであり、例えば、アンド回路やオア回路は、論理レベルに対応して他のゲート回路構成とすることも可能である。 [0031] The present invention is not limited to the embodiments described above, which can be variously added modified, for example, an AND circuit and OR circuit, the other gate circuits corresponding to the logic level it is also possible to adopt a configuration. 又必要に応じて、クロック信号のレベル補正回路等を付加することも可能である。 Further if necessary, it is also possible to add a level correction circuit and the like of the clock signal.

【0032】 [0032]

【発明の効果】以上説明したように、本発明のクロック信号切替回路は、クロック信号CK1〜CKnを選択信号SL1〜SLnによって切替えて出力するセレクタ1 As described above, according to the present invention, the clock signal switching circuit of the present invention, the selector 1 outputs switching by a selection signal SL1~SLn the clock signal CK1~CKn
と、クロック信号の切替時点に於ける選択信号に、2クロック信号分に相当するヒステリシスを与えるセレクタ制御部2とを備えたものであり、クロック信号CK1〜 When, in the in the selection signal to the switching time of the clock signal, which has a selector control section 2 to provide a hysteresis corresponding to the second clock signal component, the clock signal CK1~
CKnに非同期で選択信号SL1〜SLnが加えられても、クロック信号をオフする為の選択信号に対してオンする為の選択信号を2クロック信号分遅延させた状態の選択信号としてセレクタ1に加えることにより、セレクタ1から切替出力されるクロック信号CLKにハザードが含まれないようにできる利点がある。 Be asynchronous selection signal SL1~SLn is applied to CKn, it is added to the selector 1 selects signal for turning on the selected signal for turning off the clock signal as a selection signal in the state delayed second clock signal component it provides an advantage which can so that it does not contain a hazard to the clock signal CLK is switched output from the selector 1.

【0033】又第1,第2のフリップフロップF11〜 [0033] The first, second flip-flop F11~
Fn1,F12〜Fn2によりセレクタ制御部2を構成したことにより、クロック信号をオフとする選択信号をそのクロック信号に同期して直ちにオフとするようにセレクタ1に加え、又クロック信号をオンとする選択信号をそのクロック信号に同期し且つ2クロック信号分遅延させてセレクタ1に加えるから、セレクタ1によるクロック信号の切替時点のハザードの発生を簡単な構成により確実に防止できる利点がある。 Fn1, by constructing the selector control unit 2 by F12~Fn2, added a selection signal for turning off a clock signal to the selector 1 to immediately turn off in synchronism with the clock signal, also turns on the clock signal since the selection signal that is synchronized with the clock signal and second clock signal component delays the by addition to the selector 1, there is an advantage that can be reliably prevented by a simple configuration the occurrence of hazard of the switching time of the clock signal by the selector 1.

【0034】又第1,第2のフリップフロップFA1〜 [0034] The first, second flip-flop FA1~
FAn,FB1〜FBnからなるクロック断時ローレベル固定回路をセレクタ制御部2の前段に設けたことにより、クロック信号CK1〜CKnがハイレベル固定で断状態となった場合に、所定期間後にローレベル固定とすることができるから、後段の回路装置への悪影響を除くことができる。 FAn, by providing the clock loss at a low level fixing circuit consisting FB1~FBn in front of the selector control unit 2, when the clock signal CK1~CKn becomes disconnection state at a high level fixed, the low level after a predetermined time period since it can be fixed, it is possible to remove the adverse effect on the subsequent circuit device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の説明図である。 FIG. 1 is an explanatory view of an embodiment of the present invention.

【図2】本発明の一実施例の動作説明図である。 Figure 2 is an operation explanatory view of an embodiment of the present invention.

【図3】本発明の他の実施例の説明図である。 Figure 3 is an illustration of another embodiment of the present invention.

【図4】本発明の他の実施例の動作説明図である。 4 is an operation explanatory diagram of another embodiment of the present invention.

【図5】従来例の説明図である。 5 is an explanatory view of a conventional example.

【図6】従来例の動作説明図である。 6 is a diagram for describing operation of the conventional example.

【符号の説明】 1 セレクタ 2 セレクタ制御部 3−1〜3−n,5−1〜5−n アンド回路 4−1〜4−n インバータ 6 オア回路 F11〜Fn1 第1のフリップフロップ F12〜Fn2 第2のフリップフロップ CK1〜CKn クロック信号 SL1〜SLn 選択信号 CLK クロック信号 [Reference Numerals] 1 Selector 2 selector control unit 3-1~3-n, 5-1~5-n AND circuits 4-1 to 4-n inverter 6 OR circuit F11~Fn1 first flip-flop F12~Fn2 second flip-flop CK1~CKn clock signal SL1~SLn selection signal CLK clock signal

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のクロック信号発生部からのクロック信号を選択信号によって切替えて出力するセレクタを含むクロック信号切替回路に於いて、 前記クロック信号の切替時点に於ける前記選択信号に、 We claim: 1. In a clock signal switching circuit that includes a selector for outputting switching by a selection signal a clock signal from a plurality of clock signal generating unit, the at the selection signal to the switching time of the clock signal,
    2クロック信号分に相当するヒステリシスを与えて前記セレクタに加えるセレクタ制御部を設けたことを特徴とするクロック信号切替回路。 Clock signal switching circuit, characterized in that a selector control unit applied to the selector giving hysteresis corresponding to the second clock signal component.
  2. 【請求項2】 前記セレクタ制御部は、前記クロック信号発生部からのクロック信号をクロック端子に、前記選択信号をデータ端子にそれぞれ加える第1のフリップフロップと、該第1のフリップフロップの出力信号をデータ端子に、前記クロック信号をクロック端子にそれぞれ加える第2のフリップフロップと、前記第1のフリップフロップと前記第2のフリップフロップとの出力信号の論理積出力を、前記セレクタに加える選択信号とする構成を備えたことを特徴とする請求項1記載のクロック信号切替回路。 Wherein said selector control unit, the clock terminal a clock signal from the clock signal generator, a first flip-flop and, first flip-flop output signals applied respectively the selection signal to the data terminal the data terminal, a second flip-flop applying each said clock signal to a clock terminal, the aND output of the output signal of the said first flip-flop second flip-flop, a selection signal applied to the selector clock signal switching circuit according to claim 1, characterized in that it comprises an arrangement for the.
  3. 【請求項3】 前記複数のクロック信号発生部からのクロック信号をそれぞれクロック端子に、前記クロック信号に比較して低速のタイミング信号をリセット端子に、 3. A clock signal from the plurality of clock signal generator to each clock terminal, the low-speed timing signal by comparing the reset terminal to said clock signal,
    ハイレベルの信号をデータ端子にそれぞれ加える第1のフリップフロップと、該第1のフリップフロップのリセット出力信号をデータ端子に、前記タイミング信号をクロック端子にそれぞれ加える第2のフリップフロップと、該第2のフリップフロップの出力信号がローレベルの時に前記クロック信号発生部からのクロック信号をそのまま出力し、ハイレベルの時に前記クロック信号をローレベルに固定して出力するクロック断時ローレベル固定回路を、前記セレクタ制御部の前段に設けたことを特徴とする請求項1又は2記載のクロック信号切替回路。 A first flip-flop applying respectively a high level signal to the data terminal, a reset output signal of the first flip-flop to the data terminal, a second flip-flop applying each said timing signal to the clock terminal, said the output signal of the second flip-flop is directly outputs the clock signal from the clock signal generator at a low level, the clock loss at a low level fixing circuit configured to fix the clock signal to the low level when the high level the clock signal switching circuit according to claim 1 or 2, characterized in that provided in front of the selector control unit.
JP24280494A 1994-10-06 1994-10-06 Clock signal switching circuit Withdrawn JPH08107406A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24280494A JPH08107406A (en) 1994-10-06 1994-10-06 Clock signal switching circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24280494A JPH08107406A (en) 1994-10-06 1994-10-06 Clock signal switching circuit

Publications (1)

Publication Number Publication Date
JPH08107406A true JPH08107406A (en) 1996-04-23

Family

ID=17094539

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24280494A Withdrawn JPH08107406A (en) 1994-10-06 1994-10-06 Clock signal switching circuit

Country Status (1)

Country Link
JP (1) JPH08107406A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007099719A1 (en) * 2006-03-01 2007-09-07 Matsushita Electric Industrial Co., Ltd. Transmitter and transmitter/receiver
US7334152B2 (en) 2004-07-12 2008-02-19 Seiko Epson Corporation Clock switching circuit
JP2009124626A (en) * 2007-11-19 2009-06-04 Seiko Epson Corp Audio signal relaying circuit and method
JP2010011056A (en) * 2008-06-26 2010-01-14 Sony Corp Solid-state imaging element and camera system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7334152B2 (en) 2004-07-12 2008-02-19 Seiko Epson Corporation Clock switching circuit
WO2007099719A1 (en) * 2006-03-01 2007-09-07 Matsushita Electric Industrial Co., Ltd. Transmitter and transmitter/receiver
JPWO2007099719A1 (en) * 2006-03-01 2009-07-16 パナソニック株式会社 Transmitting apparatus and transmitting / receiving apparatus
JP2009124626A (en) * 2007-11-19 2009-06-04 Seiko Epson Corp Audio signal relaying circuit and method
JP2010011056A (en) * 2008-06-26 2010-01-14 Sony Corp Solid-state imaging element and camera system

Similar Documents

Publication Publication Date Title
US6774690B2 (en) Digital dual-loop DLL design using coarse and fine loops
US5719515A (en) Digital delay line
KR100425661B1 (en) Data synchronous transmitting system and method of synchronously transmitting data
US6931086B2 (en) Method and apparatus for generating a phase dependent control signal
DE60002571T2 (en) Elastic interface arrangement and method therefor
TW577087B (en) Register controlled DLL for reducing current consumption
US5794020A (en) Data transfer apparatus fetching reception data at maximum margin of timing
JP2981860B2 (en) Phase delay correction apparatus
JP3260048B2 (en) Clock signal generating circuit and a semiconductor device
KR100810070B1 (en) Delay locked loop
DE69838852T2 (en) Method and device for coupling signals between two circuits, working in various clock areas
KR100528379B1 (en) Clock signal distribution system
US7088159B2 (en) Register controlled delay locked loop and its control method
KR100639616B1 (en) Delay locked loop in semiconductor memory device and its clock locking method
KR100518479B1 (en) Synchronous clock generator including delay-locked loop
DE19653160B4 (en) Digital delay lock loop circuit that uses a synchronous delay line
DE10235739B4 (en) Register mounted on a memory module and use of a register in a memory module
US4970405A (en) Clock selection circuit for selecting one of a plurality of clock pulse signals
EP0606979A2 (en) CMOS multi-tap digital delay line with non-inverting taps
US7368966B2 (en) Clock generator and clock duty cycle correction method
US6081145A (en) Semiconductor integrated circuit device
US6157229A (en) Skew compensation device
US5274678A (en) Clock switching apparatus and method for computer systems
JP4789172B2 (en) Delay lock loop and locking method thereof in semiconductor memory device
JP4310636B2 (en) Digital delay locked loop

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20020115