JPH0798766A - グラフィックス・アクセラレータにおいてグラフィックス・ジオメトリ・データを前処理する方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータ装置における高性能三次元グラ
フィックス・アクセラレータ用の、ジオメトリ入力デー
タを種々のフォーマットから翻訳するコマンド・プリプ
ロセッサを得る。 【構成】 コマンド・プリプロセッサは、ホストプロセ
ッサにより翻訳パラメータでプリプログラムされる再フ
ォーマット制御レジスタのセットを含む。再フォーマッ
ト制御レジスタ内の翻訳パラメータは翻訳オペレーショ
ンを指定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・グラフィ
ックス装置の分野に関するものである。更に詳しくいえ
ば、本発明は高性能三次元グラフィックス・アクセラレ
ータ用コマンド・プリプロセッサに関するものである。

【０００２】

【従来の技術】三次元グラフィックス・アクセラレータ
はコンピュータ装置用の特殊化されたグラフィックス表
現サブシステムである。コンピュータ装置のホストプロ
セッサで実行するアプリケーション・プログラムは、表
示装置で表示するための三次元グラフィックス要素を定
める三次元ジオメトリ入力データを生成する。アプリケ
ーションはジオメトリ入力データをホストプロセッサか
らグラフィックス・アクセラレータへ転送する、その
後、グラフィックス・アクセラレータは対応するグラフ
ィックス要素を表示装置で表現する。

【０００３】従来のアクセラレータ・プログラムは、三
次元グラフィックス要素を定めるために好適なフォーマ
ットに従って三次元ジオメトリ入力データを生成する。
好適なフォーマットの例はＰＨＩＧＳ規格である。しか
し、予め定められている異なるフォーマットおよび既存
のフォーマットの変形の拡散が最近生じている。異なる
フォーマットが類似の作図機能を定めるとしても、予め
定められている異なるフォーマットの多くをサポートす
るために、高性能グラフィックス・アクセラレータが典
型的に求められる。

【０００４】いくつかの従来のグラフィックス装置は、
ジオメトリ入力データを種々の所定のフォーマットに従
って処理するために、グラフィックス・アクセラレータ
をマイクロコーディングすることにより、種々の所定の
フォーマットをサポートする。そのような装置において
は、グラフィックス・アクセラレータは対応するグラフ
ィックス要素を表現する（レンダリング）する前に、種
々のフォーマットを分解および翻訳するためのマイクロ
コード・タスクを含む。不幸なことに、そのようなマイ
クロコード・タスクはグラフィックス・アクセラレータ
・マイクロコードのサイズを非常に大きくし、かつその
マイクロコードを非常に複雑にするから、グラフィック
ス・アクセラレータのコストが増大し、表現性能が低下
する。

【０００５】別の従来のグラフィックス装置は、種々の
所定のフォーマットをグラフィックス・アクセラレータ
のための簡単にしたフォーマットへ翻訳するために、ホ
ストプロセッサを採用することにより種々のフォーマッ
トをサポートする。不幸なことに、ホストプロセッサに
よるフォーマット翻訳は、グラフィックス・アクセラレ
ータへのスループットを大幅に減少させることにより、
グラフィックス装置全体の性能を低下させることがある
システムの隘路である。

【０００６】

【発明が解決しようとする課題】本発明は、グラフィッ
クス・アクセラレータにおいて、種々のジオメトリ入力
データ・フォーマットを共通フォーマットへ翻訳するこ
とにより、より高性能で、コストが比較的低いグラフィ
ックス・アクセラレータを可能にするコマンド・プリプ
ロセッサを提供することを目的とする。

【０００７】

【課題を解決するための手段】この明細書ではコンピュ
ータ装置における高性能三次元グラフィックス・アクセ
ラレータ用コマンド・プリプロセッサを開示する。この
コマンド・プリプロセッサはジオメトリ入力データを種
々のフォーマットから標準的な再フォーマットされた頂
点パケットへ翻訳する。コマンド・プリプロセッサは３
Ｄジオメトリ・パイプラインおよび直接ポート・データ
・パイプラインをインプリメントする。

【０００８】コマンド・プリプロセッサの３Ｄジオメト
リ・パイプラインは、プログラムされた入力／出力また
は直接メモリ・アクセスのいずれかを用いてホストバス
を介して入力頂点パケットをアクセスする。コマンド・
プリプロセッサは入力頂点パケットを再フォーマットさ
れた頂点パケットへ再フォーマットし、それから再フォ
ーマットされた頂点パケットを、出力ジオメトリ・パケ
ットとして浮動小数点バスを介して転送する。この場合
には、希望によりデータを置換したり、データを圧縮し
たりする。

【０００９】コマンド・プリプロセッサは再フォーマッ
ト化制御レジスタを含む。ホストプロセッサは一組の翻
訳パラメータを再フォーマット化制御レジスタへプリプ
ログラムする。再フォーマット化制御レジスタ中の翻訳
パラメータは翻訳オペレーションおよび再フォーマット
された頂点パケットを指定する。

【００１０】コマンド・プリプロセッサは、直接メモリ
・アクセス・プロトコルに従ってホストバスを介して入
力頂点パケットをアクセスする。入力頂点パケットはグ
ラフィックス・プリミティブを定めるジオメトリ入力デ
ータを含む。コマンド・プリプロセッサは入力頂点パケ
ットをバケット・バッファに格納する。

【００１１】コマンド・プリプロセッサは、ジオメトリ
入力データをバケット・バッファから読出し、再フォー
マット化制御レジスタにおいて指定されている翻訳パラ
メータに従ってそのジオメトリ入力データを翻訳する。

【００１２】コマンド・プリプロセッサは、再フォーマ
ットされたジオメトリ・データを頂点バッファから読出
し、再フォーマット化制御レジスタにおいて指定されて
いるパラメータに従ってタップル置換（ｔｕｐｐｌｅ
ｓｕｂｓｔｉｔｕｔｉｏｎ）およびデータ圧縮を行うこ
とにより出力ジオメトリ・パケットを生成する。

【００１３】三角形のためのプリミティブが再フォーマ
ットされた頂点パケット中に３つの頂点を含み、ベクト
ルのためのプリミティブが再フォーマットされた頂点パ
ケット中に２つの頂点を含み、ドットのためのプリミテ
ィブが再フォーマットされた頂点パケット中に１つの頂
点を含むように、再フォーマットされた頂点パケットが
三角形と、ベクトルと、ドットとのためのプリミティブ
を再フォーマットされた頂点パケットが含むかどうかを
翻訳パラメータが指定する。

【００１４】翻訳パラメータは、再フォーマットされた
頂点パケットのための、バケット・バッファからの一組
のソース・タップルを指定する。翻訳パラメータは再フ
ォーマットされた頂点パケットのヘッダのソースを指定
する。翻訳パラメータはバケット・バッファ中の入力頂
点パケットに含まれている頂点のリオーダーリングを指
定する。翻訳パラメータはジオメトリ入力データに対す
るデータ変換オペレーションを指定する。

【００１５】この明細書においては、コンピュータ装置
における高性能三次元グラフィックス・アクセラレータ
用コマンド・プリプロセッサを開示するものである。説
明の目的のための以下の説明においては、本発明を完全
に理解できるようにするために、特定の応用、特定の
数、特定の装置、特定の構成、および特定の回路につい
て述べる。しかし、本発明はそのような特定の詳細無し
で実施できることが当業者には明らかであろう。他の場
合には、本発明を不必要にあいまいにしないようにする
ために、周知の装置は線図で、またはブロック図の態様
で示す。

【００１６】

【実施例】まず、ホストプロセッサ２０と、メモリ・サ
ブシステム２２と、グラフィックス・アクセラレータ２
４と、表示装置２６とを含むコンピュータ装置のブロッ
ク図が示されている図１を参照する。ホストプロセッサ
２０と、メモリ・サブシステム２２と、グラフィックス
・アクセラレータ２４とはホストバス２８を介して通信
するためにおのおの結合される。

【００１７】表示装置２６は多様なラスタ表示モニタを
代表するものである。ホストプロセッサ２０は多様なコ
ンピュータ・プロセッサ、マルチプロセッサおよびＣＰ
Ｕを代表し、メモリ・サブシステム２２は、ランダム・
アクセス・メモリおよび大容量記憶装置を含めた多様な
メモリ・サブシステムを代表する。ホストバス２８は、
ホストプロセッサと、ＣＰＵと、メモリ・サブシステム
および特殊なサブシステムとの間の通信のための多様な
通信バスまたはホストコンピュータ・バスを代表するも
のである。

【００１８】ホストプロセッサ２０と、プログラムされ
た入力／出力（Ｉ／Ｏ）プロトコルに従って、ホストバ
スを介して情報をグラフィックス・アクセラレータ２４
との間でやり取りする。また、グラフィックス・アクセ
ラレータ２４は直接メモリ・アクセス（ＤＭＡ）プロト
コルに従ってメモリ・サブシステム２２をアクセスす
る。

【００１９】ホストプロセッサ２０で実行しているグラ
フィックス・アプリケーション・プログラムは、表示装
置２６で表示するための画像を定める三次元ジオメトリ
情報を含むジオメトリ入力データ・アレイを生成する。
ホストプロセッサ２０はそれらのジオメトリ入力データ
・アレイをメモリ・サブシステム２２へ転送する。その
後で、グラフィックス・アクセラレータ２４はＤＭＡア
クセス・サイクルを用いて、ホストバス２８を介してジ
オメトリ入力データ・アレイを読み込む。あるいは、ホ
ストプロセッサ２０は、プログラムされたＩ／Ｏによ
り、ホストバス２８を介してジオメトリ入力データ・ア
レイをグラフィックス・アクセラレータ２４へ転送す
る。

【００２０】ジオメトリ入力データ・アレイ中の三次元
情報は、頂点座標（頂点）を含む入力頂点パケットのス
トリームと、モデル空間と一般に呼ばれる三次元空間中
の三角形、ベクトルおよび点を定めるその他の情報を含
む。各入力頂点パケットは、頂点の法線、頂点の色、フ
ァセットの法線、ファセットの色、テクスチャ・マップ
座標、ピック−ｉｄ、ヘッダおよびその他の情報を含む
三次元頂点情報の任意の組み合わせを含むことができ
る。

【００２１】ヘッダ無し入力頂点パケットは隣接する三
角形の「ジグザグ」パターンの態様で三角形ストリップ
を定めることができる。ヘッダ無し入力頂点パケットは
三角形の「スター・ストリップ」パターンの態様で三角
形ストリップを定めることもできる。また、ヘッダ無し
入力頂点パケットは分離された三角形のストリップを定
めることができる。ヘッダを持つ入力頂点パケットは各
三角形にたいする三角形ストリップ・フォーマットを変
更でき、かつ「ジグザグ」フォーマットと、「スター」
フォーマットと、分離された三角形との間で変更でき
る。

【００２２】図２はグラフィックス・アクセラレータ２
４のブロック図である。このグラフィックス・アクセラ
レータ２４はコマンド・プリプロセッサ３０と、一組の
浮動小数点プロセッサ４０〜４３と、一組の線引きプロ
セッサ５０〜５４と、フレーム・バッファ１００と、ポ
ストプロセッサ７０と、ランダム・アクセス・メモリ／
デジタル−アナログ変換器（ＲＡＭＤＡＣ）７２とで構
成される。ＲＡＭＤＡＣ７２は、ルックアップ・テーブ
ル機能を実現する市販のＲＡＭＤＡＣに類似する。一実
施例においては、コマンド・プリプロセッサ３０と、浮
動小数点プロセッサ４０〜４３と、線引きプロセッサ５
０〜５４と、ホストプロセッサ７０とはおのおの個々の
集積回路チップである。

【００２３】コマンド・プリプロセッサ３０はホストバ
ス２８を介して通信するように結合される。コマンド・
プリプロセッサ３０はメモリ・サブシステム３２から
の、ホストバス２８を介するジオメトリ入力データ・ア
レイのＤＭＡ読出しを行う。ホストプロセッサ２０は仮
想メモリ・ポインタをコマンド・プリプロセッサ３０へ
転送する。仮想メモリ・ポインタはメモリ・サブシステ
ム２２中のジオメトリ入力データ・アレイを指示する。
コマンド・プリプロセッサ３０は、ホストプロセッサ２
０からの介在無しにメモリ・サブシステム２２へのＤＭ
Ａ読出しを行うために、仮想メモリ・ポインタを物理的
メモリ・アドレスへ変換する。

【００２４】コマンド・プリプロセッサ３０は、３Ｄジ
オメトリ・パイプラインと、直接ポート・パイプライン
との２つのデータ・パイプラインを実現する。直接ポー
ト・パイプラインにおいては、コマンド・プリプロセッ
サ３０は直接ポート・データをホストバス２８を介して
受け、その直接ポート・データをコマンド線引きバス
（ＣＤ−ＢＵＳ）８０を介して線引きプロセッサ５０〜
５４へ転送する。キャラクタ書込み、スクリーン・スク
ロール、および線引きプロセッサ５０〜５４と協力して
のブロック移動のようなＸ１１機能を実行するために、
直接ポート・データは希望により処理される。直接ポー
ト・データは線引きプロセッサ５０〜５４へのレジスタ
書込みと、フレーム・バッファ１００への個々の画素書
込みとを含むこともできる。

【００２５】３Ｄジオメトリ・パイプラインにおいて
は、コマンド・プリプロセッサ３０は、ジオメトリ入力
データ・アレイからの入力頂点パケットのストリームを
アクセスし、入力頂点パケットに含まれている情報を再
オーダし、希望によっては入力頂点パケット中の情報を
削除する。コマンド・プリプロセッサ３０は、入力頂点
パケットからの情報を、標準化された要素オーダを有す
る再フォーマットされた頂点パケットへ再オーダする。
それから、コマンド・プリプロセッサ３０は出力ジオメ
トリ・パケットをコマンド−浮動小数点バス（ＣＦ−Ｂ
ＵＳ）８２を介して浮動小数点プロセッサ４０〜４３の
１つへ転送する。出力ジオメトリ・パケットは再フォー
マットされた頂点パケットを含む。この場合には、希望
により変更したり、データを置換できる。

【００２６】コマンド・プリプロセッサ３０は異なる数
のフォーマットからの各入力頂点パケット中の情報を、
３２ビットＩＥＥＥ浮動小数点数フォーマットへ変換す
る。コマンド・プリプロセッサ３０は８ビット浮動小数
点数と、１６ビット固定小数点数と、３２ビットまたは
６４ビットＩＥＥＥ浮動小数点数を変換する。コマンド
・プリプロセッサ３０はヘッダ・フィールドを再フォー
マットまたは挿入し、定数を挿入し、順次ピック−ｉｄ
を発生して、挿入する。コマンド・プリプロセッサ３０
はヘッダの連鎖ビットを検査し、入力頂点パケットから
の情報を、点と、線と、三角形とを含む完全に分離され
たジオメトリ・プリミティブを含んでいる再フォーマッ
トされた頂点パケットへ再び組み立てる。

【００２７】コマンド・プリプロセッサ３０は出力ジオ
メトリ・パケットをコマンド−浮動小数点バス（ＣＦ−
ＢＵＳ）８２を介して浮動小数点プロセッサ４０〜４３
の１つへ転送する。コマンド・プリプロセッサ３０は制
御信号および状態信号を浮動小数点プロセッサ４０〜４
３からＣＦ−ＢＵＳ８２の制御部を介して受ける。制御
信号および状態信号は、出力ジオメトリ・パケットを受
けるために、浮動小数点プロセッサ４０〜４３内の入力
バッファの利用可能性を指示する。

【００２８】浮動小数点プロセッサ４０〜４３はおのお
の十分に類似する。各浮動小数点プロセッサ４０〜４３
は、並列の入力および出力パケット通信ハードウェアと
ともに、３２ビットマイクロコードによりドライブされ
る浮動小数点コアを実現する。各浮動小数点プロセッサ
４０〜４３は、乗算と、ＡＬＵ演算と、逆数（ｒｅｃｉ
ｐｒｏｃａｌ）演算と、逆数平方根（ｒｅｃｉｐｒｏｃ
ａｌ ｓｑｕａｒｅｒｏｏｔ）演算と、整数演算とを含
めた浮動小数点関数を実行する。各浮動小数点プロセッ
サ４０〜４３は、特殊化されたグラフィックス命令およ
び諸機能の広い分類を実行する。グラフィックス・アク
セラレータ２４により実現された最大共通三次元グラフ
ィックス処理マイクロコード内部ループを実行するため
に求められる数の高速内部レジスタを実現するために、
各浮動小数点プロセッサ４０〜４３は最適にされる。

【００２９】一実施例においては、各浮動小数点プロセ
ッサ４０〜４３は、単一の集積回路チップで実現され
る。各浮動小数点プロセッサ４０〜４３のために求めら
れる唯一のサポートチップは、制御記憶装置（ＣＳ）に
外部マイクロコードを供給する４つのＳＲＡＭチップの
セットである。

【００３０】各浮動小数点プロセッサ４０〜４３は、線
引きプロセッサ５０〜５４による走査変換のための三角
形を調製するための機能を実行する。この調製機能の最
初の過程は、三角形の３つの頂点をｙの昇順で分類する
過程を含む。各浮動小数点プロセッサ４０〜４３は、線
引きパケットをＣＤ−ＢＵＳ８０を介して全ての線引き
プロセッサ５０〜５４へ同報通信する。線引きパケット
は、三角形と、点と、線とを含めた最後のジオメトリ・
プリミティブを備える。

【００３１】線引きプロセッサ５０〜５４はフレーム・
バッファ１００のＶＲＡＭ制御チップとして機能する。
線引きプロセッサ５０〜５４は、浮動小数点プロセッサ
４０〜４３の１つから受けた線引きパケットに従って、
またはコマンド・プリプロセッサ３０から受けた直接ポ
ート・パケットに従って、画像をフレーム・バッファ１
００へ同時に供給する。

【００３２】各線引きプロセッサ５０〜５４はエッジウ
ォーキング（ｅｄｇｅｗａｌｋｉｎｇ）機能の走査変換
機能および走査補間を実行する。線引きプロセッサ５０
〜５４の間におけるエッジウォーキング機能および走査
補間機能を反復することにより、別々のエッジウォーキ
ングプロセッサおよび走査補間プロセッサの間の大規模
通信通路の必要性を解消し、それにより各線引きプロセ
ッサ５０〜５４のピンの数を最少にし、プリント回路板
のスペースに対する要求を減少する。

【００３３】フレーム・バッファ１００は、５つの一組
のＶＲＡＭインターリーブ・バンクとして構成される。
線引きプロセッサ５０は画素データをインターリーブｂ
ａｎｋ＿０ ６１へ書込み、線引きプロセッサ５１は画
素データをインターリーブｂａｎｋ＿１ ６２へ書込
み、線引きプロセッサ５２は画素データをインターリー
ブｂａｎｋ＿２ ６３へ書込み、線引きプロセッサ５３
は画素データをインターリーブｂａｎｋ＿３ ６４へ書
込み、線引きプロセッサ５４は画素データをインターリ
ーブｂａｎｋ＿４ ６５へ書込む。

【００３４】各線引きプロセッサ５０〜５４は、対応す
るインターリーブ・バンク６１〜６５内で見ることがで
きる画素だけを表現する。線引きプロセッサ５０〜５４
は、線引きパケットにより定められた三角形プリミティ
ブを同時に表現して、正しく組み合わされてラスタ化さ
れた画像をフレーム・バッファ１００の内部に生ずる。
各線引きプロセッサ５０〜５４は、最後のラスタ化され
た画像の各走査線に沿う５番目ごとの画素をラスタ化す
る。各線引きプロセッサ５０〜５４は、画素スペース０
個分、１個分、２個分、３個分、または４個分だけ右へ
偏倚させられた走査線をスタートさせる。

【００３５】各線引きプロセッサ５０〜５４は深さキュ
ーイングを希望により行う。表現される三角形、ベクト
ルまたは点の各画素は、浮動小数点プロセッサで深さキ
ューイングを行う従来のグラフィックス装置の低性能と
いう不利益なしに、線引きプロセッサ５０〜５４内で深
さキューを行うことができる。各線引きプロセッサ５０
〜５４は長方形ウィンドウ・クリッピング機能、混合機
能およびその他の画素処理機能を希望により実行する。

【００３６】ホストプロセッサ７０はインターリーブさ
れた画素データをフレーム・バッファ１００からビデオ
バス８４を介して受ける。ホストプロセッサ７０は色ル
ックアップ・テーブル機能およびカーソル機能を実行す
る。ＲＡＭＤＡＣ７２はホストプロセッサ７０から受け
た画素データを、表示装置２６に対するビデオ信号７３
に変換する。

【００３７】図３はコマンド・プリプロセッサ３０のブ
ロック図である。このコマンド・プリプロセッサ３０
は、３Ｄジオメトリ・パイプラインおよび直接ポート・
パイプラインを介して通信するために、コマンド・プリ
プロセッサ３０がホストバス２８へ結合されていること
が示されている。一実施例においては、コマンド・プリ
プロセッサ３０は１つの集積回路チップで実現される。

【００３８】直接ポート・パイプラインは入力インタフ
ェース５４１とＸ１１オペレーション回路５５１を備え
る。この入力インタフェース５４１は直接ポートデータ
をホストバス２８を介して受け、その直接ポートデータ
をＣＤ−ＢＵＳ８０を介して線引きプロセッサ５０〜５
４へ転送する。直接ポートデータは線引きプロセッサ５
０〜５４へのレジスタ書込みと、フレーム・バッファ１
００への個々の画素書込みとを含む。線引きプロセッサ
５０〜５４と協力してのキャラクタ書込み機能、スクリ
ーン・スクロール機能、およびブロック移動機能のよう
なＸ１１機能を実行するために、希望により直接ポート
データはＸ１１オペレーション回路５５１へ転送され
る。

【００３９】３Ｄジオメトリ・パイプラインは入力イン
タフェース５４１と、バケット・バッファ５４２と、フ
ォーマット変換器５４３と、一組の頂点レジスタ５４９
と別のタップル・レジスタ５４０とを含む頂点バッファ
とを備える。３Ｄジオメトリ・パイプラインにおけるフ
ォーマット変換はＶＣＳオペレーション回路５４５と変
換器シーケンサ５４４により制御される。出力ジオメト
リ・パケットはプリミティブ・アセンブリ回路５４７と
シーケンサ５４８により構成される。３２−１６回路５
５０がデータ圧縮を希望により行う。一組の内部レジス
タ５５２がホストバス２８を介してプログラムされて、
３Ｄジオメトリ・パイプラインおよび直接ポート・パイ
プラインの動作を制御する。ＤＭＡ制御器５４６はホス
トバス２８を介するバケット・バッファ５４２へのＤＭ
Ａ転送を行う。

【００４０】入力インタフェース５４１は、ホストバス
２８の種々のクロッキング環境とコマンド・プリプロセ
ッサ３０の種々のクロッキング環境の間でインタフェー
スするためのバースト・バッファを有する。バースト・
バッファは、バケット・バッファ５４２へ転送される頂
点パケットを入力するための一組の一時的保持レジスタ
として機能する。フォーマット変換器回路５４３はバケ
ット・バッファ５４２からの入力頂点パケットをアクセ
スし、再フォーマットされた頂点パケットを頂点レジス
タ５４９に組み込む。フォーマット変換器回路５４３
は、予めプログラムされたフォーマット変換オペレーシ
ョンに従ってＶＣＳオペレーション回路５４５により制
御される。フォーマット変換は変換器シーケンサ５４４
によりシーケンスさせられる。

【００４１】シーケンサ５４８の制御の下にあるプリミ
ティブ・アセンブリ回路５４７は、頂点パケット５４９
からの再フォーマットされた頂点パケットをアクセス
し、出力ジオメトリ・パケットをＣＦ−ＢＵＳ８２を介
して転送する。プリミティブ・アセンブリ回路５４７
は、別のタップル・レジスタ５４０からの別のタップル
を希望により置換する。プリミティブ・アセンブリ回路
５４７は出力ジオメトリ・パケット内のデータに対し
て、３２−１６回路５５０を用いてデータ圧縮も希望に
より行う。

【００４２】フォーマット変換器５４３は、三角形スト
リップを定める入力頂点パケットを処理する。各入力頂
点パケット中のヘッダ・ビットは交換型を指定する。交
換型は後の入力頂点パケットと前の入力頂点パケットの
組み合わせを定めて、三角形ストリップ中の次の三角形
を形成する。フォーマット変換器５４３は、三角形スト
リップ中の最後の３つの頂点を保持する。フォーマット
変換器５４３は三角形ストリップ中の最後の３つの頂点
を、最も古い、中間、および最も新しいと名づける。

【００４３】「ジグザグ」パターンを持つ三角形ストリ
ップは、交換型ｒｅｐｌａｃｅ＿ｏｌｄｅｒｅｓｔを指
定するヘッダを有する新しい入力頂点パケットに対応す
る。その交換型ｒｅｐｌａｃｅ＿ｏｌｄｅｒｅｓｔはフ
ォーマット変換器５４３に最も古い頂点を中間頂点で置
換させ、中間頂点を最も新しい頂点で置換させ、かつ最
も新しい頂点を新しい入力頂点パケット中の頂点へセッ
トさせる。以上のパターンはＰＨＩＧＳ＿ＰＬＵＳ単純
三角形ストリップに対応する。

【００４４】「スター」パターンを持つ三角形ストリッ
プは、交換型ｒｅｐｌａｃｅ＿ｍｉｄｄｌｅｓｔを指定
するヘッダを有する新しい入力頂点パケットに対応す
る。その交換型ｒｅｐｌａｃｅ＿ｍｉｄｄｌｅｓｔはフ
ォーマット変換器５４３に最も古い頂点を不変のままに
させ、中間頂点を最も新しい頂点で置換させ、かつ最も
新しい頂点を新しい入力頂点パケット中の頂点へセット
させる。

【００４５】一般化された三角形ストリップを開始する
ために、新しい入力頂点パケットは交換型ｒｅｓｔａｒ
ｔを指定するヘッダを有する。交換型ｒｅｓｔａｒｔは
フォーマット変換器５４３に最も古い頂点と中間頂点を
無効であるとマークさせ、かつ最も新しい頂点を新しい
入力頂点パケット中の頂点へセットさせる。

【００４６】交換オペレーションが３つの有効な頂点を
頂点レジスタ５４９中に発生する時は、プリミティブ・
アセンブリ回路５４７は頂点レジスタ５４９および別の
タップル・レジスタ５４０からの三角形に対する出力ジ
オメトリ・パケットを、ＣＦ−ＢＵＳ８２を介して常に
転送する。

【００４７】入力頂点パケットのヘッダ中のｒｅｓｔａ
ｒｔ交換型はポリライン（ｐｏｌｙｌｉｎｅ）の移動オ
ペレーションに対応する。ｒｅｓｔａｒｔ交換型は単一
データ構造、すなわち、メモリ・サブシステム２２中の
ジオメトリ・データ・アレイ、が接続されていない多数
の可変長三角形ストリップを指定することを可能にす
る。そのような性能により、ホストバス２８を介するＤ
ＭＡシーケンスを開始させるために求められるオーバヘ
ッドが減少させられる。

【００４８】コード・プリプロセッサ３０により受けら
れたメモリ・サブシステム中のジオメトリ・データ・ア
レイからの入力頂点パケット中の交換型によって、三角
形ストリップを「ジグザグ」パターンからストリップの
中間内の「スター」パターンへ変更することが可能にな
る。その性能によって、ホストバス２８において必要と
する入力データ帯域幅をできるだけ狭くして、コンパク
トなデータ構造中の複雑なジオメトリを表現することが
可能にされる。

【００４９】フォーマット変換器５４３はどのｒｅｐｌ
ａｃｅ＿ｏｌｄｅｒｅｓｔ交換型の後でも頂点レジスタ
５４９は頂点順序を改めて、再フォーマットされた頂点
パケット中の出力三角形の表面仕上げ（ｆａｃｉｎｇ）
を正規化する。出力三角形の正面が頂点の時間回り順序
で常に定められるように、順序が頂点レジスタ５４９か
ら転送されるにつれてプリミティブ・アセンブリ回路５
４７は頂点の順序を改める。

【００５０】入力頂点パケット中のヘッダ・ビットは各
三角形ストリップの面の最初の順序づけを指定する。ま
た、コマンド・プリプロセッサ３０は、ヘッダにおいて
指定されている面の最初の順序づけを反転させる状態ビ
ットを持つレジスタを含む。ホストプロセッサ２０にお
いて実行されているアプリケーション・プログラムは、
アプリケーション・プログラムにより維持されているモ
デル・マトリックスを反映するために状態ビットを維持
する。また、コマンド・プリプロセッサ３０は「ジグザ
グ」パターンのあらゆる三角形の面の順序づけを逆にす
る。

【００５１】プリミティブ・アセンブリ回路５４７は再
フォーマットされた各頂点パケットを頂点レジスタ５４
９から、次に利用できる浮動小数点プロセッサ４０〜４
３へ転送する。各浮動小数点プロセッサ４０〜４３の入
力バッファ状態をＣＦ−ＢＵＳ８２の制御部分を介して
検出することにより、次に利用できる浮動小数点プロセ
ッサ４０〜４３は決定される。

【００５２】コマンド・プリプロセッサ３０は、浮動小
数点プロセッサ４０〜４３への再フォーマットされた各
頂点パケットの転送の順序づけの記録すなわち「スコア
ボード」を維持する。コマンド・プリプロセッサ３０
は、制御信号をＣＤ−ＢＵＳ８０の制御部分を介して転
送することにより、浮動小数点プロセッサ４０〜４３の
出力バッファを制御する。コマンド・プリプロセッサ３
０により、順次表現順序が求められた時に、再フォーマ
ットされた頂点パケットが浮動小数点プロセッサ４０〜
４３により適切な順序で確実に処理されるようにされ
る。順次順序づけが求められないとすると、浮動小数点
プロセッサ４０〜４３の出力端子における第１に線引き
パケットが最初に表現される。

【００５３】フォーマット変換器５４３はポリラインお
よびポリ−ポリライン（ｐｏｌｙ−ｐｏｌｙｌｉｎｅ
ｓ）の再フォーマットも行う。また、希望によっては、
フォーマット変換器５４３は三角形ストリップ・データ
をポリラインエッジへ変換する。三角形エッジの強調を
求めるオペレーションの間は三角形処理は線処理と混合
させられないから、そのような性能により、浮動小数点
プロセッサ４０〜４３のためのマイクロコードの複雑さ
が低下させられる。

【００５４】三角形ストリップ内の三角形のエッジ強調
を処理するために、コマンド・プリプロセッサ３０は、
三角形ストリップのための入力頂点パケットを再フォー
マットされた頂点パケットに組み立て、再フォーマット
された頂点パケットを出力ジオメトリ・パケットとして
ＣＦ−ＢＵＳ８２を介して浮動小数点プロセッサ４０〜
４３へ送る。その後で、コマンド・プリプロセッサ３０
は元の三角形ストリップ入力頂点パケットをアクセス
し、強調されたエッジを表す分離されているベクトルを
含んでいる再フォーマットされた頂点パケットへ入力頂
点パケットを組み立てる。それからコマンド・プリプロ
セッサ３０は、分離されているベクトルを浮動小数点プ
ロセッサ４０〜４３および線引きプロセッサ５０〜５４
を介して処理する。

【００５５】一実施例においては、ＣＦ−ＢＵＳ８２の
データ部分は１６ビットの幅であり、ＣＤ−ＢＵＳ８０
のデータ部分は１６ビットの幅である。希望によって
は、コマンド・プリプロセッサ３０は再フォーマットさ
れた頂点パケットの色および正常なデータ成分を、３２
−１６回路５５０を用いて圧縮してから、ＣＦ−ＢＵＳ
８２を介して浮動小数点プロセッサ４０〜４３へ転送す
る。３２−１６回路５５０は、色および正常なデータを
３２ビットＩＥＥＥ浮動小数点フォーマットから１６固
定小数点フォーマットへ圧縮する。その後で、浮動小数
点プロセッサ４０〜４３は色および正常なデータ成分が
圧縮されている再フォーマットされた頂点パケットを受
け、色および正常な成分を伸張して３２ビットＩＥＥＥ
浮動小数点値へ戻す。

【００５６】再フォーマットされた頂点パケットの色お
よび正常なデータ成分を圧縮しても、グラフィックス・
アクセラレータ２４のための最終的な画質にほとんど影
響しない。その理由は、再フォーマットされた頂点パケ
ットの色成分がフレーム・バッファ１００においては８
ビット値で表されているからである。同様に、１６ビッ
ト符号無し精度を持つ再フォーマットされた頂点パケッ
トの正常な成分は、１マイルでプラスマイナス１インチ
の解像力を表す。他方、再フォーマットされた頂点パケ
ットの色および正常な成分のデータ圧縮により、ＣＦ−
ＢＵＳ８２を介するデータ転送帯域幅が約２５％だけ狭
くされる。

【００５７】図４は頂点モード制御レジスタ２００を示
す。この頂点モード制御レジスタ２００は内部レジスタ
５５２に内蔵される。頂点モード制御レジスタ２００の
内容は再フォーマットされた頂点パケットおよび出力ジ
オメトリ・パケットの準備を制御する。頂点モード制御
レジスタ２００は、再フォーマットされた頂点パケット
が三角形、ベクトル、または点に対するプリミティブを
含むかどうかを指定する頂点型フィールドを含む。三角
形プリミティブは再フォーマットされた頂点パケット当
たり３つの頂点を含み、ベクトルは再フォーマットされ
た各頂点パケットごとに２つの頂点を含み、点は再フォ
ーマットされた各頂点パケットごとに１つの頂点を含
む。

【００５８】頂点モード制御レジスタ２００は、再フォ
ーマットされた頂点パケットのためのバケット・バッフ
ァ５４２からソース・タップル配置を指定する。フォー
マット変換器５４３およびプリミティブ・アセンブリ回
路５４７はバケット・バッファ５４２からソース・タッ
プルを組み立て、おそらく代わりのタップルを置換し、
タップル値をフォーマットする。以下の例は、コマンド
・プリプロセッサ３０が浮動小数点プロセッサ４０〜４
３へ転送する三角形に対する一般的な出力ジオメトリ・
パケットの配置を示すものである。

【００５９】浮動小数点プロセッサ・ディスパッチ； 第１の頂点タップル０ ＶＰｘ，ＶＰｙ，Ｖ
Ｐｚ 第１の頂点タップル１ ＶＮｘ，ＶＮｙ，Ｖ
Ｎｚ（オプション） 第１の頂点タップル２ ＶＣｒ，ＶＣｇ，Ｖ
Ｃｂ（オプション） 第２の頂点タップル０ ＶＰｘ，ＶＰｙ，Ｖ
Ｐｚ 第２の頂点タップル１ ＶＮｘ，ＶＮｙ，Ｖ
Ｎｚ（オプション） 第２の頂点タップル２ ＶＣｒ，ＶＣｇ，Ｖ
Ｃｂ（オプション） 第３の頂点タップル０ ＶＰｘ，ＶＰｙ，Ｖ
Ｐｚ 第３の頂点タップル１ ＶＮｘ，ＶＮｙ，Ｖ
Ｎｚ（オプション） 第３の頂点タップル２ ＶＣｒ，ＶＣｇ，Ｖ
Ｃｂ（オプション） ヘッダ・ソース頂点タップル０ ＦＮｘ，ＦＮｙ，Ｆ
Ｎｚ（オプション） ここに、 ＶＰは頂点位置 ＶＮは頂点法線 ＶＣは頂点色 ＦＮは面法線 である。

【００６０】上の例の第１の頂点と、第２の頂点と、第
３の頂点とは頂点レジスタ５４９中の現在の三角形の３
つの頂点であって、頂点レジスタ５４９中の特定の場所
に対応するものではない。頂点モード制御レジスタ２０
０は、出力ジオメトリ・パケットのヘッダに対するソー
スを指定するヘッダ・ソース・フィールドを含む。色が
提示されて正常でない時は、それらの色はタップル１に
存在し得る。

【００６１】頂点モード制御レジスタ２００は、正常な
三角形頂点順序づけを逆にする背面（ｂａｃｋｆａｃ
ｅ）機能ビットを含む。ストリップの第１の三角形のヘ
ッダは反時計回り（ＣＣＷ）ビットを含む。このビット
は浮動小数点プロセッサ４０〜４３へ転送される三角形
頂点の順序づけを指定する。背面機能ビットは三角形ス
トリップの残りに影響を及ぼす。ストリップの第１の三
角形は最初の設定を基にして送り出される。中間頂点
（Ｖ２）を置換することにより形成された以後の任意の
三角形は同じ頂点順序づけを保持する。最も古い頂点
（Ｖ１）を置換することにより形成された三角形は三角
形頂点順序づけを逆にする。再スタートは、それがＣＣ
Ｗビットを再びロードする点で、新しいストリップをス
タートさせることと同じである。

【００６２】頂点モード制御レジスタ２００のためのビ
ット・フィールドは下記にように定められる。 Ｄ＜１９＞＝三角形共用エッジモード ０ 浮動小数点プロセッサ・ディスパッチ・レジス
タエッジ／中空フラッグをセットするために正常な三角
形モードを使用する。第１の三角形は全部で３つのエッ
ジ／中空ビット・セットを得、以後の全ての三角形は２
つのエッジを有するだけであり、第３のビットは常に零
である。 １ ３つのエッジ／中空ビットは全てはあらゆる三
角形のために送られる。

【００６３】Ｄ＜１８＞＝ヘッダ符号付きのサブエレメ
ントＰＩＤカウント（ビット７：５に関連して使用され
る）。

【００６４】Ｄ＜１７＞＝ヘッダ・ソース ０ 最も新しい頂点からのヘッダを用いる；また最
も新しいものからの複製である、ピックＩＤを用い、最
も新しいものからタップル３を得る。 １ 最も古い頂点からのヘッダを使用する；また最
も古いものからの複製である、ピックＩＤを用い、最も
古いものからタップル３を得る。

【００６５】Ｄ＜１６：１２＞＝入力パケット・サイズ ０００１０ パケット・サイズは３語である。 ０００１１ パケット・サイズは４語である。 １１１１１ パケット・サイズは３２語である。

【００６６】Ｄ＜１１＞＝頂点ＤＭＡモード スタート頂点モード・レジスタをアクセスすることによ
り頂点モードがセットされた時に、頂点ＤＭＡモード・
ビットはオペレーションのＤＭＡモードまたは即時モー
ドを選択する。 ０ 即時モード １ ＤＭＡモード

【００６７】Ｄ＜１０＞＝分離モード 分離モード・ビットは、各頂点対を別々のベクトルとし
て取り扱う（すなわち、Ｖ２とＶ３の間ではなくて、Ｖ
１、Ｖ２とＶ３、Ｖ４の間にベクトルを作成する）かど
うかを指定する。分離モード・ビットは、頂点型＝ベク
トルの場合にのみ適用される。 ０ ポリライン・モード：最も新しい頂点と前の頂
点がベクトルを定める １ 分離モード：まさに２つの頂点が分離ベクトル
である（他の頂点の後の再スタート）

【００６８】Ｃ＜９＞＝エッジモード制御 ０ エッジモード活動停止 １ エッジモード活動化

【００６９】Ｄ＜８＞＝背面機能 正常な三角形頂点順序づけを逆にするために背面機能ビ
ットがセットされる。背面機能ビットはヘッダ中の反時
計回り（ＣＣＷ）ビットを逆にし、再フォーマットされ
た頂点パケット中の頂点１と頂点２の順序を逆にする。
頂点型＝三角形の場合のみ背面機能ビットは適用され
る。 ０ 内部ＣＣＷビットの現在の設定により指定され
ている順序で三角形頂点を送る １ 内部ＣＣＷビットの現在の設定により指定され
ているのとは逆の順序で三角形頂点を送る

【００７０】Ｄ＜７：５＞＝サブエレメントＰｉｃｋ
ＩＤ制御 ｘｘｘ０ Ｐｉｃｋ ＩＤを浮動小数点プロセッサ４
０〜４３へ送らない ｘｘｘ１ 浮動小数点プロセッサ４０〜４３へのＰｉ
ｃｋ ＩＤの送りを可能にする ｘｘ０ｘ 頂点ヘッダからのＰｉｃｋ ＩＤを使用す
る ｘｘ１ｘ サブエレメントＰｉｃｋ ＩＤレジスタか
らのＰｉｃｋ ＩＤを使用する ｘ０ｘｘ プリミティブごとにサブエレメントＰｉｃ
ｋ ＩＤレジスタを使用する ｘ１ｘｘ 頂点当たりのサブエレメントＰｉｃｋ Ｉ
Ｄレジスタを増加する ０ｘｘｘ サブエレメントＰｉｃｋ ＩＤレジスタを
増加するために頂点ヘッダ・ビット７は用いられない １ｘｘｘ 頂点ヘッダ・ビット７が１であればサブエ
レメントＰｉｃｋ ＩＤレジスタを増加する（頂点ヘッ
ダ・ビット７が０であれば、増加しない）

【００７１】Ｄ＜４＞＝ファセット法線使用可能 ファセット法線使用可能ビットは、最後の頂点の後でフ
ァセット値（典型的にはファセット法線）を付すかどう
かを指定する。 ０ 再フォーマットされた頂点パケット中のファセ
ットデータは送らない １ ヘッダのためのソースである頂点のファセット
データからのファセッを付す。再フォーマットされた頂
点パケットの端部に常に付される

【００７２】Ｄ＜３：２＞＝頂点フォーマット ００ ＸＹＺ＋Ｔｕｐｐｌｅ１＋Ｔｕｐｐｌｅ２ ０１ ＸＹＺ＋Ｔｕｐｐｌｅ１ １ｘ ＸＹＺ

【００７３】Ｄ＜１：０＞＝頂点型 ００ 留保 ０１ 点 １０ ベクトル １１ 三角形

【００７４】図５はバケット・バッファ５４２の構成を
示す。このバケット・バッファ５４２には入力頂点パケ
ットが、ホストバス２８を経てＤＭＡまたはプログラム
されたＩ／Ｏ転送を介してロードされる。フォーマット
変換器５４３はバケット・バッファ５４２からの入力頂
点パケットをアクセスし、再フォーマットされた頂点パ
ケットを頂点レジスタ５４９へ組み立てる。頂点制御シ
ーケンサ（ＶＣＳ）１３５はＶＣＳ演算コード・カウン
ト・レジスタと４つのＶＣＳ演算コード・レジスタを含
む。ＶＣＳ演算コード・レジスタは演算コードを１３個
まで（ＶＣＳ ＯＰ［０］〜ＶＣＳ ＯＰ［１２］）含
む。

【００７５】図６はＶＣＳ演算コード・カウント・レジ
スタ２１０を含む。このレジスタは内部レジスタ５５２
内に含まれる。頂点制御シーケンサ（ＶＣＳ）演算コー
ド・カウント・フィールドは、バケット・バッファ５４
２から頂点レジスタ５４９への頂点データをフォーマッ
ト変換器５４３が処理している間に実行されるＶＣＳ演
算コードの数を決定する。

【００７６】図７は一組のＶＣＳ演算コード・レジスタ
２２０〜２２６を示す。演算コードＶＣＳ ＯＰ［０］
〜ＶＣＳ ＯＰ［１２］はコマンド・プリプロセッサ３
０のフォーマット変換回路によるデータの操作を制御す
る。演算コードＶＣＳ ＯＰ［０］〜ＶＣＳ ＯＰ［１
２］は、データがバケット・バッファ５４２から読出さ
れることというオーダを出し、頂点レジスタ５４２へ転
送されている間にデータに対して行われる変換を決定す
る。フォーマット変換器５４３は次に順序、すなわち、
ＶＣＳ ＯＰ［０］．．．ＶＣＳ ＯＰ［１２］、で演
算コードを処理する。例ＶＣＳ ＯＰ２２８のような、
各ＶＣＳ ＯＰはパケット演算コードおよびパケット相
対アドレスで構成される。パケット演算コードはフォー
マット変換を制御する。パケット相対アドレスは、バケ
ット・バッファ５４２中のパケット・ベース・アドレス
に対して相対的な入力データ語のアドレスである。

【００７７】図８は、一実施例においては各パケット演
算コードのためのデータ変換機能を定めるテーブルであ
る。たとえば、パケット演算コード０００はフォーマッ
ト変換器５４３に、指定されたパケット相対アドレスか
らの入力頂点パケット・データのビット８〜１５をアク
セスさせ、指定されたビットを３２ビット浮動小数点フ
ォーマットへ変換させ、かつ変換されたデータを頂点レ
ジスタ５４９へ転送させる。

【００７８】ヘッダ演算コード（すなわち、演算コード
０１１）は、ＶＣＳ演算コード・レジスタ２２０〜２２
６内のヘッダ演算コードの場所に応じて、フォーマット
変換器５４３により種々の動作を行わせる。ヘッダ演算
コードがＶＣＳ演算コード・レジスタの最初２２０に置
かれるものとすると、バケット・バッファ５４２内の入
力頂点パケットからのヘッダ値が、再フォーマットされ
た頂点パケットに対する頂点ヘッダとして頂点レジスタ
５４９へ転送される。

【００７９】ＶＣＳ演算コード・レジスタ２２０がヘッ
ダ演算コードを含んでいないとすると、補助頂点ヘッダ
・レジスタ（下で説明する）が再フォーマットされた頂
点パケットのための頂点ヘッダとして用いられる。定数
ヘッダが求められた時に補助頂点ヘッダ・レジスタ中の
ヘッダが用いられる。また、最初の後のＶＣＳ ＯＰＳ
に対して、ＸＧＬ定数レジスタ（下で説明する）の内容
が再フォーマットされた頂点パケットへ挿入される。用
いられるＸＧＬ定数レジスタは、余分の定数をデータの
流れに置く、たとえば、３Ｄデータの流れを発生するた
めにＺ値を２Ｄ入力データの流れに挿入する、ことを要
求する場合のためである。

【００８０】頂点レジスタ５４９は頂点バッファ部分
と、３語代替頂点タップル１バッファと、３語代替頂点
タップル２バッファと、３語代替頂点タップル３バッフ
ァと、浮動小数点プロセッサ・ディスパッチ・レジスタ
と、パス・スルー・ヘッダ・レジスタと、サブエレメン
ト・ピックＩＤレジスタと、パス・スルー・モード制御
レジスタとを備える。

【００８１】図９は頂点バッファ部分２３０のフォーマ
ットを示す。この頂点バッファは頂点データのセットの
例を保持し、タップルを識別しているのが示されてい
る。頂点バッファ部分２３０は１２−３２ビット語の４
つのセグメントに区画されている。各１２語セグメント
は１つの頂点に対するｘ，ｙ，ｚデータと、法線データ
と、色データとを保持する。頂点バッファ部分２３０は
４個までの頂点を保持できる。フォーマット変換器５４
３は再フォーマットされた頂点パケットのための頂点
を、演算コードＶＣＳ ＯＰ［０］〜ＶＣＳ ＯＰ［１
２］に従って頂点バッファ部分２３０へ組み立てる。演
算コードＶＣＳ ＯＰ［０］〜ＶＣＳ ＯＰ［１２］
は、データをバケット・バッファ５４２から読み出すと
いうオーダを出し、頂点バッファ部分２３０中に頂点デ
ータを発生するために加えられる変換を決定する。プリ
ミティブに対して十分な頂点が集められると、それらの
頂点は再フォーマットされた頂点パケット中に集めら
れ、コマンド・プリプロセッサ３０からＣＦ−ＢＵＳ８
２を介して浮動小数点プロセッサ４０〜４３の１つへ転
送される。

【００８２】図１０は別の頂点タップル１バッファ２３
２を示す。プリミティブ・アセンブリ回路５４７は、出
力フォーマット・レジスタ（下で説明する）の制御の下
に、再フォーマットされた頂点パケットの最初のタップ
ルを、代わりの頂点タップル１バッファ２４０中の代わ
りのタップル１データで置き換える。代わりの頂点タッ
プル１バッファ２４０は頂点レジスタ５４９の語４８、
４９、５０を含む。

【００８３】図１１は別の頂点タップル２バッファ２３
４を示す。プリミティブ・アセンブリ回路５４７は、出
力フォーマット・レジスタの制御の下に、再フォーマッ
トされた頂点パケットの第２のタップルを、代わりの頂
点タップル２データで置き換える。代わりの頂点タップ
ル２バッファ２３４は頂点レジスタ５４９の語５１、５
２、５３を含む。

【００８４】図１２は別の頂点タップル３バッファ２３
６を示す。プリミティブ・アセンブリ回路５４７は、出
力フォーマット・レジスタの制御の下に、再フォーマッ
トされた頂点パケットの第２のタップルを、代わりの頂
点タップル３データで置き換える。代わりの頂点タップ
ル３バッファ２３６は頂点レジスタ５４９の語５４、５
５、５６を含む。

【００８５】図１３は浮動小数点プロセッサ・ディスパ
ッチ・レジスタ２４０を示す。この浮動小数点プロセッ
サ・ディスパッチ・レジスタの内容は再フォーマットさ
れた全ての頂点パケットの初めに取り付けられる。浮動
小数点プロセッサ・ディスパッチ・レジスタ２４０の内
容、それの後に頂点バッファ部分２３０からの再フォー
マットされた頂点パケットが続く、はＣＦ−ＢＵＳ８２
を介して浮動小数点プロセッサ４０〜４３の１つへ転送
される。ディスパッチ演算コード・フィールドは浮動小
数点プロセッサ４０〜４３のマイクロコードへのディス
パッチ・アドレスである。

【００８６】図１４は、頂点バッファ部分２３０からＣ
Ｆ−ＢＵＳ８２を介して浮動小数点プロセッサ４０〜４
３の１つへ転送される再フォーマットされた頂点パケッ
トが後に続く、ディスパッチ演算コード・フィールドの
例を示す。

【００８７】浮動小数点プロセッサ・ディスパッチ・レ
ジスタ２４０に対するビット・フィールドは下記のよう
に定められる： Ｄ＜１４：９＞＝頂点ヘッダ 頂点ヘッダは次の２種類のビットを含む。（１）強調エ
ッジビット、これは、対応するビットがオンである（お
よびエッジモードがアクティブである）ならば、エッジ
色で表現される、（２）中空リッジビット、これは、対
応するビットがオンであれば、中空三角形（照明された
色付き）で表現される。頂点１が最も古く、頂点２が中
間であり、頂点３が最も新しい頂点である。 Ｄ＜１４＞＝頂点１と２の間の中空エッジ Ｄ＜１３＞＝頂点３と１の間の中空エッジ Ｄ＜１２＞＝頂点２と３の間の中空エッジ Ｄ＜１１＞＝頂点１と２の間の強調されたエッジを描く Ｄ＜１０＞＝頂３と１の間の強調されたエッジを描く Ｄ＜９＞＝頂２と３の間の強調されたエッジを描く Ｄ＜８：０＞＝ディスパッチ演算コード ディスパッチ演算コードは浮動小数点プロセッサ４０〜
４３中のマイクロコードへのディスパッチ・アドレスで
ある。図１５は、一実施例におけるディスパッチ演算コ
ード値と、対応する浮動小数点プロセッサ４０〜４３の
機能とを示す。

【００８８】図１６はパス・スルー・ヘッダ・レジスタ
２５０のフォーマットを示す。このパス・スルー・ヘッ
ダ・レジスタ２５０のパス・スルー・ヘッダ・フィール
ドは、パス・スルー・パケットのための浮動小数点プロ
セッサ４０〜４３の１つへ送られる再フォーマットされ
た頂点パケットの初めに取り付けられる。

【００８９】図１７はサブエレメント・ピックＩＤレジ
スタ２５２のフォーマットを示す。このサブエレメント
・ピックＩＤレジスタ２５２はサブエレメント・ピック
ＩＤまたはパス・スルー・パケット・カウント値のいず
れかによりプログラムされる。

【００９０】サブエレメント・ピックＩＤレジスタ２５
２がサブエレメント・ピックＩＤを含むと、コマンド・
プリプロセッサ３０は、浮動小数点プロセッサ４０〜４
３へ送られた再フォーマットされた頂点パケットに対す
る代わりのピック・コードを作成する。プリミティブ・
アセンブリ回路５４７は、サブエレメント・ピックＩＤ
を再フォーマットされた各頂点パケットへ挿入し、頂点
ヘッダ・レジスタ中のビットおよび頂点モード制御レジ
スタ２００中のビットにより制御されてサブエレメント
・ピックＩＤ値を増加する。図１８は、サブエレメント
・ピックＩＤ値を含んでいる出力ジオメトリ・パケット
の例を示す。

【００９１】パス・スルー・モードのために、浮動小数
点プロセッサ４０〜４３へ転送される再フォーマットさ
れた頂点パケットを指定するカウント値を、コマンド・
プリプロセッサ３０はサブエレメント・ピックＩＤレジ
スタ２５２へロードする。サブエレメント・ピックＩＤ
レジスタ２５２中のカウンタ値に対する典型的な用途
は、ラスタ複写中のパス・スルー・パケットの転送であ
る。すなわち、そのカウンタ値は浮動小数点プロセッサ
４０〜４３へ転送されるパケットを識別する。サブエレ
メント・ピックＩＤレジスタ２５２中のカウンタ値の値
は転送される各パケットに対して増加される。

【００９２】図１９はパス・スルー・モード制御レジス
タ２６０のフォーマットを示す。パス・スルー・モード
制御レジスタ２６０の内容は、浮動小数点プロセッサ４
０〜４３へ転送するためにコマンド・プリプロセッサ３
０によるパス・スルー・パケットの処理を決定する。パ
ス・スルー・モード制御レジスタ２６０のためのビット
・フィールドは下記のように定められる：

【００９３】Ｄ＜１０＞＝パス・スルーＤＭＡモード パス・スルーＤＭＡモード・フィールドは、パス・スル
ー・ヘッダ・レジスタ２５０の内容とサブエレメント・
ピックＩＤレジスタ２５２の内容がパス・スルー・パケ
ットに含まれる。 ００ パケットをそのまま送る。この場合、語の数
（ｎ）は頂点モード制御レジスタ２００中のパケット・
サイズ・フィールドである：データのｎ語 ０１ パス・スルー・ヘッダ・レジスタ２５０からの
ヘッダを取りつける：ヘッダ＋データのｎ語 １ｘ パス・スルー・ヘッダ・レジスタ２５０からの
ヘッダと、サブエレメント・ピックＩＤレジスタ２５２
からのカウント値とを取りつける：ヘッダ＋カウンタ値
＋データのｎ語

【００９４】Ｄ＜７＞＝パイプライン・オーダ パイプライン・オーダ・ビットは、コマンド・プリプロ
セッサ３０のスコアボード論理がパケットの順序を維持
するかどうか、すなわち、対応する再フォーマットされ
た頂点パケットがコマンド・プリプロセッサ３０から浮
動小数点プロセッサ４０〜４３へ転送される順序と同じ
順序で、線引きパケットを浮動小数点プロセッサ４０〜
４３から線引きプロセッサ５０〜５４へ転送するかどう
かを指定する。 ０ 順序づけられたプリミティブ処理−浮動小数点
プロセッサ４０〜４３との間でやり取りされるパケット
の順序は同じである。 １ 順序づけられていないプリミティブ処理−順序
は浮動小数点プロセッサ４０〜４３からのパケットに対
して保たれない。

【００９５】Ｄ＜６＞＝パケット出力 パケット出力ビットは、パス・スルー・パケットが浮動
小数点プロセッサ４０〜４３の１つから１つまたは複数
の線引きパケットを発生できるかどうかを指定する。 ０ パス・スルー・パケットに対応する浮動小数点
プロセッサ４０〜４３の１つから予測されない出力。 １ パス・スルー・パケットに対応して予測される
出力。

【００９６】Ｄ＜５：４＞＝ユニキャスト（ｕｎｉｃａ
ｓｔ）選択 ユニキャスト選択フィールドはパス・スルー・パケット
に対する浮動小数点プロセッサ４０〜４３の１つを指定
する。 ００ 浮動小数点プロセッサ４０ ０１ 浮動小数点プロセッサ４１ １０ 浮動小数点プロセッサ４２ １１ 浮動小数点プロセッサ４３

【００９７】Ｄ＜３：２＞＝パケット宛先 ００ ユニキャスト（次に利用できる浮動小数点プロ
セッサへ送られる） ０１ ユニキャスト（特定の浮動小数点プロセッサへ
送られる） １０ ユニキャスト（前のパケットと同じ浮動小数点
プロセッサへ送られる） １１ マルチキャスト（全ての浮動小数点プロセッサ
４０〜４３へ放送される）属性を浮動小数点プロセッサ
４０〜４３へ送るためにマルチキャスト・パケットが用
いられる。

【００９８】Ｄ＜１：０＞＝パケット型 ０ｘ 正常なパス・スルー １０ ファームウェア・メモリ（浮動小数点プロセッ
サＳＲＡＭ） １１ ファームウェア・メモリ（浮動小数点プロセッ
サＳＲＡＭ）。

【００９９】図２０は内部レジスタ５５２に含まれてい
る出力フォーマット・レジスタ２６２を示す。この出力
フォーマット・レジスタ２６２は、浮動小数点プロセッ
サ４０〜４３へ転送するために再フォーマットされた頂
点パケットのフォーマットを決定する。出力フォーマッ
ト・レジスタ２６２のためのビット・フィールドは下記
にようにして定められる。

【０１００】Ｄ＜９：７＞＝タップル置換可能化 タップル置換可能化フィールドは、ソース・タップルを
代わりの頂点タップルで置換するかどうかを指定する。
たとえば、ピック・エコー中または強調中に、タップル
置換可能化機能が用いられ、この場合には頂点の色が代
わりの頂点タップルからの一定の強調色で置換される。 ０００ 置換不能化 ｘｘ１ 代わりの頂点タップル１で置換 ｘ１ｘ 代わりの頂点タップル２で置換 １ｘｘ 代わりの頂点タップル３で置換

【０１０１】Ｄ＜６：５＞＝タップル複製可能化 タップル複製可能化フィールドは、頂点データの適切な
タップルを再フォーマットされている頂点パケットへ複
製するかどうかを指定する。タップル複製機能は、たと
えば、ファセット・データ（これはヘッダ・ソースの頂
点にある）を頂点データ中に複製するために用いられ
る。 ００ 複製不能化 ｘ１ タップル１を複製し、ヘッダ・ソースの頂点
からのタップルを用いる １ｘ タップル２を複製し、ヘッダ・ソースの頂点
からのタップルを用いる

【０１０２】Ｄ＜４：２＞＝固定圧縮のための頂点浮動
小数点 固定圧縮のための頂点浮動小数点はタップルを圧縮する
かどうかを指定する。３２−１６回路は、頂点バッファ
の３２ビット浮動小数点値を、ＣＦ−ＢＵＳ８２へ転送
する前に１６ビット固定小数点値へ変換することによ
り、タップルを圧縮する。 ０ｘｘ 圧縮なしにタップル３を送る １ｘｘ タップル３を３２ビット浮動小数点から１６
ビット固定小数点へ圧縮する ｘ０ｘ 圧縮なしにタップル２を送る ｘ１ｘ タップル２を３２ビット浮動小数点から１６
ビット固定小数点へ圧縮する ｘｘ０ 圧縮なしにタップル１を送る ｘ１ｘ タップル１を３２ビット浮動小数点から１６
ビット固定小数点へ圧縮する。

【０１０３】Ｄ＜１：０＞＝頂点フォーマット 頂点フォーマット・フィールドはタップル・カウントを
指定する。 ００ Ｈｅａｄｅｒ＋ＸＹＺ＋Ｔｕｐｐｌｅ１＋Ｔ
ｕｐｐｌｅ２ ０１ Ｈｅａｄｅｒ＋ＸＹＺ＋Ｔｕｐｐｌｅ１ １ｘ Ｈｅａｄｅｒ＋ＸＹＺ

【０１０４】内部レジスタ５５２は補助頂点ヘッダ・レ
ジスタ２６４とＸＧＬ定数レジスタ２６８を含む。図２
１は補助頂点ヘッダ・レジスタ２６４を示す。この補助
頂点ヘッダ・レジスタ２６４の内容は、ＶＣＳ演算コー
ド・レジスタ２２０がヘッダ演算コードを含まないとす
ると、ヘッダを供給する。補助頂点ヘッダ・レジスタ２
６４に対するビット・フィールドは下記のようにして定
められる：

【０１０５】Ｄ＜７＞＝増加ＣＥＮ 増加ＣＥＮは、ピックＩＤレジスタ２５２中の現在のエ
レメント数を増加するかどうかを指定する。 Ｄ＜６：５＞＝中空エッジ制御 ｘ１ 中空エッジを描く。三角形の場合には、最も
新しい頂点から２番目に古い頂点まで中空エッジを描
く。 １ｘ 別の中空エッジを描く。三角形の場合には、
最も新しい頂点から最も古い頂点まで中空エッジを描
く。

【０１０６】Ｄ＜４＞＝反時計回り ０ 三角形を時計回りとして定める（Ｖｏｌｄ、
Ｖｍｉｄ、Ｖｎｅｗ） １ 三角形を反時計回りとして定める（Ｖｏｌ
ｄ、Ｖｎｅｗ、Ｖｍｉｄ） Ｄ＜３：２＞＝一般的な三角形リスト制御 ００ 三角形ストリップを再スタートする ０１ 最も古い頂点を置換する １０ ２番目に古い頂点を置換する １１ 定めず

【０１０７】Ｄ＜１＞＝他のエッジを描く 三角形の場合には、他のエッジを描くビットは、最も新
しい頂点から最も古い頂点までエッジを描くかどうかを
指定する。 Ｄ＜０＞＝エッジを描く 三角形の場合には、エッジを描くビットは、最も新しい
頂点から２番目に古い頂点までエッジを描くかどうかを
指定する。線の場合には、エッジを描くビットは、最も
新しい頂点から前の頂点までエッジを描くかどうかを指
定する。エッジを描く値０は「移動」に等しく、エッジ
を描く値１は「引く」に等しい。

【０１０８】図２２はＸＧＬ定数レジスタ２６８を示
す。ヘッダ演算コードにＶＣＳ演算コード・レジスタ２
２２〜２２６のいずれかにおいて遭遇した時に、コマン
ド・プリプロセッサ３０はＸＧＬ定数レジスタ２６８の
内容を頂点レジスタ５４９に挿入する。

【図面の簡単な説明】

【図１】 ホストプロセッサと、メモリ・サブシステム
と、グラフィックス・アクセラレータと、表示装置とを
含むコンピュータ装置のブロック図である。

【図２】 コマンド・プリプロセッサと、浮動小数点プ
ロセッサのセットと、線引きプロセッサのセットと、フ
レーム・バッファと、ポストプロセッサと、ランダム・
アクセス・メモリ／デジタル−アナログ変換器（ＲＡＭ
ＤＡＣ）とで構成されたグラフィックス・アクセラレー
タのブロック図である。

【図３】 ３Ｄジオメトリ・パイプラインの再フォーマ
ット回路を、直接ポート・パイプラインと共に示すブロ
ック図である。

【図４】 浮動小数点プロセッサのための再フォーマッ
トされた頂点パケットの準備を制御する入力頂点パケッ
ト論理に含まれている頂点モード制御レジスタを示す。

【図５】 ホストバスを介するもののＤＭＡ転送または
プログラムされたＩ／Ｏ転送を経て入力頂点パケットが
ロードされるバケット・バッファの構成を示す。

【図６】 コマンド・プリプロセッサのフォーマット変
換回路がバケット・バッファから頂点バッファへの頂点
データを処理する間に実行されるＶＣＳ演算コードの数
を決定するＶＣＳ演算コード・カウントでプログラムさ
れるＶＣＳ演算コード・カウント・レジスタを示す。

【図７】 コマンド・プリプロセッサのフォーマット変
換回路によるデータの取扱いを制御する演算コードＶＣ
Ｓ ＯＰ［０］〜ＶＣＳ ＯＰ［１２］でプログラムさ
れるＶＣＳ演算コード・レジスタを示す。

【図８】 一実施例における各パケット演算コードのた
めのデータ変換を定めるテーブルである。

【図９】 頂点データのセットの例を保持し、かつタッ
プルを識別する様子が示されている、頂点バッファの頂
点バッファ部分のフォーマットを示す。

【図１０】 出力フォーマット・レジスタの制御の下に
ある再フォーマットされた頂点パケットのタップルを置
換する代わりのタップル・データを保持する頂点タップ
ル・バッファの１つの例を示す。

【図１１】 出力フォーマット・レジスタの制御の下に
ある再フォーマットされた頂点パケットのタップルを置
換する代わりのタップル・データを保持する頂点タップ
ル・バッファの別の例を示す。

【図１２】 出力フォーマット・レジスタの制御の下に
ある再フォーマットされた頂点パケットのタップルを置
換する代わりのタップル・データを保持する頂点タップ
ル・バッファの更に別の例を示す。

【図１３】 再フォーマットされた全ての頂点パケット
の初めに取り付けられる浮動小数点プロセッサ・マイク
ロコード・ディスパッチ・フィールドを保持する浮動小
数点プロセッサ・ディスパッチ・レジスタを示す。

【図１４】 ディスパッチ演算コード・フィールドの例
と、頂点バッファ部分からＣＦ−ＢＵＳを介して浮動小
数点プロセッサの１つへ転送された再フォーマットされ
た頂点パケットとを示す。

【図１５】 一実施例におけるディスパッチ演算コード
値および対応する浮動小数点プロセッサ機能を示す。

【図１６】 パス・スルー・パケットのための浮動小数
点プロセッサの１つへ送られた再フォーマットされた頂
点パケットの初めにパス・スルー・ヘッダ・フィールド
が取り付けられる、パス・スルー・ヘッダ・レジスタの
フォーマットを示す。

【図１７】 サブエレメント・ピックＩＤまたはパス・
スルー・パケット・カウント値のいずれかによりプログ
ラムされるサブエレメント・ピックＩＤレジスタのフォ
ーマットを示す。

【図１８】 サブエレメント・ピックＩＤ値を含む再フ
ォーマットされた頂点パケットを示す。

【図１９】 浮動小数点プロセッサへの転送のためにコ
マンド・プリプロセッサによりパス・スルー・パケット
の処理を制御するパス・スルー・モード・レジスタのフ
ォーマットを示す。

【図２０】 浮動小数点プロセッサへの転送のために再
フォーマットされた頂点パケットのフォーマットを決定
する出力フォーマット・レジスタを示す。

【図２１】 ＶＣＳ演算コード・レジスタがヘッダ演算
コードを含んでいないとすると、補助頂点ヘッダ・レジ
スタの内容がヘッダを供給する、補助頂点ヘッダ・レジ
スタを示す。

【図２２】 最初のＶＣＳ演算コード・レジスタ以外の
ＶＣＳ演算コード・レジスタのいずれかにおいてヘッダ
演算コードに遭遇した時に、コマンド・プリプロセッサ
が定数値を頂点バッファへ挿入する、定数値によりプロ
グラムされるＸＧＬ定数レジスタを示す。

【符号の説明】

２０…ホストプロセッサ、２２…メモリ・サブシステ
ム、２４…グラフィックス・アクセラレータ、２６…表
示装置、２８…ホストバス、３０…コマンド・プリプロ
セッサ、４０〜４３…浮動小数点プロセッサ、５０〜５
４…線引きプロセッサ、６１〜６５…ＶＲＡＭインター
リーブ・バンク、７０…ホストプロセッサ、７２…ラン
ダム・アクセス・メモリ／デジタル−アナログ変換器、
５４０…代わりのタップルレジスタ、５４１…入力イン
タフェース、５４２…バケット・バッファ、５４３…フ
ォーマット変換器、５４４，５４６…ＤＭＡ制御器、５
４５…変換器シーケンサ、５４７…プリミティブ・アセ
ンブリ回路、５４８…シーケンサ、５５０…３２−１６
回路、５５２…内部レジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 再フォーマットされた頂点パケットおよ
   び出力ジオメトリ・パケットのためのフォーマットを指
   定する一組の翻訳パラメータをホストプロセッサからホ
   ストバスを介して受ける過程と、 ジオメトリオブジェクトを定義するジオメトリ入力デー
   タを含む入力頂点パケットをホストバスを介して受け、
   その入力頂点パケットをバケット・バッファに格納する
   過程と、 バケット・バッファから入力頂点パケットを読出して再
   フォーマットした頂点パケットを生成し、その入力頂点
   パケットを翻訳パラメータに従って翻訳し、再フォーマ
   ットされた頂点パケットを頂点バッファに格納する過程
   と、 頂点バッファから再フォーマットされた頂点パケットを
   読出して出力ジオメトリ・パケットを生成し、その再フ
   ォーマットされた頂点パケットを翻訳パラメータに従っ
   て翻訳し、出力ジオメトリ・パケットをコマンド−浮動
   小数点プロセッサ・バスを介して浮動小数点プロセッサ
   へ転送する過程と、を備えるグラフィックス・アクセラ
   レータにおいてグラフィックス・ジオメトリ・データを
   前処理する方法。
2. 【請求項２】 再フォーマットされた頂点パケットおよ
   び出力ジオメトリ・パケットのためのフォーマットを指
   定する一組の翻訳パラメータをホストプロセッサからホ
   ストバスを介して受ける手段と、 ジオメトリ・パケットを定義するジオメトリ入力データ
   を含む入力頂点パケットをホストバスを介して受け、そ
   の入力頂点パケットをバケット・バッファに格納する手
   段と、 バケット・バッファから入力頂点パケットを読出して再
   フォーマットした頂点パケットを生成し、その入力頂点
   パケットを翻訳パラメータに従って翻訳し、再フォーマ
   ットされた頂点パケットをバケット・バッファに格納す
   る手段と、 頂点バッファから再フォーマットされた頂点パケットを
   読出して出力ジオメトリ・パケットを生成し、その再フ
   ォーマットされた頂点パケットを翻訳パラメータに従っ
   て翻訳し、出力ジオメトリ・パケットをコマンド−浮動
   小数点プロセッサ・バスを介して浮動小数点プロセッサ
   へ転送する手段と、を備えるグラフィックス・アクセラ
   レータにおいてグラフィックス・ジオメトリ・データを
   前処理する装置。