JPH0794441A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH0794441A
JPH0794441A JP23465593A JP23465593A JPH0794441A JP H0794441 A JPH0794441 A JP H0794441A JP 23465593 A JP23465593 A JP 23465593A JP 23465593 A JP23465593 A JP 23465593A JP H0794441 A JPH0794441 A JP H0794441A
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JP
Japan
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film
glass film
semiconductor device
interlayer insulating
insulating layer
Prior art date
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Pending
Application number
JP23465593A
Other languages
Japanese (ja)
Inventor
Yoichi Ejiri
洋一 江尻
Hiroyuki Miwa
浩之 三輪
Hiroaki Yasushige
博章 安茂
Shigeru Kanematsu
成 兼松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPH0794441A publication Critical patent/JPH0794441A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To reduce the aspect ratio of a contact hole without increasing the thickness of an interlayer insulating film by constituting the interlayer insulating film of a first glass film and second glass film which is formed on the first glass film and has an etch rate which is different from that of the first glass film. CONSTITUTION:A semiconductor device 20 has a lower conductive layer 2, interlayer insulating layer 30, and upper interconnection layer 36. The layer 30 is constituted of a laminated body of, from the bottom, a first glass film 24, SiN film 26, and second glass film 28. The etch rate of the BPSG film constituting the second glass film 28 is equal to that of the SiN film 26 and is nearly ten time larger than that of the first glass film 24. Therefore, when the film 28 is subjected to isotropic etching, the shape of the film 26 follows that of the film 28 and the isotropic etching is stopped by the surface of the film 24. Namely, a tapered opening 34 is formed through the films 28 and 26 when the isotropic etching is performed by using a resist film.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、LSIでデバイスの高
密度化・高集積化・高機能化に伴い、微細化し多層化の
方向にある電極取り出しコンタクトの形成方法に係り、
さらに詳しくは、高歩留りかつ高信頼性のコンタクトを
有するLSI半導体装置およびその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an electrode lead-out contact, which is in the direction of miniaturization and multi-layering in accordance with higher density, higher integration and higher functionality of devices in LSI.
More specifically, the present invention relates to an LSI semiconductor device having high-yield and highly reliable contacts, and a method for manufacturing the same.

【0002】[0002]

【従来の技術】半導体デバイスの高密度化に従って、配
線技術は微細化・多層化の方向に進んでおり、高歩留ま
り・高信頼性のコンタクトの形成技術は必須のものとな
っている。そのような中で、層間絶縁膜の形成において
は、層間容量の観点から、絶縁膜を薄膜化することはデ
バイスの動作スピードを劣化させることとなり、好まし
くない。その結果、配線技術の微細化に伴い、コンタク
トホールのアスペクト(Aspect)比は増加する傾
向にある。
2. Description of the Related Art As the density of semiconductor devices has increased, wiring technology has been progressing toward miniaturization and multi-layering, and a technology for forming contacts with high yield and high reliability is essential. Under such circumstances, in the formation of the interlayer insulating film, it is not preferable to reduce the thickness of the insulating film from the viewpoint of the interlayer capacitance, because the operating speed of the device is deteriorated. As a result, as the wiring technology becomes finer, the aspect ratio of the contact hole tends to increase.

【0003】たとえば図5に示すように、下部導電層2
の上部に、層間絶縁層4を成膜し、この層間絶縁層4に
コンタクトホール6を形成し、その上に上部金属配線層
8を成膜する場合に、コンタクトホール6のアスペクト
比が増加すると、アルミニウムなどの金属で構成される
上部金属配線層8の埋め込み工程に於いて、ホール6内
でのガバレッジの劣化につながる。その結果、歩留まり
の低下、および、信頼性の低下につながる。
For example, as shown in FIG. 5, the lower conductive layer 2
When the inter-layer insulating layer 4 is formed on top of the contact hole, the contact hole 6 is formed in the inter-layer insulating layer 4, and the upper metal wiring layer 8 is formed thereon, when the aspect ratio of the contact hole 6 increases. In the step of burying the upper metal wiring layer 8 made of metal such as aluminum, aluminum, the coverage in the hole 6 is deteriorated. As a result, the yield is reduced and the reliability is reduced.

【0004】そこで、図6に示すように、コンタクトホ
ール6を形成するためのレジスト膜のパターニング後、
等方性エッチングを行い、コンタクトホール6が形成さ
れたる部分にテーパ部10を形成し、その後、異方性エ
ッチングによってコンタクトホール6形成のためのエッ
チングを行うことにより、コンタクトホール6にテーパ
部10を形成する方法が採用されている。また、層間絶
縁層として低融点絶縁膜を用い、リフロー(reflo
w)熱処理を行うことにより、ホール内でのカバレッジ
を良くする方法も知られている。さらに、これらの両方
の方法を組み合わせて用いる方法も知られている。
Therefore, as shown in FIG. 6, after patterning the resist film for forming the contact hole 6,
Isotropic etching is performed to form a tapered portion 10 in a portion where the contact hole 6 is formed, and thereafter, etching for forming the contact hole 6 is performed by anisotropic etching, whereby the tapered portion 10 is formed in the contact hole 6. The method of forming is adopted. Further, a low melting point insulating film is used as an interlayer insulating layer, and reflow (reflo) is performed.
w) A method of improving the coverage in the hole by performing heat treatment is also known. Furthermore, a method of using a combination of both these methods is also known.

【0005】ただし、これらの方法においては、コンタ
クトホール径の制御という点から、テーパ付けするため
の等方性エッチング量が制約され、図7(A)に示すよ
うに、配線層8のカバレッジを保持するために十分なテ
ーパ部10aを得られなかったり、さらに、等方性エッ
チングのばらつきにより、テーパ部10a,10bの深
さ、大きさにバラツキが生じ、それによって、垂直部分
の高さにもバラツキが生じる事になり(図7(A),
(B))、ひいては、配線層8のガバレッジが劣化する
というケースも生じる。
However, in these methods, the isotropic etching amount for tapering is restricted from the viewpoint of controlling the contact hole diameter, and as shown in FIG. 7A, the coverage of the wiring layer 8 is reduced. It is not possible to obtain a sufficient taper portion 10a for holding, and variations in the isotropic etching cause variations in the depth and size of the taper portions 10a and 10b. Variation will also occur (Fig. 7 (A),
(B)), and eventually, the coverage of the wiring layer 8 may deteriorate.

【0006】また、このような欠点を改善するために、
図8に示すように、層間絶縁層4aを、窒化シリコン膜
12と酸化シリコン膜14とのSiN/SiO2 積層構
造などのように、等方性エッチングに於いて選択比の大
きな2種類の層間膜を組み合わせた構造も知られてい
る。このような積層構造においては、コンタクトホール
6の上部に形成されるテーパ部10cを比較的制御性良
く形成することができ、配線層8のカバレッジも比較的
良好となる。
Further, in order to improve such a defect,
As shown in FIG. 8, the interlayer insulating layer 4a is formed of two types of interlayers having a large selection ratio in isotropic etching, such as a SiN / SiO 2 laminated structure of a silicon nitride film 12 and a silicon oxide film 14. Structures that combine membranes are also known. In such a laminated structure, the tapered portion 10c formed on the upper portion of the contact hole 6 can be formed with relatively good controllability, and the coverage of the wiring layer 8 also becomes relatively good.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、図8に
示す積層構造においては、SiNが、SiO2 に比べて
2倍近い高い誘電率を有するため、層間容量をSiO2
単層構造と同程度にするためには、層間絶縁層4aを厚
くすることが必要となり、製造歩留り、および信頼性と
いう点においては、不利となる場合もある。
[SUMMARY OF THE INVENTION However, in the stacked structure shown in FIG. 8, since the SiN has nearly twice higher dielectric constant than the SiO 2, SiO 2 interlayer capacitance
In order to achieve the same level as the single-layer structure, it is necessary to make the interlayer insulating layer 4a thick, which may be disadvantageous in terms of manufacturing yield and reliability.

【0008】本発明は、このような実情に鑑みてなさ
れ、層間絶縁層の膜厚を厚くすることなく、またコンタ
クトホール径を大きくすることなく、さらに層間絶縁層
の容量を増加させることなく、コンタクトホールのアス
ペクト比を下げ、上部配線層の埋め込みを容易にするこ
とができ、高い製造歩留り且つ高い信頼性を有するコン
タクトの形成を実現することができる半導体装置および
その製造方法を提供することを目的とする。
The present invention has been made in view of such circumstances, and without increasing the thickness of the interlayer insulating layer, increasing the diameter of the contact hole, and further increasing the capacitance of the interlayer insulating layer, To provide a semiconductor device and a method of manufacturing the same, which can reduce the aspect ratio of a contact hole, facilitate the filling of an upper wiring layer, and realize the formation of a contact having a high manufacturing yield and high reliability. To aim.

【0009】[0009]

【課題を解決するための手段】本発明に係る半導体装置
は、上記目的を達成するために、下部導電層の上に、層
間絶縁層が形成してあり、層間絶縁層の上に上部配線層
が形成してあり、上部配線層が、層間絶縁層に形成され
たコンタクトホールを通して下部導電層に接続される半
導体装置であって、上記層間絶縁層が、第1ガラス膜
と、この第1ガラス膜の上部に積層され、この第1ガラ
ス膜に対してエッチング速度が相違する第2ガラス膜と
を含む積層膜構造を有する。
In order to achieve the above object, a semiconductor device according to the present invention has an interlayer insulating layer formed on a lower conductive layer, and an upper wiring layer is formed on the interlayer insulating layer. And the upper wiring layer is connected to the lower conductive layer through a contact hole formed in the interlayer insulating layer, wherein the interlayer insulating layer includes a first glass film and the first glass film. It has a laminated film structure which is laminated on the film and includes a second glass film having an etching rate different from that of the first glass film.

【0010】上記第1ガラス膜は、たとえば不純物を含
まない通常のガラス膜であり、この第1ガラス膜の上層
側にボロン-リン含有ガラス膜などの不純物含有ガラス
膜が形成してあることが好ましい。上記層間絶縁層は、
上層側からボロン-リン含有ガラス膜と窒化シリコン膜
とガラス膜とを含む積層膜構造であっても良い。上記第
1ガラス膜は、熱酸化膜、化学気相成長膜、スピンオン
ガラス膜、およびこれらを組み合わせた積層膜のうちの
いずれかで構成されることが好ましい。
The first glass film is, for example, a normal glass film containing no impurities, and an impurity-containing glass film such as a boron-phosphorus-containing glass film is formed on the upper layer side of the first glass film. preferable. The interlayer insulating layer is
It may have a laminated film structure including a boron-phosphorus-containing glass film, a silicon nitride film, and a glass film from the upper layer side. The first glass film is preferably composed of any one of a thermal oxide film, a chemical vapor deposition film, a spin-on glass film, and a laminated film combining these.

【0011】本発明に係る半導体装置の製造方法は、下
部導電層の上に、層間絶縁層を形成する工程と、この層
間絶縁層にコンタクトホールを形成する工程と、この層
間絶縁層の上に上部配線層を形成することにより、上部
配線層を、層間絶縁層に形成されたコンタクトホールを
通して下部導電層に接続する工程とを有する半導体装置
の製造方法であって、上記層間絶縁層を、第1ガラス膜
と、この第1ガラス膜に対してエッチング速度が相違す
る第2ガラス膜とを含む積層膜構造で構成し、上記層間
絶縁層に対し、コンタクトホールを開口する際に、レジ
スト膜のパターン形成後、等方性エッチングを行うこと
を特徴とする。第1ガラス膜は、不純物を含まない通常
のガラス膜であることが好ましいが、多少不純物を含ん
でも良い。第2ガラス膜は、BPSGなどの不純物含有
ガラス膜で構成される。
A method of manufacturing a semiconductor device according to the present invention comprises a step of forming an interlayer insulating layer on a lower conductive layer, a step of forming a contact hole in the interlayer insulating layer, and a step of forming a contact hole on the interlayer insulating layer. A step of connecting the upper wiring layer to the lower conductive layer through a contact hole formed in the interlayer insulating layer by forming the upper wiring layer. A laminated film structure including one glass film and a second glass film having an etching rate different from that of the first glass film is formed. After the pattern is formed, isotropic etching is performed. The first glass film is preferably a normal glass film containing no impurities, but may contain some impurities. The second glass film is composed of an impurity-containing glass film such as BPSG.

【0012】上記等方性エッチング後に、同じレジスト
膜を用いて、垂直方向異方性エッチングを行うことが好
ましい。上記等方性エッチングは、たとえばO2/CF4
系等のガスを用いたドライエッチングにより行われるこ
とが好ましい。上記コンタクトの開口後、熱処理工程を
経ることが好ましい。上記熱処理工程は、ボロン-リン
含有ガラス膜のリフロー処理を兼ねることが好ましい。
After the isotropic etching, it is preferable to perform vertical anisotropic etching using the same resist film. The above-mentioned isotropic etching is performed by using, for example, O 2 / CF 4
It is preferable to perform dry etching using a gas such as a system. It is preferable to perform a heat treatment process after opening the contact. It is preferable that the heat treatment step also serves as a reflow treatment of the boron-phosphorus-containing glass film.

【0013】[0013]

【作用】本発明では、層間絶縁層として用いる第2ガラ
ス膜としてのボロン-リン含有ガラス膜(BPSG膜)
の誘電率が、第1ガラス膜のそれとほぼ等しく比較的小
さいことから、層間容量を増大させることがない。ま
た、たとえばO2/CF4 系などのガスを用いたプラズマ
等方性ドライエッチングにおいて、第2ガラス膜(BP
SG膜)のエッチング速度が、第1ガラス膜のそれより
も非常に大きく、かつ窒化シリコン膜(SiN膜)のそ
れとほぼ等しい事から、第2ガラス膜/第1ガラス膜積
層膜、または、第2ガラス膜/SiN/第1ガラス膜積
層膜を用いた層間構造にて、たとえばO2/CF4 系等の
プラズマ等方性エッチングを行えば、第2ガラス膜(B
PSG膜)または第2ガラス膜(BPSG)/SiN膜
がテーパ状にエッチングされ、精度良く良好なテーパ形
状開口部を得ることができる。したがって、コンタクト
ホールのアスペクト比を下げ、上部配線層の埋め込みを
容易且つ確実に行うことができる。
In the present invention, the boron-phosphorus-containing glass film (BPSG film) as the second glass film used as the interlayer insulating layer
Since the dielectric constant of is almost equal to that of the first glass film and is relatively small, the interlayer capacitance is not increased. In the plasma isotropic dry etching using a gas such as O 2 / CF 4 system, the second glass film (BP
Since the etching rate of the SG film) is much higher than that of the first glass film and is substantially equal to that of the silicon nitride film (SiN film), the second glass film / first glass film laminated film or the second glass film In the interlayer structure using the two glass film / SiN / first glass film laminated film, if plasma isotropic etching such as O 2 / CF 4 system is performed, the second glass film (B
The PSG film) or the second glass film (BPSG) / SiN film is etched in a taper shape, and an accurate tapered opening can be obtained with high accuracy. Therefore, the aspect ratio of the contact hole can be lowered, and the upper wiring layer can be embedded easily and reliably.

【0014】すなわち、本発明によれば、高い製造歩留
りで、高信頼性を有するコンタクトを実現することがで
き、これにより、半導体装置の多層化および微細化を容
易に実現し、ひいては、高密度化、高集積化かつ高信頼
性の半導体装置を実現する。
That is, according to the present invention, it is possible to realize a highly reliable contact with a high manufacturing yield, which makes it possible to easily realize multi-layering and miniaturization of a semiconductor device, which in turn leads to high density. Realize a highly reliable, highly integrated semiconductor device.

【0015】[0015]

【実施例】以下に、本発明の実施例を、図面を参照とし
て詳細に説明する。図1は本発明の一実施例に係る半導
体装置の要部断面図、図2は同実施例の半導体装置の製
造プロセスを示す要部断面図、図3(A)〜(C)は同
実施例の半導体装置の製造プロセスで、等方性エッチン
グの量がバラついた場合の例を示す概略図、図4は本発
明の他の実施例に係る半導体装置の要部断面図である。
Embodiments of the present invention will be described below in detail with reference to the drawings. 1 is a cross-sectional view of a main part of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view of a main part showing a manufacturing process of the semiconductor device of the same embodiment, and FIGS. 3A to 3C are the same. FIG. 4 is a schematic view showing an example of a case where the amount of isotropic etching varies in the manufacturing process of the semiconductor device of the example, and FIG. 4 is a cross-sectional view of a main part of a semiconductor device according to another embodiment of the present invention.

【0016】図1に示すように、本発明の一実施例に係
る半導体装置20は、下部導電層22と層間絶縁層30
と上部配線層36とを有する半導体装置であり、半導体
装置の種類は特に限定されず、バイポーラトランジス
タ、MOSトランジスタ、MISトランジスタ、BiC
MOSなどの素子を有する全ての半導体装置に対して適
用することができる。図1は、本実施例の半導体装置2
0の要部である電極取り出し部分を示している。
As shown in FIG. 1, a semiconductor device 20 according to an embodiment of the present invention includes a lower conductive layer 22 and an interlayer insulating layer 30.
And the upper wiring layer 36, the type of the semiconductor device is not particularly limited, and a bipolar transistor, a MOS transistor, a MIS transistor, a BiC
It can be applied to all semiconductor devices having elements such as MOS. FIG. 1 shows a semiconductor device 2 of this embodiment.
The electrode lead-out portion which is the main part of 0 is shown.

【0017】本実施例において、下部導電層22は、特
に限定されず、たとえば半導体基板の表面に形成される
エミッタ領域、ベース領域、コレクタ領域、ソース・ド
レイン領域、あるいはその他の不純物拡散領域、または
半導体基板の上に積層されるゲート電極層、その他の電
極層、多層配線層などで構成される。下部導電層22
が、半導体基板の表面に形成される不純物拡散層で構成
される場合には、下部導電層22は、たとえば単結晶シ
リコンウェーハの表面に不純物をイオン注入することに
より形成される。また、下部導電層22が、半導体基板
の上に積層されるゲート電極層、その他の電極層、多層
配線層などで構成される場合には、下部導電層22は、
たとえばポリシリコン、タングステンポリサイドなどの
薄膜で構成される。
In the present embodiment, the lower conductive layer 22 is not particularly limited, and may be, for example, an emitter region, a base region, a collector region, a source / drain region formed on the surface of a semiconductor substrate, or another impurity diffusion region, or It is composed of a gate electrode layer laminated on a semiconductor substrate, other electrode layers, a multilayer wiring layer, and the like. Lower conductive layer 22
However, in the case where the lower conductive layer 22 is formed of the impurity diffusion layer formed on the surface of the semiconductor substrate, the lower conductive layer 22 is formed by ion-implanting impurities into the surface of the single crystal silicon wafer, for example. When the lower conductive layer 22 is composed of a gate electrode layer laminated on a semiconductor substrate, other electrode layers, a multilayer wiring layer, etc., the lower conductive layer 22 is
For example, it is composed of a thin film of polysilicon, tungsten polycide, or the like.

【0018】上部配線層36は、特に限定されないが、
ポリシリコンなどの導電層、または、アルミニウム(A
l)などの単層金属層、Al−Si/Ti/TiN/T
i、Al−Si−Cu/Ti/TiN/Ti、Cu/T
i/TiN/Ti等の複層金属層などで構成される。上
部導電層36を金属層で構成する場合には、スパッタリ
ング法などにより成膜される。
The upper wiring layer 36 is not particularly limited,
Conductive layer such as polysilicon or aluminum (A
l) a single-layer metal layer such as Al-Si / Ti / TiN / T
i, Al-Si-Cu / Ti / TiN / Ti, Cu / T
It is composed of a multi-layer metal layer such as i / TiN / Ti. When the upper conductive layer 36 is composed of a metal layer, it is formed by a sputtering method or the like.

【0019】本実施例において、層間絶縁層30は、下
層側から順次積層された、第1ガラス膜24、窒化シリ
コン膜(SiN膜)26および第2ガラス膜(ボロン-
リン含有ガラス膜(BPSG膜))28の積層膜で構成
してある。層間絶縁層30の総膜厚は、半導体装置の種
類などに応じて決定され、特に限定されないが、たとえ
ば200〜2000nmが好ましい。また、第1ガラス
膜24の膜厚は、100〜1000nm程度が好まし
く、SiN膜26の膜厚は、第2ガラス膜28の膜厚よ
りも薄く、10〜100nm程度が好ましく、第2ガラ
ス膜28の膜厚は、100〜1000nm程度が好まし
い。
In this embodiment, the interlayer insulating layer 30 is composed of a first glass film 24, a silicon nitride film (SiN film) 26 and a second glass film (boron-layer) which are sequentially laminated from the lower layer side.
It is composed of a laminated film of a phosphorus-containing glass film (BPSG film) 28. The total thickness of the interlayer insulating layer 30 is determined according to the type of semiconductor device and the like, and is not particularly limited, but is preferably 200 to 2000 nm, for example. Further, the thickness of the first glass film 24 is preferably about 100 to 1000 nm, the thickness of the SiN film 26 is smaller than the thickness of the second glass film 28, preferably about 10 to 100 nm, and the second glass film. The film thickness of 28 is preferably about 100 to 1000 nm.

【0020】第1ガラス膜24は、熱酸化膜(Si
2 )、化学気相成長膜(CVD膜)、スピンオンガラ
ス膜(SOG膜)、または、これらを組み合わせた積層
膜などで構成される。第1ガラス膜24は、たとえばC
VD法により成膜される。SiN膜26は、たとえばシ
ランガスとアンモニアガスなどを用いた常圧CVD法、
減圧CVD法、プラズマCVD法などで成膜される。ま
た、BPSG膜28は、たとえばシランガスとPH3
スおよびB26 ガスとを用いたCVD法により成膜さ
れる。第2ガラス膜28としてのBPSG膜中のボロン
Bの含有率は、特に限定されないが、0.5〜5.0重
量%であることが好ましい。また、BPSG膜中のリン
Pの含有率は、特に限定されないが、2.0〜10.0
重量%であることが好ましい。
The first glass film 24 is a thermal oxide film (Si
O 2 ), a chemical vapor deposition film (CVD film), a spin-on glass film (SOG film), or a laminated film combining these. The first glass film 24 is, for example, C
The film is formed by the VD method. The SiN film 26 is formed by an atmospheric pressure CVD method using, for example, silane gas and ammonia gas,
The film is formed by a low pressure CVD method, a plasma CVD method, or the like. The BPSG film 28 is formed by the CVD method using, for example, silane gas, PH 3 gas and B 2 H 6 gas. The boron B content in the BPSG film as the second glass film 28 is not particularly limited, but is preferably 0.5 to 5.0% by weight. The content of phosphorus P in the BPSG film is not particularly limited, but is 2.0 to 10.0.
It is preferably in the weight%.

【0021】本実施例では、上述のように構成された層
間絶縁層30の所定位置に、コンタクトホール32が形
成され、このコンタクトホール32を通して、上部配線
層36と下部導電層22とが接続される。本実施例で
は、後述する製造プロセスにより、コンタクトホール3
2を形成するので、コンタクトホール32の上部に位置
する第2ガラス膜28およびSiN膜26の部分に、制
御性良くテーパ状開口部34が形成され、コンタクトホ
ール32のアスペクト比を下げ、上部配線層36の埋め
込みを容易且つ確実に行うことができる。
In this embodiment, a contact hole 32 is formed at a predetermined position of the interlayer insulating layer 30 having the above-mentioned structure, and the upper wiring layer 36 and the lower conductive layer 22 are connected through this contact hole 32. It In this embodiment, the contact hole 3 is formed by the manufacturing process described later.
2 is formed, the tapered opening 34 is formed in the portion of the second glass film 28 and the SiN film 26 located above the contact hole 32 with good controllability, and the aspect ratio of the contact hole 32 is lowered to improve the upper wiring. The layer 36 can be embedded easily and reliably.

【0022】次に、図2に基づき、図1に示す半導体装
置20を得るための製造方法について詳細に説明する。
図2(A)に示すように、まず、下部導電層22の上
に、第1ガラス膜24、SiN膜26および第2ガラス
膜28(BPSG膜)をCVD法により順次成膜する。
これら膜の膜厚および材質は、前述した通りである。次
に、第2ガラス膜28の上に、レジスト膜40を成膜
し、コンタクトホールを形成すべきパターンで、レジス
ト膜40に開口部42をパターン加工する。
Next, a manufacturing method for obtaining the semiconductor device 20 shown in FIG. 1 will be described in detail with reference to FIG.
As shown in FIG. 2A, first, the first glass film 24, the SiN film 26, and the second glass film 28 (BPSG film) are sequentially formed on the lower conductive layer 22 by the CVD method.
The film thickness and material of these films are as described above. Next, a resist film 40 is formed on the second glass film 28, and an opening 42 is patterned in the resist film 40 with a pattern for forming a contact hole.

【0023】次に、同図(B)に示すように、O2/CF
4 系等のプラズマ等方性エッチングを行う。第2ガラス
膜28としてのBPSG膜のエッチング速度は、SiN
膜26のそれと等しく、第1ガラス膜24としてのSi
2 膜のエッチング速度の10倍近く大きいことから、
SiN膜26は、BPSG膜の等方性エッチング形状を
引き継いだ形状となり、一方、第1ガラス膜24の表面
でエッチングが止った形状になる。すなわち、レジスト
膜40を用いた等方性エッチング処理により、第2ガラ
ス膜28およびSiN膜26の部分に、テーパ状開口部
34が形成される。
Next, as shown in FIG. (B), O 2 / CF
Plasma isotropic etching of 4 series etc. is performed. The etching rate of the BPSG film as the second glass film 28 is SiN.
The same as that of the film 26, Si as the first glass film 24
Since the etching rate of the O 2 film is nearly 10 times higher,
The SiN film 26 has a shape that inherits the isotropic etching shape of the BPSG film, while the etching has stopped at the surface of the first glass film 24. That is, the tapered opening 34 is formed in the second glass film 28 and the SiN film 26 by the isotropic etching process using the resist film 40.

【0024】その後、同じレジスト膜40を用いて、図
2(C)に示すように、CHF3/O 2 等のガス系で、R
IEなどの垂直方向異方性エッチング処理することによ
り、上部にテーパ状開口部34を有するコンタクトホー
ル32を得ることができる。次に、第2ガラス膜28と
してのBPSG膜を、700〜1200℃で3秒〜60
分程度の熱処理によりリフローさせ、平滑化処理を行う
と共に、図1に示すように、テーパ状開口部34のテー
パ形状を滑らかにする。
After that, using the same resist film 40,
As shown in 2 (C), CHF3/ O 2 R in a gas system such as
By performing vertical anisotropic etching such as IE
The contact hoe having a tapered opening 34 at the top.
Can be obtained. Next, the second glass film 28 and
The BPSG film at 700 to 1200 ° C. for 3 seconds to 60
Perform a smoothing process by reflowing by heat treatment for about 10 minutes
At the same time, as shown in FIG.
Smooth the shape of the shape.

【0025】その後、アルミニウム合金層などで構成さ
れる上部配線層36を、スパッタリング法などにより、
コンタクトホール32が形成された層間絶縁層30の上
に堆積させる。コンタクトホール32の上部には、テー
パ部34が形成してあるので、図1に示すように、良好
なガバレッジを有するコンタクトを、高歩留まりで形成
することができる。
Thereafter, the upper wiring layer 36 composed of an aluminum alloy layer or the like is formed by a sputtering method or the like.
It is deposited on the interlayer insulating layer 30 in which the contact hole 32 is formed. Since the tapered portion 34 is formed in the upper portion of the contact hole 32, as shown in FIG. 1, it is possible to form a contact having good coverage with a high yield.

【0026】本実施例では、仮に図2(B)に示す工程
において、等方性エッチング量にバラツキが生じたとし
ても、第1ガラス膜24に形成されるコンタクトホール
32のアスペクト比は一定であり、安定してコンタクト
を形成することができる。たとえば図3(A)に示す形
状のテーパ状開口部34aを有するコンタクトホール3
2aを目的とし、等方性エッチングを行い、同図(B)
に示すように、等方性エッチング量が多すぎて、広がっ
たテーパ部34bを有するコンタクトホール32bが形
成されたとしても、実質的なアスペクト比はほぼ同一で
ある(ha:da=hb:db)。
In the present embodiment, even if the isotropic etching amount varies in the process shown in FIG. 2B, the aspect ratio of the contact hole 32 formed in the first glass film 24 is constant. Therefore, the contact can be stably formed. For example, the contact hole 3 having the tapered opening 34a having the shape shown in FIG.
Isotropic etching is performed for the purpose of 2a, and FIG.
As shown in FIG. 3, even if the contact hole 32b having the expanded tapered portion 34b is formed due to the large amount of isotropic etching, the substantial aspect ratios are substantially the same (ha: da = hb: db). ).

【0027】また、同図(c)に示すように、等方性エ
ッチング量が少なすぎ、小径のテーパ状開口部34cを
有するコンタクトホール32bが形成されたとしても、
実質的なアスペクト比はほぼ同一である(ha:da=h
c:dc)。なお、図3では、SiN膜26を省略してい
る。
Further, as shown in FIG. 3C, even if the isotropic etching amount is too small and the contact hole 32b having the tapered opening 34c with a small diameter is formed,
Substantially the same aspect ratio (ha: da = h)
c: dc). The SiN film 26 is omitted in FIG.

【0028】また、本実施例においては、層間容量とい
う点においても、第2ガラス膜28としてのBPSG膜
の誘電率は、第1ガラス膜24のそれとほぼ等しく、S
iN膜26の約1/2であることから、層間容量を低減
することができる。したがって、層間絶縁層30を薄膜
化できるので、その点においても半導体装置の信頼性向
上にもつながる。
Further, in the present embodiment, also in terms of interlayer capacitance, the dielectric constant of the BPSG film as the second glass film 28 is substantially equal to that of the first glass film 24, and S
Since it is about half that of the iN film 26, the interlayer capacitance can be reduced. Therefore, the interlayer insulating layer 30 can be thinned, which also leads to improvement in reliability of the semiconductor device.

【0029】次に、図4に基づき、本発明の他の実施例
について説明する。図4に示す実施例に係る半導体装置
40は、本発明の構造を適用した多層配線構造を有す
る。本実施例では、図4に示すように、第1層間絶縁層
42の上に、所定パターンで、下部導電層44が形成し
てある。下部導電層44は、たとえばポリシリコン配線
層で構成される。
Next, another embodiment of the present invention will be described with reference to FIG. The semiconductor device 40 according to the embodiment shown in FIG. 4 has a multilayer wiring structure to which the structure of the present invention is applied. In this embodiment, as shown in FIG. 4, the lower conductive layer 44 is formed in a predetermined pattern on the first interlayer insulating layer 42. Lower conductive layer 44 is formed of, for example, a polysilicon wiring layer.

【0030】下部導電層44が形成された第1層間絶縁
層42の上には、第2層間絶縁層56が形成してある。
第2層間絶縁層56は、本実施例では、第1ガラス膜を
有する平滑化積層膜52と、第2ガラス膜としてBPS
G膜54とを有する。本実施例の平滑化積層膜52は、
スピンオンガラス膜(SOG膜)48を、第1ガラス膜
46,50で挟み込んだ積層構造を有し、SOGエッチ
バックプロセスにより形成される。この平滑化積層膜5
2により、下部導電層44により形成される段差を平滑
化する。平滑化積層膜52の膜厚は、特に限定されない
が、たとえば500〜2000nm程度である。
A second interlayer insulating layer 56 is formed on the first interlayer insulating layer 42 on which the lower conductive layer 44 is formed.
In the present embodiment, the second interlayer insulating layer 56 includes a smoothing laminated film 52 having a first glass film and BPS as a second glass film.
G film 54. The smoothed laminated film 52 of this embodiment is
The spin-on glass film (SOG film) 48 has a laminated structure in which the first glass films 46 and 50 are sandwiched, and is formed by an SOG etchback process. This smoothed laminated film 5
2 smoothes the step formed by the lower conductive layer 44. The film thickness of the smoothing laminated film 52 is not particularly limited, but is, for example, about 500 to 2000 nm.

【0031】また、BPSG膜54は、ボロンBを0.
5〜5.0重量%、リンPを2.0〜10.0重量%含
むガラス膜であることが好ましく、その膜厚は、たとえ
ば100〜1000nm程度である。このような層間絶
縁膜56に対して、図2(A)〜(C)に示す工程と同
様にして、レジスト膜の形成およびパターン加工後、O
2/CF4 系等のプラズマ等方性エッチングおよびCHF
3/O2 等のガス系のRIE処理を行えば、上部にテーパ
状開口部60を有するコンタクトホール58を制御性良
く形成することができる。その後、スパッタリング法に
より、上部配線層62を堆積すれば、良好なガバレッジ
を有する高信頼性のコンタクトを高い歩留まりで形成す
ることができる。
The BPSG film 54 contains boron B of 0.
It is preferably a glass film containing 5 to 5.0% by weight and 2.0 to 10.0% by weight of phosphorus P, and the film thickness is, for example, about 100 to 1000 nm. After the resist film is formed and the patterning is performed on the interlayer insulating film 56 in the same manner as in the steps shown in FIGS.
Plasma isotropic etching such as 2 / CF 4 system and CHF
By performing a gas-based RIE process such as 3 / O 2 or the like, the contact hole 58 having the tapered opening 60 in the upper portion can be formed with good controllability. After that, if the upper wiring layer 62 is deposited by the sputtering method, a highly reliable contact having good coverage can be formed with a high yield.

【0032】なお、本発明は、上述した実施例に限定さ
れず、本発明の範囲内で種々に改変することができる。
たとえば、図1,2に示す実施例において、SiN膜2
6を形成することなく、第1ガラス膜24の上に、直接
第2ガラス膜28としてのBPSG膜を成膜するように
構成することもできる。また、本発明では、第1ガラス
膜24の代わりに、第2ガラス膜28に対してエッチン
グ速度が相違する窒素、リン、ヒ素等を含むその他の不
純物含有ガラス膜を用いることができる。
The present invention is not limited to the above-mentioned embodiments, but can be variously modified within the scope of the present invention.
For example, in the embodiment shown in FIGS.
It is also possible to form the BPSG film as the second glass film 28 directly on the first glass film 24 without forming 6. Further, in the present invention, instead of the first glass film 24, another impurity-containing glass film containing nitrogen, phosphorus, arsenic or the like having an etching rate different from that of the second glass film 28 can be used.

【0033】また、第1ガラス膜は、通常の不純物を含
まないガラス膜(SiO2 )に限らず、不純物含有ガラ
ス膜でも良い。また、RIEの時のガスとしては、O2
/CF4 系に限らず、O2 /CHF3 系、O2 /CH2
2 系のガスを用いることができる。
The first glass film is not limited to a normal glass film containing no impurities (SiO 2 ), but may be a glass film containing impurities. Also, as the gas for RIE, O 2
/ CF 4 system, O 2 / CHF 3 system, O 2 / CH 2 system
F 2 based gas can be used.

【0034】[0034]

【発明の効果】以上説明したように、本発明によれば、
層間絶縁層の膜厚を増大させることなく、層間容量を低
減し、しかもコンタクトホールの径を大きくすることな
く、コンタクトホールのアスペクト比を低下させ、上部
配線層の埋め込みを容易することができる。したがっ
て、高い製造歩留まりで、高信頼性を有するコンタクト
の実現を可能にし、ひいては、高性能、高密度、高集
積、高信頼性のLSIデバイスの実現を可能とする。
As described above, according to the present invention,
The interlayer capacitance can be reduced without increasing the film thickness of the interlayer insulating layer, and the aspect ratio of the contact hole can be reduced without increasing the diameter of the contact hole, so that the upper wiring layer can be easily embedded. Therefore, it is possible to realize a highly reliable contact with a high manufacturing yield, and in turn, it is possible to realize an LSI device having high performance, high density, high integration, and high reliability.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1は本発明の一実施例に係る半導体装置の要
部断面図である。
FIG. 1 is a cross-sectional view of essential parts of a semiconductor device according to an embodiment of the present invention.

【図2】図2(A)〜(C)は同実施例の半導体装置の
製造プロセスを示す要部断面図である。
2A to 2C are cross-sectional views of a main part showing a manufacturing process of the semiconductor device of the embodiment.

【図3】図3(A)〜(C)は同実施例の半導体装置の
製造プロセスで、等方性エッチングの量がバラついた場
合の例を示す概略図である。
FIG. 3A to FIG. 3C are schematic views showing an example in the case where the amount of isotropic etching varies in the manufacturing process of the semiconductor device of the embodiment.

【図4】図4は本発明の他の実施例に係る半導体装置の
要部断面図である。
FIG. 4 is a cross-sectional view of essential parts of a semiconductor device according to another embodiment of the present invention.

【図5】図5は従来例に係る半導体装置のコンタクト部
の要部断面図である。
FIG. 5 is a cross-sectional view of essential parts of a contact portion of a semiconductor device according to a conventional example.

【図6】図6はその他の従来例に係る半導体装置のコン
タクト部の要部断面図である。
FIG. 6 is a cross-sectional view of essential parts of a contact portion of a semiconductor device according to another conventional example.

【図7】図7(A),(B)はさらにその他の従来例に
係る半導体装置のコンタクト部の要部断面図である。
7A and 7B are cross-sectional views of a main part of a contact portion of a semiconductor device according to still another conventional example.

【図8】図8はさらにその他の従来例に係る半導体装置
のコンタクト部の要部断面図である。
FIG. 8 is a cross-sectional view of essential parts of a contact portion of a semiconductor device according to still another conventional example.

【符号の説明】[Explanation of symbols]

20,40… 半導体装置 22,44… 下部導電層 24,46,50… 第1ガラス膜 26… SiN膜 28,54… 第2ガラス膜(BPSG膜) 30,56… 層間絶縁層 32,32a,32b,32c,58… コンタクトホ
ール 34,34a,34b,34c,60… テーパ状開口
部 48… SOG膜 52… 平坦化積層膜
20, 40 ... Semiconductor device 22, 44 ... Lower conductive layer 24, 46, 50 ... First glass film 26 ... SiN film 28, 54 ... Second glass film (BPSG film) 30, 56 ... Interlayer insulating layer 32, 32a, 32b, 32c, 58 ... Contact hole 34, 34a, 34b, 34c, 60 ... Tapered opening 48 ... SOG film 52 ... Planarization laminated film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768 H01L 21/90 D (72)発明者 兼松 成 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical display location H01L 21/768 H01L 21/90 D (72) Inventor Narimatsu Kanematsu 6-7 Kitashinagawa, Shinagawa-ku, Tokyo No. 35 Sony Corporation

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 下部導電層の上に、層間絶縁層が形成し
てあり、層間絶縁層の上に上部配線層が形成してあり、
上部配線層が、層間絶縁層に形成されたコンタクトホー
ルを通して下部導電層に接続される半導体装置であっ
て、 上記層間絶縁層が、第1ガラス膜と、この第1ガラス膜
の上部に積層され、この第1ガラス膜に対してエッチン
グ速度が相違する第2ガラス膜とを含む積層膜構造を有
することを特徴とする半導体装置。
1. An interlayer insulating layer is formed on the lower conductive layer, and an upper wiring layer is formed on the interlayer insulating layer.
A semiconductor device in which an upper wiring layer is connected to a lower conductive layer through a contact hole formed in an interlayer insulating layer, wherein the interlayer insulating layer is laminated on a first glass film and an upper portion of the first glass film. A semiconductor device having a laminated film structure including a second glass film having an etching rate different from that of the first glass film.
【請求項2】 上記第2ガラス膜が、不純物を含む不純
物含有ガラス膜である請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the second glass film is an impurity-containing glass film containing impurities.
【請求項3】 上記第2ガラス膜と第1ガラス膜との間
に窒化シリコン膜が介在してある積層膜構造を有する請
求項1または2に記載の半導体装置。
3. The semiconductor device according to claim 1, which has a laminated film structure in which a silicon nitride film is interposed between the second glass film and the first glass film.
【請求項4】 上記第1ガラス膜が、不純物を含まない
ガラス膜であり、熱酸化膜、化学気相成長膜、スピンオ
ンガラス膜、およびこれらを組み合わせた積層膜のうち
のいずれかで構成される請求項1〜3のいずれかに記載
の半導体装置。
4. The first glass film is a glass film containing no impurities, and is composed of any one of a thermal oxide film, a chemical vapor deposition film, a spin-on glass film, and a laminated film combining these. The semiconductor device according to any one of claims 1 to 3.
【請求項5】 上記第1ガラス膜が不純物を含む不純物
含有ガラス膜である請求項1〜3のいずれかに記載の半
導体装置。
5. The semiconductor device according to claim 1, wherein the first glass film is an impurity-containing glass film containing impurities.
【請求項6】 上記第1ガラス膜に形成されるコンタク
トホールの上部には、このコンタクトホールよりも内径
が大きいテーパ状開口部が、上記第2ガラス膜に形成さ
れることを特徴とする請求項1〜5のいずれかに記載の
半導体装置。
6. A tapered opening having an inner diameter larger than that of the contact hole is formed in the second glass film above the contact hole formed in the first glass film. Item 6. The semiconductor device according to any one of Items 1 to 5.
【請求項7】 下部導電層の上に、層間絶縁層を形成す
る工程と、 この層間絶縁層にコンタクトホールを形成する工程と、 この層間絶縁層の上に上部配線層を形成することによ
り、上部配線層を、層間絶縁層に形成されたコンタクト
ホールを通して下部導電層に接続する工程とを有する半
導体装置の製造方法であって、 上記層間絶縁層を、第1ガラス膜と、この第1ガラス膜
の上部に形成され、この第1ガラス膜に対してエッチン
グ速度が相違する第2ガラス膜とを含む積層膜構造で構
成し、 上記層間絶縁層に対し、コンタクトホールを開口する際
に、レジスト膜のパターン形成後、等方性エッチングを
行うことを特徴とする半導体装置の製造方法。
7. A step of forming an interlayer insulating layer on the lower conductive layer, a step of forming a contact hole in the interlayer insulating layer, and a step of forming an upper wiring layer on the interlayer insulating layer, And a step of connecting the upper wiring layer to the lower conductive layer through a contact hole formed in the interlayer insulating layer, wherein the interlayer insulating layer includes a first glass film and the first glass film. It has a laminated film structure formed on the film and includes a second glass film having an etching rate different from that of the first glass film, and a resist is formed when a contact hole is opened in the interlayer insulating layer. A method of manufacturing a semiconductor device, comprising: performing isotropic etching after forming a pattern of a film.
【請求項8】 上記等方性エッチング後に、同じレジス
ト膜を用いて、垂直方向異方性エッチングを行う請求項
7に記載の半導体装置の製造方法。
8. The method for manufacturing a semiconductor device according to claim 7, wherein after the isotropic etching, vertical direction anisotropic etching is performed using the same resist film.
【請求項9】 上記等方性エッチングは、O2/CF4
系、O2/CHF3 系およびO2/CH2 2 系のうちから
選ばれるいずれかのガスを用いたドライエッチングによ
り行われる請求項7または8に記載の半導体装置の製造
方法。
9. The isotropic etching is O 2 / CF 4
9. The method for manufacturing a semiconductor device according to claim 7, wherein the method is performed by dry etching using any gas selected from the group consisting of O 2 / CHF 3 system and O 2 / CH 2 F 2 system.
【請求項10】 上記第2ガラス膜は、不純物含有ガラ
ス膜である請求項7〜9のいずれかに記載の半導体装置
の製造方法。
10. The method of manufacturing a semiconductor device according to claim 7, wherein the second glass film is an impurity-containing glass film.
【請求項11】 上記コンタクトの開口後、熱処理工程
を経ることを特徴とする請求項7〜9のいずれかに記載
の半導体装置の製造方法。
11. The method of manufacturing a semiconductor device according to claim 7, further comprising a heat treatment step after opening the contact.
【請求項12】 上記熱処理工程は、ボロン-リン含有
ガラス膜のリフロー処理を兼ねることを特徴とする請求
項11に記載の半導体装置の製造方法。
12. The method of manufacturing a semiconductor device according to claim 11, wherein the heat treatment step also serves as a reflow treatment of the boron-phosphorus-containing glass film.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001032555A1 (en) * 1999-11-04 2001-05-10 Japan Science And Technology Corporation Substrate with feedthrough and method for manufacturing the same
KR100507869B1 (en) * 1998-06-29 2005-11-03 주식회사 하이닉스반도체 Contact hole formation method of semiconductor device
US7998876B2 (en) 2009-03-31 2011-08-16 Oki Semiconductor Co., Ltd. Method of producing semiconductor element
JP2012186455A (en) * 2011-02-16 2012-09-27 Ricoh Co Ltd Hole formation method and multilayer interconnection, semiconductor device, display element, image display device, and system that form via holes using the method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507869B1 (en) * 1998-06-29 2005-11-03 주식회사 하이닉스반도체 Contact hole formation method of semiconductor device
WO2001032555A1 (en) * 1999-11-04 2001-05-10 Japan Science And Technology Corporation Substrate with feedthrough and method for manufacturing the same
US7998876B2 (en) 2009-03-31 2011-08-16 Oki Semiconductor Co., Ltd. Method of producing semiconductor element
JP2012186455A (en) * 2011-02-16 2012-09-27 Ricoh Co Ltd Hole formation method and multilayer interconnection, semiconductor device, display element, image display device, and system that form via holes using the method

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