JPH0793429B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JPH0793429B2
JPH0793429B2 JP61143636A JP14363686A JPH0793429B2 JP H0793429 B2 JPH0793429 B2 JP H0793429B2 JP 61143636 A JP61143636 A JP 61143636A JP 14363686 A JP14363686 A JP 14363686A JP H0793429 B2 JPH0793429 B2 JP H0793429B2
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和清 常信
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Description

【発明の詳細な説明】 〔概要〕 この発明は、半導体装置のT形ゲート電極構造の製造方
法にかかり、 誘電体層のゲート電極パターンに近似する開口上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出す
T形ゲート電極を該ゲート電極層で形成し、該ゲート電
極下の該誘電体層と該誘電体層に接する該ゲート電極の
最下層とを3弗化窒素ガスを用いて除去することによ
り、 その製造工程のドライ化による改善と、ゲート長短縮に
よる特性向上とを可能とするものである。
The present invention relates to a method for manufacturing a T-shaped gate electrode structure of a semiconductor device, in which a laminated gate electrode layer is deposited on an opening close to a gate electrode pattern of a dielectric layer. Forming a T-shaped gate electrode overhanging the dielectric layer with the gate electrode layer, and forming the dielectric layer under the gate electrode and the bottom layer of the gate electrode in contact with the dielectric layer with nitrogen trifluoride. By removing with gas, it is possible to improve the manufacturing process by making it dry and improve the characteristics by shortening the gate length.

〔産業上の利用分野〕[Industrial application field]

本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のT形短ゲート長電極構造の製造方法の改善に関
する。
The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to improvement of a method of manufacturing a T-shaped short gate length electrode structure such as a field effect transistor.

電子移動度が高い砒化ガリウム(GaAs)等の化合物半導
体を用いて電界効果トランジスタの遮断周波数の向上が
実現されているが、遮断周波数がゲート長の2乗に反比
例することからゲート長を短縮し断面形状をT形とした
ゲート電極構造について、更に従来の限界を越える短ゲ
ート長を実現する製造方法が要望されている。
Although the cutoff frequency of the field effect transistor has been improved by using a compound semiconductor such as gallium arsenide (GaAs) having high electron mobility, the cutoff frequency is inversely proportional to the square of the gate length, so that the gate length is shortened. For a gate electrode structure having a T-shaped cross section, there is a demand for a manufacturing method for realizing a short gate length that exceeds the conventional limit.

〔従来の技術〕[Conventional technology]

GaAsを半導体材料とするショットキバリア形電界効果ト
ランジスタ(MES FET)がマイクロ波帯域等において多
数用いられているが、高電子移動度電界効果トランジス
タ(HEMT)では、空間分離ドーピングと電子の2次元状
態化により一層の高移動度を実現している。このHEMTの
従来の製造方法の工程順模式側断面図を第2図(a)乃
至(c)に示す。
Many Schottky barrier type field effect transistors (MES FETs) using GaAs as a semiconductor material are used in the microwave band, etc., but in high electron mobility field effect transistors (HEMT), space separation doping and two-dimensional state of electrons are used. Has achieved even higher mobility. 2A to 2C are schematic side cross-sectional views in order of the steps of the conventional method for manufacturing the HEMT.

第2図(a)参照: 半絶縁性GaAs基板21上にノンドー
プのGaAs層22、n形AlGaAs層23及びn型GaAs層24をエピ
タキシャル成長し、ノンドープのGaAs層22のn型AlGaAs
電子供給層23とのヘテロ接合界面近傍に2次元電子ガス
22eが形成された半導体基体上に、厚さ例えば0.1μm程
度の窒化シリコン(Si3N4)層25、厚さ例えば0.3μm程
度の二酸化シリコン(SiO2)層26を設け、ソース及びド
レイン電極27のパターンを開口して、金ゲルマニウム/
金(AuGe/Au)等を蒸着、リフトオフする。
See FIG. 2 (a): An undoped GaAs layer 22, an n-type AlGaAs layer 23, and an n-type GaAs layer 24 are epitaxially grown on a semi-insulating GaAs substrate 21, and the n-type AlGaAs of the non-doped GaAs layer 22 is grown.
Two-dimensional electron gas near the heterojunction interface with the electron supply layer 23
A silicon nitride (Si 3 N 4 ) layer 25 having a thickness of, for example, about 0.1 μm and a silicon dioxide (SiO 2 ) layer 26 having a thickness of, for example, about 0.3 μm are provided on the semiconductor substrate on which 22e is formed, and source and drain electrodes are provided. 27 patterns are opened and gold germanium /
Evaporate gold (AuGe / Au) etc. and lift off.

第2図(b)参照: レジスト31にゲートパターンを形
成し、まずSiO2層26をウエットエッチングしてSi3N4層2
5をドライエッチングし、必要ならば半導体基体のリセ
スエッチングを行う。
See FIG. 2 (b): A gate pattern is formed on the resist 31, and the SiO 2 layer 26 is first wet etched to form the Si 3 N 4 layer 2.
5 is dry-etched, and if necessary, recess etching of the semiconductor substrate is performed.

第2図(c)参照: ゲート電極材料、例えばアルミニ
ウム(Al)等を蒸着し、リフトオフしてゲート電極28を
完成する。
See FIG. 2C: A gate electrode material such as aluminum (Al) is deposited and lifted off to complete the gate electrode 28.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

先にも述べた如く電界効果トランジスタの遮断周波数が
キャリアの移動度に比例するとともにゲート長の2乗に
反比例するために、ゲート長の短縮が大きい目標となっ
ているが、ホトリソグラフィ法によるレジストマスクは
ゲート長を1μm程度以下とすればそのばらつきが相対
的に甚だ大きくなる。
As described above, since the cutoff frequency of the field effect transistor is proportional to the mobility of carriers and inversely proportional to the square of the gate length, the goal is to shorten the gate length. If the gate length of the mask is about 1 μm or less, the variation becomes relatively large.

電子ビームリソグラフィ法によりこれより短ゲート長を
実現することが期待されるが、現状ではレジストに問題
があり、Si3N4層のドライエッチングの際にパターンが
拡大される等の理由により満足する結果が得難い。
It is expected that a shorter gate length will be realized by electron beam lithography, but at present there is a problem with the resist, and it is satisfied because the pattern is enlarged during dry etching of the Si 3 N 4 layer. The result is hard to obtain.

他方前記従来例では、T形ゲート電極28の庇状に張り出
した部分と半導体基体との間にSiO2層26及びSi3N4層25
を残しているが、この位置に誘電体があればゲート容量
が増加して高周波特性が低下するのでこれを除去する必
要がある。
On the other hand, in the conventional example, the SiO 2 layer 26 and the Si 3 N 4 layer 25 are provided between the eave-shaped portion of the T-shaped gate electrode 28 and the semiconductor substrate.
However, if there is a dielectric at this position, the gate capacitance increases and the high frequency characteristics deteriorate, so it is necessary to remove this.

このゲート電極28下のSiO2層26及びSi3N4層25の除去
は、例えば弗化アンモニウム、酢酸及び水の混合液等に
よる等方的なウエットエッチングで可能であり、更に前
記従来例では他の一部のプロセスでもウェットエッチン
グ法を適用しているが、ウェットエッチング法は均一
性、選択性、半導体基体面等に及ぼす損傷などについて
は優れていることが多いが、工程が複雑化するなどの不
利益を伴い易い。これに比較してドライエッチング法は
制御性、自動化、量産化の可能性等で優れており、半導
体装置の製造方法における比重が高まっている。
The SiO 2 layer 26 and the Si 3 N 4 layer 25 under the gate electrode 28 can be removed by isotropic wet etching using, for example, a mixed solution of ammonium fluoride, acetic acid, and water. Although the wet etching method is applied to some other processes, the wet etching method is often excellent in terms of uniformity, selectivity, damage to the semiconductor substrate surface, etc., but the process becomes complicated. It is easy to bring disadvantages such as. On the other hand, the dry etching method is superior in controllability, automation, mass production possibility, and the like, and the specific gravity in the semiconductor device manufacturing method is increasing.

本発明は上述の如き問題点があるT形ゲート電極周辺の
構造について、ドライエッチング法により例えば0.3μ
m程度以下の短ゲート長を実現する製造方法を提供する
ことを目的とする。
According to the present invention, the structure around the T-shaped gate electrode having the above-mentioned problems is, for example, 0.3 μm by the dry etching method.
It is an object of the present invention to provide a manufacturing method for realizing a short gate length of about m or less.

〔問題点を解決するための手段〕[Means for solving problems]

前記問題点は、半導体基板上に、3弗化窒素によってド
ライエッチングされる誘電体層を設け、該誘電体層にゲ
ート電極パターンに近似する開口を形成し、該開口及び
該誘電体層上に、その最下層が3弗化窒素によってドラ
イエッチングされ、且つ、第2層及びその上層がドライ
エッチングされない金属或いは金属化合物の積層構造の
ゲート電極層を堆積し、該誘電体層上に張り出して断面
がT字状のゲート電極を該ゲート電極層で形成し、該ゲ
ート電極下ならびにソース、ドレイン領域の該誘電体層
と該ゲート電極の最下層の該誘電体層に接する部分とを
3弗化窒素ガスを用いて除去する半導体装置の製造方法
により解決される。
The problem is that a dielectric layer that is dry-etched with nitrogen trifluoride is provided on a semiconductor substrate, an opening that is close to a gate electrode pattern is formed in the dielectric layer, and the opening and the dielectric layer are formed. A bottom electrode layer is dry-etched by nitrogen trifluoride, and a second layer and an upper layer thereof are not dry-etched, and a gate electrode layer having a laminated structure of metal or metal compound is deposited, and the gate electrode layer is projected onto the dielectric layer to form a cross section. Form a T-shaped gate electrode in the gate electrode layer, and trifluoride the dielectric layer under the gate electrode and the source and drain regions and the portion of the lowermost layer of the gate electrode in contact with the dielectric layer. This is solved by a method for manufacturing a semiconductor device, which is removed using nitrogen gas.

〔作 用〕[Work]

本発明に適用する3弗化窒素ガス(NF3)によるドライ
エッチングは、シリコン(Si)の場合とは異なり例えば
GaAs等からなる化合物半導体基体に損傷を与えず、更
に、誘電体では例えば窒化酸化シリコン(SiON)、窒化
シリコン(SiN)等はエッチングし、二酸化シリコン(S
iO2)等はエッチングせず、金属等では例えばチタン(T
i)、タングステンシリサイド(WSi)等はエッチング
し、アルミニウム(Al)、金(Au)、白金(Pt)等はエ
ッチングしないなど、誘電体材料、金属材料のエッチン
グ選択性のある組み合わせが可能である。
Dry etching with nitrogen trifluoride gas (NF 3 ) applied to the present invention is different from the case of silicon (Si), for example,
It does not damage the compound semiconductor substrate made of GaAs or the like. Furthermore, in the dielectric, for example, silicon nitride oxide (SiON), silicon nitride (SiN), etc. are etched, and silicon dioxide (S
iO 2 ) etc. are not etched, and metal such as titanium (T 2
i), Tungsten silicide (WSi), etc. are etched, but aluminum (Al), gold (Au), platinum (Pt), etc. are not etched. It is possible to combine dielectric materials and metal materials with etching selectivity. .

本発明ではこのNF3によるドライエッチングの選択性を
利用し、ゲート電極下の誘電体層及びゲート電極のこの
誘電体層に接する側面を選択的にエッチングして、従来
のドライエッチング法の如く半導体基体への損傷、エッ
チング効果の不完全などを伴うことなく、ゲート長短
縮、ゲート容量の低減による特性向上と、ドライ化によ
る生産性改善とを実現する。
In the present invention, the selectivity of the dry etching by NF 3 is utilized to selectively etch the dielectric layer under the gate electrode and the side surface of the gate electrode which is in contact with the dielectric layer to obtain a semiconductor like the conventional dry etching method. It is possible to improve the characteristics by shortening the gate length and the gate capacitance and to improve the productivity by drying without causing damage to the substrate and incomplete etching effect.

〔実施例〕〔Example〕

以下本発明を実施例により具体的に説明する。 The present invention will be specifically described below with reference to examples.

第1図(a)乃至(d)は本発明の実施例を示す工程順
模式側断面図である。
1A to 1D are schematic side cross-sectional views in order of the processes, showing an embodiment of the present invention.

第1図(a)参照: 半絶縁性GaAs基板1上にノンドー
プのGaAs層2、n型AlGaAs層3及びn型GaAs層4を前記
従来例と同様にエピタキシャル成長し、2次元電子ガス
2eが形成された半導体基体上に、SiON層5を例えば厚さ
0.3μm程度にプラズマCVD法等により堆積する。
See FIG. 1 (a): A non-doped GaAs layer 2, an n-type AlGaAs layer 3 and an n-type GaAs layer 4 are epitaxially grown on the semi-insulating GaAs substrate 1 in the same manner as in the conventional example, and a two-dimensional electron gas is formed.
For example, a SiON layer 5 having a thickness of 2e is formed on the semiconductor substrate on which 2e is formed.
It is deposited to a thickness of about 0.3 μm by the plasma CVD method or the like.

このSiON層5上にレジスト11を塗布してゲートパターン
を形成し、これをマスクとしてSiON層5を例えばNF3
或いはCHF3、CF4等によりドライエッチングし、ゲート
長方向の寸法が例えば0.5μmの開口を形成する。
A resist 11 is applied on this SiON layer 5 to form a gate pattern, and this is used as a mask to form the SiON layer 5 into, for example, NF 3 ,
Alternatively, dry etching is performed with CHF 3 , CF 4 or the like to form an opening having a dimension in the gate length direction of 0.5 μm, for example.

第1図(b)参照: ゲート電極層として例えばTi層7a
を厚さ0.1μm、Pt層7bを厚さ0.1μm、Au層7cを厚さ0.
3μm程度に重畳して蒸着し、その上にゲート長方向の
寸法が例えば2μm程度のAuパターン7dをレジストをマ
スクとする選択的めっきにより形成して、表出するAu/P
tをArイオンミリング、Tiをドライエッチングにより除
去してゲート電極7を形成する。
See FIG. 1 (b): For example, a Ti layer 7a as a gate electrode layer
Is 0.1 μm thick, Pt layer 7b is 0.1 μm thick, and Au layer 7c is 0.1 μm thick.
Au / P to be exposed by forming an Au pattern 7d with a dimension of about 2 μm in the gate length direction by selective plating using a resist as a mask
The gate electrode 7 is formed by removing t by Ar ion milling and removing Ti by dry etching.

第1図(c)参照: マスク12を設け例えば室温におい
て、圧力3pa程度のNF3によるドライエッチングを行い、
ゲート電極7の庇状に張り出した部分の下からソース、
ドレイン電極形成領域までSiON層5を除去する。
See FIG. 1 (c): A mask 12 is provided, and dry etching is performed at room temperature with NF 3 at a pressure of about 3 pa.
From the bottom of the eave-shaped portion of the gate electrode 7, the source,
The SiON layer 5 is removed up to the drain electrode formation region.

このドライエッチングでSiON層5に続いてゲート電極の
Ti層7aも側方からエッチングされ、ゲート長即ちその半
導体基体に接する長さが短縮されて、例えば本実施例で
はPt層7bの外側面の間隔に相当する0.3μmのゲート長
が得られる。
By this dry etching, following the SiON layer 5, the gate electrode
The Ti layer 7a is also etched from the side, and the gate length, that is, the length in contact with the semiconductor substrate is shortened. For example, in this embodiment, a gate length of 0.3 μm corresponding to the distance between the outer surfaces of the Pt layer 7b is obtained.

第1図(d)参照: 例えばAuGe/Ni/Auを積層して蒸着
し、リフトオフしてソース、ドレイン電極8を形成す
る。なおこの際にゲート電極7上に同一材料の堆積8′
が形成される。
See FIG. 1 (d): For example, AuGe / Ni / Au are stacked, vapor-deposited, and lifted off to form the source / drain electrodes 8. At this time, the same material is deposited 8'on the gate electrode 7.
Is formed.

〔発明の効果〕〔The invention's effect〕

以上説明した如く本発明によれば、T形ゲート電極構造
の製造工程をドライ化して生産性が改善され、同時に0.
3μm程度の短ゲート長を実現して遮断周波数等の特性
向上が可能となり、半導体装置の進展に大きい効果が得
られる。
As described above, according to the present invention, the manufacturing process of the T-shaped gate electrode structure is made dry to improve the productivity, and at the same time,
By realizing a short gate length of about 3 μm, it is possible to improve the characteristics such as the cutoff frequency, which has a great effect on the progress of semiconductor devices.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の実施例の工程順模式側断面図、 第2図は従来例の工程順模式側断面図である。 図において、 1は半絶縁性GaAs基板、 2はノンドープのGaAs層、 2eは2次元電子ガス、 3はn型AlGaAs層、4はn型GaAs層、 5はSiON層、7はゲート電極、 7aはTi層、7bはPt層、 7cはAu層、7dはAuめっきパターン、 8はソース、ドレイン電極を示す。 FIG. 1 is a schematic side sectional view in process order of an embodiment of the present invention, and FIG. 2 is a schematic side sectional view in process order of a conventional example. In the figure, 1 is a semi-insulating GaAs substrate, 2 is an undoped GaAs layer, 2e is a two-dimensional electron gas, 3 is an n-type AlGaAs layer, 4 is an n-type GaAs layer, 5 is a SiON layer, 7 is a gate electrode, and 7a. Is a Ti layer, 7b is a Pt layer, 7c is an Au layer, 7d is an Au plating pattern, and 8 is a source / drain electrode.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−125176(JP,A) 特開 昭61−8976(JP,A) 特開 昭61−73377(JP,A) 特開 昭61−5523(JP,A) 特開 昭60−20516(JP,A) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A 61-125176 (JP, A) JP-A 61-8976 (JP, A) JP-A 61-73377 (JP, A) JP-A 61- 5523 (JP, A) JP-A-60-20516 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】半導体基体上に、3弗化窒素によってドラ
イエッチングされる誘電体層を設け、該誘電体層にゲー
ト電極パターンに近似する開口を形成し、該開口及び該
誘電体層上に、その最下層が3弗化窒素によってドライ
エッチングされ、且つ、第2層及びその上層がドライエ
ッチングされない金属或いは金属化合物の積層構造のゲ
ート電極層を堆積し、該誘電体層上に張り出して断面が
T字状のゲート電極を該ゲート電極層で形成し、該ゲー
ト電極下ならびにソース、ドレイン領域の該誘電体層と
該ゲート電極の最下層の該誘電体層に接する部分とを3
弗化窒素ガスを用いて除去することを特徴とする半導体
装置の製造方法。
1. A semiconductor layer is provided with a dielectric layer that is dry-etched with nitrogen trifluoride, an opening that is close to a gate electrode pattern is formed in the dielectric layer, and the opening and the dielectric layer are formed. A bottom electrode layer is dry-etched by nitrogen trifluoride, and a second layer and an upper layer thereof are not dry-etched, and a gate electrode layer having a laminated structure of metal or metal compound is deposited, and the gate electrode layer is projected onto the dielectric layer to form a cross section. A T-shaped gate electrode is formed of the gate electrode layer, and the dielectric layer under the gate electrode and the source and drain regions and the portion of the lowermost layer of the gate electrode in contact with the dielectric layer are 3
A method for manufacturing a semiconductor device, characterized by removing using a nitrogen fluoride gas.
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