JPH0784943A - シリアル通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数デバイスによる通信開始信号の重複発生
を防止し、通信開始信号の発生を禁止されたことをＣＰ
Ｕが容易に認識することのできるシリアル通信装置を得
る。 【構成】 他のマスタデバイスより通信開始信号が発生
されていることを認識して、自分自身による通信開始信
号の発生を禁止するスタートコンディション禁止回路
と、このスタートコンディション禁止回路によってリセ
ットされる送受信ビット、およびマスタ・スレーブビッ
トを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のデバイス間の
データ通信をバスラインを介して行い、そのデバイス中
の１つがマスタデバイス、他がスレーブデバイスとなっ
て、アドレスデータおよび制御データの伝送を行うシリ
アル通信装置に関するものである。

【０００２】

【従来の技術】このようなマルチマスタのバス方式を備
えたシリアル通信装置としては、従来よりインター・ア
イシー・バス（Inter ＩＣ Bus；以下Ｉ² Ｃバスとい
う）が知られている。図５はこのＩ² Ｃバスによる従来
のシリアル通信装置について、それを構成する１つのデ
バイスを示したブロック図である。図において、１は当
該デバイスの全体制御を行う中央演算処理装置（以下Ｃ
ＰＵという）であり、２は当該デバイス内の内部データ
バス、３はこの内部データバス２を介してＣＰＵ１とデ
ータの授受を行っているＩ² Ｃバス回路である。４はこ
のような各デバイス間のデータ通信に際してクロックが
伝送されるクロックラインであり、５は同じく、アドレ
スデータおよび制御データが伝送されるデータラインで
ある。

【０００３】また、Ｉ² Ｃバス回路３内において、１０
はデータライン５にアドレスデータや制御データを送信
するデータ出力回路であり、１１はデータライン５より
アドレスデータや制御データを受信するデータ入力回路
である。１２はデータを受信しているデバイス（以下受
信デバイスという）にて、データを送信しているデバイ
ス（以下送信デバイスという）に対して１バイトのデー
タの受信終了直後にデータライン５をローレベルにし
て、確認応答信号であるアック（ＡＣＫ；Ackno-wledg
）ビットを発生するアックビット発生回路であり、１
３は送信デバイスにて、受信デバイスからの前記アック
ビットを受信するアックビット受信回路である。１４は
通信開始信号を発生するスタートコンディション発生回
路、１５は通信終了信号を発生するストップコンディシ
ョン発生回路であり、１６は通信開始信号の発生でハイ
レベル、通信終了信号の発生でローレベルとなり、クロ
ックライン４およびデータライン５が他のデバイスによ
って使用されていて使用不可能な状態、即ちバスビジー
（Bus-busy）状態にあるか否かを示すバスビジーフラグ
である。１７は当該デバイスがマスタデバイスとして動
作している時にクロックライン４に送出するクロックを
発生するクロック発生回路であり、１８はマスタデバイ
スが１バイトのデータ通信直後にクロックラインに送出
するアッククロックを発生するアッククロック発生回路
である。１９はこれら以外にこのデバイス内に備えられ
た制御回路を総括的に示した他の制御回路である。

【０００４】次に動作について説明する。今、あるデバ
イスがマスタデバイスとなり、他のスレーブデバイスと
通信を行おうとした時、まずスタートコンディション発
生回路１４で通信開始信号を発生する前に、バスビジー
フラグ１６をモニタして通信可能な状態にあるか否かを
判断する。その結果、バスフリー状態であることが確認
されると通信開始信号を発生させ、この通信開始信号が
発生したことを受けてバスビジーフラグ１６はハイレベ
ルにセットされる。クロック発生回路１７によりＩ² Ｃ
バス回路３内でクロックが発生すると、そのクロックは
クロックライン４を介してスレーブデバイスに伝えら
れ、データ通信が開始される。また、データ通信を終了
する場合は、マスタデバイスがストップコンディション
発生回路１５により通信終了信号を発生させ、クロック
ライン４およびデータライン５をハイレベルにしてバス
フリー状態とする。この時バスビジーフラグ１６はリセ
ットされ、他のデバイスがマスタデバイスとなって通信
を行うことが可能となる。

【０００５】マスタデバイスは１バイトのデータ通信に
必要なクロックをクロック発生回路１７より出力した直
後に必ず、アッククロック発生回路１８よりアッククロ
ックを発生させてそれをクロックライン４に送出する。
このアッククロックに同期してアドレスデータおよび制
御データを受信した受信デバイスは、データライン５を
ローレベルにしてそのデータの受信確認応答信号である
アックビットを返送する。このアックビットは、受信デ
バイスが１バイトのデータを受信することができた場合
にのみ、そのアックビット発生回路１２より発生される
ものである。送信デバイスではこのアックビットをアッ
クビット受信回路１３で受信して、データがきちんと通
信できていることを確認した後、次の処理を開始する。

【０００６】アッククロック発生時にデータライン５が
ハイレベルに保たれていた場合、送信デバイスはそれに
よってデータ通信がきちんと行われなかったことを認識
し、マスタデバイスはストップコンディション発生回路
１５より通信終了信号を発生させようとする。このと
き、マスタデバイスが送信デバイスであれば、そのまま
通信終了信号を発生することができるが、スレーブデバ
イスが送信デバイスであった場合には、アックビットを
受け取らなかったときにソフトウェアによってスレーブ
デバイスのデータ通信方向を変更し、それを受信デバイ
スに変えてからマスタデバイスが通信終了信号を発生す
る。

【０００７】また、マスタデバイスが受信デバイスであ
るときに通信終了信号を出力したい場合には、マスタデ
バイスはアッククロック発生時にデータ通信の方向をソ
フトウェアで変更して送信デバイスとなり、１ビット分
のデータとしてデータライン５をハイレベルに保つ。ア
ッククロック発生時にデータライン５がハイレベルに保
たれていると、スレーブデバイスはＣＰＵ１においてア
ックビットが返らなかったことを認識する。その後、送
信デバイスであったスレーブデバイスは、ソフトウェア
によってデータ通信方向をデータ受信に変更するなど、
通信終了信号を受信できる処理を行う。

【０００８】

【発明が解決しようとする課題】従来のシリアル通信装
置は以上のように構成されているので、通信を開始する
場合に、バスシステムが他のマスタデバイスによって使
用されているか否かを確認しなければならず、バスビジ
ーフラグ１６を常に読み込むことが必要であり、また、
送信デバイスは受信デバイスからのアックビットの返送
を常にＣＰＵ１で読み込んで次の処理を行う必要がある
などのため、ソフトウェア効率が悪くなるばかりか、通
信開始信号を出力したにも関らず、他のマスタデバイス
による通信が既に開始されていて当該通信開始信号が不
成立となった場合に、それを認識する手段がないためそ
のまま通信を続けることとなり、さらに、意図的にアッ
クビットを返送したくない場合には、ソフトウェアによ
ってデータ通信の方向を変更してアックビット発生回路
１２をオフとした後、アッククロックと同期させてハイ
レベルのデータを送信させ、データライン５をハイレベ
ルに保っておく必要があるため、ソフトウェアの負荷が
増大するなどの問題点があった。

【０００９】請求項１に記載の発明は上記のような問題
点を解消するためになされたもので、アックビット受信
回路によってアックビットが返ってきたか否かの判断を
し、その後通信終了信号、通信再開始信号の発生等、マ
スタデバイスからの処理がスムーズに行えるシリアル通
信装置を得ることを目的とする。

【００１０】また、請求項２に記載の発明は、マスタデ
バイスが１バイトのデータ通信直後にアッククロックを
発生させるか否かをフラグの切換で選択することがで
き、さらに、アッククロック発生時に受信デバイスがデ
ータラインをローレベルにしてアックビットを送信デバ
イスに返すか、データラインをハイレベルに保ってアッ
クビットを送信デバイスに返さないかを、フラグの切り
換えによって容易に選択することができるシリアル通信
装置を得ることを目的とする。

【００１１】また、請求項３に記載の発明は、ＣＰＵに
よってバスビジーフラグを常に読み込む必要がなく、任
意に通信開始信号を発生することができ、既に他のマス
タデバイスにてバスシステムが利用されている場合には
その通信開始信号の発生を自動的に禁止して、複数のデ
バイスが同時にマスタデバイスとなって通信を行うこと
を防止できるシリアル通信装置を得ることを目的とす
る。

【００１２】また、請求項４に記載の発明は、上記請求
項３に記載の発明によって送信開始信号の発生が禁止さ
れた場合に、そのことをＣＰＵが容易に認識できるシリ
アル通信装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の発明に
係るシリアル通信装置は、マスタデバイスがスレーブデ
バイスに対して確認応答信号を生成しなかった場合に、
この確認応答信号が受信されなかったことを検出する
と、データ通信の方向を決定する送受信ビットのリセッ
トを行うリセット回路を設けたものである。

【００１４】また、請求項２に記載の発明に係るシリア
ル通信装置は、アックビット切り換えフラグに従って受
信デバイスから送信デバイスへの確認応答信号の生成を
行うアックビット発生回路、およびアッククロック発生
フラグに従ってマスタデバイスとなった場合のアックク
ロックの発生を行うアッククロック発生回路を設けたも
のである。

【００１５】また、請求項３に記載の発明に係るシリア
ル通信装置は、他のデバイスがマスタデバイスとなって
既に通信が行われている時に通信開始信号を発生させよ
うとした場合、その通信開始信号の発生を禁止すると同
時に、クロックの発生も禁止するスタートコンディショ
ン禁止回路を設けたものである。

【００１６】また、請求項４に記載の発明に係るシリア
ル通信装置は、前記スタートコンディション禁止回路に
さらに、通信開始信号およびクロックの発生禁止時に、
送受信ビットのリセットと、マスタデバイスとなってデ
ータ通信に際してクロックを発生させることが可能か否
かを決定するマスタ・スレーブビットのリセットも同時
に行う機能を持たせたものである。

【００１７】

【作用】請求項１に記載の発明におけるリセット回路
は、スレーブデバイスが送信デバイスとなってデータを
送信した際、アッククロックの発生時にマスタデバイス
より確認応答信号が返送されてこなかった場合に、デー
タ通信の方向を決定する送受信ビットをリセットするこ
とにより、ソフトウェアによって確認応答信号が返って
きたか否かを判断する必要がなくなり、また、ソフトウ
ェアで送受信ビットを変える必要もなくなって、ソフト
ウェア効率の向上がはかれるシリアル通信装置を実現す
る。

【００１８】また、請求項２に記載の発明におけるアッ
クビット発生回路は、受信デバイスから送信デバイスへ
の確認応答信号をアックビット切り換えフラグに従って
生成し、アッククロック発生回路はマスタデバイスとな
った場合に、アッククロックをアッククロック発生フラ
グに従って発生することにより、意図的に確認応答信号
を返したくない場合には、フラグ切り換えを行うだけで
それを可能とし、確認応答信号が不要な場合も、マスタ
デバイスがアッククロックを発生させるか否かをフラグ
切り換えだけで容易に選択することが可能なシリアル通
信装置を実現する。

【００１９】また、請求項３に記載の発明におけるスタ
ートコンディション禁止回路は、他のマスタデバイスに
て既に通信が行われている時には、通信開始信号の発生
を禁止すると同時に、クロックの発生も禁止することに
より、バスビジーフラグをＣＰＵで常にモニタしている
必要性をなくしてソフトウェア効率を向上させ、さら
に、１つのマスタデバイスのみがクロックラインおよび
データラインを使用したデータ通信を行うようにして、
通信中のマスタデバイスが他のマスタデバイスによって
影響を受けることのないシリアル通信装置を実現する。

【００２０】また、請求項４に記載の発明におけるスタ
ートコンディション禁止回路は、さらに、通信開始信号
およびクロックの発生禁止時に、送受信ビットのリセッ
トとマスタ・スレーブビットのリセットも同時に行うこ
とにより、この送受信ビットとマスタ・スレーブビット
の読み込みによって通信開始信号の発生が禁止されたこ
とが容易に認識でき、以降の処理がスムーズに行えるシ
リアル通信装置を実現する。

【００２１】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１に記載した発明の一実施例を示す
ブロック図である。図において、１はＣＰＵ、２は内部
データバス、３はＩ² Ｃバス回路、４はクロックライ
ン、５はデータライン、１１はデータ入力回路、１５は
ストップコンディション発生回路、１６はバスビジーフ
ラグ、１９は他の制御回路であり、図５に同一符号を付
した従来のそれらと同一、もしくは相当部分であるため
詳細な説明は省略する。また、２０は当該デバイスが送
信デバイスである場合にはハイレベルとなり、受信デバ
イスである場合にはローレベルとなってデータ通信の方
向を決定する送受信ビットである。２１はマスタとなっ
ているデバイスがスレーブとなっているデバイスに対し
てアックビットを生成しない場合に、当該アックビット
が受信されないことを検出して送受信ビット２０をリセ
ットするリセット回路としても機能する点で、図５に符
号１３を付した従来のものとは異なったアックビット受
信回路（リセット回路）である。

【００２２】次に動作について説明する。今、あるデバ
イスがマスタデバイスとなって、スレーブデバイスにア
ドレスデータと制御データを送信している場合、１バイ
トのデータ通信直後にマスタデバイスはクロックライン
４上にアッククロックを発生させる。マスタデバイスか
ら送信された１バイトのデータがちんと受信できたと
き、スレーブデバイスはデータ受信確認応答としてアッ
ククロック発生時にデータライン５をローレベルにす
る。このアックビットが返ってきたことがアックビット
受信回路２１で検出されると、マスタデバイスはスレー
ブデバイスで１バイトのデータがきちんと受信できたも
のと認識して、次のデータ、または通信終了信号、通信
再開始信号を送信する。一方、アッククロック発生時に
データライン５がハイレベルのままで保たれていて、ア
ックビットが返送されてこなかったことがアックビット
受信回路２１で検出されると、マスタデバイスはスレー
ブデバイスできちんと１バイトのデータを受信できなか
ったものと認識し、ストップコンディション発生回路１
５によって通信終了信号を発生させる等の処理を実行す
る。なお、この通信終了信号の発生に伴って、バスビジ
ーフラグ１６はリセットされる。

【００２３】また、あるスレーブデバイスが送信デバイ
スとなり、マスタデバイスに制御データを送信している
場合には、スレーブデバイスの送受信ビット２０がハイ
レベルとなり、マスタデバイスの送受信ビット２０はロ
ーレベルとなる。１バイトのデータ通信が終了した直後
に、マスタデバイスがクロックライン４上にアッククロ
ックを発生させ、データ通信がきちんと行われた場合に
は、マスタデバイスがデータライン５をローレベルにし
てスレーブデバイスに対して確認応答信号であるアック
ビットを返送する。スレーブデバイスはこのマスタデバ
イスより送られてきたアックビットを受けると、次の制
御データを送信する処理を実行する。

【００２４】一方、アッククロック発生時にアックビッ
ト受信回路２１によってアックビットが受信できなかっ
たスレーブデバイスは、データ通信がきちんと行われて
いなかったと認識して、マスタデバイスからの通信終了
信号等を受信できるように送受信ビット２０をローレベ
ルにリセットする。なお、この送受信ビット２０のリセ
ットは、この実施例１のようにアックビット受信回路２
１で行うものの外、独立に設けたリセット回路によって
行うようにしてもよい。この送受信ビット２０のリセッ
トが行われたスレーブデバイスでは、他のスレーブデバ
イスと同様に通信終了信号や通信再開始信号を受け取る
ことができる状態となり、その後、マスタデバイスから
の通信データを受信する。また、この送受信ビットがリ
セットされたことにより、ＣＰＵ１もデータ通信がきち
んと行われず、アックビットが返ってこなかったことを
認識することができる。

【００２５】実施例２．次に、この発明の実施例２を図
について説明する。図２は請求項２に記載した発明の一
実施例を示すブロック図であり、相当する部分には図５
に示した従来のものと同一の符号を付してその説明を省
略する。図において、２２は受信デバイスから送信デバ
イスにデータ受信完了を伝えるために生成される、確認
応答信号としてのアックビットを発生させるか否かを切
り換えによって選択するアックビット切り換えフラグで
あり、２３はこのアックビット切り換えフラグ２２に従
って、受信デバイスから送信デバイスへのアックビット
の生成を行う点で、図５に符号１２付した従来のものと
は異なるアックビット発生回路である。２４は１バイト
のデータ通信の直後に発生するアックビットを生成する
ためのアッククロックを、マスタデバイスがクロックラ
イン４上に発生させるか否かを選択するアッククロック
発生フラグであり、２５はこのアッククロック発生フラ
グ２４に従ってアッククロックの発生を行う点で、図５
に符号１８を付した従来のものとは異なるアッククロッ
ク発生回路である。

【００２６】次に動作について説明する。今、アックク
ロック発生フラグ２４がハイレベルとなっているものと
する。この場合、１バイトのデータ通信直後にアックビ
ット用のアッククロックをアッククロック発生回路２５
より発生させ、クロック発生回路１７を通じてクロック
ライン４に送出する。逆に、アッククロック発生フラグ
２４がローレベルとなっている場合には、アッククロッ
ク発生回路２５がリセットされてクロックライン４上に
はアッククロックは送出されない。以上のように、アッ
ククロック発生フラグ２４の切り換えによってアックク
ロックを発生させるか否かを選択することができる。

【００２７】また、アックビット切り換えフラグ２２
が、例えばハイレベルとなっているときにクロックライ
ン４上にアッククロックが発生した場合、アックビット
発生回路２３が作動して、データ出力回路１０を通して
データライン５をローレベルにする。逆に、アックビッ
ト切り換えフラグ２２がローレベルとなっているときに
クロックライン４上にアッククロックが発生した場合に
は、アックビット発生回路２３がリセットされて、デー
タ出力回路１０からはデータは出力されず、データライ
ン５はハイレベルに保たれる。

【００２８】実施例１で説明した、スレーブデバイスが
データを送信している場合にマスタデバイスが通信を終
了したいときには、アックビット切り換えフラグ２２を
ローレベルにして、アッククロック発生時にデータライ
ン５をハイレベルのままに保つ。データを送信している
スレーブデバイスはでアックビット受信回路１３でそれ
を検出して、アックビットが返送されてこなかったと認
識する。よって、データを受信しているマスタデバイス
がストップコンディションを発生するなど、データ通信
方向を変更する必要がある場合には、マスタデバイスは
アックビット切り換えフラグ２２をローレベルにしてア
ックビットを返送しないようにする。

【００２９】実施例３．次に、この発明の実施例３を図
について説明する。図３は請求項３に記載した発明の一
実施例を示すブロック図であり、相当する部分には図５
に示した従来のものと同一の符号を付してその説明を省
略する。図において、２６はマスタデバイスとなってい
る他のデバイスによって既に通信が開始されている時
に、スタートコンディション発生回路１４より通信開始
信号を発生させようとした場合、当該通信開始信号の発
生を禁止すると同時に、クロック発生回路１７によるク
ロックの発生も禁止するスタートコンディション禁止回
路である。

【００３０】次に動作について説明する。ここで、他の
マスタデバイスによってこのシステムバスが使用されて
いる場合にはバスビジーフラグ１６はハイレベルになっ
ている。スタートコンディション禁止回路２６はこのバ
スビジーフラグ１６がハイレベルとなっている時、スタ
ートコンディション発生回路１４より通信開始信号の発
生が試みられた場合に、当該通信開始信号の発生を禁止
する。これにより、当該バスシステムが他のマスタデバ
イスで既に使用されているにも関らず、スタートコンデ
ィションが重複して発生されることがなくなり、複数の
マスタデバイスによってバスシステムが同時に使用され
ることを防止する。

【００３１】このスタートコンディション発生回路１４
による送信開始信号の発生が禁止されるのと同時に、ク
ロック発生回路１７もスタートコンディション禁止回路
２６によってリセットされ、クロックライン４へのクロ
ックの発生が禁止される。従って、この通信開始信号の
発生に失敗したデバイスはスレーブデバイスとなり、ク
ロックライン４を介して、既に通信を開始しているマス
タデバイスからのクロックを受信し、スレーブデバイス
としてデータ通信を行う。

【００３２】実施例４．次に、この発明の実施例４を図
について説明する。図４は請求項４に記載した発明の一
実施例を示すブロック図であり、相当する部分には図５
に示した従来のものと同一の符号を付してその説明を省
略する。図において、２０は実施例１において説明した
送受信ビットであり、２７は当該デバイスがマスタデバ
イスとなってデータ通信を行うに際して、クロックを発
生させることが可能か否かを決定するマスタ・スレーブ
ビットである。２８は通信開始信号とクロックの発生を
禁止した時に、同時に送受信ビット２０およびマスタ・
スレーブビット２７のリセットも行う機能を備えている
点で、図２に符号２６を付した実施例３のものとは異な
ったスタートコンディション禁止回路である。

【００３３】次に動作について説明する。ここで、上記
実施例３においては、スタートコンディション禁止回路
２６によって通信開始信号の発生が禁止された場合、そ
のことをＣＰＵ１が認識できず、そのままデータ通信処
理を実行してしまうことになる。この実施例４は、スタ
ートコンディション禁止回路２８の作動によって通信開
始信号を送信できなかったことを、ＣＰＵ１が容易に認
識できるようにしたものである。

【００３４】今、送受信ビット２０は例えば、アドレス
データおよび制御データを送信する送信デバイスではハ
イレベルとなり、それらを受信する受信デバイスではロ
ーレベルとなるというように定められている。また、マ
スタ・スレーブビット２７は例えば、マスタデバイスと
なってデータ通信に必要なクロックをクロックライン４
上に送出しているデバイスではハイレベルとなり、スレ
ーブデバイスとなってマスタデバイスが送出したクロッ
クに同期してデータライン５上に発生するデータを送受
信するデバイスではローレベルとなるというように定め
られている。

【００３５】スタートコンディション発生回路１４によ
って通信開始信号を発生させる場合には、そのデバイス
はマスタデバイスとなって、まずアドレスデータを全て
のスレーブデバイスに送信するので、その送受信ビット
２０およびマスタ・スレーブビット２７はともにハイレ
ベルとなる。上記実施例３で説明したようなスタートコ
ンディション重複禁止作用により、スタートコンディシ
ョン禁止回路２８にて通信開始信号の発生が禁止された
場合、同時に送受信ビット２０とマスタ・スレーブビッ
ト２７がローレベルにリセットされる。この送受信ビッ
ト２０およびマスタ・スレーブビット２７がリセットさ
れることにより、当該デバイスはスレーブデバイスとな
ってマスタデバイスからのデータの受信が可能となる。

【００３６】ＣＰＵ１はこれら送受信ビット２０とマス
タ・スレーブビット２７を読み込んで、それらがローレ
ベルにリセットされたことを検出することにより、スタ
ートコンディション禁止回路２８によって通信開始信号
の発生が禁止されたことを認識することができる。

【００３７】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、スレーブデバイスが制御データを送信している
場合にマスタデバイスより確認応答信号が返ってこない
時、送受信ビットのリセットを行うように構成したの
で、当該スレーブデバイスはマスタデバイスからのデー
タ、および通信終了信号、通信再開始信号の受信が可能
となり、確認応答信号が返ってきたか否かをソフトウェ
アによって常にモニタしている必要性がなくなり、ま
た、確認応答信号が返ってこなかったことを認識した
後、ソフトウェアで送受信ビットを変える必要もなくな
って、ソフトウェアの負荷が軽減され、ソフトウェア効
率の向上がはかれる効果がある。

【００３８】また、請求項２に記載の発明によれば、ア
ックビット切り換えフラグに従って受信デバイスから送
信デバイスへの確認応答信号を生成し、アッククロック
発生フラグに従ってマスタデバイスとなった場合のアッ
ククロックを発生するように構成したので、通信終了直
後に確認応答信号を発生させるか否かの選択を、アック
クロック発生フラグの切り換えを行うだけで簡単に行う
ことができ、また、アッククロック発生時に確認応答信
号を返すか否かの選択も、アックビット切り換えフラグ
の切り換えだけで簡単に行えるため、意図的に確認応答
信号を返さない場合に、１ビット分のアッククロック発
生時にデータ通信の方向を変更してハイレベルのデータ
を確認応答信号として返送するという処理が不要となっ
て、ソフトウェアの効率が向上するという効果がある。

【００３９】また、請求項３に記載の発明によれば、他
のマスタデバイスにて既に通信が行われている時には、
通信開始信号の発生とクロックの発生を同時に禁止する
ように構成したので、バスビジーフラグを読み込まずに
通信開始信号を発生させることが可能となり、複数のデ
バイスからの通信開始信号が重複した場合には、最初に
通信開始信号の発生を試みたデバイスのみがマスタデバ
イスとして選択され、それ以外のデバイスはスレーブデ
バイスとなるため、選択されたマスタデバイスの通信を
妨げることはなく、従って、ＣＰＵがバスビジーフラグ
を常にモニタしている必要性がなくなり、ソフトウェア
効率が向上する効果がある。

【００４０】また、請求項４に記載の発明によれば、通
信開始信号の発生を禁止されてマスタデバイスとして通
信を行うことができなかったデバイスでは、送受信ビッ
トとマスタ・スレーブビットも同時にローレベルにリセ
ットされるように構成したので、それらを読み込んだＣ
ＰＵは通信開始信号の発生が禁止されたことを容易に認
識することが可能となり、この受信ビットとマスタ・ス
レーブビットがハイレベルに維持できたと認識したＣＰ
Ｕはその後の通信に必要な処理を行うが、それらがロー
レベルであればスレーブデバイスとしてマスタデバイス
からのデータを受信し、マスタデバイスのデータ通信の
処理を妨げないなどの処理を、この送受信ビットとマス
タ・スレーブビットを読み込むことによって、確実かつ
容易に選択できる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるシリアル通信装置を
示すブロック図である。

【図２】この発明の実施例２によるシリアル通信装置を
示すブロック図である。

【図３】この発明の実施例３によるシリアル通信装置を
示すブロック図である。

【図４】この発明の実施例４によるシリアル通信装置を
示すブロック図である。

【図５】従来のシリアル通信装置を示すブロック図であ
る。

【符号の説明】

４ クロックライン ５ データライン ２０ 送受信ビット ２１ アックビット受信回路（リセット回路） ２２ アックビット切り換えフラグ ２３ アックビット発生回路 ２４ アッククロック発生フラグ ２５ アッククロック発生回路 ２６ スタートコンディション禁止回路 ２７ マスタ・スレーブビット ２８ スタートコンディション禁止回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のデバイスをクロックラインとデー
   タラインによって接続し、前記デバイス中の１つが通信
   に際してクロックを発生させるマスタデバイスとなり、
   他が前記マスタデバイスの発生するクロックに同期して
   データ通信を行うスレーブデバイスとなって、アドレス
   データおよび制御データを伝送するシリアル通信装置に
   おいて、前記マスタデバイスが前記スレーブデバイスに
   対して確認応答信号を生成しない場合に、前記確認応答
   信号を受信しないことを検出すると、データ通信の方向
   を決定する送受信ビットをリセットするリセット回路を
   設けたことを特徴とするシリアル通信装置。
2. 【請求項２】 複数のデバイスをクロックラインとデー
   タラインによって接続し、前記デバイス中の１つが通信
   に際してクロックを発生させるマスタデバイスとなり、
   他が前記マスタデバイスの発生するクロックに同期して
   データ通信を行うスレーブデバイスとなって、アドレス
   データおよび制御データを伝送するシリアル通信装置に
   おいて、データの受信を行っている前記デバイスからデ
   ータの送信を行っている前記デバイスにデータ受信完了
   を通知するための確認応答信号の生成を、アックビット
   切り換えフラグに従って行うアックビット発生回路と、
   前記マスタデバイスとなった場合に確認応答信号を生成
   するためのアッククロックの前記クロックラインへの発
   生を、アッククロック発生フラグに従って行うアックク
   ロック発生回路とを設けたことを特徴とするシリアル通
   信装置。
3. 【請求項３】 複数のデバイスをクロックラインとデー
   タラインによって接続し、前記デバイス中の１つが通信
   に際してクロックを発生させるマスタデバイスとなり、
   他が前記マスタデバイスの発生するクロックに同期して
   データ通信を行うスレーブデバイスとなって、アドレス
   データおよび制御データを伝送するシリアル通信装置に
   おいて、前記マスタデバイスとなっている他のデバイス
   によって既に通信が開始されている時に通信開始信号を
   発生させようとした場合、前記通信開始信号の発生を禁
   止すると同時に、前記クロックの発生も禁止するスター
   トコンディション禁止回路を設けたことを特徴とするシ
   リアル通信装置。
4. 【請求項４】 前記スタートコンディション禁止回路
   が、前記通信開始信号および前記クロックの発生を禁止
   した時に、データ通信の方向を決定する送受信ビット、
   およびマスタデバイスとなってデータ通信に際して前記
   クロックを発生させることが可能か否かを決定するマス
   タ・スレーブビットも同時にリセットする機能を備えて
   いることを特徴とする請求項３に記載のシリアル通信装
   置。