JPH077827B2 - The liquid crystal display device - Google Patents

The liquid crystal display device

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JPH077827B2
JPH077827B2 JP12513084A JP12513084A JPH077827B2 JP H077827 B2 JPH077827 B2 JP H077827B2 JP 12513084 A JP12513084 A JP 12513084A JP 12513084 A JP12513084 A JP 12513084A JP H077827 B2 JPH077827 B2 JP H077827B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は能動素子を用いて液晶を駆動する、いわゆるアクテイブ・マトリクスパネル等に用いられ半導体装置に関するもので、特に透過形の液晶表示に適した構造に関するものである。 DETAILED DESCRIPTION OF THE INVENTION The present invention [BACKGROUND OF THE INVENTION drives the liquid crystal by using an active element, to a semiconductor device used in a so-called Akuteibu matrix panel or the like, particularly suitable for a liquid crystal display of transmission type it relates to the structure.

〔発明の背景〕 Background of the Invention

近年、絶縁性基板上に薄膜トランジスタ(以下TFTと略す)を形成し、これを用いて各画素に印加される電圧を制御して平面形デイスプレイを実現する、いわゆるアクテイブマトリクスパネルに関する研究が活発に行なわれている。 Recently, to form a thin film transistor (hereinafter abbreviated as TFT) on an insulating substrate, to realize a planform Deisupurei by controlling the voltage applied to each pixel using this has actively conducted study on the so-called Akuteibu matrix panel It has been. この時、表示電極として酸化インジウム(In 2 O When this indium oxide (In 2 O as a display electrode
3 ),酸化スズ(SnO 2 ),インジウムスス酸化物(ITO) 3), tin oxide (SnO 2), indium soot oxide (ITO)
等の透明電極を用い、対向する透明電極との間に液晶を封入する事により透過形の液晶表示装置を実現できる。 A transparent electrode etc., can realize a liquid crystal display device of transmission type by which liquid crystal is sealed between the transparent electrodes facing.

第1図にこのようなアクテイブマトリクスパネルの全体構造を示す。 Showing the overall structure of the Akuteibu matrix panel in Figure 1. 1はTFT、2は信号伝達用の配線(以下信号線と呼ぶ)、3はTFTのゲートを制御するための配線(以下制御線と呼ぶ)を表わす。 1 TFT, 2 is (hereinafter referred to as signal lines) wiring for signal transmission, 3 represents the wiring (hereinafter referred to as control lines) for controlling the gate of the TFT. 第2図(a)には従来のパネルの画素部分の平面図を、同図(b)にはそのA The plan view of a second in Figure (a) is a pixel portion of the conventional panel, in FIG. (B) its A
−A′断面図を示す。 -A 'shows a cross-sectional view. ここで半導体としては非晶質シリコンを用いているが、多結晶シリコン,セレン化カドミウム等を用いる場合もある。 Here As the semiconductor is used amorphous silicon, there is a case of using a polycrystalline silicon, cadmium selenide and the like.

簡単にTFTの作製方法を説明する。 It will be briefly described a method for manufacturing a TFT. まず、ガラス基板4 First of all, the glass substrate 4
上にゲート電極5及び制御線3を形成する。 Forming the gate electrode 5 and the control line 3 above. 次にゲート絶縁膜6,非晶質シリコンi層7,非晶質シリコンn層8を堆積し、島状に加工する。 Then the gate insulating film 6, amorphous silicon i-layer 7, deposited amorphous silicon n-layer 8 is processed into an island shape. 透明電極9,層間絶縁膜10を形成した後、ソース・ドレイン電極11並びに信号線2を形成する。 Transparent electrodes 9, after forming an interlayer insulating film 10 to form the source and drain electrodes 11 and the signal line 2. 次にソース・ドレイン電極をマスクとしてゲート電極5部のn層8をエツチングする。 Then etching the n layer 8 of the gate electrode 5 parts of the source and drain electrode as a mask. この後、パツシベーシヨン膜12と遮光層13(簡単のため第2図(a)では省略した)を形成する。 Thereafter, to form (Figure 2 for simplicity (a) in the drawing) and Patsushibeshiyon film 12 shielding layer 13 a. 以下述べた作製方法は一例であり、多くの方法が考察されている。 The manufacturing method described below is one example, many methods are discussed. また、ここではゲートが最下部となる構造のTFTを示したが、まつたく順序が逆の場合も考えられる。 Also, here it is shown a TFT structure in which the gate is the bottom is considered also Taku Matsu order is reversed. しかしながら、上記の堆積順序であればゲート絶縁膜6,i層7,n層8を同一真空装置内で堆積でき、界面の砕染をさける事ができる。 However, if the above sequence of deposition can deposit the gate insulating film 6, i layer 7, n layer 8 in the same vacuum apparatus, it is possible to avoid 砕染 interfaces. 逆の順序ではn層とi層の堆積の間に、一度真空を破る事が避けられない。 During the deposition of the n-layer and the i layer in reverse order, it can not be avoided that once breaking the vacuum. また、n層を設けるのはソースからの電子の注入を容易にするためである。 Moreover, the provision of the n-layer is to facilitate the injection of electrons from the source.

ゲート電極及び制御線としてはガラスとの接着性が良く、低抵抗なものとしてCr,Mo,Ta等が用いられる。 The gate electrode and the control line good adhesion to the glass, Cr, Mo, Ta or the like is used as a low resistance. ゲート絶縁膜,層間絶縁膜としては非晶質シリコンと同様、 A gate insulating film, similarly to the amorphous silicon as the interlayer insulating film,
プラズマCVD(Chemical Vapor Deposition)法で堆積できる窒化シリコン(Si 3 N 4 )膜,二酸化シリコン膜(SiO Plasma CVD (Chemical Vapor Deposition) of silicon nitride that can be deposited by methods (Si 3 N 4) film, a silicon dioxide film (SiO
2 )が広く用いられている。 2) it is widely used. 上部の電極,配線にはCr,A Upper electrode, the wiring Cr, A
l,Moあるいはこれらの多層金属が用いられるが、Alは加熱によって非晶質シリコンと反応し、特性を劣化させるため、あまり好ましくない。 l, although Mo or these multilayer metal is used, Al reacts with amorphous silicon by heating, in order to degrade the properties, less preferred. パツシベーシヨン膜としては無機物・有機物各種の物質が使われる。 The Patsushibeshiyon film used is inorganic-organic substances various materials.

遮光層13を設けるのは外部からの光で非晶質シリコン中にキヤリアが生成され、オフ抵抗が小さくなるのを防ぐためであり、非晶質シリコンに限らず光導電性を有する半導体を用いる場合には不可欠のものである。 The provision of the light shielding layer 13 carriers are generated in the amorphous silicon with light from the outside, is for preventing the off-resistance is reduced, using a semiconductor having photoconductivity not limited to amorphous silicon are those essential to the case. 下側(ガラス側)からの光に体してはゲート電極5で遮へいしている。 Is in the body to the light from the lower side (glass side) is blocked by the gate electrode 5.

以上のようにしてTFTを作製した場合、非晶質シリコンの電子の移動度が0.1〜0.5cm 2 /v・s程度と小さいので、TFTのオン抵抗を小さくするためにはゲート絶縁膜を薄くする、ゲート電圧を高くする、チヤネル幅Wとチヤネル長Lの比W/Lを大きくするなどの対策を必要とする。 If to produce a TFT as described above, since the electron mobility of amorphous silicon 0.1~0.5cm 2 / v · s about a small, thin gate insulating film in order to reduce the on-resistance of the TFT to, to increase the gate voltage, and require measures such as increasing the ratio W / L of channel width W and channel length L. このうちゲート絶縁膜はたがだか2000Å程度にしか薄くできず、ゲート電圧も周辺回路との兼合い、ゲート耐圧で制限されている。 Among the gate insulating film can not thinner only about Tagadaka 2000 Å, tradeoff between the gate voltage peripheral circuits, is limited by the gate breakdown voltage. このため、W/Lを大きくせざるを得ないが、これは画素部の透明電極部分の面積、いいかえると開口率を小さくする事になり、透過形パネルではコントラスト・輝度を低下させる。 Therefore, W / L of the large inevitably, this is the area of ​​the transparent electrode portions of the pixel portion, in other words becomes possible to reduce the aperture ratio, reduces the contrast brightness transmissive panel.

また、下側からの光に対する遮へいについて考えると、 Also, considering the shielding to light from below,
遮光を完全なものとするためにはゲート電極5をチヤネル部に比べて長くする事、即ちゲート電極5とソース・ It to the shielding and full ones for longer than the gate electrode 5 to the channel unit, i.e. the gate electrode 5 Source
ドレイン電極11の重なりを大きくする必要がある。 It is necessary to increase the overlap of the drain electrode 11. しかし、この電極の重なりが大きくなると、ゲート−ソース間(ドレイン間)の静電容量が大きくなり、ゲート電圧が表示電極側にもれこむ事になり、好ましくない。 However, the overlap of the electrode is increased, the gate - capacitance between the source (drain) increases, the gate voltage becomes possible leaking to the display electrode side, which is not preferable. 実際にはこの両者の兼合いで重なり部の長さを決めていた。 In fact it had decided the length of the overlapping portion at tradeoff of both.

〔発明の目的〕 [The purpose of the invention]

本発明の目的はアクテイブマトリクスパネル等において特性の劣化をひきおこさずに、遮光を行なうと共に、開口率を増加させうる薄膜半導体装置を提供する事にある。 An object of the present invention is not caused the deterioration of the characteristics in Akuteibu matrix panel or the like, along with performing shading is to provide a thin film semiconductor device which can increase the aperture ratio.

〔発明の概要〕 SUMMARY OF THE INVENTION

遮光により完全なものとするためには、ゲート電極5の下に何らかの遮光層を設けてやればよい。 In order to perfect the shielding may do it provided some shielding layer under the gate electrode 5. しかし、単にこれだけでは工程数の増加につながり、好ましくない。 However, merely this leads to an increase in number of steps, which is undesirable.
そこで本発明においてはこの遮光層を信号線ないし、制御線で兼ねる。 Where the signal line to the light-shielding layer in the present invention, also serves as the control line. このようにすればTFTのしめる部分を配線上に持つてこられるので、開口率が増加する。 Since it is come with portions occupied by the TFT on the wiring Thus, the aperture ratio is increased.

下に遮光層を設ける事により、ゲート電極とソース・ドレイン電極の重なり部分の面積を小さくしても斜め入射光の影響をほとんど受ける事がなくなる。 By providing the light shielding layer under almost receives it eliminates the influence of the oblique incident light even when reducing the area of ​​the overlapping portion of the gate electrode and the source and drain electrodes. また、従来の構造ではゲート電極として金属しか用いる事ができなかつたが、透光性の材料も用いる事ができるようになる。 Further, in the conventional structure but has failed can be used only metal as a gate electrode, so can be used even translucent material.

制御線3で遮光した場合には(第3図)、ゲート電極5 When shielded by the control line 3 (FIG. 3), the gate electrode 5
が大きくなつた事とほぼ同じ状況になるため、遮光層とゲート電極の間の絶縁膜14の膜厚と材質は、この遮光層とソース・ドレインとで形成される静電容量の値が液晶の一画素の容量に比して十分に小さくなるよう選ばねばならない。 To become almost the same situation as it was large summer, film thickness and material of the insulating film 14 between the light-shielding layer and the gate electrode, the value of the capacitance formed between the light-shielding layer and the source and drain liquid It should chosen to be sufficiently smaller than the capacity of one pixel of. 最悪でも1/10以下、望ましくは1/100以下となるようにする必要がある。 1/10 at worst, preferably it is necessary to 1/100 or less.

なお、この図では、制御線3はゲート電極5と接触していないが、半導体層が上にない部分で、絶縁膜14のコンタクス孔を通して接触している。 In this drawing, the control line 3 is not in contact with the gate electrode 5, a partial semiconductor layer is not on top, are in contact through Kontakusu hole of the insulating film 14.

また、信号線3で遮光した場合(第4図)には遮光層とゲート電極5の間の静電容量が同じように液晶の一画素の容量に比して十分に小さくなければならない。 Further, the electrostatic capacitance between the light shielding layer and the gate electrode 5 when the light shielding signal lines 3 (Figure 4) must be sufficiently smaller than the capacity of one pixel of the liquid crystal in the same way.

第4図の場合を例にこのとき必要となる絶縁膜14の厚さを試算してみる。 Try to estimate the thickness of the insulating film 14 required at this time in the case of Figure 4 as an example. 液晶の一画素の容量を1pF,ゲート電極を長さ20μm,幅300μm,絶縁膜の比誘電率を4とすると、この容量が液晶の容量の1/100となるためには絶縁膜の膜厚は約20μm以上を必要とする。 1pF capacity of one pixel of the liquid crystal, the length 20μm gate electrode, width 300 [mu] m, when the 4 the dielectric constant of the insulating film, film thickness of the insulating film for the capacity is 1/100 of the volume of the liquid crystal It requires more than about 20μm is. このように比較的厚い膜厚の絶縁膜としては有機樹脂が利用できる。 Thus the organic resin is available as a relatively large thickness of the insulating film. 代表例としてはエポキシ樹脂,アクリル樹脂,ポリスチレン樹脂,フエノール樹脂,ポリイミド樹脂等がある。 Representative examples of the epoxy resins, acrylic resins, polystyrene resins, phenol resins, polyimide resins and the like.

これらの有機樹脂膜は一般にスピンコートなどの方法で形成でき、膜の強化のためにあらかじめ架橋剤を添加して樹脂液をコートして膜とした後適当に熱処理して架橋することもできる。 These organic resin films are generally be formed by a method such as spin coating, it can be crosslinked in advance a crosslinking agent is added to the heat treatment appropriately after the film was coated a resin liquid for enhanced film. 例えばエポキシ樹脂ではアミン系や有機酸無水物やヒドロキシベンゾフエノン系あるいは低分子量のフエノール樹脂等が架橋剤として有効である。 For example phenolic resins, such as an amine with an epoxy resin-based or organic acid anhydride or hydroxy benzophenone-based or low molecular weight are effective as a crosslinking agent.

上に挙げた有機樹脂は電気液な絶縁性にすぐれている。 Organic resins listed above are excellent electrohydraulic insulation.
ただし、この後における処理工程における温度の上昇を考えるとポリイミド系が最も有効である。 However, polyimide is most effective given the increase in temperature of the processing steps in subsequent. これには例えばポリイミドイソインドロキナゾリンジオン(日立化成社製PIQ)等がある。 This has for example polyimide isoindoline Loki mystery dione (manufactured by Hitachi Chemical Co., Ltd. PIQ) and the like.

ここでは信号線で遮光する事について検討したため、絶縁膜の膜厚としてかなり厚いものを必要としたが、制御線で遮光した場合にはソース・ドレイン電極との重なり部分の面積が上の例ほど大きくないので、必要な膜厚も数分の1となり、無機材料も使う事ができる。 Here because the examined that shields the signal line is required a considerably thicker film thickness of the insulating film, as the above example, the area of ​​overlap between the source and drain electrodes when shielded by control line because not large, the required thickness is also a fraction of 1, and can be inorganic material use. たとえば For example,
Si 3 N 4 ,SiO 2 ,SiON,SiO,SOG(スピン オン グラス)などあげられる。 Si 3 N 4, SiO 2, SiON, SiO, and the like SOG (spin on glass). Si 3 N 4 ,SiONはプラズマCVD法で、SiO 2はスパツタリング,SiOは蒸着,SOGはスピンコートで形成できる。 Si 3 N 4, SiON a plasma CVD method, SiO 2 is Supatsutaringu, SiO vapor deposition, SOG can be formed by spin coating.

これらの材料は透明のものや、不透明なものがあるが、 These materials and those of transparency, but there is opaque,
不透明な場合には第3図及び第4図のように表示電極のFには存在しないようにすれば良い。 If opaque may be such that there is the F of the display electrodes as FIGS. 3 and 4 FIG. 透明な場合にはほぼ全面にわたつて残してもかまわない。 It may be left connexion cotton almost the entire surface in the case transparent.

また、これらの絶縁膜は制御線3と信号線2の間の絶縁に用いる事ができる。 Also, these insulating films may be used in the insulation between the control line 3 and signal line 2.

さらに以上述べてきたように本質的に本構造は絶縁膜上のTFTの構造,材質にはよらないものである。 Essentially the structure as has been described further above are those which do not depend on the structure, the material of the TFT on an insulating film.

〔発明の実施例〕 EXAMPLE OF THE INVENTION

以下、本発明の実施例を図面により説明する。 Hereinafter, it will be explained by examples of the present invention with reference to the accompanying drawings.

実施例1 ここでは信号線で遮光した場合の例を第5図により述べる。 An example of a case here in Example 1 was shielded by signal line described by Figure 5. 同図(a)は画素部の平面図、(b)は図(a)のB−B′線断面図である。 FIG (a) is a plan view of a pixel portion, a line B-B 'sectional view of (b) FIGS (a).

ガラス基板15の上にCr配線16(遮光を兼ねる)を例えば Cr wiring 16 on the glass substrate 15 (serving also as a light shielding) for example
Arガスを雰囲気とするスパツタリングにより膜厚0.3μ Thickness by Supatsutaringu to the Ar gas and the atmosphere 0.3μ
mに形成する。 Form to m. その上にPIQをもつスピンコートにより2 2 by spin coating with a PIQ on it
0μm厚に形成する。 0μm is formed to a thickness. 350℃で配素雰囲気中で加熱処理(キユア)した後、通常のホトエツチング工程で加工する。 After heat treatment (Kiyua) in Haimoto atmosphere 350 ° C., processed in the usual Hotoetsuchingu process. エツチング液にはヒドラジンとエチレンジアミンの混合液を用いる。 The etching solution a mixed solution of hydrazine and ethylenediamine. この後再び350℃で酸素雰囲気中で加熱処理する。 Heat treatment in an oxygen atmosphere again after this 350 ° C.. この工程で浸された金属の表面を軽くエツチング(たとえばスルフアミン酸を用いる)した後、ゲート電極18及び制御線30としてCrを先と同様にして例えば0.3μm厚に形成する。 After the surface of a metal immersed in this step lightly etching (for example, a sulfamic acid) to form a 0.3μm thickness for example in the same manner as previously a Cr as the gate electrode 18 and control line 30. 次にITOをスパツタリングにより0.5μmの厚さに堆積する。 Then depositing ITO in a thickness of 0.5μm by Supatsutaringu. スパツタ用ターゲツトとしてはSnO 2を50mol%含有したIn 2 O 3焼結体を用い、Arガス雰囲気中1×10 -2 Torrの圧力下で堆積した。 The sputtered for Tagetsuto using In 2 O 3 sintered body containing SnO 2 50 mol%, and deposited under a pressure of 1 × 10 -2 Torr in an Ar gas atmosphere. エツチング液としてHCl−HNO 3 −H 2 O系を用いてエツチングし表示電極19とした後、ゲート絶縁膜としてSi 3 N 4 20,非晶質シリコンi層21,n層22を堆積する。 After the etching display electrodes 19 with HCl-HNO 3 -H 2 O system as etching solution, Si 3 N 4 20 as a gate insulating film is deposited amorphous silicon i-layer 21, n layer 22. 堆積にはプラズマCVD Plasma CVD is the deposition
法を用いた。 The law was used. Si 3 N 4 20の堆積時には基板温度320℃,ガス圧力0.4Torrで、N 2ベース20%希釈のSiH 4ガスを37scc Si 3 N 4 substrate temperature 320 ° C. during 20 of the deposition, a gas pressure 0.4 Torr, 37Scc the SiH 4 gas N 2 base 20% dilution
m、NH 3ガスを15sccm,N 2ガスを75sccm流して反応させ、 m, NH 3 gas 15 sccm, passed through the reaction tube 75sccm N 2 gas,
i層堆積時には基板温度230℃、ガス圧力1.0TorrでH 2ベース10%のSiH 4ガスを流して反応させ、n層堆積時には i layer substrate temperature 230 ° C. at the time of deposition, passed through the reaction tube of H 2 based 10% SiH 4 gas in the gas pressure 1.0 Torr, at the time of the n-layer deposition
PH 3ガスをSiH 4ガスに対して混合(混合比PH 3 /SiH 4 ≧0.5 PH 3 mixed gas to SiH 4 gas (mixing ratio PH 3 / SiH 4 ≧ 0.5
体積%)したガスを流して反応させた。 It was reacted by flowing volume%) gas. 膜厚はたとえばおのおの0.3μm,0.4μm,0.02μmである。 The film thickness is, for example, each 0.3μm, 0.4μm, 0.02μm. CF 4ガスを用いたエツチングでこの3層膜を加工した後、上部金属となるCr23(0.1μm)とAl24(1μm)を真空蒸着法で堆積する。 After processing the three-layer film with etching using CF 4 gas, the upper metal Cr23 and (0.1 [mu] m) AL24 and (1 [mu] m) is deposited by vacuum evaporation method. Crをn層との間にはさんだのはAl24と非晶質シリコン22間の反応を防止するためである。 From sandwiched between the n-layer Cr is to prevent the reaction between Al24 and amorphous silicon 22. Crは硝酸第2セリウムアンモン水溶液を用い、Alはリン酸系のエツチング液を用い、加工する。 Cr is used ceric nitrate ammon solution, Al is used etching solution of phosphoric acid is processed. この時、先に形成した信号線16とソース電極25が接触し、ドレイン電極26がITO透明電極19と接触する。 In this case, contact the signal line 16 and the source electrode 25 formed above the drain electrode 26 is in contact with the ITO transparent electrode 19. 全面にパツシベーシヨン膜27としてSi 3 N 4膜を先と同様にプラズマCVD法で2μm堆積し、 The the Si 3 N 4 film was 2μm deposited as before by a plasma CVD method as Patsushibeshiyon film 27 on the entire surface,
パネルの端子部をとりだせるように加工する。 Processing to the retrieval terminal portions of the panel. 次にチヤネル上部にAlを1μm蒸着により形成し、遮光膜28とする。 Then Al was formed by 1μm deposited channel top, and light-shielding film 28.

上では配線16,ゲート電極18,ソース・ドレイン電極の下層部23にCrを用いたが、特に同材質とする必要はない。 Wiring above 16, the gate electrode 18, but using the Cr in the lower portion 23 of the source and drain electrodes do not need to be particularly same material.
選択エツチング可能な材料同志を使う法がパターン設計は楽になる。 Law pattern design to use the selection etching material capable comrades becomes easy. 本例では第2図の場合と異なり、透明電極 In this example unlike the case of FIG. 2, the transparent electrode
19を絶縁膜で覆つていないが、覆つてもかまわない。 19 have not Kutsugaetsu with the insulating film, but may be covered go-between. 本例ではCrとITOが選択エツチング可能であるため、このような構造としたものである。 In this example because Cr and ITO are selectable etching is obtained by such a structure.

またTFT部分と透明電極の形成順序は上述の例と逆であつても良い。 The order of forming the TFT portion and the transparent electrode may be filed in the above-described embodiment and vice versa.

実施例2 ここで制御線を遮光膜とした例を第6図により説明する。 An example in which the light shielding film control line where the second embodiment will be described by Figure 6. 同図(a)は画素部平面図、同図(b)は(a)図のC−C′線断面図である。 FIG (a) is a pixel plan view, and FIG. (B) is a line C-C 'sectional view of (a) view. 第5図とほとんど同じであるが、信号線と制御線が入れかわつている点が異なる。 It is almost identical to Fig. 5, point signal line and the control line is put Kawazu different.
また、ここでは制御線とゲート電極間の絶縁膜29にスパツタリングにより堆積したSiO 2膜を用いた。 Also, here using the SiO 2 film deposited by Supatsutaringu the insulating film 29 between the control line and the gate electrode. 膜厚は2μ 2μ film thickness
mである。 A m. エツチング液には弗酸系エツチング液を用いた。 The etching solution using the hydrofluoric acid-based etching solution. 制御線30とゲート電極18はコンタクト孔31を介して接触している。 Control line 30 and the gate electrode 18 is in contact via a contact hole 31.

〔発明の効果〕 〔Effect of the invention〕

本発明によればより遮光が完全でしかも開口率の大きな透過形液晶表示装置用アクテイブマトリクスパネル等の薄膜半導体装置を得る事ができる。 Shielding more According to the present invention it is possible to obtain a thin film semiconductor device such as a complete, yet large transmissive liquid crystal display device Akuteibu matrix panel aperture ratio. また本発明によれば、遮光を兼ねた信号線又は制御線は、第5図(b), According to the present invention, the signal lines or control lines also serves as a light shielding is FIG. 5 (b),
第6図(b)に示すように、薄膜トランジスタより下層の凹凸の少ない層に設けられているので、断線やピンホールを生じることがない。 Sixth, as shown in Figure (b), since the provided small layer of the lower layer of the irregularities from the thin film transistor, it is not to cause breakage or pinholes.

【図面の簡単な説明】 第1図はアクテイブマトリクスパネルの構成を示した図、第2図は従来の画素部分の平面図、及び断面図、第3図,第4図は本発明による画素の断面図、第5図,第6図は本発明の実施例を示す平面図及び断面図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 shows the structure of Akuteibu matrix panel drawing, FIG. 2 is a plan view of a conventional pixel portion, and a sectional view, Figure 3, Figure 4 is a pixel according to the present invention sectional view, FIG. 5, FIG. 6 is a plan view and a cross-sectional view showing an embodiment of the present invention. 1……TFT、2,16……信号線、3,30……制御線、4,15… 1 ...... TFT, 2,16 ...... signal line, 3, 30 ...... control line, 4, 15 ...
…ガラス基板、5,18……ゲート電極、7,21……非晶質シリコンi層、6,20……ゲート絶縁膜(窒化シリコン)、 ... glass substrate, 5,18 ...... gate electrode, 7 and 21 ...... amorphous silicon i-layer, 6, 20 ...... gate insulating film (silicon nitride),
8,22……非晶質シリコンn層、11,25,26……ソース・ドレイン電極、9,19……透明電極(表示電極)、12,27… 8, 22 ...... amorphous silicon n-layer, 11,25,26 ...... source and drain electrodes, 9 and 19 ...... transparent electrode (display electrode), 12, 27 ...
…パツシベーシヨン膜、13,28……上部遮光層。 ... Patsushibeshiyon film, 13 and 28 ...... top light-shielding layer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 筒井 謙 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−21064(JP,A) 特開 昭58−88783(JP,A) 実開 昭59−18447(JP,U) ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Ken Tsutsui Tokyo Kokubunji east Koigakubo 1-chome 280 address Hitachi, Ltd. center within the Institute (56) reference Patent Sho 59-21064 (JP, a) JP Akira 58 -88783 (JP, A) JitsuHiraku Akira 59-18447 (JP, U)

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】液晶表示パネルの一方の透明基板上に薄膜トランジスタと画素電極がマトリックス状に配置され、 1. A liquid crystal display one of the thin film transistor and a pixel electrode on a transparent substrate of the panel are arranged in a matrix,
    上記薄膜トランジスタは半導体層と、ゲート絶縁膜と、 Said thin film transistor and the semiconductor layer, a gate insulating film,
    ゲート電極よりなり、上記ゲート電極は制御線に電気的に接続され、上記薄膜トランジスタのソース及びドレインのうち一方は上記画素電極に、他方は信号線に電気的に接続される液晶表示装置において、 上記透明基板上に遮光性を有する金属層を設け、上記薄膜トランジスタは絶縁膜を介して上記透明基板上の上記金属層上に設けられ、上記信号線は上記金属層により形成されて成ることを特徴とする液晶表示装置。 Becomes the gate electrode, the gate electrode is electrically connected to the control line, to the pixel electrode is one of a source and a drain of the thin film transistor, a liquid crystal display device other to be electrically connected to the signal line, the a metal layer having a light shielding property is provided on a transparent substrate, the thin film transistor provided on the metal layer on the transparent substrate via an insulating film, and wherein said signal line is formed by formed by the metal layer a liquid crystal display device.
  2. 【請求項2】上記薄膜トランジスタは、平面的に、上記信号線の領域内に設けられていることを特徴とする特許請求の範囲第1項記載の液晶表示装置。 Wherein said thin film transistor, in plan, a liquid crystal display device that the claims paragraph 1, wherein provided in the region of the signal line.
  3. 【請求項3】液晶表示パネルの一方の透明基板上に薄膜トランジスタと画素電極がマトリックス状に配置され、 3. A liquid crystal display one of the thin film transistor and a pixel electrode on a transparent substrate of the panel are arranged in a matrix,
    上記薄膜トランジスタは半導体層と、ゲート絶縁膜と、 Said thin film transistor and the semiconductor layer, a gate insulating film,
    ゲート電極とよりなり、上記ゲート電極は、制御線に電気的に接続され、上記薄膜トランジスタのソース及びドレインのうち一方は上記画素電極に、他方は信号線に電気的に接続される液晶表示装置において、 上記透明基板上に遮光性を有する金属層を設け、上記薄膜トランジスタは絶縁膜を介して上記透明基板上の上記金属層上に設けられ、上記制御線は上記金属層により形成されて成ることを特徴とする液晶表示装置。 More becomes the gate electrode, the gate electrode is electrically connected to the control line, to the pixel electrode is one of a source and a drain of the thin film transistor, a liquid crystal display device other to be electrically connected to the signal line , a metal layer having a light shielding property on the transparent substrate provided, the thin film transistor provided on the metal layer on the transparent substrate via an insulating film, that the control line is formed by formed by the metal layer the liquid crystal display device according to claim.
  4. 【請求項4】上記薄膜トランジスタは、平面的に、上記制御線の領域内に設けられていることを特徴とする特許請求の範囲第3項記載の液晶表示装置。 Wherein said thin film transistor, in plan, a liquid crystal display device in the range 3 claim of claims, characterized in that provided in the region of the control line.
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